[go: up one dir, main page]

TWI755218B - 基於低功率鐵電體的多數邏輯閘加法器 - Google Patents

基於低功率鐵電體的多數邏輯閘加法器 Download PDF

Info

Publication number
TWI755218B
TWI755218B TW109146064A TW109146064A TWI755218B TW I755218 B TWI755218 B TW I755218B TW 109146064 A TW109146064 A TW 109146064A TW 109146064 A TW109146064 A TW 109146064A TW I755218 B TWI755218 B TW I755218B
Authority
TW
Taiwan
Prior art keywords
input
capacitor
output
gate
logic gate
Prior art date
Application number
TW109146064A
Other languages
English (en)
Other versions
TW202135471A (zh
Inventor
沙西坎斯 曼尼佩楚尼
遠笙 方
羅伯特 梅納茲
拉傑夫 杜卡尼亞
高拉夫 薩雷傑
拉瑪摩瑟 拉米西
雅理塔 瑪塞理
Original Assignee
美商凱普勒運算公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商凱普勒運算公司 filed Critical 美商凱普勒運算公司
Publication of TW202135471A publication Critical patent/TW202135471A/zh
Application granted granted Critical
Publication of TWI755218B publication Critical patent/TWI755218B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/694—Electrodes comprising noble metals or noble metal oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Computing Systems (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

加法器以第一和第二多數閘使用。對於1位元加法器，來自3輸入多數閘的輸出被反相並輸入兩次至5輸入多數閘。5輸入多數閘的其它輸入與3輸入多數閘的輸入相同。5輸入多數閘的輸出為和，而3輸入多數閘的輸出為進位。多個1位元加法器串聯在一起形成N位元加法器。多數閘的輸入訊號可以是類比、數位或其組合，其被驅動到非鐵電電容器的第一端。非鐵電電容器的第二端被耦接以形成多數節點。輸入訊號的多數函數出現在此節點上。接著，多數節點耦接到非線性極性電容器的第一端。電容器的第二個端提供邏輯閘的輸出。

Description

基於低功率鐵電體的多數邏輯閘加法器
本發明關於基於低功率鐵電體的多數邏輯閘加法器。優先權要求
本發明主張於2019年12月27日提出申請之標題為「LOW POWER FERROELECTRIC BASED MAJORITY LOGIC GATE ADDER」的美國專利申請案編號16/729,269之優先權，出於所有目的將其全部內容以引用方式併入本文中。
一般的1位元全加器接收三個或更多輸入，並且可以由數個邏輯閘組成，諸如AND閘、OR閘、XOR閘、反相器和緩衝器。在互補金屬氧化物半導體(CMOS)邏輯中，從2輸入NAND閘和反相器得到的2輸入AND閘由六個電晶體組成。從2輸入NOR閘和反相器得到的2輸入OR閘由六個電晶體組成。2輸入XOR閘可由至少六個電晶體組成。隨著電晶體數量的增加，功率消耗和麵積也增加了。隨著裝置下推功率包絡，以節省電池電量，現有的1位元全加器的電路結構對較低功耗的目標呈現挑戰。
本文提供的先前技術的敘述是為了大致地呈現本發明上下文的目的。除非本文另有說明，否則本段落敘述的材料不是本申請的申請專利範圍的先前技術，並且不因包含在本段落中而被承認是先前技術。
及
在各種實施例中，加法器是從第一和第二多數閘得出的。全加器將二進制數字相加。一位元全加器將三個一位元數字A、B和Cin 相加，其中A和B是運算元，而Cin 是一個進位位元，其是從前一個較低位階中進位的。全加器通常推導為加法器的級聯。這些加法器會將例如8、16、32等位元的二進制數字相加。1位元全加器電路的輸出產生2位元輸出。輸出位元之一是進位輸出，其它輸出位元是和。進位通常由訊號Cin 表示，同時和通常由訊號S 表示，其中和等於2Cout + S 。實現1位元加法器需要許多邏輯閘，諸如AND邏輯閘、OR邏輯閘、反相器以及某些時候的狀態元素，諸如正反器。
一些實施例描述了使用非線性極性材料的新型邏輯閘。這些新型的邏輯閘成為1位元全加器的基礎。邏輯閘包含多輸入多數閘和定限閘。數位訊號、類比訊號或其組合形式的輸入訊號被驅動到非鐵電電容器的第一端。非鐵電電容器的第二端被耦接以形成多數節點。輸入訊號的多數函數出現在此節點上。接著，多數節點耦接到包含非線性極性材料的電容器的第一端。電容器的第二端提供邏輯閘的輸出，所述邏輯閘可以由任何合適的邏輯閘驅動，諸如緩衝器、反相器、NAND閘、NOR閘等。任何合適的邏輯或類比電路都可以驅動多數邏輯閘的輸出和輸入。因此，各種實施例的多數閘可以與現有的電晶體技術相結合，諸如互補金屬氧化物半導體(CMOS)、穿隧場效電晶體(TFET)、基於GaAs的電晶體、雙極接面電晶體(BJT)、Bi-CMOS電晶體等。
在一些實施例中，1位元加法器是使用3輸入多數閘和5輸入多數閘來實現。來自3輸入多數閘的輸出被反相，並輸入5輸入多數閘兩次。5輸入多數閘的其它輸入與3輸入多數閘的輸入相同。5輸入多數閘的輸出為和，而3輸入多數閘的輸出為進位。多個1位元加法器串聯在一起形成N位元加法器。
在一些實施例中，額外的固定或可程式化輸入經由電容器耦接到多數節點。此額外的固定或可程式化輸入可以是正偏置或負偏置。偏置的作用是與多數節點上的電壓(或電流)相加或相減的臨界值或偏移，並確定邏輯閘的最終邏輯值。根據各種實施例，取決於偏置的極性，實現AND閘或OR邏輯閘函數。
有各種實施例的許多技術效果。例如，非常緊湊的基本邏輯閘使用非鐵電電容器和具有非線性極性材料的電容器來形成。非線性極性材料可以是鐵電材料、順電材料或非線性介電質。邏輯閘成為加法器、乘法器、時序電路，以及其它複雜的電路等的基礎。各種實施例的多數閘和定限閘降低功率消耗，因為它們不使用開關電晶體，並且互連路由比過渡CMOS邏輯閘使用的互連路由少得多。例如，各種實施例的多數閘和定限閘使用的互連長度減少了10倍。具有非線性極性材料的電容器提供的非揮發性允許間歇操作。
例如，具有這種邏輯閘的處理器可以進入和退出各種類型的低功率消耗狀態，而不必擔心遺失資料。由於具有非線性極性材料的電容器可以儲存來自低能耗裝置的電荷，因此整個處理器可以在比電源供應低得多的電壓位準下操作，從而降低了處理器的總功率。此外，非線性極性材料狀態的非常低電壓切換(例如，100mV)允許低擺幅訊號切換，其從而導致低功率。
具有非線性極性材料的電容器可以與任何類型的電晶體一起使用。例如，各種實施例的具有非線性極性材料的電容器可以與平面或非平面電晶體一起使用。電晶體可以形成在晶粒的前端或後端。具有非線性極性材料的電容器可以形成在晶粒的前端或後端。因此，與傳統邏輯閘相比，邏輯閘可以用高密度封裝。加法器是處理器中的基本構建方塊。各種實施例的基於多數閘的加法器比一般的CMOS加法器小數個數量級。這允許以非常低的功率和較小的面積實現用以將非常大的數目相加的加法器。輸出的非揮發性也使各種實施例的加法器非常適合低功率應用。根據各種實施例和附圖，其它技術效果將是顯而易見的。
在以下描述中，討論了許多細節以提供對本揭露的實施例的更徹底解釋。然而，對於本領域的技術人員將顯而易見的是，可以在沒有這些具體細節的情況下實踐本揭露的實施例。在其它範例中，以方塊圖的形式而不是詳細地顯示眾所皆知的結構和裝置，以避免遮掩本揭露的實施例。
注意，在實施例的對應附圖中，訊號用線來表示。一些線可能更粗，以指示更多的組成訊號路徑，和/或在一或多個末端具有箭頭，以指示主要資訊流向。這種指示無意是限制性的。而是，這些線與一或多個範例性實施例結合使用，以促進對電路或邏輯單元的更容易理解。如設計需求或偏好所指示，任何表示的訊號實際上可以包含一或多個訊號，這些訊號可以沿任一方向傳播，並且可以用任何合適類型的訊號方案來實現。
用語「裝置」通常可以指根據所述用語的使用的上下文的設備。例如，裝置可以指的是層或結構的堆疊、單一結構或層，具有主動和/或被動元件的各種結構的連接等。通常，裝置是三維結構，其具有沿著xy方向的平面和沿著xyz直角座標系統的z方向的高度。裝置的平面也可以是包含裝置的設備的平面。
在整個說明書中以及在申請專利範圍中，用語「連接」是指被連接的事物之間的直接連接，諸如電、機械或磁性連接，而沒有任何中介裝置。
用語「耦接」是指透過一或多個被動或主動中介裝置的直接或間接連接，諸如所連接或間接連接的事物之間的直接電、機械或磁性連接。
這裡的用語「相鄰」通常是指事物的位置比鄰(例如，與他們之間的一或多個事物緊挨著或接近)或鄰接另一個事物(例如，鄰接它)。
用語「電路」或「模組」可以指被佈置為彼此協作以提供希望功能的一或多個被動和/或主動元件。
用語「訊號」可稱為至少一電流訊號、電壓訊號、磁性訊號或資料/時脈訊號。「一(a)」、「一個(an)」以及「所述」的意思包括數個參考。「在...中」的含義包含「在...中」和「在...上」。
在此，用語「類比訊號」通常是指訊號的時變特徵(變量)代表某個其它時變量(即類似於另一個時變訊號)的任何連續訊號。
在此，用語「數位訊號」通常是指表示離散值序列(量化的離散時間訊號)的物理訊號，例如任意位元流或數位化(取樣和類比數位轉換)的類比訊號。
用語「縮放」通常是指將設計(示意圖和佈局)從一種製程技術轉換為另一種製程技術，並隨後減小其佈局面積。用語「縮放」通常還指縮小相同技術節點內的佈局和裝置。用語「縮放」還可以指相對於另一參數(例如，電源供應位準)調整(例如，減速或加速-即分別縮小或放大)訊號頻率。
用語「實質上」、「接近」、「大致上」、「附近」以及「大約」一般指的是目標值在+/-10%之間。例如，除非在其使用之明確背景中另外指明，否則術語「實質上相等」、「大約相等」和「近似相等」表示在所敘述的事物之間僅存在偶然的變化。在本領域中，這種變化通常不大於預定目標值的+/-10%。
除非以其它方式指明，使用用以敘述一般物件之一般形容詞「第一」、「第二」以及「第三」等等，僅指示相似物件之不同範例被提及，並且不旨在暗示如此描述的物件必須以給定的順序，無論是時間、空間、排名或以在任何其他方式。
對於本揭露之目的，用語「A和/或B」及「A或B」的意思是(A)、(B)或(A和B)。對於本揭露之目的，用語「A、B和/或C」的意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
在說明書和和申請專利範圍中「左」、「右」、「前」、「後」、「頂」、「底」、「之上」、「之下」等的用語為用於敘述性目的，而不一定用於描述永久的相對位置。例如，如本文所使用的用語「上方」、「下方」、「前側」、「背側」、「頂部」、「底部」、「之上」、「之下」和「在上」是指一個組件、結構、或材料相對於其它在裝置內之參考組件、結構、或材料的相對位置，其中這種物理關係是值得注意的。這些用語在本文中僅用於敘述目的，並且主要在裝置z軸的背景內使用，因此可以相對於裝置的取向。因此，如果裝置相對於所提供之圖式的背景顛倒定向，則在本文提供之圖式的背景中的第二材料「之上」的第一材料也可以在第二材料「之下」。在材料的上下文中，設置在另一個之上或之下的一種材料可以直接接觸或可以具有一或多種中間材料。此外，設置在兩種材料之間的一種材料可以直接與兩層接觸，或者可以具有一或多個中間層。相反，第一材料在第二材料「上」為與第二材料直接接觸。在組件集合的上下文中將做出類似的區別。
用語「之間」可採用在裝置之z軸、x軸、或y軸的背景中。兩種其它材料之間的材料可為與那些材料中的一種或兩種接觸，或者可以藉由一或多個中間材料將其與其它兩種材料分開。兩種其它材料「之間」的材料可因此與其它兩種材料中的任一種接觸，或者可以透過中間材料耦接至其它兩種材料。兩種其它裝置之間的裝置可直接與那些裝置中的一或兩種連接，或者可以藉由一或多個中間裝置將其與其它兩種裝置分開。
在此，複數個非矽半導體材料層可堆疊在單一鰭片結構內。多個非矽半導體材料層可包括一或多個「P型」層，其適用於P型電晶體(例如，提供比矽更高的電洞移動率)。多個非矽半導體材料層可進一步包括一或多個「N型」層，其適用於N型電晶體(例如，提供比矽更高的電子移動率)。多個非矽半導體材料層可進一步包括將N型與P型層分開的一或多個中介層。中介層可以是至少部分犧牲的，例如允許閘極、源極、或汲極中的一或多個完全圍繞一或多個N型和P型電晶體的通道區域。多個非矽半導體材料層可至少部分利用自對準技術來製造，使得堆疊的CMOS裝置可同時包括具有單一FET(場效電晶體)之足跡的高移動率N型和P型電晶體。
在此，用語「後端」通常是指晶粒之與「前端」相對的區段，並且其中IC(積體電路)封裝耦接至IC晶粒凸塊。例如，高階金屬層(例如，在十金屬堆疊晶粒中的金屬層6和更高的金屬層)及更靠近晶粒封裝之相應通孔被認為是晶粒之後端的一部分。相反地，用語「前端」通常是指晶粒的一區段，其包括主動區(例如，其中製造半導體的地方)和低階金屬層及更靠近主動區(例如，在十金屬堆疊晶粒範例中的金屬層5及更低的金屬層)的相應通孔。
指出那些圖中具有相同的元件編號(或名稱)之元件與任何其它圖式的元件一樣可以以任何類似於所描述之方式操作或運作，但不限制於此。
圖 1A 根據一些實施例顯示具有3輸入多數閘的邏輯閘100。邏輯閘100分別包含第一、第二和第三驅動器101、102和103。這些驅動器可以是產生類比訊號的類比驅動器，或者是產生在接地和電源軌之間切換的訊號的數位驅動器，或者是類比或數位驅動器的組合。例如，驅動器101是諸如緩衝器、反相器、反及(NAND)閘、反或(NOR)閘等的CMOS驅動器，而驅動器102是產生偏置訊號的放大器。驅動器將輸入訊號Vin1(和電流I1 )、Vin2(和電流I2 )和Vin3(和電流I3 )提供給3輸入多數閘104的三個輸入。
在各種實施例中，三輸入多數閘104包含三個輸入節點Vin1、Vin2和Vin3。在此，訊號名稱和節點名稱可以互換使用。例如，取決於句子的上下文，Vin1指節點Vin1或訊號Vin1。3輸入多數閘104還包含電容器C1、C2和C3。在此，電阻器R1、R2和R3是分別耦接到電容器C1、C2和C3的互連寄生電阻。在各種實施例中，電容器C1、C2和C3是非鐵電電容器。在一些實施例中，非鐵電電容器包含下列中之一者：介電質電容器、對電電容器或非線性介電質電容器。
介電質電容器包含第一金屬板和第二金屬板，在它們之間具有介電質。此類介電質的範例為：HfO、ABO3鈣鈦礦、氮化物、氟氧化物、氧化物等。
順電電容器包含第一金屬板和第二金屬板，在它們之間具有順電材料。在一些實施例中，將f軌道材料(例如，鑭系元素)摻雜到鐵電材料中以製造順電材料。室溫順電材料的範例包含：SrTiO3、Ba(x)Sr(y)TiO3(其中x為-0.5，而y為0.95)、HfZrO2、Hf-Si-O、La取代的PbTiO3，基於PMN-PT的弛豫鐵電體。
介電質電容器包含第一金屬板和第二金屬板，它們之間具有非線性介電質電容器。介電質常數的範圍為1.2到10000。電容器C1、C2和C3可以實現為MIM(金屬-絕緣體-金屬)電容器技術、電晶體閘極電容器，金屬電容器或電晶體電容器的混合體。電容器C1、C2和C3可以實現為MIM(金屬-絕緣體-金屬)電容器技術、電晶體閘極電容器或金屬電容器或電晶體電容器的混合體。
電容器C1、C2和C3的一端係耦接到共用節點cn。此共用節點係耦接到節點n1，所述節點n1係耦接到非線性極性電容器105的第一端。多數函數在共用節點cn處執行，而所得電壓係投射到電容器105上。例如，節點cn處的電流(I1 、I2 和I3 )的多數函數致使為電容器105充電的合成電流。表1顯示多數函數f(Majority Vin1, Vin2, Vin3)。
Figure 02_image001
具有FE材料的電容器(也稱為FEC)是非線性電容器，其電位VF (QF )是其電荷的三次函數。圖 1C 顯示顯示FEC的特性的曲線圖130。曲線圖130是面積(100nm)2 和厚度20nm(奈米)的方塊f Pb(Zr0.5 Ti0.5 )O3 的電荷-電壓(Q-V)曲線圖。所述曲線圖顯示由虛線指示的+/- Vo 處的局部極值。在此，用語Vc 是矯頑電壓。在整個FEC上施加電位V時，僅對|V| ＞ Vo 可以明確確定其電荷。否則，FEC的電荷會受到磁滯效應的影響。
返回參考圖 1A ，在一些實施例中，將N個奇數個電容器耦接到單一FEC以形成多數閘。在這種情況下，N=3。FEC上測得的電荷(QF )是多數閘的輸出。求解穩態解決方案時，將忽略寄生電阻，並假設輸入電位Vi( 或Vin)恆定。在這種情況下，每個線性電容器(C1、C2、C3)上的電荷為：
Figure 02_image003
在節點Cn和整個FEC 105上累加的電荷表示為：
Figure 02_image005
在此，
Figure 02_image007
是電容的和。在極限C→∞中，實現以下方程式：
Figure 02_image009
FEC 105上的電位是由電容(例如，C1、C2和C3)加權的所有輸入電位的平均值。
當
Figure 02_image011
都相等時，
Figure 02_image013
僅僅是一個簡單的平均值。為了保證
Figure 02_image015
被很好地定義，
Figure 02_image017
的所有可能的值的大小都大於
Figure 02_image019
矯頑電位。假設二進制輸入的+/-
Figure 02_image021
，則電位的最小幅度為：
Figure 02_image023
當輸入的(N + 1)/2為+
Figure 02_image021
且(N-1)/2為-
Figure 02_image021
時，會發生這種情況。接著，
Figure 02_image025
節點n1處的多數閘的輸出由圖 1D 表示。圖 1D 顯示根據一些實施例的顯示三輸入多數閘的輸出的曲線圖140。
例如，對於N=3，可能的輸入是：
Figure 02_image027
返回參照圖 1A ，既然電容器105是非線性極性電容器，所述電容器的兩端被預放電到地或透過電晶體MN1和MN2被預放電到已知的預定電壓。預定電壓可以是可程式化的。預定電壓可以為正或負。在一些實施例中，提供p型電晶體以將電容器105的兩端預充電至電源電壓或另一預定電壓。預定電壓可以是可程式化的。預定電壓可以為正或負。在一些實施例中，電容器105(或節點cn和n1)的端的預充電或預放電由時脈訊號Clk週期性地完成。所述控制可以是由控制邏輯(未顯示)產生的非時脈訊號。例如，可以每隔預定時間或可程式化時間發佈控制。在一些實施例中，電晶體MN1和MN2都接收相同的時脈訊號(例如，Clk1)。在一些實施例中，電晶體MN1接收Clk1，而MN2接收Clk2，其中Clk2不同於Clk1。例如，Clk2相對於Clk1相移。在一些實施例中，一個電晶體被用於對電容器105的兩端進行預充電或預放電。例如，電晶體MN1的汲極端耦接到電容器105的兩端，並且電晶體MN2不被使用(並且被移除)。
在一些實施例中，電容器105的非線性極性材料包含下列中之一者：鐵電(FE)材料、順電材料、弛豫鐵電體或非線性介電質。在各種實施例中，順電材料與FE材料相同，但具有透過不含極性失真的離子的活性鐵電離子的化學摻雜。在一些情況下，非極性離子是由p、d、f個外部軌道形成的非s軌道離子。在一些實施例中，非線性介電質與順電材料、鬆弛器和偶極玻璃相同。
在一些實施例中，將f軌道材料(例如，鑭系元素)摻雜到鐵電材料中以製造順電材料。室溫順電材料的範例包含：SrTiO3、Ba(x)Sr(y)TiO3(其中x為-0.5，而y為0.95)、HfZrO2、Hf-Si-O、La取代的PbTiO3、基於PMN-PT的弛豫鐵電體。
在各種實施例中，FE材料可以是任何適合的低電壓FE材料，其允許FE材料透過低電壓(例如，100毫伏)切換到其狀態。在一些實施例中，FE材料包含類型為ABO3 的鈣鈦礦，其中「A」和「B」為不同大小的兩個陽離子，並且「O」為氧，其為與兩個陽離子鍵合的陰離子。通常，A原子的尺寸大於B原子的尺寸。在一些實施例中，鈣鈦礦可以被摻雜(例如，透過La或鑭系元素)。可以適當地摻雜鈣鈦礦以實現0.3%至2%範圍內的自發畸變。例如，對於化學取代的鈦酸鉛，如Ti部位的Zr；在Ti部位的La、Nb，這些替代物的濃度應使其達到0.3%至2%範圍內的自發畸變。對於化學取代的BiFeO3、BiCrO3、BiCoO3類材料，將La或稀土置換到Bi位置可以調節自發畸變。
FE材料中的臨界值在極化對電壓響應中具有高度非線性的轉移函數。所述臨界值是關於a)切換轉移函數的非線性，以及b)FE切換的直角度。切換轉移函數的非線性是極化與電壓關係圖的導數的寬度。直角度由剩餘極化與飽和極化之比率來定義；完美的直角度將顯示為1。
可以透過化學取代來適當地控制FE切換的直角度。例如，在PbTiO3中，可以透過La或Nb取代來修飾PE(極化電場)方環，以形成S形環。可以系統地調整形狀，以最終產生非線性介電質。FE切換的直角度也可以透過FE層的粒度進行更改。與多晶FE相比，完美的磊晶、單晶FE層將顯示更高的直角度(例如，比率更接近1)。這種完美的磊晶可以透過使用晶格匹配的底部和頂部電極來實現。在一個範例中，可以使用晶格匹配的SrRuO3底部電極磊晶合成BiFeO(BFO)，產生正方形的P-E環。逐步摻雜La會降低直角度。
在一些實施例中，使FE材料與導電金屬氧化物接觸，所述導電金屬氧化物包含例如以下的導電鈣鈦礦金屬氧化物之一：La-Sr-CoO3、SrRuO3、La-Sr-MnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、LaNiO3和ReO3。
在一些實施例中，FE材料包含層的堆疊，所述層包含在導電氧化物之間(或夾在它們之間)的低壓FE材料。在各種實施例中，當FE材料是鈣鈦礦時，導電氧化物是AA’BB’O3 類型的。A’是原子位點A的摻雜物，它可以是鑭系元素中的元素。B’是原子位點B的摻雜物，它可以是過渡金屬元素中的一種元素，尤其是Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn。A’可能與位點A具有相同的價數，但具有不同的鐵電極化率。
在一些實施例中，所述FE材料包含所述h-RMnO3型的六邊形鐵電體，其中R是稀土類元素，即鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)和釔(Y)。鐵電相的特徵在於層狀MnO5多面體的屈曲，伴隨著Y離子的位移，這致使了淨電極化。在一些實施例中，六邊形FE包含YMnO3或LuFeO3中的一種。在各種實施例中，當所述FE材料包含六邊形鐵電體，鄰近FE材料的導電性氧化物是A2O3(例如，氧化銦、氧化鐵)和ABO3型，其中「A」是稀土元素和B為Mn。
在一些實施例中，所述FE材料包含異常FE材料。異常鐵電體是其中主階參數是諸如原子序的應變或屈曲的階次機制的鐵電體。異常FE材料的範例分別為LuFeO3類材料或超晶格的鐵電和順電材料PbTiO3(PTO)和SnTiO3(STO)，以及分別為LaAlO3(LAO)和STO。例如，超晶格的[PTO/STO]n或[LAO/STO]n，其中「n」在1至100之間。儘管這裡參考用於儲存電荷狀態的鐵電材料描述了各種實施例，但是這些實施例也適用於順電材料。例如，可以使用順電材料而不是鐵電材料來形成各種實施例的電容器。
在一些實施例中，FE材料包含下列中之一者：鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、其氧化物或其合金氧化物。在一些實施例中，FE材料包含下列中之一者：Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或 Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含以下元素之一：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數。在一些實施例中，FE材料包含鐵酸鉍(BFO)、鋯鈦酸鉛(PZT)、具有摻雜材料的BFO或具有摻雜材料的PZT，其中所述摻雜材料是Nb或；以及弛豫鐵電體，諸如PMN-PT之一。
在一些實施例中，FE材料包含鐵酸鉍(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭，或來自元素週期表的鑭系的任何元素中之一者。在一些實施例中，FE材料105包含鈦酸鋯(PZT)或具有摻雜材料的PZT，其中摻雜材料為La或Nb中之一者。在一些實施例中，FE材料包含弛豫鐵電體，其包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鉛鈧(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)、鋇鈦-鋇鍶鈦(BT-BST)中之一者。
在一些實施例中，所述FE材料包含形式Hf1-x Ex Oy的氧化鉿，其中E可以是Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn或Y。在一些實施例中，所述FE材料105包含鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉、鈮酸鍶鉀。
在一些實施例中，FE材料包含多層。例如，交替的[Bi2O2]2+層，和偽鈣鈦礦塊(Bi4Ti3O12和相關奧里維里斯(Aurivillius)相)，與厚度為n個八面體層的鈣鈦礦層都可以使用。
在一些實施例中，FE材料包含有機材料。例如，聚二氟亞乙烯(Polyvinylidene fluoride)或聚偏二氟乙烯(polyvinylidene difluoride)(PVDF)。
FE材料在兩個電極之間。這些電極是導電電極。在一些實施例中，電極是鈣鈦礦模板化導體。在這種模板化結構中，鈣鈦礦導體(諸如SrRuO3)的薄層(例如，約10nm)被塗覆在IrO2、RuO2、PdO2或PtO2(其具有非鈣鈦礦結構但導電性更高)的頂部為在低溫下生長純鈣鈦礦鐵電體提供種子或模板。在一些實施例中，當鐵電體包含六邊形鐵電體材料時，電極可以具有六邊形金屬、尖晶石或立方金屬。六邊形金屬的範例包含：PtCoO2、PdCoO2和其它銅鐵礦結構的六邊形金屬氧化物，諸如摻Al的ZnO。尖晶石的範例包含Fe3O4和LiV2O4。立方金屬的範例包含銦錫氧化物(ITO)，諸如摻Sn的In2O3。
在節點n1上產生的電荷產生作為多數閘104的輸出的電壓和電流。任何合適的驅動器106都可以驅動此輸出。例如，非FE邏輯、FE邏輯、CMOS邏輯、BJT邏輯等可以用於將輸出驅動到下游邏輯。驅動器的範例包含反相器、緩衝器、NAND閘、NOR閘、XOR閘、放大器、比較器、數位類比轉換器、類比數位轉換器等。雖然圖 1A 顯示3輸入多數閘，同一概念可以擴展到3個以上的輸入以構成N輸入的多數閘，其中N大於2。
圖 1B 顯示根據一些實施例的具有5輸入多數閘124 的邏輯閘120。5輸入多數閘124類似於3輸入多數閘104，但有額外的輸入Vin4和Vin5。這些輸入可以來自相同的驅動器(例如，驅動器101、102、103中的任何一個)或來自不同的驅動器，諸如驅動器121和122。輸入Vin3和Vin5可以是類比的、數位的或其組合。例如，Vin3為數位訊號，而Vin5是類比訊號。額外的輸入Vin4和Vin5分別耦接到額外的非鐵電電容器C4和C5。電容器C4和C5的組成和尺寸類似於C1、C2和C3。在此，電阻器R4和R5是寄生電阻器。
在共用節點cn處執行多數函數，並且將所得電壓投影到電容器105上。例如，節點cn上的電流(I1 、I2 、I3 、I4 和I5 )的多數函數致使對電容器105充電的合成電流。表2顯示5輸入多數閘124的多數函數f(Majority Vin1, Vin2, Vin3, Vin4, Vin5 )。
Figure 02_image029
圖 2 顯示根據一些實施例的具有能夠作為AND或OR閘操作的3輸入定限閘的邏輯閘204的邏輯閘200。邏輯閘200類似於邏輯閘100，但是用於移除第三輸入Vin並添加輸入Vbias。額外的輸入偏壓使得所述邏輯閘成為定限閘204。由於三個輸入Vin1、Vin2和Vbias，定限閘204被稱為3輸入定限閘。如果未將Vbias輸入計為單獨的輸入，也可以將其稱為2輸入定限閘。在各種實施例中，定限閘204包含額外的電容器Cbias，其具有耦接到節點cn的一端及耦接到Vbias的另一端。用於電容器Cbias的材料可以是與電容器C1、C2和C3相同的材料。例如，電容器Cbias包含非鐵電材料。
Vbias可以是正電壓或負電壓，這取決於定限閘204的希望邏輯函數。任何合適的訊號源都可以產生Vbias。例如，帶隙基準產生器、分壓器(諸如電阻分壓器)、數位類比轉換器(DAC)等可以產生Vbias。Vbias可以是固定的或可程式化的(或可調的)。例如，可以透過硬體(例如，熔絲、暫存器)或軟體(例如，作業系統)來調節Vbias。在一些實施例中，當Vbias為正時，節點cn處的多數函數為OR函數。例如，節點cn處的函數為OR(Vin, Vin2, 0)。在一些實施例中，當Vbias為負時，節點cn處的多數函數為AND函數。例如，節點cn處的函數為AND(Vin1, Vin2, 1)。表3和表4總結了定限閘204的函數。
Figure 02_image031
Figure 02_image033
與過渡CMOS AND邏輯閘和OR邏輯閘相比，這裡AND函數和OR函數由電容器的網路執行。接著，節點cn處的多數或臨界值函數的輸出儲存在非線性極性電容器105中。此電容器以非揮發性形式提供邏輯的最終狀態。因此，各種實施例的邏輯閘描述了具有用於對節點cn和n1進行預放電或預充電的一個或兩個電晶體的非揮發性多輸入AND或OR閘。各種實施例的AND或OR閘的矽區域大小的維度小於傳統的AND或OR閘。儘管圖 2 顯示3輸入定限閘，但是相同的概念可以擴展到多於3個輸入以形成N輸入定限閘，其中N大於2且為奇數。
圖 3 顯示根據一些實施例顯示圖 1A 的3輸入多數閘的操作的波形300。圖 3 顯示輸入Vin1、Vin2和Vin3的多數函數。
圖 4 顯示根據一些實施例的組合邏輯400，其包含具有耦接到反相器或緩衝器的3輸入多數閘的3D(三維)圖的圖 1A 的邏輯閘。在此範例中，電容器C1(401)、C2(402)和C3(403)是MIM電容器，其分別在其第一端上從緩衝器或驅動器101、102和103分別接收輸入Vin1、Vin2和Vin3。然而，可以使用其它類型的電容器。例如，金屬和電晶體的混合可以用來實現電容器。電容器C1(401)、C2(402)和C3(403)的第二端耦接到共用節點互連404。驅動器101、102和103的輸出分別為Vin1d、Vin2d和Vin3d。互連404可以在任何合適的金屬層上。在一些實施例中，互連404包含以下材料中的一或多種：Cu、Al、Ag、Au、Co或W。在一些實施例中，電容器C1(401)、C2(402)和C3(403)被形成在晶粒的後端。在一些實施例中，電容器C1(401)、C2(402)和C3(403)被形成在晶粒的前端。互連404被耦接到非線性極性電容器105的第一端。在此範例中，電容器105包含鐵電材料，因此被標記為CFE 。然而，本文描述的其它非線性極性材料可以用於製造電容器105。電容器105的第二端耦接到節點n1。
在一些實施例中，電容器105是柱狀電容器。柱狀電容器的高度比其寬度高，並且可以在z方向上進行緊湊的佈局。在一個實施例中，電容器C1(401)、C2(402)和C3(403)被製造在柱狀電容器之下或下方，以形成垂直多數閘106。
圖 5 顯示根據一些實施例的組合邏輯500，其包含具有耦接到反相器或緩衝器的三輸入定限閘的3D視圖的圖 1B 的邏輯閘。在此，三輸入定限閘204類似於圖 4 的 多數閘，但是用於移除電容器C3及其相關的輸入並添加由Vbias偏置的額外電容器501 Cbias。Vbias可以為正或負。參照圖 1B 和圖 4 描述的各種實施例在此適用。
圖 6A 顯示根據一些實施例的包含3輸入多數閘和5輸入多數閘的1位元全加器600。全加器將二進制數字相加，並且計算進位的值和輸出的值。一位元全加器將三個一位元數字A、B和Cin 相加，其中A和B是運算元，而Cin 是一個進位位元，其是從前一個較低位階中進位的。然而，實施例不限於二進制的輸入。在一些實施例中，輸入是類比訊號。全加器通常為加法器的級聯，其將例如8、16、32等位元的二進制數字相加。電路產生2位元輸出，其為進位輸出Cout 和和。和通常由訊號Cout 和S 表示，其中和等於2Cout + S 。用互補金屬氧化物半導體(CMOS)邏輯實現1位元加法器需要許多邏輯閘，諸如AND邏輯閘、OR邏輯閘、反相器以及某些時候的狀態元素，諸如正反器。
在一些實施例中，用3輸入多數閘601、反相器602、5輸入多數閘603、反相器604和緩衝器605來實現1位元加法器。來自3輸入多數閘601的輸出n1被反相器602反相。反相的輸出Cb被兩次輸入(作為輸入Vin1和Vin2)到5輸入多數閘603。為了保持Cout的極性正確，額外的反相器604驅動Cb的輸出作為Cout。5輸入多數閘的其它輸入(A、B和Cin)與3輸入多數閘的輸入相同。5輸入多數閘604的輸出Sum_d為和，而3輸入多數閘601的輸出為進位。在各種實施例中，輸出Sum_d由緩衝器605緩衝以產生用於驅動到下一級的最終Sum。表5顯示了1位元全加器的真值表。
Figure 02_image035
將圖 6A 的1位元全加器600縮小為八個電容器，這些電容器可以在晶粒的後段製造或放置。取決於電晶體技術，可以在前段或後段中製造反相器602、604和緩衝器605的主動裝置或電晶體。雖然每個多數閘顯示為具有兩個額外的電晶體MN1和MN2，以使共用節點cn和節點n1放電，但是這些電晶體可以在兩個多數閘601和603之間共享。在一些實施例中，單一電晶體MN(或p-型電晶體(未顯示))可用於針對多數閘601和603將共用節點cn和節點n1進行預放電(或預充電，當使用p型電晶體時)。因此，九個電晶體可實現1位元全加器，與傳統的基於CMOS的1位元全加器相比，其面積和功率消耗小得多。
描述1位元全加器的另一種方式是考慮到由1位元全加器600的各種電路產生的線性和非線性輸出。在一些實施例中，加法器600包含3輸入多數閘601，其包含第一電路(例如，互連和電容器C1、C2和C3)，以接收至少三個訊號(A、B和Cin)並將線性求和施加於所述至少三個訊號，並在節點cn上產生第一求和輸出。3輸入多數閘601包含第二電路(例如，互連cn、電容器105)，以接收所述第一求和輸出(例如，節點cn上的電壓和/或電流)並且經由第一FE材料施加非線性函數(例如，透過電容器105)，其中第二電路與第一求和輸出(例如，在節點cn上)相比，產生第一非線性輸出(例如，在節點n1上)。加法器600還包含反相邏輯閘603，以將第一非線性輸出轉換為第一輸出Cb，其中所述第一輸出為第一非線性輸出的反相。反相邏輯閘603可以是反相器、NAND閘或NOR閘，其中NAND閘或NOR被配置成反相器並且能夠禁用訊號路徑。
加法器600還包含耦接到反相邏輯閘602的5輸入多數閘603。5輸入多數閘603包含第三電路(例如，互連和電容器C1、C2、C3、C4、C5)，以接收至少五個訊號，包含至少三個訊號(例如，A、B、Cin)和兩個反相的第一輸出(2x Cb)，並對至少五個訊號進行線性求和，並在共用節點產生第二求和輸出。5輸入多數閘603包含第四電路(例如，共用節點和電容器105)，以接收所述第二求和輸出和經由第二FE材料施加非線性函數，其中所述第四電路相較於第二求和輸出，產生第二非線性輸出。在第二FE材料上產生的輸出電壓是可以由緩衝器605緩衝的求和輸出。
圖 6B 顯示根據一些實施例的包含N個1位元全加器的N位元全加器620，其中每個1位元全加器包含3輸入多數閘和5輸入多數閘。在此，多個1位元加法器6001 至600n 被級聯以形成N位元加法器620。每個加法器接收其對應的輸入，並將進位Cout提供給下一級。例如，加法器6001 接收A1和B1作為輸入，並將進位位元Cin設置為邏輯0，加法器6002 接收A2和B2作為輸入，並以由加法器6001 的進位Cout提供的進位位元為Cin，以及加法器600n 接收An和Bn作為輸入，並以由加法器600n-1 的進位Cout提供的進位位元為Cin 。
圖 6C 顯示根據一些實施例的包含基於多數閘的1位元全加器的串列加法器630。串列加法器630包含耦接到時序電路631的基於多數閘的1位元全加器600。在一些實施例中，時序電路包含正反器(FF)。正反器631的輸出「Q」被耦接到加法器600的進位輸入Cin 。加法器600的輸出Cout被耦接到FF 631的輸入「D」。任何合適的時脈可以用於由FF 631取樣Cout。
圖 6D 顯示根據一些實施例的1位元全加器640。加法器640是加法器600的另一個版本。加法器640包含如圖所示耦接的第一3輸入多數閘641、反相器642、反相器643、第二3輸入多數閘645、第三3輸入多數閘646和緩衝器647。第一3輸入多數閘641產生進位訊號，所述進位訊號被反相並作為輸入提供給第三3輸入多數閘646。3輸入多數閘的輸出是和。第三3輸入多數閘接收進位輸入和第二3輸入多數閘645的輸出。第二3輸入多數閘接收輸入A和B，以及進位的反相形式。
圖 7 顯示根據一些實施例的顯示圖 6A 的1位元全加器的操作的曲線圖700。波形顯示表5的各種輸入組合以及輸出Cin和Sum。
圖 8 顯示根據一些實施例的1位元全加器的3D視圖800。在此，輸入A、B和Cin分別由緩衝器101、102和103驅動。這些緩衝器可能是加法器的一部分，也可能不是加法器的一部分，因為這些輸入是由另一個邏輯方塊(未顯示)驅動的。3輸入多數閘接收輸入A_d、B_d和Cin_d，其為輸入訊號A、B和Cin的經緩衝版本。在這個範例中，電容器C1a(401)、C2a(402)和C3a(403)是MIM電容器，所述輸入A_d、B_d和Cin_d分別在它們的第一端。然而，可以使用其它類型的電容器。例如，可以用金屬和電晶體的混合來實現電容器。
電容器的第二端C1a(401)、C2a(402)和C3a(403)被耦接到共用節點cn互連404。互連404可以在任何合適的金屬層上。在一些實施例中，互連404包含其中包含下列一或多者的材料：Cu、Al、Ag、Au、Co或W。在一些實施例中，電容器C1a(401)、C2a(402)和C3(403)形成在晶粒的後端。在一些實施例中，電容器C1a(401a)、C2a(402)和C3a(403)形成在晶粒的前端。互連404耦接到非線性極性電容器105的第一端。在此範例中，電容器105包含鐵電材料，因此被標記為CFE 。然而，本文描述的其它非線性極性材料可以用於製造電容器105。電容器105的第二端耦接到節點n1。
在一些實施例中，電容器105是柱狀電容器。柱狀電容器的高度比其寬度大，並且可以在z方向上進行緊湊的佈局。在一個實施例中，電容器C1a(401a)、C2a(402a)和C3a(403a)如下或以形成垂直多數閘的支柱電容器製造。
節點n1上的電壓是進位訊號，其由反相器602反相並作為Cb驅動到電容器C1b和C2b。5輸入多數閘的其它電容器C3b、C4b和C5b分別接收輸入A_d、B_d和Cin_d。
在此範例中，電容器C1b(801)、C2b(802)、C3b(803)、C4b(804)和C5b(805)是MIM電容器，其分別在其第一終端上輸入A_d、B_d和Cin_d。然而，可以使用其它類型的電容器。例如，金屬和電晶體的混合可以用來實現電容器。電容器C1b(801)、C2b(802)、C3b(803)、C4b(804)和C5b(805)的第二端被耦接到共用節點互連806。互連806可以在任何合適的金屬層上。在一些實施例中，互連806包含其中包含下列一或多者的材料：Cu、Al、Ag、Au、Co或W。在一些實施例中，電容器C1b(801)、C2b(802)、C3b(803)、C4b(804)和C5b(805)形成在晶粒的後端。在一些實施例中，電容器C1b(801)、C2b(802)、C3b(803)、C4b(804)和C5b(805)形成在晶粒的前端。互連806耦接到非線性極性電容器807的第一端。在此範例中，電容器807包含鐵電材料，因此被標記為CFE 。然而，本文描述的其它非線性極性材料可以用於製造電容器807。電容器807的第二端耦接到節點Sum_d。緩衝器605將Sum_d驅動為Sum。
圖 9 顯示根據一些實施例的1位元全加器的自上而下佈局900。佈局900顯示具有四個最小尺寸的電晶體的間距的1位元全加器600的緊湊佈局。如果將電晶體MN1用於將3輸入多數閘601和5輸入多數閘602的節點cn 404和806 n1預放電，則間距可以進一步減少到兩個最小尺寸的電晶體。非鐵電電容器C1、C2、C3、C4和C5以及非線性極性電容器(FE cap)位於金屬層1(M1)到金屬層2(M2)的通孔位置。電晶體MN1、MN2以及反相器602和604在晶粒的前端。輸入A、B和Cin在金屬層M2上。共用節點cn 404和804在金屬層M1上。當非鐵電電容器C1、C2、C3、C4和C3以及非線性極性電容器(FE cap)位於ViaM1M2的位置時，則可以進一步位於晶粒的後端。例如，非鐵電電容器C1、C2、C3、C4和C5和非線性極性電容器(FE cap)可被定位在ViaM4M5或更高。因此，釋放了較低的金屬層以供路由其它訊號。
電晶體MN1和MN2以及反相器602和604中的另一個可以是平面或非平面電晶體。在一些實施例中，電晶體MN1和MN2以及反相器602和604中的另一個可以形成在前端或後端中。在一些實施例中，在前端或後端中形成非鐵電電容器C1、C2、C3、C4和C5以及非線性極性電容器(FE cap)中的一或多個。而電晶體MN1和MN2被顯示為n型電晶體，其可以被p型電晶體取代。在那種情況下，節點cn 406/806和n1/sum_d被預充電到預定或可程式化的電壓。這裡的電晶體可以是方線矩形帶電晶體、環繞式閘極圓柱形電晶體、穿隧FET(TFET)、鐵電FET(FeFETs)、雙極電晶體(BJT)、BiCMOS或實現電晶體功能的其它裝置，例如碳奈米管或自旋電子裝置。在一些實施例中，電晶體是一般的金屬氧化物半導體(MOS)電晶體或其衍生物，包含三閘極和FinFET電晶體。雖然MOSFET具有對稱源極和汲極端，TFET裝置具有不對稱的源極和汲極端。
圖 10 顯示根據一些實施例的包含1位元全加器的系統單晶片(SOC)1000。SOC 1000包含具有靜態隨機存取記憶體(SRAM)或基於FE的隨機存取記憶體FE-RAM或任何其它合適的記憶體的記憶體1001。記憶體可以是非揮發性(NV)或揮發性記憶體。記憶體1001還可以包含用以控制NV FE-RAM記憶體1002的邏輯1003。例如，寫入和讀取驅動器是邏輯1003的一部分。這些驅動器和其它邏輯係使用各種實施例的多數或定限閘實現。所述邏輯可以包含多數或定限閘和傳統邏輯(例如，基於CMOS的NAND、NOR等)。SOC 1000的任何方塊都可以包含參考各個實施例描述的1位元全加器。
SOC還包含記憶體I/O(輸入-輸出)介面1004。介面可以是雙倍資料速率(DDR)相容介面或與處理器進行通訊的任何其它合適的介面。SOC 1000的處理器1005可以是單核心或多核心處理器。處理器1005可以是通用處理器(CPU)、數位訊號處理器(DSP)或特殊應用積體電路(ASIC)處理器。在一些實施例中，處理器1005是人工智慧(AI)處理器(例如，專用AI處理器、配置成AI處理器的圖形處理器)。
AI是硬體和軟體計算的廣泛領域，其中對資料進行分析、分類，接著做出關於資料的決定。例如，隨著時間的流逝，使用大量資料來訓練描述用於一或多個特定屬性的資料分類的模型。訓練模型的程序需要大量的資料和分析資料的處理能力。訓練模型時，將根據模型的輸出修改權重或權重因子。透過反複分析資料並修改權重以獲得預期結果，一旦將模型的權重計算到較高的可信度(例如95%或更高)，就將模型視為「經訓練的」。接著使用這種具有固定權重的經訓練的模型來做出有關新資料的決策。訓練模型，接著將經訓練的模型用於新資料是硬體密集型活動。在一些實施例中，AI處理器405減少了計算訓練模型和使用訓練模型的等待時間，這減少了這種AI處理器系統的功率消耗。
處理器1005可以耦接到許多其它小晶片，這些小晶片可以與SOC 1000在同一晶粒，也可以在單獨的晶粒。這些小晶片包含連接電路1006、I/O控制器1007、電源管理1008和顯示系統1009以及周邊連接1010。
連接1006表示用於與其它裝置通訊的硬體裝置和軟體元件。連接1006可以支援各種連接電路和標準。例如，連接1006可以支援GSM(全球行動通訊系統)或變體或衍生物、CDMA(分碼多重存取)或變體或衍生物、TDM(分時多工)或變體或衍生物、第三代合作夥伴計劃(3GPP)通用行動電信系統(UMTS)系統或變體或衍生物、3GPP長期演進(LTE)系統或變體或衍生物、3GPP LTE進階(LTE-A)系統或變體或衍生物、第五代(5G)無線系統或變體或衍生物、5G行動網路系統或變體或衍生物、5G新無線電(NR)系統或變體或衍生物或其它蜂巢式服務標準。在一些實施例中，連接1006可以支援非蜂巢式標準，諸如WiFi。
I/O控制器1007表示與使用者互動有關的硬體裝置和軟體元件。I/O控制器1007可操作為管理作為音訊子系統和/或顯示子系統的一部分的硬體。例如，透過麥克風或其它音訊裝置的輸入可以為SOC 1000的一或多個應用程式或功能提供輸入或命令。在一些實施例中，I/O控制器1007顯示用於連接到SOC 1000的額外裝置的連接點，使用者可以透過所述連接點與系統互動。例如，可以連接到SOC 1000的裝置可能包含麥克風裝置、揚聲器或立體聲系統、視訊系統或其它顯示裝置、鍵盤或小鍵盤裝置或其它與特定應用程式一起使用的I/O裝置，如讀卡器或其它裝置。
電源管理1008表示執行電源管理操作的硬體或軟體，例如，至少部分地基於從電源測量電路、溫度測量電路、電池的充電程度和/或可用於電源管理的任何其它合適的資訊接收的測量結果。透過使用各種實施例的多數和定限閘，在這些邏輯的輸出處實現了非揮發性。因此，功率管理1008可以將這種邏輯置於低功率狀態，而不必擔心遺失資料。電源管理可以根據SOC 1000的一個或所有元件的進階配置和電源介面(ACPI)規範來選擇電源狀態。
顯示系統1009代表硬體(例如顯示裝置)和軟體(例如驅動器)元件，這些元件為使用者提供視覺和/或觸覺顯示以與處理器1005進行互動。在一些實施例中，顯示系統1009包含向使用者提供輸出和輸入的觸控螢幕(或觸控板)裝置。顯示系統1009可以包含顯示介面，其中包含用於對使用者提供顯示的特定螢幕或硬體裝置。在一些實施例中，所述顯示介面包含與處理器1005分開的邏輯以執行與所述顯示相關的至少一些處理。
周邊連接1010可以表示用於連接到諸如印表機、充電器、相機等周邊裝置的硬體裝置和/或軟體裝置。周邊連接1010表示支援通訊協定，例如，PCIe(快捷周邊元件互連)、USB(通用串列匯流排)、霹靂(Thunderbolt)、高階析度多媒體介面(HDMI)、火線等。
參照說明書中的「實施例」、「一實施例」、「一些實施例」、或「其它實施例」指的是與實施例有關所描述之特別特徵、結構、或特性可被包括在至少一些實施例中，但不一定為所有實施例。不同表現形式之「實施例」、「一實施例」、或「一些實施例」不一定全指相同的實施例。如果說明書說明組件、特徵、結構、或特性包括「可(may)」、「可能(might)」，或「可以(could)」，那特別的組件、特徵、結構、或特性不要求被包括。如果說明書中指出「一」或「一個」元件，其不代表僅有一個元件。如果說明書或申請專利範圍中指出「額外的」元件，其並不排除存在一個以上額外的元件。
再者，特定特徵、結構、功能或特性可以合適的方式結合在一或多個實施例中。例如，第一實施例可與第二實施例可在任何地方被結合，與兩個實施例關聯的獨特的特徵、結構、功能或特性為不互斥的。
雖然本揭露已經與其特定實施例一同描述，鑑於前面的描述，此種實施例的許多替代、修改及變化對本發明領域技術之熟悉者而言將會是顯而易見的。本揭露的實施例意圖包含關於所附的申請專利範圍的最廣範疇之所有如此之替代、修改及變化。
此外，為了說明和討論的簡潔及不模糊本揭露，連接至積體電路(IC)晶片及其它組件的已知電源/接地可或可能不顯示在所呈現的圖式內。再者，為了避免模糊本揭露，配置可以方塊圖的形式被顯示，以及鑑於關於如此之方塊圖配置的實施詳情係高度取決於本揭露將被實施(即，如此之詳情應在本發明所屬領域具通常知識者的視界內)之平台內的事實。其中為了描述本揭露的範例實施例而被提出之特定細節(例如，電路)，對本發明所屬領域具通常知識者而言，本揭露可不以這些特定細節或這些特定細節的變化來被實踐將會是顯而易見的。敘述因此被視為說明性而非限制性。
提供下列範例來說明各種實施例。該等範例可與其它範例組合。如此一來，各種實施例可與其它實施例組合，而不需改變本發明的範圍。
範例1：一種設備，包含：3輸入多數邏輯閘，包含：第一、第二和第三電容器，其用以分別接收第一輸入、第二輸入和第三輸入；以及第一非線性極性電容器，其用以儲存所述第一輸入、所述第二輸入和所述第三輸入的多數函數輸出，其中所述FE電容器的一端提供所述3輸入多數邏輯閘的輸出；反相邏輯，其耦接到所述3輸入多數邏輯閘的所述輸出，並用以產生所述3輸入多數邏輯閘的所述輸出的反相；以及5輸入多數邏輯閘，其耦接到所述反相邏輯的輸出，所述5輸入多數邏輯閘包含：第一、第二、第三、第四和第五電容器，其分別用以接收所述3輸入多數邏輯閘的所述輸出的所述反相、所述3輸入多數邏輯閘的所述輸出的所述反相、所述3輸入多數邏輯閘的所述第一輸入、所述第二輸入和所述第三輸入，以及第二非線性極性電容器，其用以儲存所述3輸入多數邏輯閘的所述第一輸入、所述第二輸入和所述第三輸入的多數函數輸出，以及兩次的所述3輸入多數邏輯閘的所述輸出的所述反相。
範例2：如範例1的設備，其中所述反相邏輯是第一反相邏輯，以及其中所述設備包含第二反相邏輯，所述第二反相邏輯具有耦接到所述第一反相邏輯的輸出的輸入，其中所述第二反相邏輯的輸出為1位元加法器的進位
範例3：範例1的設備，其包含緩衝器，所述緩衝器具有耦接到所述第二非線性極性電容器的輸入，其中所述緩衝器的輸出為1位元加法器的和。
範例4：如範例1的設備，包含：第一電晶體，其耦接到所述第一非線性極性電容器的第一端，其中所述第一電晶體可由第一時脈控制；以及第二電晶體，其耦接到所述第一FE非線性極性電容器的第二端，其中所述第二電晶體可由第二時脈控制。
範例5：範例2的設備，包含：第三電晶體，其耦接到所述第二非線性極性電容器的第一端，其中所述第三電晶體可由所述第一時脈控制；以及第四電晶體，其耦接到所述第二非線性極性電容器的第二端，其中所述第四電晶體可由所述第二時脈控制。
範例6：範例1的設備，包含：第一驅動器，其用以產生所述第一輸入；第二驅動器，其用以產生所述第二輸入；以及第三驅動器，其用以產生所述第三輸入。
範例7：如範例6的設備，其中所述第一驅動器、所述第二驅動器和所述第三驅動器包含CMOS電晶體。
範例8：如範例1的設備，其中所述反相邏輯包含下列中之一者：緩衝器、CMOS反相器、NAND閘、NOR閘。
範例9：如範例1的設備，其中所述3輸入多數邏輯閘的所述第一、第二和第三電容器包含下列中之一者：金屬-絕緣體-金屬(MIM)電容器、電晶體閘極電容器、金屬和電晶體的混合電容器；或包含順電材料的電容器。
範例10：範例1的的設備，其中所述第一非線性極性電容器和所述第二非線性極性電容器包含下列中之一者：鐵電材料、順電材料或非線性介電質。。
範例11：範例10的設備，其中所述鐵電材料包含下列中之一者：鉍鐵氧體(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭或元素週期表中鑭系元素中之一者；鈦酸鉛鋯(PZT)或具有摻雜材料的PZT，其中所述摻雜材料為La、Nb中之一者；弛豫鐵電體包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鉛鈧(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)、鋇鈦-鋇鍶鈦(BT-BST)；鈣鈦礦鐵電體包含下列中之一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六邊形鐵電體包含下列中之一者：YMnO3或LuFeO3；h-RMnO3型的六邊形鐵電體，其中R為稀土元素，即鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)，其氧化物或其合金氧化物；形式Hf1-x Ex Oy的氧化鉿，其中E可以是Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或 Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含以下元素之一：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數；鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉、鈮酸鍶鉀；或異常鐵電體包含下列中之一者：[PTO/STO]n或[LAO/STO]n，其中「n」在1到100之間。
範例12：範例1的設備，其中所述第一訊號、第二訊號和第三訊號為類比訊號、數位訊號或其組合。
範例13：如範例1的設備，其中所述第一非線性極性電容器和所述第二非線性極性電容器位於晶粒的後端，而所述反相邏輯的電晶體位於晶粒的前端。
範例14：一種設備，包含：第一多輸入多數邏輯閘，包含用於接收三個訊號的三個第一非鐵電電容器；以及用於儲存所述三個訊號的多數函數的第一鐵電(FE)電容器；以及耦接到所述第一多輸入多數邏輯閘的輸出的反相器，其中所述輸出係耦接到所述第一FE電容器的一端，其中所述反相器提供所述第一多輸入多數邏輯閘的反相輸出；以及第二多輸入多數邏輯閘，其耦接到所述反相器，所述第二多輸入多數邏輯閘包含第二五個非FE電容器，以分別接收所述三個訊號和所述第一多輸入多數邏輯閘的所述反相輸出中的兩個，以及所述第二FE電容器用於儲存所述三個訊號的多數函數和所述第一多輸入多數邏輯閘的所述反相輸出中的兩個。
範例15：如範例14的設備，其中所述三個訊號為數位訊號、類比訊號或其組合。
範例16：如範例14的設備，其中所述第一多輸入多數邏輯閘的所述三個非FE電容器和所述第二多輸入多數邏輯閘的所述五個非FE電容器包含下列中之一者：金屬-絕緣體-金屬(MIM)電容器、電晶體閘極電容器、金屬和電晶體的混合電容器；包含順電材料的電容器。金屬-絕緣體-金屬(MIM)電容器、電晶體閘極電容器、金屬和電晶體電容器的混合體；包含順電材料的電容器；非線性介電質電容器或線性介電質電容器。
範例17：範例14的設備，其中所述第一FE電容器和所述第二FE電容器包含下列中之一者：鉍鐵氧體(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭或元素週期表中鑭系元素中之一者；鈦酸鉛鋯(PZT)或具有摻雜材料的PZT，其中所述摻雜材料為La、Nb中之一者；弛豫鐵電體包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鉛鈧(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)、鋇鈦-鋇鍶鈦(BT-BST)；鈣鈦礦鐵電體包含下列中之一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六邊形鐵電體包含下列中之一者：YMnO3或LuFeO3；h-RMnO3型的六邊形鐵電體，其中R為稀土元素，即鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)，其氧化物或其合金氧化物；形式Hf1-x Ex Oy的氧化鉿，其中E可以是Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含以下元素之一：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數；鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉、鈮酸鍶鉀；或異常鐵電體包含下列中之一者：[PTO/STO]n或[LAO/STO]n，其中「n」在1到100之間。
範例18：如範例14的設備，包含：第一下拉裝置，其用以使耦接到所述第一FE電容器的第一端的第一節點和耦接到所述第二FE電容器的第一端的第二節點放電；以及第二下拉裝置，其用以使所述第一FE電容器的第二端和所述第二FE電容器的第二端放電。
範例19：一種設備，包含：3輸入多數邏輯閘，包含：第一電路，其用以接收至少三個訊號並對於所述至少三個訊號施加線性求和，並產生第一求和輸出；第二電路，其用以接收所述第一求和輸出並經由第一FE材料施加非線性函數，其中所述第二電路利用所述第一求和輸出來產生第一非線性輸出；以及反相邏輯閘，其用以將所述第一非線性輸出轉換為第一輸出，其中所述第一輸出為所述第一非線性輸出的反相；以及5輸入多數閘，其耦接到所述反相邏輯閘，所述5輸入多數閘包含：第三電路，其用以接收至少五個訊號，包含所述至少三個訊號和兩個反相的第一輸出，並對於所述至少五個訊號施加線性求和，並產生第二求和輸出；以及第四電路，其用以接收所述第二求和輸出並經由第二FE材料施加非線性函數，其中所述第四電路利用所述第二求和輸出來產生第二非線性輸出。
範例20：如範例19的設備，其中所述第一電路包含分別用以接收所述至少三個訊號的第一非FE電容器、第二非FE電容器和第三非FE電容器，其中所述第三電路包含分別用以接收所述至少三個訊號和兩個反相的第一輸出的第一非FE電容器、第二非FE電容器、第三非FE電容器、第四非FE電容器和第五非FE電容器。
範例21：如範例19的設備，其中所述第二電路包含含有用以儲存所述第一求和輸出的所述第一FE材料的電容器，其中所述第四電路包含含有用以儲存所述第二求和輸出的所述第二FE材料的電容器。
範例22：範例19的裝置，其中所述反相邏輯閘包含下列中之一者：反相器、NAND閘或NOR閘。
範例23：一種系統，包含：處理器；通訊地耦接到所述處理器的通訊介面；以及耦接到所述處理器的記憶體，其中所述處理器包含多數閘邏輯，所述多數閘邏輯包含：3輸入多數邏輯閘，包含：第一、第二和第三非鐵電電容器，其用以分別接收第一輸入、第二輸入和第三輸入；以及第一非線性極性電容器，其用以儲存所述第一輸入、所述第二輸入和所述第三輸入的多數函數輸出，其中所述FE電容器的一端提供所述3輸入多數邏輯閘的輸出；反相邏輯，其耦接到所述3輸入多數邏輯閘的所述輸出，並用以產生所述3輸入多數邏輯閘的所述輸出的反相；以及5輸入多數邏輯閘，其耦接到所述反相邏輯的輸出，所述5輸入多數邏輯閘包含：第一、第二、第三、第四和第五電容器，其分別用以接收所述3輸入多數邏輯閘的所述輸出的所述反相、所述3輸入多數邏輯閘的所述輸出的所述反相、所述3輸入多數邏輯閘的所述第一輸入、所述第二輸入和所述第三輸入，以及第二非線性極性電容器，其用以儲存所述3輸入多數邏輯閘的所述第一輸入、所述第二輸入和所述第三輸入的多數函數輸出，以及兩次的所述3輸入多數邏輯閘的所述輸出的所述反相。
範例24：如範例23的系統，其中所述第一和第二鐵電體電容器包含下列中之一者：鉍鐵氧體(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭或元素週期表中鑭系元素中之一者；鈦酸鉛鋯(PZT)或具有摻雜材料的PZT，其中所述摻雜材料為La、Nb中之一者；弛豫鐵電體包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鉛鈧(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)或鋇鈦-鋇鍶鈦(BT-BST)；鈣鈦礦鐵電體包含下列中之一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六邊形鐵電體包含下列中之一者：YMnO3或LuFeO3；h-RMnO3型的六邊形鐵電體，其中R為稀土元素，即鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)，其氧化物或其合金氧化物；形式Hf1-x Ex Oy的氧化鉿，其中E可以是Al、Ca、Ce、Dy、ER、Gd、Ge、La、Sc、Si、Sr、Sn、Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含以下元素之一：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數；鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉、鈮酸鍶鉀；或異常鐵電體包含下列中之一者：[PTO/STO]n或[LAO/STO]n，其中「n」在1到100之間。
摘要被提供為將允許讀者確定本技術公開的性質和要點。摘要是在能被了解其將不被用來限制申請專利範圍的範圍和意義被提交。下面的申請專利範圍由此被結合到詳細描述中，每個申請專利範圍本身作為單獨的實施例。
100:邏輯閘 101:驅動器 102:驅動器 103:驅動器 104:3輸入多數閘 105:非線性極性電容器 106:邏輯閘 C1:電容器 C2:電容器 C3:電容器 R1:電阻器 R2:電阻器 R3:電阻器 Vin1:輸入訊號 Vin2:輸入訊號 Vin3:輸入訊號 I1:電流 I2:電流 I3:電流 clk1:時脈訊號 clk2:時脈訊號 MN1:電晶體 MN2:電晶體 121:驅動器 122:驅動器 124:5輸入多數閘 Vin4:輸入 Vin5:輸入 R4:電阻器 R5:電阻器 C4:電容器 C5:電容器 I4:電流 I5:電流 130:曲線圖 140:曲線圖 204:定限閘 300:波形 400:組合邏輯 401:電容器 402:電容器 403:電容器 404:互連 Vin1d:驅動器的輸出 Vin2d:驅動器的輸出 Vin3d:驅動器的輸出 CFE:電容器 500:組合邏輯 501:額外電容器 600:1位元全加器 601:3輸入多數閘 602:反相器 603:5輸入多數閘 604:反相器 605:緩衝器 620:N位元全加器 630:串列加法器 631:時序電路 640:1位元全加器 641:第一3輸入多數閘 642:反相器 643:反相器 645:第二3輸入多數閘 646:第三3輸入多數閘 647:緩衝器 700:曲線圖 800:3D視圖 801:電容器 802:電容器 803:電容器 804:電容器 805:電容器 806:互連 807:電容器 900:佈局 1000:系統單晶片(SOC) 1001:記憶體 1002:記憶體 1003:邏輯 1004:記憶體I/O(輸入-輸出)介面 1005:處理器 1006:連接電路 1007:I/O控制器 1008:電源管理 1009:顯示系統 1010:周邊連接
將從下面給出的詳細描述和從本揭露的實施例的附圖更全面地理解本揭露的實施例，然而，不應當被認為將本揭露限制於具體實施例，而是僅供解釋和理解。
[圖 1A ]顯示根據一些實施例的具有3輸入多數閘的邏輯閘。
[圖 1B ]顯示具有根據一些實施例的具有5輸入多數閘的邏輯閘。
[圖 1C ]顯示顯示鐵電電容器的特性的曲線圖。
[圖 1D ]顯示根據一些實施例的顯示3輸入多數閘的輸出的曲線圖。
[圖 2 ]顯示根據一些實施例的可作為AND或OR閘操作的具有3輸入定限閘的邏輯閘。
[圖 3 ]顯示根據一些實施例的顯示圖 1A 的3輸入多數閘的操作的波形。
[圖 4 ]以耦接到反相器或緩衝器的3輸入多數閘的3D(三維)視圖顯示根據一些實施例的包含圖 1A 的邏輯閘的組合邏輯。
[圖 5 ]顯示以耦接到反相器或緩衝器的3輸入定限閘的3D視圖顯示根據一些實施例的包含圖 1B 的邏輯閘的組合邏輯。
[圖 6A ]顯示根據一些實施例的包含3輸入多數閘和5輸入多數閘的1位元全加器。
[圖 6B ]顯示根據一些實施例的包含N個1位元全加器的N位元全加器，其中每個1位元全加器包含3輸入多數閘和5輸入多數閘。
[圖 6C ]顯示根據一些實施例的包含基於多數閘的1位元全加器的串列加法器。
[圖 6D ]顯示根據一些實施例的1位元全加器。
[圖 7 ]顯示根據一些實施例的顯示1位元全加器的操作的曲線圖。
[圖 8 ]顯示根據一些實施例的1位元全加器的3D視圖。
[圖 9 ]顯示根據一些實施例的1位元全加器的自上而下佈局。
[圖 10 ]顯示根據一些實施例的包含1位元全加器的系統單晶片(SOC)。
101:驅動器
102:驅動器
103:驅動器
105:非線性極性電容器
401:電容器
402:電容器
403:電容器
404:互連
602:反相器
604:反相器
605:緩衝器
800:3D視圖
801:電容器
802:電容器
803:電容器
804:電容器
805:電容器
806:互連
807:電容器
C1a,C2a,C3a:電容器
C1b,C2b,C3b,C4b,C5b:電容器
clk1:時脈訊號
clk2:時脈訊號
MN1:電晶體
MN2:電晶體

Claims (21)

  1. 一種設備，包含：3輸入多數邏輯閘，包含：第一、第二和第三電容器，其用以分別接收第一輸入、第二輸入和第三輸入；以及第一非線性極性電容器，其用以儲存所述第一輸入、所述第二輸入和所述第三輸入的多數函數輸出，其中所述第一非線性極性電容器的一端提供所述3輸入多數邏輯閘的輸出；反相邏輯，其耦接到所述3輸入多數邏輯閘的所述輸出，並用以產生所述3輸入多數邏輯閘的所述輸出的反相；以及5輸入多數邏輯閘，其耦接到所述反相邏輯的輸出，所述5輸入多數邏輯閘包含：第一、第二、第三、第四和第五電容器，其分別用以接收所述3輸入多數邏輯閘的所述輸出的所述反相、所述3輸入多數邏輯閘的所述輸出的所述反相、所述3輸入多數邏輯閘的所述第一輸入、所述第二輸入和所述第三輸入，以及第二非線性極性電容器，其用以儲存所述3輸入多數邏輯閘的所述第一輸入、所述第二輸入和所述第三輸入的多數函數輸出，以及兩次的所述3輸入多數邏輯閘的所述輸出的所述反相；第一電晶體，其耦接到所述第一非線性極性電容 器的第一端，其中所述第一電晶體可由第一控制來控制；第二電晶體，其耦接到所述第一非線性極性電容器的第二端，其中所述第二電晶體可由第二控制來控制；第三電晶體，其耦接到所述第二非線性極性電容器的第一端，其中所述第三電晶體可由所述第一控制來控制；以及第四電晶體，其耦接到所述第二非線性極性電容器的第二端，其中所述第四電晶體可由所述第二控制來控制。
  2. 如請求項1的設備，其中所述反相邏輯是第一反相邏輯，其中所述設備包含第二反相邏輯，所述第二反相邏輯具有耦接到所述第一反相邏輯的輸出的輸入，以及其中所述第二反相邏輯的輸出為1位元加法器的進位。
  3. 如請求項1的設備，其包含緩衝器，所述緩衝器具有耦接到所述第二非線性極性電容器的輸入，其中所述緩衝器的輸出為1位元加法器的和。
  4. 如請求項1的設備，包含：第一驅動器，其用以產生所述第一輸入；第二驅動器，其用以產生所述第二輸入；以及第三驅動器，其用以產生所述第三輸入。
  5. 如請求項4的設備，其中所述第一驅動器、所述第二驅動器和所述第三驅動器包含CMOS電晶體。
  6. 如請求項1的設備，其中所述反相邏輯包含下列中之一者：緩衝器、CMOS反相器、NAND閘、或NOR閘。
  7. 如請求項1的設備，其中所述3輸入多數邏輯閘的所述第一電容器、所述第二電容器和所述第三電容器包含下列中之一者：金屬-絕緣體-金屬(MIM)電容器、電晶體閘極電容器、金屬和電晶體的混合電容器；包含順電材料的電容器。
  8. 如請求項1的設備，其中所述第一非線性極性電容器和所述第二非線性極性電容器包含下列中之一者：鐵電材料、順電材料或非線性介電質。
  9. 如請求項8的設備，其中所述鐵電材料包含下列中之一者：鉍鐵氧體(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭或元素週期表中鑭系元素中之一者；鈦酸鉛鋯(PZT)或具有摻雜材料的PZT，其中所述摻雜材料為La或Nb中之一者；弛豫鐵電體包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鉛鈧(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)、鋇鈦-鋇鍶鈦(BT-BST)；鈣鈦礦鐵電體包含下列中之一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六邊形鐵電體包含下列中之一者：YMnO3或LuFeO3；h-RMnO3型的六邊形鐵電體，其中R為稀土元素，即 鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)，其氧化物或其合金氧化物；形式Hf1-x Ex Oy的氧化鉿，其中E可以是Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含下列中之一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數；鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉或鈮酸鍶鉀；或異常鐵電體包含下列中之一者：[PTO/STO]n或[LAO/STO]n，其中「n」在1到100之間。
  10. 如請求項1的設備，其中所述第一輸入、所述第二輸入和所述第三輸入為類比訊號、數位訊號或其組合。
  11. 如請求項1的設備，其中所述第一非線性極性電容器和所述第二非線性極性電容器位於晶粒的後端，而所述反相邏輯的電晶體位於晶粒的前端。
  12. 一種設備，其包含：第一多輸入多數邏輯閘，其包含用於接收三個訊號的三個第一非鐵電電容器，以及用於儲存所述三個訊號的多 數函數的第一鐵電(FE)電容器；反相器，其耦接到所述第一多輸入多數邏輯閘的輸出，其中所述輸出係耦接到所述第一FE電容器的一端，其中所述反相器提供所述第一多輸入多數邏輯閘的反相輸出；以及第二多輸入多數邏輯閘，其耦接到所述反相器，所述第二多輸入多數邏輯閘包含第二五個非FE電容器，以分別接收所述三個訊號和所述第一多輸入多數邏輯閘的所述反相輸出中的兩個，以及第二FE電容器用於儲存所述三個訊號的多數函數和所述第一多輸入多數邏輯閘的所述反相輸出中的兩個；第一下拉裝置，其用以使耦接到所述第一FE電容器的第一端的第一節點和耦接到所述第二FE電容器的第一端的第二節點放電；以及第二下拉裝置，其用以使所述第一FE電容器的第二端和所述第二FE電容器的第二端放電。
  13. 如請求項12的設備，其中所述三個訊號為數位訊號、類比訊號或其組合。
  14. 如請求項12的設備，其中所述第一多輸入多數邏輯閘的所述三個非FE電容器和所述第二多輸入多數邏輯閘的所述五個非FE電容器包含下列中之一者：金屬-絕緣體-金屬(MIM)電容器、電晶體閘極電容器、金屬和電晶體的混合電容器；包含順電材料的電容器；非線性介電質電容器或線性介電質電容器。
  15. 如請求項12的設備，其中所述第一FE電容器和所述第二FE電容器包含下列中之一者：鉍鐵氧體(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭或元素週期表中鑭系元素中之一者；鈦酸鉛鋯(PZT)或具有摻雜材料的PZT，其中所述摻雜材料為La或Nb中之一者；弛豫鐵電體包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鉛鈧(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)或鋇鈦-鋇鍶鈦(BT-BST)；鈣鈦礦鐵電體包含下列中之一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六邊形鐵電體包含下列中之一者：YMnO3或LuFeO3；h-RMnO3型的六邊形鐵電體，其中R為稀土元素，即鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)，其氧化物或其合金氧化物；形式Hf1-x Ex Oy的氧化鉿，其中E可以是Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含下列中之一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數； 鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉或鈮酸鍶鉀；或異常鐵電體包含下列中之一者：[PTO/STO]n或[LAO/STO]n，其中「n」在1到100之間。
  16. 一種設備，包含：3輸入多數邏輯閘，包含：第一電路，其用以接收至少三個訊號並對於所述至少三個訊號施加線性求和，並產生第一求和輸出；第二電路，其用以接收所述第一求和輸出並經由第一鐵電(FE)材料施加非線性函數，其中所述第二電路與所述第一求和輸出相比來產生第一非線性輸出；以及反相邏輯閘，其用以將所述第一非線性輸出轉換為第一輸出，其中所述第一輸出為所述第一非線性輸出的反相；以及5輸入多數閘，其耦接到所述反相邏輯閘，所述5輸入多數閘包含：第三電路，其用以接收至少五個訊號，包含所述至少三個訊號和兩個反相的第一輸出，並對於所述至少五個訊號施加線性求和，並產生第二求和輸出；以及第四電路，其用以接收所述第二求和輸出並經由第二FE材料施加非線性函數，其中所述第四電路與所述第二求和輸出相比來產生第二非線性輸出，其中所述第一FE材料和所述第二FE材料位於晶粒的後端，而所述反相邏輯的電晶體位於晶粒的前端。
  17. 如請求項16的設備，其中所述第一電路包含分別用以接收所述至少三個訊號的第一非FE電容器、第二非FE電容器和第三非FE電容器，以及其中所述第三電路包含分別用以接收所述至少三個訊號和兩個反相的第一輸出的第一非FE電容器、第二非FE電容器、第三非FE電容器、第四非FE電容器和第五非FE電容器。
  18. 如請求項16的設備，其中所述第二電路包含含有用以儲存所述第一求和輸出的所述第一FE材料的電容器，以及其中所述第四電路包含含有用以儲存所述第二求和輸出的所述第二FE材料的電容器。
  19. 如請求項16的設備，其中所述反相邏輯閘包含下列中之一者：反相器、NAND閘、或NOR閘。
  20. 一種系統，包含：處理器；通訊地耦接到所述處理器的通訊介面；以及耦接到所述處理器的記憶體，其中所述處理器包含多數閘邏輯，所述多數閘邏輯包含：3輸入多數邏輯閘，包含：第一、第二和第三非鐵電電容器，其用以分別接收第一輸入、第二輸入和第三輸入；以及第一非線性極性電容器，其用以儲存所述第一輸入、所述第二輸入和所述第三輸入的多數函數輸出，其中所述第一非線性極性電容器的一端提供所述3輸入多數邏輯閘的輸出； 反相邏輯，其耦接到所述3輸入多數邏輯閘的所述輸出，並用以產生所述3輸入多數邏輯閘的所述輸出的反相；以及5輸入多數邏輯閘，其耦接到所述反相邏輯的輸出，所述5輸入多數邏輯閘包含：第一、第二、第三、第四和第五非鐵電電容器，其分別用以接收所述3輸入多數邏輯閘的所述輸出的所述反相、所述3輸入多數邏輯閘的所述輸出的所述反相、所述3輸入多數邏輯閘的所述第一輸入、所述第二輸入和所述第三輸入，以及第二非線性極性電容器，其用以儲存所述3輸入多數邏輯閘的所述第一輸入、所述第二輸入和所述第三輸入的多數函數輸出，以及兩次的所述3輸入多數邏輯閘的所述輸出的所述反相，其中所述第一非線性極性電容器和所述第二非線性極性電容器位於晶粒的後端，而所述反相邏輯的電晶體位於晶粒的前端。
  21. 如請求項20的系統，其中所述第一非線性極性電容器和所述第二非線性極性電容器包含下列中之一者：鉍鐵氧體(BFO)、具有摻雜材料的BFO，其中所述摻雜材料為鑭或元素週期表中鑭系元素中之一者；鈦酸鉛鋯(PZT)或具有摻雜材料的PZT，其中所述摻雜材料為La或Nb中之一者； 弛豫鐵電體包含鈮酸鉛鎂(PMN)、鈮酸鉛鎂-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鉛鈧(PSN)、鋇鈦-鉍鋅鈮鉭(BT-BZNT)或鋇鈦-鋇鍶鈦(BT-BST)；鈣鈦礦鐵電體包含下列中之一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六邊形鐵電體包含下列中之一者：YMnO3或LuFeO3；h-RMnO3型的六邊形鐵電體，其中R為稀土元素，即鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉕(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)，其氧化物或其合金氧化物；形式Hf1-x Ex Oy的氧化鉿，其中E可以是Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包含下列中之一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn或Y，其中「x」是分數；鈮酸鹽類化合物LiNbO3、LiTaO3、鐵鋰鉭氧氟化物、鈮酸鋇鍶、鈮酸鋇鈉或鈮酸鍶鉀；或異常鐵電體包含下列中之一者：[PTO/STO]n或[LAO/STO]n，其中「n」在1到100之間。
TW109146064A 2019-12-27 2020-12-24 基於低功率鐵電體的多數邏輯閘加法器 TWI755218B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/729,269 US10944404B1 (en) 2019-12-27 2019-12-27 Low power ferroelectric based majority logic gate adder
US16/729,269 2019-12-27

Publications (2)

Publication Number Publication Date
TW202135471A TW202135471A (zh) 2021-09-16
TWI755218B true TWI755218B (zh) 2022-02-11

Family

ID=74851748

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109146064A TWI755218B (zh) 2019-12-27 2020-12-24 基於低功率鐵電體的多數邏輯閘加法器

Country Status (3)

Country Link
US (2) US10944404B1 (zh)
TW (1) TWI755218B (zh)
WO (1) WO2021133988A1 (zh)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251365B2 (en) 2018-03-30 2022-02-15 Intel Corporation High blocking temperature spin orbit torque electrode
US11257613B2 (en) 2018-03-31 2022-02-22 Intel Corporation Spin orbit torque (SOT) memory devices with enhanced tunnel magnetoresistance ratio and their methods of fabrication
US11575083B2 (en) 2018-04-02 2023-02-07 Intel Corporation Insertion layer between spin hall effect or spin orbit torque electrode and free magnet for improved magnetic memory
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11393515B2 (en) 2018-06-14 2022-07-19 Intel Corporation Transition metal dichalcogenide based spin orbit torque memory device
US11398562B2 (en) 2018-06-14 2022-07-26 Intel Corporation Magnetoelectric spin orbit logic transistor with a spin filter
US11245068B2 (en) 2018-06-14 2022-02-08 Intel Corporation Transition metal dichalcogenide based magnetoelectric memory device
US11374163B2 (en) 2018-06-19 2022-06-28 Intel Corporation Spin orbit memory with multiferroic material
US11665975B2 (en) 2018-06-19 2023-05-30 Intel Corporation Spin orbit coupling memory device with top spin orbit coupling electrode and selector
US11476412B2 (en) 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11367749B2 (en) 2018-06-28 2022-06-21 Intel Corporation Spin orbit torque (SOT) memory devices and their methods of fabrication
US11508903B2 (en) 2018-06-28 2022-11-22 Intel Corporation Spin orbit torque device with insertion layer between spin orbit torque electrode and free layer for improved performance
US11444237B2 (en) 2018-06-29 2022-09-13 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
US11380838B2 (en) 2018-06-29 2022-07-05 Intel Corporation Magnetic memory devices with layered electrodes and methods of fabrication
US11362263B2 (en) 2018-06-29 2022-06-14 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
US11616192B2 (en) 2018-06-29 2023-03-28 Intel Corporation Magnetic memory devices with a transition metal dopant at an interface of free magnetic layers and methods of fabrication
US11264558B2 (en) 2018-09-11 2022-03-01 Intel Corporation Nano-rod spin orbit coupling based magnetic random access memory with shape induced perpendicular magnetic anisotropy
US11411046B2 (en) 2018-09-11 2022-08-09 Intel Corporation Semiconductor device heat extraction by spin thermoelectrics
US11411047B2 (en) 2018-09-11 2022-08-09 Intel Corporation Stacked transistor bit-cell for magnetic random access memory
US11581417B2 (en) 2018-09-13 2023-02-14 Intel Corporation Improper ferroelectric active and passive devices
US11411172B2 (en) 2018-09-13 2022-08-09 Intel Corporation Magnetoelectric spin orbit logic based full adder
US11387404B2 (en) 2018-09-13 2022-07-12 Intel Corporation Magnetoelectric spin orbit logic based minority gate
US11594270B2 (en) 2018-09-25 2023-02-28 Intel Corporation Perpendicular spin injection via spatial modulation of spin orbit coupling
US11476408B2 (en) 2018-09-27 2022-10-18 Intel Corporation Spin orbit torque (SOT) memory devices with enhanced magnetic anisotropy and methods of fabrication
US11557717B2 (en) 2018-11-16 2023-01-17 Intel Corporation Transition metal dichalcogenide based spin orbit torque memory device with magnetic insulator
US11574666B2 (en) 2019-01-11 2023-02-07 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11276730B2 (en) 2019-01-11 2022-03-15 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11594673B2 (en) 2019-03-27 2023-02-28 Intel Corporation Two terminal spin orbit memory devices and methods of fabrication
US11557629B2 (en) 2019-03-27 2023-01-17 Intel Corporation Spin orbit memory devices with reduced magnetic moment and methods of fabrication
US11283453B2 (en) 2019-12-27 2022-03-22 Kepler Computing Inc. Low power ferroelectric based majority logic gate carry propagate and serial adder
US11018672B1 (en) * 2019-12-27 2021-05-25 Kepler Computing Inc. Linear input and non-linear output majority logic gate
US11374574B2 (en) 2019-12-27 2022-06-28 Kepler Computing Inc. Linear input and non-linear output threshold logic gate
US11381244B1 (en) * 2020-12-21 2022-07-05 Kepler Computing Inc. Low power ferroelectric based majority logic gate multiplier
US11165430B1 (en) * 2020-12-21 2021-11-02 Kepler Computing Inc. Majority logic gate based sequential circuit
US11705906B1 (en) 2021-05-21 2023-07-18 Kepler Computing Inc. Majority logic gate having ferroelectric input capacitors and a pulsing scheme coupled to a conditioning logic
US11290111B1 (en) * 2021-05-21 2022-03-29 Kepler Computing Inc. Majority logic gate based and-or-invert logic gate with non-linear input capacitors
CN113687332B (zh) * 2021-07-08 2024-09-03 西安电子科技大学 激光雷达中基于电容阵列电压合成技术的模拟前端电路
US11303280B1 (en) * 2021-08-19 2022-04-12 Kepler Computing Inc. Ferroelectric or paraelectric based sequential circuit
US12118327B1 (en) 2021-09-02 2024-10-15 Kepler Computing Inc. Ripple carry adder with inverted ferroelectric or paraelectric based adders
US12294370B1 (en) 2021-09-02 2025-05-06 Kepler Computing Inc. Area optimized ferroelectric or paraelectric based low power multiplier
US12436739B1 (en) * 2021-10-01 2025-10-07 Kepler Computing Inc. Non-linear polar material based low power multiplier with transmission-gate based reset mechanism
US11664370B1 (en) 2021-12-14 2023-05-30 Kepler Corpating inc. Multi-function paraelectric threshold gate with input based adaptive threshold
US11705905B1 (en) 2021-12-14 2023-07-18 Kepler Computing, Inc. Multi-function ferroelectric threshold gate with input based adaptive threshold
US11855627B1 (en) 2022-01-13 2023-12-26 Kepler Computing Inc. Asynchronous consensus circuit using multi-function threshold gate with input based adaptive threshold
US11967954B1 (en) 2022-04-20 2024-04-23 Kepler Computing Inc. Majority or minority logic gate with non-linear input capacitors without reset
CN117623773B (zh) * 2023-12-07 2025-07-18 西安理工大学 非充满型铌酸锶钡基高熵铁电储能陶瓷材料及制备方法
US12445134B1 (en) 2023-12-20 2025-10-14 Kepler Computing Inc. Diode connected non-linear input capacitors based majority gate

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3260863A (en) * 1964-03-19 1966-07-12 Rca Corp Threshold circuit utilizing field effect transistors
US5978827A (en) * 1995-04-11 1999-11-02 Canon Kabushiki Kaisha Arithmetic processing
TWI226061B (en) * 2002-01-28 2005-01-01 Rohm Co Ltd Logical operation circuit and logical operation method
US9276040B1 (en) * 2014-10-27 2016-03-01 Board Of Regents Of The University Of Nebraska Majority- and minority-gate logic schemes based on magneto-electric devices
US20170337983A1 (en) * 2016-05-23 2017-11-23 Regents Of The University Of Minnesota Fast magnetoelectric device based on current-driven domain wall propagation
CN107732005A (zh) * 2017-10-11 2018-02-23 华中科技大学 一种扩展磁性隧道结、自旋多数门器件及逻辑电路
US20190074295A1 (en) * 2017-09-05 2019-03-07 Namlab Ggmbh Ferroelectric Memory Cell for an Integrated Circuit
US20190318775A1 (en) * 2018-04-16 2019-10-17 Samsung Electronics Co., Ltd. Ferroelectric-based memory cell usable in on-logic chip memory

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3524977A (en) * 1967-01-17 1970-08-18 Rca Corp Binary multiplier employing multiple input threshold gate adders
JP3219880B2 (ja) 1992-12-22 2001-10-15 株式会社鷹山 乗算回路
JP3229135B2 (ja) 1994-09-14 2001-11-12 三菱電機株式会社 アナログ／デジタル変換装置
US5835045A (en) * 1994-10-28 1998-11-10 Canon Kabushiki Kaisha Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device.
JPH08125152A (ja) * 1994-10-28 1996-05-17 Canon Inc 半導体装置、それを用いた相関演算装置、ａｄ変換器、ｄａ変換器、信号処理システム
JPH08204567A (ja) 1995-01-31 1996-08-09 Canon Inc 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器及び信号処理システム
JP3628136B2 (ja) 1997-01-30 2005-03-09 富士通株式会社 容量結合を利用した論理回路、ａｄ変換回路及びｄａ変換回路
US6198652B1 (en) 1998-04-13 2001-03-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor integrated memory device
JP4299913B2 (ja) * 1998-04-13 2009-07-22 株式会社東芝 半導体記憶装置
US6847071B2 (en) 2001-06-06 2005-01-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device
CN100365935C (zh) 2002-10-24 2008-01-30 松下电器产业株式会社 电压发生电路、电压发生装置、半导体器件及其驱动方法
US7837110B1 (en) 2005-05-28 2010-11-23 Maxim Integrated Products, Inc. Magnetic stripe reader having digital peak detector
US8247855B2 (en) 2006-09-12 2012-08-21 Texas Instruments Incorporated Enhanced local interconnects employing ferroelectric electrodes
CN101246910B (zh) 2007-02-13 2012-06-06 中芯国际集成电路制造(上海)有限公司 金属-绝缘-金属型电容器及其制作方法
US9324405B2 (en) 2010-11-30 2016-04-26 Radiant Technologies, Inc. CMOS analog memories utilizing ferroelectric capacitors
GB2522393B (en) 2012-11-19 2020-08-19 Flowserve Man Co Control systems for valve actuators, valve actuators and related methods
WO2016105436A1 (en) 2014-12-26 2016-06-30 Intel Corporation Spin-orbit logic with charge interconnects and magnetoelectric nodes
KR101701145B1 (ko) 2015-01-19 2017-02-01 한국과학기술원 네거티브 커패시턴스 로직 디바이스, 이를 포함하는 클럭 생성기 및 클럭 생성기의 동작 방법
US10679782B2 (en) 2015-09-09 2020-06-09 Intel Corporation Spin logic with spin hall electrodes and charge interconnects
US9647825B2 (en) 2015-09-18 2017-05-09 Inphi Corporation Circuit and method for creating additional data transitions
US9912323B1 (en) 2015-09-22 2018-03-06 Micro Research & Development Corporation Radiation hardened structured ASIC platform with compensation of delay for temperature and voltage variations for multiple redundant temporal voting latch technology
US9697882B1 (en) 2016-08-30 2017-07-04 Radiant Technologies, Inc. Analog ferroelectric memory with improved temperature range
US20180074888A1 (en) * 2016-09-09 2018-03-15 The Charles Stark Draper Laboratory, Inc. Methods and systems for achieving trusted fault tolerance of a system of untrusted subsystems
US9858979B1 (en) 2016-10-05 2018-01-02 Micron Technology, Inc. Reprogrammable non-volatile ferroelectric latch for use with a memory controller
WO2019005175A1 (en) 2017-06-30 2019-01-03 Intel Corporation MAGNETELECTRIC SPIN-ORBIT LOGIC WITH TRAVEL LOAD
US10622050B2 (en) 2018-05-09 2020-04-14 Micron Technology, Inc. Ferroelectric memory plate power reduction
US11411172B2 (en) * 2018-09-13 2022-08-09 Intel Corporation Magnetoelectric spin orbit logic based full adder
US11387404B2 (en) 2018-09-13 2022-07-12 Intel Corporation Magnetoelectric spin orbit logic based minority gate
CN109740747B (zh) 2018-12-29 2019-11-12 北京中科寒武纪科技有限公司 运算方法、装置及相关产品
US11165430B1 (en) 2020-12-21 2021-11-02 Kepler Computing Inc. Majority logic gate based sequential circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3260863A (en) * 1964-03-19 1966-07-12 Rca Corp Threshold circuit utilizing field effect transistors
US5978827A (en) * 1995-04-11 1999-11-02 Canon Kabushiki Kaisha Arithmetic processing
TWI226061B (en) * 2002-01-28 2005-01-01 Rohm Co Ltd Logical operation circuit and logical operation method
US9276040B1 (en) * 2014-10-27 2016-03-01 Board Of Regents Of The University Of Nebraska Majority- and minority-gate logic schemes based on magneto-electric devices
US20170337983A1 (en) * 2016-05-23 2017-11-23 Regents Of The University Of Minnesota Fast magnetoelectric device based on current-driven domain wall propagation
US20190074295A1 (en) * 2017-09-05 2019-03-07 Namlab Ggmbh Ferroelectric Memory Cell for an Integrated Circuit
CN107732005A (zh) * 2017-10-11 2018-02-23 华中科技大学 一种扩展磁性隧道结、自旋多数门器件及逻辑电路
US20190318775A1 (en) * 2018-04-16 2019-10-17 Samsung Electronics Co., Ltd. Ferroelectric-based memory cell usable in on-logic chip memory

Also Published As

Publication number Publication date
WO2021133988A1 (en) 2021-07-01
US10944404B1 (en) 2021-03-09
US20210203326A1 (en) 2021-07-01
TW202135471A (zh) 2021-09-16
US11502691B2 (en) 2022-11-15

Similar Documents

Publication Publication Date Title
TWI755218B (zh) 基於低功率鐵電體的多數邏輯閘加法器
US12088297B2 (en) Majority gate based low power ferroelectric based adder with reset mechanism
US12126339B2 (en) Apparatus with selectable majority gate and combinational logic gate outputs
TWI753720B (zh) 線性輸入和非線性輸出多數邏輯閘
TWI787997B (zh) 基於多數邏輯閘的循序電路
US11277137B1 (en) Majority logic gate with non-linear input capacitors
US12308837B1 (en) Multiplier with non-linear polar material
US11374575B1 (en) Majority logic gate with non-linear input capacitors and conditioning logic
US12308838B1 (en) Exclusive-or logic gate with non-linear input capacitors
US12451888B1 (en) Ripple carry adder with ferroelectric or paraelectric wide-input minority or majority gates