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TWI745054B - 半導體元件及其製造方法 - Google Patents

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TWI745054B
TWI745054B TW109129394A TW109129394A TWI745054B TW I745054 B TWI745054 B TW I745054B TW 109129394 A TW109129394 A TW 109129394A TW 109129394 A TW109129394 A TW 109129394A TW I745054 B TWI745054 B TW I745054B
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彭德軒
任楷
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華邦電子股份有限公司
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Abstract

一種半導體元件，包括基底、電容器、終止層、第一接觸窗與第二接觸窗。基底包括記憶體陣列區與周邊電路區。電容器位在記憶體陣列區中。電容器包括第一電極、第二電極與絕緣層。第一電極位在基底上。第二電極位在第一電極上。絕緣層位在第一電極與第二電極之間。終止層位在記憶體陣列區中的第二電極上，且延伸至周邊電路區中。終止層的材料並非導體材料。第一接觸窗位在記憶體陣列區中，穿過終止層，且電性連接至第二電極。第二接觸窗位在周邊電路區中，且穿過終止層。

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具有電容器的半導體元件及其製造方法。
目前，在半導體元件的製程中，會藉由氫燒結(H2 sintering)處理來減少懸浮鍵(dangling bonds)，以提升半導體元件的電性表現。在一些半導體元件(如，動態隨機存取記憶體(dynamic random access memory，DRAM))中，電容器的上電極包括硼摻雜矽鍺層(B-doped SiGe layer)與鎢層，其中鎢層亦可在形成接觸窗的過程中作為蝕刻終止層。然而，在進行氫燒結處理時，鎢層會形成氫穿透進入矽基底的強大屏障，而妨礙氫燒結處理的進行。
目前的解決方案是省略上電極中的鎢層，以使得氫燒結處理可以順利進行。如此一來，由於在形成接觸窗的過程中缺少作為蝕刻終止層的鎢層，因此必須增加硼摻雜矽鍺層的厚度。然而，由於較厚的硼摻雜矽鍺層在不同記憶體陣列區之間的均勻性較差，因此會降低半導體元件的電性表現。
本發明提供一種半導體元件及其製造方法，其可提升半導體元件的電性表現(electrical performance)。
本發明提出一種半導體元件，包括基底、電容器、終止層、第一接觸窗與第二接觸窗。基底包括記憶體陣列區與周邊電路區。電容器位在記憶體陣列區中。電容器包括第一電極、第二電極與絕緣層。第一電極位在基底上。第二電極位在第一電極上。絕緣層位在第一電極與第二電極之間。終止層位在記憶體陣列區中的第二電極上，且延伸至周邊電路區中。終止層的材料並非導體材料。第一接觸窗位在記憶體陣列區中，穿過終止層，且電性連接至第二電極。第二接觸窗位在周邊電路區中，且穿過終止層。
本發明提出一種半導體元件的製造方法，包括以下步驟。提供基底。基底包括記憶體陣列區與周邊電路區。在記憶體陣列區中的基底上形成電容器。電容器包括第一電極、第二電極與絕緣層。第一電極位在基底上。第二電極位在第一電極上。絕緣層位在第一電極與第二電極之間。同時在記憶體陣列區與周邊電路區中形成終止層。終止層位在第二電極上。終止層的材料並非導體材料。在記憶體陣列區中形成第一接觸窗，且在周邊電路區中形成第二接觸窗。第一接觸窗與第二接觸窗穿過終止層。第一接觸窗電性連接至第二電極。
基於上述，在本發明所提出的半導體元件的製造方法 中，由於終止層可在形成第一接觸窗與第二接觸窗的過程中作為蝕刻終止層，因此無須增加第二電極的厚度，進而使得第二電極在不同記憶體陣列區之間具有較佳均勻性，進而可有效地提升半導體元件的電性表現。此外，由於終止層的材料並非導體材料，因此終止層不會妨礙後續氫燒結處理的進行，進而可藉由氫燒結處理來提升半導體元件的電性表現。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:半導體元件
100:基底
102:電容器
104,106:電極
106a,106b:導體層
108:絕緣層
110:緩衝層
112:終止層
114:平坦材料層
114a:平坦層
116,122:圖案化光阻層
118:介電層
120:硬罩幕材料層
120a,120b,120c:罩幕層
120d:圖案化硬罩幕層
124:阻障材料層
124a,124b:阻障層
126:接觸窗材料層
126a,126b:接觸窗
128:氫燒結處理
OP1,OP2:開口
R1:記憶體陣列區
R2:周邊電路區
圖1A至圖1K為根據本發明一實施例的半導體元件的製造流程剖面圖。
圖1A至圖1K為根據本發明一實施例的半導體元件的製造流程剖面圖。
請參照圖1A，提供基底100。基底100可為半導體基底，如矽基底。基底100可包括記憶體陣列區R1與周邊電路區R2。此外，依據半導體元件的種類，在基底100上可具有相應的元件。在本實施例中，半導體元件是以動態隨機存取記憶體(DRAM)為例。在此情況下，在記憶體陣列區R1中的基底100上可具有相應 的電晶體(未示出)，且在周邊電路區R2中的基底100上可具有相應的主動元件(如，感測放大器(sense amplifier))(未示出)。此外，在基底100上更可具有所需的介電層(未示出)與內連線結構(未示出)等，於此省略其說明。
在記憶體陣列區R1中的基底100上形成電容器102。電容器102可為柱狀電容器(cylinder capacitor)，但本發明並不以此為限。電容器102包括電極104、電極106與絕緣層108。電極104位在基底100上。電極104可電性連接至基底100上相應的電晶體。電極104的材料例如是鈦、氮化鈦或其組合。電極106位在電極104上。電極106可為單層結構或多層結構。在本實施例中，電極106是以多層為例。舉例來說，電極106可包括導體層106a與導體層106b。導體層106a的材料例如是經摻雜的半導體材料，如硼摻雜矽鍺層。導體層106b位在導體層106a與絕緣層108之間。導體層106b的材料例如是鈦、氮化鈦或其組合。絕緣層108位在電極104與電極106之間。絕緣層108的材料可為介電材料，如高介電常數材料(high-k material)。
接著，可在記憶體陣列區R1與周邊電路區R2中形成緩衝層110。緩衝層110可位在記憶體陣列區R1的電極106上與周邊電路區R2的基底100上。緩衝層110的材料例如是氧化物。在一些實施例中，緩衝層110的材料例如是氧化矽，如四乙氧基矽烷氧化矽(TEOS oxide)、旋塗玻璃(spin on glass，SOG)或硼磷矽玻璃(BPSG)。緩衝層110的形成方法例如是化學氣相沉積法，如電 漿增強化學氣相沉積法(plasma-enhanced chemical vapor deposition，PECVD)。
然後，同時在記憶體陣列區R1與周邊電路區R2中形成終止層112。終止層112位在記憶體陣列區R1中的電極106上，且延伸至周邊電路區R2中。終止層112可沿著電容器102的側壁進行延伸。終止層112的材料並非導體材料。在本實施例中，終止層112可位在緩衝層110上。終止層112的材料例如是氮化物，如氮化矽或氮氧化矽(SiON)。終止層112的形成方法例如是化學氣相沉積法，如低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)。
請參照圖1B，可在終止層112上形成平坦材料層114。平坦材料層114的材料例如是氧化物。在一些實施例中，平坦材料層114的材料例如是氧化矽，如四乙氧基矽烷氧化矽、旋塗玻璃(SOG)或硼磷矽玻璃(BPSG)。平坦材料層114的形成方法例如是化學氣相沉積法，如電漿增強化學氣相沉積法。接著，可在平坦材料層114上形成圖案化光阻層116。圖案化光阻層116暴露出記憶體陣列區R1中的平坦材料層114。圖案化光阻層116可藉由微影製程來形成。
請參照圖1C，可移除圖案化光阻層116所暴露出的部分平坦材料層114，以降低記憶體陣列區R1中的平坦材料層114的高度。部分平坦材料層114的移除方法例如是乾式蝕刻法。
請參照圖1D，可移除圖案化光阻層116。圖案化光阻層 116的移除方法例如是乾式去光阻法(dry stripping)。然後，可對平坦材料層114進行化學機械研磨製程，而在終止層112上形成平坦層114a。在本實施例中，雖然平坦層114a的形成方法是以上述方法為例，但本發明並不以此為限。
請參照圖1E，可在平坦層114a上形成介電層118。介電層118的材料例如是氧化物(如，旋塗玻璃(SOG)或硼磷矽玻璃(BPSG)等氧化矽)或氮化物(如，氮化矽或氮氧化矽)。介電層118可用以修補經化學機械研磨製程後的平坦層114a上的缺陷(如，刮痕)。介電層118的形成方法例如是化學氣相沉積法，如電漿增強化學氣相沉積法。接著，可在介電層118上形成硬罩幕材料層120。在其他實施例中，若省略介電層118，則可直接在平坦層114a上形成硬罩幕材料層120。硬罩幕材料層120可為單層結構或多層結構。在本實施例中，硬罩幕材料層120是以多層結構為例。硬罩幕材料層120的材料例如是多晶矽、碳(如，旋塗碳(spin on carbon，SOC))、氮氧化矽、氧化矽或旋塗抗反射層(spin on silicon anti-reflection coating，SOSA)。舉例來說，硬罩幕材料層120可包括罩幕層120a、罩幕層120b與罩幕層120a。罩幕層120a位在介電層118上。罩幕層120a的材料例如是碳。罩幕層120b位在罩幕層120a上。罩幕層120b的材料例如是氮氧化矽(SiON)。罩幕層120c位在罩幕層120b上。罩幕層120c的材料例如是氧化矽。罩幕層120a、罩幕層120b與罩幕層120c的形成方法例如是化學氣相沉積法。然後，可在硬罩幕材料層120上形成圖案化光阻層 122。圖案化光阻層122可暴露出記憶體陣列區R1中與周邊電路區R2中的部分硬罩幕材料層120。
請參照圖1F，可利用圖案化光阻層122作為罩幕，移除部分硬罩幕材料層120，而在介電層118上形成圖案化硬罩幕層120d。部分硬罩幕材料層120的移除方法例如是乾式蝕刻法。
請參照圖1G，可移除圖案化光阻層122。圖案化光阻層122的移除方法例如是乾式去光阻法。然後，可利用圖案化硬罩幕層120d作為罩幕，移除部分介電層118與部分平坦層114a，直到暴露出終止層112。藉此，可在記憶體陣列區R1中形成穿過介電層118與平坦層114a的開口OP1，且在周邊電路區R2中形成穿過介電層118與平坦層114的開口OP2。此外，在移除部分介電層118與部分平坦層114a的過程中，可能會同時移除罩幕層120c。部分介電層118與部分平坦層114a的移除方法例如是乾式蝕刻法。在部分平坦層114a的移除製程中，平坦層114a的移除速率可大於終止層112的移除速率。舉例來說，終止層112可在移除部分介電層118與部分平坦層114a的蝕刻製程中作為蝕刻終止層。在用以移除部分平坦層114a的蝕刻製程中，由於蝕刻製程對終止層112的蝕刻速率遠小於對平坦層114a的蝕刻速率，因此可藉由蝕刻製程依序形成開口OP1與開口OP2，且蝕刻製程可順利地停在開口OP1所暴露出的終止層112上以及開口OP2所暴露出的終止層112上。
請參照圖1H，利用圖案化硬罩幕層120d作為罩幕，移 除部分終止層112，直到暴露出緩衝層110。藉此，開口OP1更可在記憶體陣列區R1中穿過終止層112，且開口OP2更可在周邊電路區R2中穿過終止層112。在部分終止層112的移除製程中，終止層112的移除速率可大於緩衝層110的移除速率。舉例來說，在用以移除部分終止層112的蝕刻製程中，蝕刻製程對終止層112的蝕刻速率可大於對緩衝層110的蝕刻速率。此外，在移除部分終止層112的過程中，可能會同時移除罩幕層120b。部分終止層112的移除方法例如是乾式蝕刻法。
請參照圖1I，可利用圖案化硬罩幕層120d作為罩幕，移除部分緩衝層110，直到暴露出記憶體陣列區R1中的電極106與周邊電路區R2中的基底100。部分緩衝層110的移除方法例如是乾式蝕刻法。藉由上述方法，可在記憶體陣列區R1中形成穿過介電層118、平坦層114a、終止層112與緩衝層110的開口OP1，且在周邊電路區R2中形成穿過介電層118、平坦層114a、終止層112與緩衝層110的開口OP2，但本發明並不以此為限。
此外，用以形成開口OP1與開口OP2的上述蝕刻製程可藉由更換蝕刻氣體的方式連續進行。另外，由於緩衝層110可在移除部分終止層112的蝕刻製程中作為蝕刻終止層，因此可有效地抑制蝕刻製程對電極106所造成的損害。
請參照圖1J，可移除圖案化硬罩幕層120d。在罩幕層120a的材料為碳的情況下，罩幕層120a可藉由灰化製程(ashing process)來移除。接著，在開口OP1的表面上與開口OP2的表面上共形地 形成阻障材料層124。阻障材料層124的材料例如是鈦、氮化鈦或其組合。阻障材料層124的形成方法例如是化學氣相沉積法。然後，形成填入開口OP1與開口OP2的接觸窗材料層126。接觸窗材料層126的材料例如是鎢。接觸窗材料層126的形成方法例如是化學氣相沉積法。
請參照圖1K，移除開口OP1外部與開口OP2外部的接觸窗材料層126與阻障材料層124，而在開口OP1中形成接觸窗126a與阻障層124a，且在開口OP2中形成接觸窗126b與阻障層124b。藉此，可在記憶體陣列區R1中形成接觸窗126a，且在周邊電路區R2中形成接觸窗126b，但接觸窗126a與接觸窗126b的形成方法並不以上述方法為限。接觸窗126a與接觸窗126b穿過介電層118、平坦層114a、終止層112與緩衝層110。接觸窗126a電性連接至電容器102的電極106。此外，接觸窗126a可電性連接至基底100上的主動元件(如，感測放大器)。接著，可進行氫燒結處理128，藉此可減少基底100上的懸浮鍵，進而可提升半導體元件的電性表現。
以下，藉由圖1K來說明上述實施例的半導體元件10。此外，雖然半導體元件10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。
請參照圖1K，半導體元件10包括基底100、電容器102、終止層112、接觸窗126a與接觸窗126b。半導體元件10可為動態隨機存取記憶體。基底100包括記憶體陣列區R1與周邊電路區 R2。電容器102位在記憶體陣列區R1中。電容器102包括電極104、電極106與絕緣層108。電極104位在基底100上。電極106位在電極104上。電極106可為單層結構或多層結構。在本實施例中，電極106是以多層為例。舉例來說，電極106可包括導體層106a與導體層106b。導體層106b位在導體層106a與絕緣層108之間。絕緣層108位在電極104與電極106之間。終止層112位在記憶體陣列區R1中的電極106上，且延伸至周邊電路區R2中。終止層112可沿著電容器102的側壁進行延伸。終止層112的材料並非導體材料。接觸窗126a位在記憶體陣列區R1中，穿過介電層118、平坦層114a、終止層112與緩衝層110，且電性連接至電極106。接觸窗126b位在周邊電路區R2中，且穿過介電層118、平坦層114a、終止層112與緩衝層110。
此外，半導體元件10更可包括緩衝層110、平坦層114a、介電層118、阻障層124a與阻障層124b中的至少一者。緩衝層110位在記憶體陣列區R1與周邊電路區R2中，且位在終止層112與電極106之間。平坦層114a位在終止層112上。介電層118位在平坦層114a上。阻障層124a位在接觸窗126a與電極106之間。阻障層124b位在接觸窗126b與電極106之間。另外，半導體元件10中的各構件的材料、設置方式、形成方法與功效已於上述實施例進行詳盡地說明，於此不再說明。
基於上述實施例可知，在半導體元件10的製造方法中，由於終止層112可在形成接觸窗126a與接觸窗126b的過程中作 為蝕刻終止層，因此無須增加電極106的厚度，進而使得電極106在不同記憶體陣列區R1之間具有較佳均勻性，進而可有效地提升半導體元件10的電性表現。此外，由於終止層112的材料並非導體材料，因此終止層112不會妨礙氫燒結處理128的進行，進而可藉由氫燒結處理128來提升半導體元件10的電性表現。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體元件
100:基底
102:電容器
104,106:電極
106a,106b:導體層
108:絕緣層
110:緩衝層
112:終止層
114a:平坦層
118:介電層
124a,124b:阻障層
126a,126b:接觸窗
128:氫燒結處理
OP1,OP2:開口
R1:記憶體陣列區
R2:周邊電路區

Claims (13)

  1. 一種半導體元件，包括：基底，包括記憶體陣列區與周邊電路區；電容器，位在所述記憶體陣列區中，且包括：第一電極，位在所述基底上；第二電極，位在所述第一電極上；以及絕緣層，位在所述第一電極與所述第二電極之間；終止層，包括位在所述記憶體陣列區中的所述第二電極上的第一部分及位在所述周邊電路區的第二部分，且所述第一部分延伸至所述第二部分，其中所述終止層的材料並非導體材料，且所述第一部分的頂面高於所述第二部分的頂面；第一接觸窗，位在所述記憶體陣列區中，穿過所述終止層，且電性連接至所述第二電極；以及第二接觸窗，位在所述周邊電路區中，且穿過所述終止層。
  2. 如請求項1所述的半導體元件，其中所述終止層沿著所述電容器的側壁進行延伸。
  3. 如請求項1所述的半導體元件，其中所述第二電極包括：第一導體層，其中所述第一導體層的材料包括經摻雜的半導體材料；以及第二導體層，位在所述第一導體層與所述絕緣層之間，其中所述第二導體層的材料包括鈦、氮化鈦或其組合。
  4. 如請求項1所述的半導體元件，更包括：緩衝層，位在所述記憶體陣列區與所述周邊電路區中，且位在所述終止層與所述第二電極之間，其中所述緩衝層的材料包括氧化物，且所述終止層的材料包括氮化物。
  5. 如請求項1所述的半導體元件，更包括：平坦層，位在所述終止層上，其中所述平坦層的材料包括氧化物，且所述終止層的材料包括氮化物。
  6. 一種半導體元件的製造方法，包括：提供基底，其中所述基底包括記憶體陣列區與周邊電路區；在所述記憶體陣列區中的所述基底上形成電容器，其中所述電容器包括：第一電極，位在所述基底上；第二電極，位在所述第一電極上；以及絕緣層，位在所述第一電極與所述第二電極之間；同時在所述記憶體陣列區與所述周邊電路區中形成終止層，其中所述終止層位在所述第二電極上，且所述終止層的材料並非導體材料；在形成所述終止層之後，在所述終止層上形成平坦層；以及在所述記憶體陣列區中形成第一接觸窗，且在所述周邊電路區中形成第二接觸窗，其中所述第一接觸窗與所述第二接觸窗穿過所述平坦層與所述終止層，且所述第一接觸窗電性連接至所述第二電極。
  7. 如請求項6所述的半導體元件的製造方法，更包括：在形成所述終止層之前，在所述記憶體陣列區與所述周邊電路區中形成緩衝層。
  8. 如請求項6所述的半導體元件的製造方法，其中所述平坦層的形成方法包括：在所述終止層上形成平坦材料層；降低所述記憶體陣列區中的所述平坦材料層的高度；以及在降低所述記憶體陣列區中的所述平坦材料層的高度之後，對所述平坦材料層進行化學機械研磨製程。
  9. 如請求項8所述的半導體元件的製造方法，其中降低所述記憶體陣列區中的所述平坦材料層的高度的方法包括：在所述平坦材料層上形成圖案化光阻層，其中所述圖案化光阻層暴露出所述記憶體陣列區中的所述平坦材料層；以及移除所述圖案化光阻層所暴露出的部分所述平坦材料層。
  10. 如請求項6所述的半導體元件的製造方法，其中所述第一接觸窗與所述第二接觸窗的形成方法包括：在所述平坦層上形成圖案化硬罩幕層；以及利用所述圖案化硬罩幕層作為罩幕，移除部分所述平坦層，直到暴露出所述終止層，其中在部分所述平坦層的移除製程中，所述平坦層的移除速率大於所述終止層的移除速率。
  11. 如請求項10所述的半導體元件的製造方法，其中所述第一接觸窗與所述第二接觸窗的形成方法更包括： 利用所述圖案化硬罩幕層作為罩幕，移除部分所述終止層，直到暴露出所述緩衝層，其中在部分所述終止層的移除製程中，所述終止層的移除速率大於所述緩衝層的移除速率；利用所述圖案化硬罩幕層作為罩幕，移除部分所述緩衝層，直到暴露出所述記憶體陣列區中的所述第二電極與所述周邊電路區的所述基板，以在所述記憶體陣列區中形成穿過所述平坦層、所述終止層與所述緩衝層的第一開口，且在所述周邊電路區中形成穿過所述平坦層、所述終止層與所述緩衝層的第二開口；形成填入所述第一開口與所述第二開口的接觸窗材料層；以及移除所述第一開口外部與所述第二開口外部的所述接觸窗材料層。
  12. 如請求項11所述的半導體元件的製造方法，更包括：在形成所述接觸窗材料層之前，在所述第一開口的表面上與所述第二開口的表面上共形地形成阻障材料層；以及移除所述第一開口外部與所述第二開口外部的所述阻障材料層，而在所述第一開口中形成第一阻障層，且在所述第二開口中形成第二阻障層。
  13. 如請求項6所述的半導體元件的製造方法，更包括：在形成所述第一接觸窗與所述第二接觸窗之後，進行氫燒結處理。
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