[go: up one dir, main page]

TWI527215B - 具有台面式界面終止延伸結構之半導體裝置及其製造方法 - Google Patents

具有台面式界面終止延伸結構之半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI527215B
TWI527215B TW101144183A TW101144183A TWI527215B TW I527215 B TWI527215 B TW I527215B TW 101144183 A TW101144183 A TW 101144183A TW 101144183 A TW101144183 A TW 101144183A TW I527215 B TWI527215 B TW I527215B
Authority
TW
Taiwan
Prior art keywords
interface
extension structure
type
region
semiconductor device
Prior art date
Application number
TW101144183A
Other languages
English (en)
Other versions
TW201421680A (zh
Inventor
江啟文
Original Assignee
江啟文
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 江啟文 filed Critical 江啟文
Priority to TW101144183A priority Critical patent/TWI527215B/zh
Priority to US13/739,615 priority patent/US8993426B2/en
Publication of TW201421680A publication Critical patent/TW201421680A/zh
Application granted granted Critical
Publication of TWI527215B publication Critical patent/TWI527215B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/129—Cathode regions of diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Description

具有台面式界面終止延伸結構之半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，特別是關於一種具有台面式(mesa-type)界面終止延伸結構之半導體裝置及其製造方法。
通常半導體裝置，特別是功率裝置(Power device)，於其周圍，設置各種界面終止延伸區域或結構，防止邊緣的電壓提早於主動區崩潰。例如，圖15表示根據先前技術之包含浮場環之平面式界面的上視示意圖(上圖)及剖面示意圖(下圖)，半導體裝置100包括第一型基板1、第一型磊晶層2、氧化物層3、第二型摻雜區4、陽極6a及陰極6b，上述第一型定義為n型或p型摻雜之半導體或摻雜其中之一種，第二型定義為不同於第一型之半導體或摻雜。一般例如藉由在晶圓的邊緣形成斜面，或者藉由台面蝕刻(mesa etch)，控制及維持高崩潰電壓，再者，近年可藉由離子植入法，在主動區與外圍界面的過渡區域設置低度摻雜區域，以有效地達成高崩潰電壓，降低漏電流。再者，為了降低界面終止延伸結構的製作成本，該些界面終止延伸結構通常與半導體裝置的主要界面同時製作。
另一方面，半導體裝置，特別是功率裝置，期望降低其操作時的正向偏壓、減少電流擁擠效應(current crowding effect)，可降低電力的消耗，可提高半導體元件應用於電子裝置的效率，但是平面式界面的半導體裝置，尤其是高壓的矽半導體元件，無法進一步改善這些特性，需要更多複雜精緻的結構設計，或者新的半導體裝置之設計。
鑒於上述之發明背景，為了符合產業上之要求，本發明之目的之一在於提供一種具有台面式界面終止延伸結構之半導體裝置及其製造方法，以縮短漂移區之長度，降低漂移區電阻，增加電流分散效應(current spreading effect)，以減少電流擁擠效應，而且，藉由半導體裝置具有台面式界面終止延伸結構，維持主動區的高崩潰電壓，降低漏電流，並增加元件的可靠性，例如抗靜電破壞(ESD)及高溫應用能力。再者，藉由縮短漂移區之長度及增加電流分散效應，得以降低順向操作電壓。
為了達到上述目的，根據本發明一實施態樣，提供一種具有台面式界面終止延伸結構之半導體裝置，包括：一第一型半導體基板，具有一第一表面及一第二表面；一第一型磊晶層，位於該第一表面上；至少一低陷區(depression)，位於該第一型磊晶層上，其中該低陷區具有一側表面及一底面；一台面式界面終止延伸結構，圍繞該至少一低陷區，該台面式界面終止延伸結構具有一平坦界面深度(Xjp)以及一圓柱形界面半徑(Rj)，該圓柱形界面半徑(Rj)係隨該平坦界面深度(Xjp) 的變化而改變，該台面式界面終止延伸結構為第二型摻雜；以及至少一半導體元件(semiconductor component)，形成於該低陷區；其中該低陷區的底面與該台面式界面終止延伸結構的台面之距離定義為低陷區的深度，第一型定義為n型或p型摻雜之半導體或摻雜其中之一種，第二型定義為不同於第一型之半導體或摻雜。
於一實施例，上述半導體裝置更包括：複數保護環形區域(guard ring region)，設置於該第一型磊晶層中，該保護環形區域為第二型摻雜。
於一實施例，該側表面相對於該底面的傾斜角度為約90~150°。
於一實施例，於該底面的下方之該第一型磊晶層中，包括一第一型摻雜區或一第二型摻雜區。
於一實施例，該低陷區的深度(Xnp)小於或等於該平面界面深度(Xjp)。
於一實施例，該半導體元件為選自下列族群之一元件：蕭特基二極體、快速回復二極體(FRED)、金氧半導體(MOS)、電晶體、薄膜電晶體、金屬氧化物半導體場效電晶體、絕緣柵雙極電晶體(IGBT)及前述元件的任意組合。
於一實施例，該台面式界面終止延伸結構係由複數第二型摻雜區所構成，該複數第二型摻雜區具有相互不同之摻雜濃度。
再者，根據本發明另一實施態樣，提供一種具有台面式界面終止延伸結構之半導體裝置之製造方法，包括：提供一第一型半導體基板，具有一第一表面及一第二表面；形成一第一型磊晶層於該第一表面上；於該第一型磊晶層上的至少一區域，形成一界面終止延伸結構，其中該界面終止延伸結構為一第二型摻雜區；蝕刻該界面終止延伸結構的中央部，形成一低陷區(depression)，作為該半導體裝置之主動區(active region)，該低陷區具有一側表面及一底面，同時在該界面終止延伸結構的周圍，形成一台面式界面終止延伸結構；以及形成至少一半導體元件於該半導體裝置之主動區。
於一實施例，在該第一型磊晶層上的至少一區域形成該界面終止延伸結構的步驟，同時形成複數保護環形區域(guard ring region)，於該第一型磊晶層中。
於一實施例，上述方法更包括：在蝕刻該界面終止延伸結構的中央部，形成該低陷區及該台面式界面終止延伸結構的步驟後，於該低陷區的該底面下方，形成一第一型摻雜區或一第二型摻雜區。
於一實施例，上述方法中，於該第一型磊晶層上的至少一區域形成該界面終止延伸結構的步驟，包括：使用一第一光罩，藉由離子植入法及熱擴散法，形成一第一界面終止延伸結構，於該第一型磊晶層上的至少一區域；以及使用一第二光罩，藉由離子植入法及熱擴散法，形成一第二界面終止延伸結 構，於該第一界面終止延伸結構的一部分。再者，於該第一型磊晶層上的至少一區域形成該界面終止延伸結構的步驟，更包括：使用一第三光罩，藉由離子植入法及熱擴散法，形成一第三界面終止延伸結構，於該第二界面終止延伸結構的一部分。
於一實施例，該第一界面終止延伸結構、該第二界面終止延伸結構及該第三界面終止延伸結構，分別為一第二型摻雜區，分別具有相互不同之摻雜濃度。
於一實施例，於蝕刻該界面終止延伸結構的中央部，形成一低陷區的步驟後，更包括：使用一第四光罩，藉由離子植入法及熱擴散法，形成一第四界面終止延伸結構，於該第二界面終止延伸結構的一部分。再者，於一實施例，於上述形成一第四界面終止延伸結構的步驟後，更包括：使用一第五光罩，藉由離子植入法及熱擴散法，形成一第五界面終止延伸結構，於該第四界面終止延伸結構的一部分。
於一實施例，該台面式界面終止延伸結構的深度，在該半導體裝置的厚度方向上大於或等於該低陷區的該底面與該台面式界面終止延伸結構的台面的距離(台面高度)。
於一實施例，利用乾蝕刻或濕蝕刻，使該側表面相對於該底面的傾斜角度成為約90~150°。
於一實施例，藉由交替進行乾蝕刻及濕蝕刻，使該側表面成為弧形表面。
於一實施例，該半導體元件為選自下列族群之一元件：蕭 特基二極體、快速回復二極體(FRED)、金氧半導體(MOS)、電晶體、薄膜電晶體、金屬氧化物半導體場效電晶體、絕緣柵雙極電晶體(IGBT)及前述元件的任意組合。
根據本發明之具有台面式界面終止延伸結構之半導體裝置及其製造方法，可提供高崩潰電壓，降低漏電流，減少電流擁擠效應。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本發明。圖示中，相同的元件係以相同的符號表示，再者，圖1~圖14之剖面示意圖，係如圖15的表示方式相同，沿AA線之剖面示意圖。以下，關於第一型及第二型之用語，第一型定義為n型或p型摻雜之半導體或摻雜其中之一種，第二型定義為不同於第一型之半導體或摻雜。
根據本發明第一實施態樣之半導體裝置，具有以下特徵：包括：一第一型半導體基板，具有一第一表面及一第二表面；一第一型磊晶層，位於該第一表面上；至少一低陷區(depressed active region)，位於該第一型磊晶層上，其中該低陷區具有一側表面及一底面；一台面式界面終止延伸結構，圍繞該至少一低陷區，該台面式界面終止延伸結構具有一平坦界面深度 (Xjp)以及一圓柱形界面半徑(Rj)，該圓柱形界面半徑(Rj)係隨該平坦界面深度(Xjp)的變化而改變，該台面式界面終止延伸結構為第二型摻雜；以及至少一半導體元件(semiconductor component)，形成於該低陷區。
圖1表示根據本發明第一實施例之半導體裝置製造過程中之狀態的剖面示意圖。半導體裝置101包括第一型基板1、第一型磊晶層2、氧化物層3(例如氧化矽)及第二型摻雜區4，具體地，例如第一型基板1為n+型(高濃度)、第一型磊晶層2為n型(低濃度；n<n+)、氧化物層3為氧化矽及第二型摻雜區4為p型阱(p-well)，製作p型阱4時，於其表面同時有一適當厚度之氧化物形成，p型阱4具有一平坦界面深度(Xjp)以及一圓柱形界面半徑(Rj)，圓柱形界面半徑(Rj)係隨平坦界面深度(Xjp)的變化而改變，由於圓柱形界面半徑(Rj)決定崩潰電壓，所以藉由改變圓柱形界面半徑(Rj)或平坦界面深度(Xjp)而調整。再者，平坦界面深度(Xjp)需要足夠大，達到圓柱形界面半徑(Rj)約為0.8 Xjp~0.9 Xjp之關係式，第二型摻雜區4才能具有降低邊緣效應的效果。後續製程中，在第二型摻雜區4，將形成低陷區及台面式界面終止延伸結構。
圖2表示根據本發明第二實施例之半導體裝置製造過程中之形態的剖面示意圖。圖2所示的半導體裝置102與圖1所示的半導體裝置101之差異，在於形成複數個第二型摻雜區 4，圖2中顯示2個，同樣地後續製程中，在複數個第二型摻雜區4，將形成低陷區及台面式界面終止延伸結構。
同時參考圖3及圖4，圖3表示根據本發明第三實施例之半導體裝置製造過程中之形態的剖面示意圖，圖4根據本發明第四實施例之半導體裝置製造過程中之形態的剖面示意圖。由圖2所示的半導體裝置102，藉由蝕刻，依據半導體製成的設計，決定蝕刻的深度，可得到如圖3或圖4所示的半導體裝置103或104，形成複數(圖中顯示2個，可大於2個)低陷區40，包括底面41及側表面42。圖3中，5表示台面式界面終止延伸結構的台面。Xnp表示低陷區的深度，該深度的大小取決於半導體裝置的設計需要。藉由移除該部分(中性區或漂移區)，可減少寄生電阻，進而降低驅動裝置所需的正向偏壓，以減少功率的消耗，卻不影響反向的崩潰電壓。台面式界面終止延伸結構(第二型摻雜區4)的深度，在該半導體裝置的厚度方向上大於或等於該低陷區的該底面與該台面式界面終止延伸結構的台面5的距離(台面高度)。再者，平面界面深度(Xjp)與該低陷區的深度(Xnp)，具有以下的關係：0.5Xjp<Xnp<0.95Xjp較理想。
同時參考圖5~7，圖5~7表示根據本發明第五~七實施例之半導體裝置製造過程中之形態的剖面示意圖。同樣地，由圖1所示的半導體裝置101，藉由蝕刻，依據半導體裝置的設計，決定蝕刻的深度，可得到如圖5、圖6或圖7所示的半導 體裝置105、106或107，形成低陷區40，包括底面41及側表面42。圖5中，Xnp表示低陷區的深度實質上等於低陷區40的平坦界面深度(Xjp)。再者，於圖6，可在底面41的範圍內，亦即主動區表面及下方區域，在製作半導體元件前，改變摻雜種類或改變摻雜濃度，形成主動區下方之摻雜區71。當然，也可在圖7的實施例實施，亦即Xnp<Xjp的情況，形成主動區下方之摻雜區71(未圖示於圖7)。於圖7的實施例，側表面42與底面41的夾角θ，依據需要可大於90°，例如可為90~150°，例如可藉由乾蝕刻或濕蝕刻，得到該夾角θ。於另一實施例，藉由交替進行乾蝕刻及濕蝕刻，側表面42可為弧形表面，但本發明不限於上述實施例，亦即可為斜面、垂直面、弧面等。
再者，圖8表示根據本發明第八實施例之半導體裝置製造過程中之形態的剖面示意圖。由圖2所示的半導體裝置102，形成複數個台面式界面終止延伸結構，藉由蝕刻，可依據半導體裝置的光罩設計，可得到如圖8所示的半導體裝置108，形成一低陷區40。圖8中，5表示台面式界面終止延伸結構的台面。
此外，圖1~圖8之實施例之半導體裝置，可在圖示的邊緣，更包括複數保護環形區域(guard ring region)(未圖示，可設置於如圖15的浮場環之位置)，設置於該第一型磊晶層中，該保護環形區域為第二型摻雜。
以下，具體地說明設置於低陷區40之半導體元件。
圖9表示根據本發明第九實施例之蕭特基二極體的部分剖面示意圖，其中8表示蕭特基能障，亦即藉由形成金屬層(或矽化物層)而構成蕭特基能障層，20表示前面金屬層，21表示背面金屬層。蕭特基二極體(半導體裝置109)可由圖8之半導體裝置108形成。再者，於另一實施例，圖10表示根據本發明第十實施例之蕭特基二極體(半導體裝置110)的部分剖面示意圖。蕭特基二極體(半導體裝置110)與蕭特基二極體(半導體裝置109)的差異之處，在於第二型摻雜區4係由p+區4a及p-區4b所構成，p+區4a與p-區4b之差異為第二型摻雜的濃度，可藉由先形成濃度低之p-區4b，再形成濃度較高之p+區4a。
圖11表示根據本發明第十一實施例之快速回復二極體(FRED)(半導體裝置111)的部分剖面示意圖。半導體裝置111包括第一型基板1(n+)、第一型磊晶層2(n-)、氧化物層3、第二型摻雜區4(p-)、n區9(濃度大於n-區)、p+區7、金屬層20及21。於另一實施例，圖12表示根據本發明第十二實施例之快速回復二極體(半導體裝置112)的部分剖面示意圖。半導體裝置112與半導體裝置111的差異之處，在於p+區7之下方，形成低電阻通道(Ndrift-channel)，可進一步降低順向操作電壓(VF)。
圖13表示根據本發明第十三實施例之金屬氧化半導體裝 置(MOS)(半導體裝置113)的部分剖面示意圖。金屬氧化半導體裝置(半導體裝置113)為平面式，其包括第一型基板1(n+)、第一型磊晶層2(n-)、氧化物層3、第二型摻雜區4(p-)、n+區12、p+區7、閘極氧化物層13、多晶矽層11、內金屬介電層14、金屬層20及21。再者，於另一實施例，圖14表示根據本發明第十四實施例之金屬氧化半導體裝置的部分剖面示意圖，其中金屬氧化半導體裝置(半導體裝置114)為溝槽式(trench)，其包括第一型基板1(n+)、第一型磊晶層2(n-)、氧化物層3、第二型摻雜區4(p-)、n+區12、p+區7、閘極氧化物層13、多晶矽層11、內金屬介電層14、金屬層20及21，5表示台面。
製造上述半導體裝置101~114之方法，包括以下步驟：步驟S10：提供一第一型半導體基板，該第一型半導體基板具有一第一表面及一第二表面；步驟S20：形成一第一型磊晶層於該第一表面上；步驟S30：於該第一型磊晶層上的至少一區域，形成一界面終止延伸結構，其中該界面終止延伸結構為一第二型摻雜區；蝕刻該界面終止延伸結構的中央部，形成一低陷區(depression)，作為該半導體裝置之主動區(active region)，該低陷區具有一側表面及一底面，同時在該界面終止延伸結構的周圍，形成一台面式界面終止延伸結構；以及步驟S40：形成至少一半導體元件於該半導體裝置之主動 區。
再者，於一實施例，在該第一型磊晶層上的至少一區域形成該界面終止延伸結構的步驟(步驟S30)，同時形成一個或複數保護環形區域(guard ring region)，於該第一型磊晶層中。
於一實施例，上述方法更包括：在蝕刻該界面終止延伸結構的中央部，形成該低陷區及該台面式界面終止延伸結構的步驟後(步驟S30)，於該低陷區的該底面下方之區域，藉由摻雜改變摻雜濃度或摻雜型態，形成一第一型摻雜區或一第二型摻雜區。
於一實施例，上述方法中，於步驟S30，該第一型磊晶層上的至少一區域形成該界面終止延伸結構的步驟，包括以下步驟：步驟S32：使用一第一光罩，藉由離子植入法及熱擴散法，形成一第一界面終止延伸結構，於該第一型磊晶層上的至少一區域；步驟S34：使用一第二光罩，藉由離子植入法及熱擴散法，形成一第二界面終止延伸結構，於該第一界面終止延伸結構的一部分；步驟S36：使用一第三光罩，藉由離子植入法及熱擴散法，形成一第三界面終止延伸結構，於該第二界面終止延伸結構的一部分。
於一實施例，該第一界面終止延伸結構、該第二界面終止 延伸結構及該第三界面終止延伸結構，分別為一第二型摻雜區，分別具有相互不同之摻雜濃度。
此外，步驟S30中，蝕刻該界面終止延伸結構的中央部，形成一低陷區(depression)後，可更包括以下步驟：使用一第四光罩，藉由離子植入法及熱擴散法，形成一第四界面終止延伸結構，於該第二界面終止延伸結構的一部分。
再者，於上述形成一第四界面終止延伸結構的步驟後，可更包括：使用一第五光罩，藉由離子植入法及熱擴散法，形成一第五界面終止延伸結構，於該第四界面終止延伸結構的一部分。
於一實施例，該台面式界面終止延伸結構的深度，在該半導體裝置的厚度方向上大於或等於該低陷區的該底面與該台面式界面終止延伸結構的台面的距離(台面高度)。
於一實施例，利用乾蝕刻或濕蝕刻，使該側表面相對於該底面的傾斜角度成為約90~150°。
於一實施例，藉由交替進行乾蝕刻及濕蝕刻，使該側表面成為弧形表面。
上述任一實施例中，p型半導體或摻雜、n型半導體或摻雜，可互相交換成為n型半導體或摻雜、p型半導體或摻雜。
範例：製作半導體裝置107
參考圖7，使用單晶n型(第一型)基板，電阻率ρ=0.01~0.001 Ω-cm，n型磊晶層之電阻率ρ=20~30 Ω-cm，n型磊晶 層之厚度50 μm~80 μm，在n型磊晶層上，成長SiO2(6000 Å)。然後，上光阻、烘烤，使用第一光罩曝光後，進行顯影，定義界面及元件製作區域，蝕刻SiO2，形成離子佈植窗孔，進行p型離子佈植(第二型)，例如B11、劑量為5e15(1/cm2)，能量90 KeV，然後，去光阻，進行高溫驅入(1175℃、500分)，同時成長SiO2(4000 Å)，得到界面深度Xjp約為9 μm，Rj約為0.8Xjp~0.9Xjp。界面深度定義為兩種型態濃度相同之接面。
然後，使用第二光罩，製作低陷區，作為半導體裝置之主動區，形成台面式界面終止延伸結構。製作低陷區之方法，例如上光阻、烘烤、顯影、露出低陷區，同時形成台面式界面終止延伸結構。露出低陷區之方式，可利用濕式蝕刻、乾式蝕刻或兩者，依照光阻的圖形，得到所欲露出之區域。最後，除去殘餘光阻或衍生物，可得到圖7之半導體裝置107。
上述半導體元件，例如為蕭特基二極體、快速回復二極體(FRED)、金氧半導體(MOS)、功率金氧半導體、電晶體、薄膜電晶體、金屬氧化物半導體場效電晶體、絕緣柵雙極電晶體(IGBT；insulated gate bipolar transistor)及前述元件的任意組合。
綜上所述，根據本發明之具有台面式界面終止延伸結構之半導體裝置及其製造方法，可提供低順向操作電壓(VF)、高崩潰電壓，降低漏電流，減少電流擁擠效應。
以上雖以特定實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，熟悉本技藝者瞭解在不脫離本發明的意圖及範圍下可進行各種變形或變更。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。
100~114‧‧‧半導體裝置
1‧‧‧第一型基板
2‧‧‧第一型磊晶層
3‧‧‧氧化物層
4‧‧‧第二型摻雜
4a‧‧‧p+區
4b‧‧‧p-區
5‧‧‧台面
6‧‧‧主動區
6a‧‧‧陽極
6b‧‧‧陰極
7‧‧‧p+區
8‧‧‧蕭特基能障
9‧‧‧n區
10‧‧‧Nd通道
11‧‧‧多晶矽層
12‧‧‧n+區
13‧‧‧閘極氧化物層
14‧‧‧內金屬介電層
20‧‧‧金屬層
21‧‧‧金屬層
40‧‧‧低陷區
41‧‧‧底面
42‧‧‧側表面
71‧‧‧主動區下方之摻雜區
Xjp‧‧‧平坦界面深度
Rj‧‧‧圓柱形界面半徑
Xnp‧‧‧低陷區的深度
θ‧‧‧側表面與底面的夾角
圖1表示根據本發明第一實施例之半導體裝置製造過程中之形態的剖面示意圖。
圖2表示根據本發明第二實施例之半導體裝置製造過程中之形態的剖面示意圖。
圖3表示根據本發明第三實施例之半導體裝置製造過程中之形態的剖面示意圖。
圖4根據本發明第四實施例之半導體裝置製造過程中之形態的剖面示意圖。
圖5表示根據本發明第五實施例之半導體裝置製造過程中之形態的剖面示意圖。
圖6表示根據本發明第六實施例之半導體裝置製造過程中之形態的剖面示意圖。
圖7表示根據本發明第七實施例之半導體裝置製造過程中之形態的剖面示意圖。
圖8表示根據本發明第八實施例之半導體裝置製造過程中之 形態的剖面示意圖。
圖9表示根據本發明第九實施例之蕭特基二極體的部分剖面示意圖。
圖10表示根據本發明第十實施例之蕭特基二極體的部分剖面示意圖。
圖11表示根據本發明第十一實施例之快速回復二極體(FRED)的部分剖面示意圖。
圖12表示根據本發明第十二實施例之快速回復二極體(FRED)的部分剖面示意圖。
圖13表示根據本發明第十三實施例之金屬氧化半導體裝置的部分剖面示意圖。
圖14表示根據本發明第十四實施例之金屬氧化半導體裝置的部分剖面示意圖。
圖15表示根據先前技術之包含浮場環之平面式界面的上視及剖面示意圖。
1‧‧‧第一型基板
2‧‧‧第一型磊晶層
3‧‧‧氧化物層
4‧‧‧第二型摻雜
41‧‧‧底面
42‧‧‧側表面
Xjp‧‧‧平坦界面深度
Rj‧‧‧圓柱形界面半徑
Xnp‧‧‧低陷區的深度
θ‧‧‧側表面與底面的夾角

Claims (11)

  1. 一種具有台面式界面終止延伸結構之半導體裝置之製造方法，包括：提供一第一型半導體基板，具有一第一表面及一第二表面；形成一第一型磊晶層於該第一表面上；於該第一型磊晶層上的至少一區域，形成一界面終止延伸結構，其中該界面終止延伸結構為一第二型摻雜區；蝕刻該界面終止延伸結構的中央部，形成一低陷區(depression)，作為該半導體裝置之主動區(active region)，該低陷區具有一側表面及一底面，同時在該界面終止延伸結構的周圍，形成一台面式界面終止延伸結構；以及形成至少一半導體元件於該半導體裝置之主動區；其中第一型定義為n型或p型摻雜之半導體或摻雜其中之一種，第二型定義為不同於第一型之半導體或摻雜；於該第一型磊晶層上的至少一區域形成該界面終止延伸結構的步驟，包括：使用一第一光罩，藉由離子植入法及熱擴散法，形成一第一界面終止延伸結構，於該第一型磊晶層上的至少一區域；以及使用一第二光罩，藉由離子植入法及熱擴散法，形成一第二界面終止延伸結構，於該第一界面終止延伸結構的一部分。
  2. 如申請專利範圍第1項所述之方法，其中在該第一型磊 晶層上的至少一區域形成該界面終止延伸結構的步驟，同時形成一個或複數保護環形區域(guard ring region)，於該第一型磊晶層中。
  3. 如申請專利範圍第1項所述之方法，更包括：在蝕刻該界面終止延伸結構的中央部，形成該低陷區及該台面式界面終止延伸結構的步驟後，於該低陷區的該底面下方，形成一第一型摻雜區或一第二型摻雜區。
  4. 如申請專利範圍第1項所述之方法，其中於該第一型磊晶層上的至少一區域形成該界面終止延伸結構的步驟，更包括：使用一第三光罩，藉由離子植入法及熱擴散法，形成一第三界面終止延伸結構，於該第二界面終止延伸結構的一部分。
  5. 如申請專利範圍第1項所述之方法，其中於蝕刻該界面終止延伸結構的中央部，形成一低陷區的步驟後，更包括：使用一第四光罩，藉由離子植入法及熱擴散法，形成一第四界面終止延伸結構，於該第二界面終止延伸結構的一部分。
  6. 如申請專利範圍第5項所述之方法，其中於形成一第四界面終止延伸結構的步驟後，更包括：使用一第五光罩，藉由離子植入法及熱擴散法，形成一第五界面終止延伸結構，於該第四界面終止延伸結構的一部分。
  7. 如申請專利範圍第4項所述之方法，其中該第一界面終止延伸結構、該第二界面終止延伸結構及該第三界面終止延伸結構，分別為一第二型摻雜區，分別具有相互不同之摻雜濃度。
  8. 如申請專利範圍第1項所述之方法，其中該台面式界面終止延伸結構的深度，在該半導體裝置的厚度方向上大於或等於該低陷區的該底面與該台面式界面終止延伸結構的台面的距離(台面高度)。
  9. 如申請專利範圍第1項所述之方法，其中利用乾蝕刻或濕蝕刻，使該側表面相對於該底面的傾斜角度成為約90~150°。
  10. 如申請專利範圍第1項所述之方法，其中藉由交替進行乾蝕刻及濕蝕刻，使該側表面成為弧形表面。
  11. 如申請專利範圍第3項所述之方法，其中該半導體元件為選自下列族群之一元件：蕭特基二極體、快速回復二極體(FRED)、金氧半導體(MOS)、電晶體、薄膜電晶體、金屬氧化物半導體場效電晶體、絕緣柵雙極電晶體(IGBT)及前述元件的任意組合。
TW101144183A 2012-11-26 2012-11-26 具有台面式界面終止延伸結構之半導體裝置及其製造方法 TWI527215B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101144183A TWI527215B (zh) 2012-11-26 2012-11-26 具有台面式界面終止延伸結構之半導體裝置及其製造方法
US13/739,615 US8993426B2 (en) 2012-11-26 2013-01-11 Semiconductor device with junction termination extension structure on mesa and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101144183A TWI527215B (zh) 2012-11-26 2012-11-26 具有台面式界面終止延伸結構之半導體裝置及其製造方法

Publications (2)

Publication Number Publication Date
TW201421680A TW201421680A (zh) 2014-06-01
TWI527215B true TWI527215B (zh) 2016-03-21

Family

ID=50772514

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101144183A TWI527215B (zh) 2012-11-26 2012-11-26 具有台面式界面終止延伸結構之半導體裝置及其製造方法

Country Status (2)

Country Link
US (1) US8993426B2 (zh)
TW (1) TWI527215B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI673121B (zh) * 2018-12-03 2019-10-01 旭暉應用材料股份有限公司 環形金屬片製法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015185656A (ja) * 2014-03-24 2015-10-22 サンケン電気株式会社 半導体装置
CN106129126A (zh) * 2016-08-31 2016-11-16 上海格瑞宝电子有限公司 一种沟槽肖特基二极管及其制备方法
TWI668864B (zh) * 2018-08-09 2019-08-11 江啟文 具有電流路徑方向控制的半導體結構
CN110690115B (zh) * 2019-10-15 2022-12-13 扬州虹扬科技发展有限公司 一种沟槽式肖特基二极管终端防护结构的制备方法
CN111463132A (zh) * 2020-04-09 2020-07-28 陕西半导体先导技术中心有限公司 一种可降低导通电阻并增加安全工作区的功率半导体器件制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071537B2 (en) * 2002-05-17 2006-07-04 Ixys Corporation Power device having electrodes on a top surface thereof
US7595241B2 (en) * 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP5742657B2 (ja) * 2011-10-20 2015-07-01 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI673121B (zh) * 2018-12-03 2019-10-01 旭暉應用材料股份有限公司 環形金屬片製法

Also Published As

Publication number Publication date
US8993426B2 (en) 2015-03-31
TW201421680A (zh) 2014-06-01
US20140145292A1 (en) 2014-05-29

Similar Documents

Publication Publication Date Title
TWI567804B (zh) 半導體元件及其製造方法
TWI388059B (zh) The structure of gold-oxygen semiconductor and its manufacturing method
US9112025B2 (en) LDMOS device and fabrication method
JP6154292B2 (ja) 半導体装置及び半導体装置の製造方法
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
US20130334598A1 (en) Semiconductor device and method for manufacturing same
TWI527215B (zh) 具有台面式界面終止延伸結構之半導體裝置及其製造方法
CN105590962A (zh) 碳化硅半导体装置和用于制造碳化硅半导体装置的方法
JP2007515079A (ja) 従来の端子を備えた超接合装置の製造方法
US10032866B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN104576724B (zh) 高压垂直功率部件
US9159785B2 (en) Semiconductor device having buried layer and method for forming the same
CN104103519A (zh) 半导体功率器件的制作方法
CN105762103B (zh) 半导体结构及其形成方法
TWI450327B (zh) 功率半導體元件的製作方法
JP6391136B2 (ja) 高電圧ダイオード
JP2013105798A (ja) 半導体装置及びその製造方法
CN104900718B (zh) 一种肖特基二极管及其制造方法
TWI595543B (zh) 半導體裝置及其製造方法
TWI524524B (zh) 功率半導體元件之製法及結構
US20200279912A1 (en) Super junction semiconductor device and method of manufacturing the same
WO2021051856A1 (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN101924104B (zh) 金属氧化物半导体的结构及其制造方法
CN106298537B (zh) 终端结构制造方法
CN103903965B (zh) 用于半导体元件的超接面结构制程

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees