TWI508239B - 晶片封裝體及其形成方法 - Google Patents

Description

晶片封裝體及其形成方法

本發明係有關於晶片封裝體，且特別是有關於具有多種晶片之晶片封裝體。

隨著電子產品朝向輕、薄、短、小發展的趨勢，半導體晶片的封裝結構也朝向多晶片封裝(multi-chip package,MCP)結構發展，以達到多功能和高性能要求。多晶片封裝結構係將不同類型的半導體晶片，例如邏輯晶片、類比晶片、控制晶片或記憶體晶片，整合在單一封裝基底之上。

然而，隨著需整合的晶片數量上升，將多晶片二維地整合在封裝基底(如矽基底)上會造成封裝體體積無法有效縮小，且亦會佔去過多面積而造成製作成本增加。此外，習知封裝方式還有訊號傳遞速度不佳的問題。

此外，由於需於有限面積中整合多個晶片，晶片設置位置之精準度，以及晶片封裝體的材質可靠度亦亟需獲得改善。

本發明一實施例提供一種晶片封裝體，包括半導體基底，具有上表面及相反之下表面；穿孔，貫穿半導體基底之上表面及下表面；第一晶片，設置於半導體基底之上表面上；導電層，位於穿孔之側壁上，且電性連接至第一晶片；第一絕緣層，位於半導體基底之上表面上；第二絕緣層，位於半導體基底之下表面上，其中第二絕緣層之材質不同於第一絕緣層；以及接合結構，設置於半導體基底之下表面上。

本發明一實施例提供一種晶片封裝體的形成方法，包括提供半導體基底，具有上表面及相反之下表面；於半導體基底中形成穿孔，穿孔貫穿半導體基底之上表面及下表面；於穿孔之側壁上形成導電層；於半導體基底之上表面上設置第一晶片，第一晶片與導電層電性連接；於半導體基底之上表面上形成第一絕緣層；於半導體基底之下表面上形成第二絕緣層，其中第二絕緣層之材質不同於第一絕緣層；以及於半導體基底之下表面上設置接合結構。

以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。

第1A-1K圖顯示本發明一實施例之晶片封裝體的一系列製程剖面圖。如第1A圖所示，提供半導體基底100，其具有上表面100a及相反之下表面100b。半導體基底100可包括矽基底、矽晶圓、或其他半導體材質之基底。或者，半導體基底亦可為半導體晶片，例如包括邏輯運算晶片、微機電系統晶片、微流體系統晶片、或利用熱、光線及壓力等物理變化量來測量的物理感測器晶片、射頻元件晶片、加速計晶片、陀螺儀晶片、微制動器晶片、表面聲波元件晶片、壓力感測器晶片、噴墨頭晶片、發光元件晶片、或太陽能電池晶片等。

接著，於半導體基底中形成貫穿上表面及下表面之穿孔。在一實施例中，可例如以微影蝕刻之方式直接形成貫穿上表面及下表面之穿孔。或者，亦可如第1A圖與第1B圖所示，先自半導體基底100之上表面100a形成朝下表面100b延伸之孔洞102a。接著，自半導體基底100之下表面100b薄化半導體基底100而使孔洞102a自下表面100b露出，而形成穿孔102。即採先蝕刻再薄化的兩段式製程形成貫穿半導體基底100之上表面100a及下表面100b之穿孔102。雖然，顯示於第1B圖之穿孔102的側壁大抵與上表面100a及下表面100b垂直，然在其他實施例中，可視需求，透過製程條件之調整(例如，蝕刻劑及/或蝕刻方式的選擇)而使穿孔102之側壁傾斜於上表面100a及/或下表面100b。

請接著參照第1C圖，由於在後續製程中，將於穿孔102之側壁上形成導電層，為避免後續形成之導電層與半導體基底100之間發生短路或彼此污染，可先行於穿孔102之側壁上形成介電層104。然應注意的是，介電層104之形成並非必須，僅為選擇性製程。介電層104之形成方式例如採用化學氣相沉積法、熱氧化法或塗布絕緣薄膜等。在第1C圖所示實施例中，係採用熱氧化法於半導體基底100所露出之表面形成介電層104，其材質可例如為氧化矽或其他半導體氧化物。在其他實施例中，介電層104之材質可例如包括氧化物、氮化物、氮氧化物、高分子材料、或前述之組合。

接著，於穿孔102之側壁上形成導電層106。如第1D圖所示，在此實施例中，導電層106除了形成於穿孔102之側壁上，還進一步延伸至半導體基底100之上表面100a及下表面100b上。導電層106之形成方式可包括物理氣相沉積、化學氣相沉積、電鍍、或無電鍍等。導電層106之材質可為金屬材質，例如銅、鋁、金、或前述之組合。導電層106之材質還可包括導電氧化物，例如氧化銦錫(ITO)、氧化銦鋅(IZO)、或前述之組合。在一實施例中，係於整個半導體基底100上順應性形成一導電層，接著將導電層圖案化為例如第1D圖所示之分佈。

接著，在半導體基底100將設置晶片之表面上(例如，上表面100a上)形成自對準阻擋牆107。自對準阻擋牆107將有助於後續所設置於半導體基底100上之晶片得以自動而準確地設置於設定的位置上。如第1D圖所示，在此實施例中，自對準阻擋牆107較佳由形成導電層106之同一導電層圖案化而得。因此，在此實施例中，自對準阻擋牆107係與導電層106同時形成，且與導電層106之材質皆包括導電材料。在其他實施例中，自對準阻擋牆107可獨立形成，而不與導電層106於同一道製程中完成，在此情形下，自對準阻擋牆107之材質可不同於導電層106。自對準阻擋牆107之材質可包括金屬材料、陶瓷材料、高分子材料、半導體材料、或前述之組合。

接著，於半導體基底100之上表面100a上設置晶片108。如第1E圖所示，透過晶片108與半導體基底100之間的黏著層110，晶片108可固定在半導體基底100之上表面100a上。晶片108可例如包括邏輯運算晶片、微機電系統晶片、微流體系統晶片、或利用熱、光線及壓力等物理變化量來測量的物理感測器晶片、射頻元件晶片、加速計晶片、陀螺儀晶片、微制動器晶片、表面聲波元件晶片、壓力感測器晶片、噴墨頭晶片、發光元件晶片、或太陽能電池晶片等。晶片108可包括至少一接墊108a，用以與其他線路或元件電性連接。

由於晶片封裝體的製程期間可能經歷較高溫度而易使黏著層110具流動性，可能會使晶片108移動而偏離原本的預設位置，嚴重時將造成晶片封裝失敗。在第1E圖所示之實施例中，由於已預先形成自對準阻擋牆107，此時自對準阻擋牆107可將晶片108之移動侷限於自對準阻擋牆107所限定之範圍之內，因而使晶片之封裝製程得以順利進行。

自對準阻擋牆107與晶片108之間的相對位置及配置型式可有各種變化，舉凡可使晶片108不因黏著層110於較高溫時之流動性而過度偏移其預設位置的自對準阻擋牆107設置方式，都在本發明實施例所涵蓋的範圍之內。舉例而言，第2A-2C圖顯示本發明實施例中，自對準阻擋牆107與晶片108之配置方式的上視示意圖。

如第2A圖所示，自對準阻擋牆107係鄰近於或可輕微接觸晶片108。在一實施例中，自對準阻擋牆107為一連續結構，例如一環狀結構，其包圍晶片108而防止其過度偏離其預設位置。如第2B圖所示，在另一實施例中，自對準擋牆107為一非連續結構，至少包括第一部分107a及不與第一部分107a連接之第二部分107b。在此實施例中，第一部分107a與第二部分107b相對設置於晶片108之兩側，可防止晶片108過度偏離其預設位置。此外，在另一實施例中，自對準擋牆107可包括第三部分107c和第四部分107d，其可設置於晶片108的角落，並例如藉由L型的結構抵住晶片以避免晶片過度位移。如第2C圖所示，在又一實施例中，自對準擋牆107為一非連續結構，且包括多個部分，在此實施例中，分別是第一、二、三、及四部分107a、107b、107c、及107d，且這些部分之形狀可彼此不同，例如可有正方形、長方形、或弧形等等。

接著，請參照第1F圖，於半導體基底100之上表面100a上形成第一絕緣層110a，以及於下表面100b上形成第二絕緣層110b，其中第一絕緣層110a之材質不同於第二絕緣層110b。在後續製程中，將於第二絕緣層110b上形成露出導電層106之開口，並於開口中形成接合結構(例如，形成銲球)，且申請人於研究中發現，由於第二絕緣層110b與第一絕緣層110a相比，常需與外界環境接觸。因此，第二絕緣層110b之耐環境性較佳選擇優於第一絕緣層110a。例如，可採用第二絕緣層110b之抗酸性高於第一絕緣層110a，或者採用第二絕緣層110b之防水性高於第一絕緣層110a。舉例而言，第一絕緣層110a之材質可包括液態絕緣薄膜材料(liquid type material)，例如液態之環氧樹脂、聚醯亞胺樹脂(polyimide)、苯環丁烯(BCB)等、或前述之組合，而第二絕緣層110b之材質則可選擇阻銲材料(solder mask)、氧化矽層或氮化矽層、或前述之組合。

此外，在另一實施例中，由於後續製程需於第一絕緣層110a形成多個尺寸較小之開口，而第二絕緣層之開口尺寸較大，因此可選擇曝光解析度較佳之感光絕緣材料作為第一絕緣層110a，並選擇一般曝光解析度之感光絕緣材料作為第二絕緣層即可，上述製程由於不需另外形成光阻圖案，因此可以降低成本。舉例而言，第一絕緣層110a之材質可包括解析度較佳之感光絕緣材料，例如液態之環氧樹脂、聚醯亞胺樹脂(polyimid)、苯環丁烯(BCB)等、或前述之組合，而第二絕緣層110b之材質則選擇一般解析度之感光絕緣材料即可，如阻銲材料(solder mask)。

在第1F圖所示實施例中，第一絕緣層110a及第二絕緣層110b進一步延伸至穿孔102之側壁上的導電層106之上。在一實施例中，第一絕緣層110a及第二絕緣層110b將穿孔102填滿。在一實施例中，第一絕緣層110a延伸進入穿孔102之深度大於第二絕緣層110b的延伸深度。在此情形中，第一絕緣層110a所選用之材質的填洞能力可優於第二絕緣層110b之填洞能力。舉例而言，在一實施例中，第一絕緣層110a之材質包括選擇填洞能力較佳之乾膜絕緣材料(dry film)，例如乾膜型之環氧樹脂、矽膠(silicone)或前述之組合，而第二絕緣層110b之材質可選擇一般填洞能力之絕緣材料，例如阻銲材料(solder mask)、氧化矽層或氮化矽層、或前述之組合。

第一絕緣層110a與第二絕緣層110b之形成方式例如可包括旋轉塗佈(spin coating)、噴塗(spray coating)、或淋幕塗佈(curtain coating)，或其他適合之沈積方式，例如，液相沈積、物理氣相沈積、化學氣相沈積、低壓化學氣相沈積、電漿增強式化學氣相沈積、快速熱化學氣相沈積、或常壓化學氣相沈積等製程。

在一實施例中，第一絕緣層110a與第二絕緣層110b之形成方式較佳透過於半導體基底100之上表面110a及下表面110b上分別貼附乾膜，再將乾膜軟化使填入穿孔，最後透過熱處理使軟化之乾膜固化。上述較佳實施例的形成方式顯示於第3A-3B圖中。

如第3A圖所示，分別於半導體基底100之上表面100a及下表面100b上貼附第一絕緣膜111a及第二絕緣膜111b。在此實施例中，第一絕緣膜111a係與上表面100a上之介電層104及導電層106直接接觸，而第二絕緣膜111b係與下表面100b上之介電層104及導電層106直接接觸。

接著，如第3B圖所示，加熱第一絕緣膜111a及第二絕緣膜111b，此時可將溫度提升至超過第一絕緣膜111a及第二絕緣膜111b的軟化點，而使第一絕緣膜111a及第二絕緣膜111b軟化，軟化後的第一絕緣膜111a’及軟化後的第二絕緣膜111b’因具有一定程度的流動性，因而延伸進入穿孔102，而位於穿孔102之側壁上的導電層106之上。在一實施例中，第一絕緣膜111a’之軟化點可低於第二絕緣膜111b’；或選擇第一絕緣膜111a’之流動性高於第二絕緣膜111b’。

在第3B圖所示之實施例中，軟化後的第一絕緣膜111a’所延伸進入穿孔102之深度因此大於軟化後的第二絕緣膜111b’之延伸深度。然在其他實施例中，可透過製程條件的控制(例如，控制加熱溫度)，來調整個別軟化後絕緣膜之延伸深度。或者，可例如選用軟化點差異較大之第一絕緣膜與第二絕緣膜，並僅將溫度加熱至僅高於其中一絕緣膜之軟化點，使得穿孔102中僅大抵填入單一材質之軟化後絕緣膜，並於稍後回復為固態，接著實施硬化步驟，以形成第1F圖所示之第一絕緣層110a及第二絕緣層110b。在一實施例中，當第一絕緣層110a及第二絕緣層110b為高分子材料時，可透過熱處理使高分子材料發生交聯反應而硬化，例如可於150℃至300℃下持溫約0.5小時以上。

請接著參照第1F圖，在形成第一絕緣層110a及第二絕緣層110b之後，分別將第一絕緣層110a及第二絕緣層110b圖案化以分別於其中形成數個開口。第一絕緣層110a中，由於需形成較多且尺寸較小之開口，因此第一絕緣層110a可選擇具有較高的曝光解析度之感光絕緣材料。而第二絕緣層110b因需承受後續形成接合結構之製程，需具較佳的耐環境性。圖案化後之第一絕緣層110a之開口可露出延伸在上表面100a上之導電層106及晶片108之接墊108a。圖案化後之第二絕緣層110b之開口可露出延伸在下表面100a上之導電層106。

接著，如第1G圖所示，於第一絕緣層110a中之開口的底部及側壁上形成線路重佈層112。在此實施例中，線路重佈層112透過開口而分別與導電層106及晶片108之接墊108a直接接觸，因而電性連接晶片108及導電層106。線路重佈層112之形成方式可包括物理氣相沉積、化學氣相沉積、電鍍、或無電鍍等。線路重佈層112之材質可為金屬材質，例如銅、鋁、金、或前述之組合。線路重佈層112之材質還可包括導電氧化物，例如氧化銦錫(ITO)、氧化銦鋅(IZO)、或前述之組合。

如第1H圖所示，接著於半導體基底100上形成第三絕緣層114。第三絕緣層114可例如為防銲材料、或其他適合之絕緣物質。第三絕緣層114亦可採用類似於第3A-3B圖所示之貼附乾膜的方式形成。

接著，如第1I圖所示，在第三絕緣層114上設置至少一晶片116。晶片116可例如透過銲球116a、形成於第三絕緣層114中之線路重佈層(未顯示)、及線路重佈層112而電性連接至晶片108。因此，晶片116可與晶片108彼此訊號傳遞而偕同運作。

晶片116之功能可與晶片108不同，可包括邏輯運算晶片、微機電系統晶片、微流體系統晶片、或利用熱、光線及壓力等物理變化量來測量的物理感測器晶片、射頻元件晶片、加速計晶片、陀螺儀晶片、微制動器晶片、表面聲波元件晶片、壓力感測器晶片、噴墨頭晶片、發光元件晶片、或太陽能電池晶片等。此外，可進一步設置更多具其他功能性之晶片。透過如第1I圖所示之堆疊方式，可於有限面積中，整合各種功能性之晶片，而獲得所需之產品。除了可因晶圓面積之節省而降低成本外，透過垂直方向之電性連接，還可縮短訊號傳遞距離，進一步增加訊號傳遞的速度而提升產品性能。

如第1J圖所示，接著於晶片116下形成底膠(underfill)118，以固定並保護晶片116。接著，如第1K圖所示，於第二絕緣層110b中之開口中形成接合結構120。在此實施例中，接合結構120為一導電接合結構，例如是一銲球。接合結構120可透過第二絕緣層110b中之開口而與導電層106電性連接。因此，當接合結構120為導電接合結構時，其可透過導電層106及線路重佈層112而分別或同時與晶片108及晶片106電性連接。此外，可透過接合結構120，進一步將本發明實施例之晶片封裝體設置於其他電子元件上，例如可以覆晶之方式設置於電路板上。

此外，在其他實施例中，可透過接合結構而於半導體基底之下表面上設置蓋板。例如，第4圖所示一實施例之晶片封裝體中，係透過接合結構120a(例如，為一金屬凸塊)而將蓋板406設置於半導體基底100之下表面100b上。蓋板406上可預先形成金屬墊404，用以與接合結構120a接合。例如，當接合結構120a之材質為金屬時，可透過加熱製程而使接合結構與金屬墊404之間發生共晶接合(eutectic bonding)或擴散接合(diffusion bonding)。然當不需於蓋板406與晶片封裝體之間形成導電通路時，亦可採用其他非金屬材質來完成接合。

在一實施例中，蓋板406可例如是一透明蓋板，其材質例如是玻璃、石英、蛋白石(opal)、塑膠或其它任何可供光線進出的透明基板。此時，半導體基底100可例如是(或包括)感光晶片或發光晶片，例如是影像擷取晶片、發光二極體晶片、或太陽能電池晶片等。

以上，配合圖式敘述本發明實施例之晶片封裝體的形成過程。然應注意的是，上述各製程的順序僅為舉例說明用，可在不脫離本發明精神的情形下，掉換部分製程的順序。或者，可視情況於各製程之間穿插其他的所需製程。

本發明實施例之晶片封裝體，透過穿孔而形成垂直方向的導電通路，可使多種晶片於垂直方向上作整合，可節省製作成本、縮小產品尺寸、並增進產品效能。透過於半導體基底之上、下表面上形成兩種材質彼此不同的絕緣層，可兼顧製程需求與封裝體可靠度。透過自對準擋牆之設置，可使晶片設置位置獲得控制，增進封裝體的良率。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．半導體基底

100a、100b．．．表面

102．．．穿孔

102a．．．孔洞

104．．．介電層

106．．．導電層

107．．．自對準阻擋牆

107a、107b、107c、107d．．．部分

108、116．．．晶片

108a．．．接墊

110a、110b、114．．．絕緣層

111a、111a’、111b、111b’．．．絕緣膜

112．．．線路重佈層

116a．．．銲球

118．．．底膠

120、120a．．．接合結構

404．．．金屬墊

406．．．蓋板

第1A-1K圖顯示本發明一實施例之晶片封裝體的一系列製程剖面圖。

第2A-2C圖顯示本發明實施例中，自對準阻擋牆與晶片之配置方式的上視示意圖。

第3A-3B圖顯示本發明一實施例中之晶片封裝體中，形成絕緣層之製程剖面圖。

第4圖顯示本發明一實施例之晶片封裝體的剖面圖。

100．．．半導體基底

100a、100b．．．表面

104．．．介電層

106．．．導電層

107．．．自對準阻擋牆

108、116．．．晶片

108a．．．接墊

110a、110b、114．．．絕緣層

112．．．線路重佈層

118．．．底膠

120．．．接合結構

Claims (34)

1. 一種晶片封裝體，包括：一半導體基底，具有一上表面及相反之一下表面；一穿孔，貫穿該半導體基底之該上表面及該下表面；一第一晶片，設置於該半導體基底之該上表面上；一導電層，位於該穿孔之側壁上，且電性連接至該第一晶片；一第一絕緣層，位於該半導體基底之該上表面上；一第二絕緣層，位於該半導體基底之該下表面上，其中該第二絕緣層之材質及耐環境性不同於該第一絕緣層；以及一接合結構，設置於該半導體基底之該下表面上。
2. 如申請專利範圍第1項所述之晶片封裝體，其中該第二絕緣層之耐環境性優於該第一絕緣層。
3. 如申請專利範圍第2項所述之晶片封裝體，其中該第一絕緣層及該第二絕緣層分別延伸至該穿孔內。
4. 如申請專利範圍第2項所述之晶片封裝體，其中該第一絕緣層延伸進入該穿孔之深度大於該第二絕緣層。
5. 如申請專利範圍第4項所述之晶片封裝體，其中該第一絕緣層之軟化點低於該第二絕緣層或該第一絕緣層之流動性高於該第二絕緣層。
6. 如申請專利範圍第1項所述之晶片封裝體，其中該第一絕緣層之曝光解析度高於該第二絕緣層。
7. 如申請專利範圍第1項所述之晶片封裝體，其中 該第二絕緣層之抗酸性或防水性高於該第一絕緣層。
8. 如申請專利範圍第1項所述之晶片封裝體，更包括一自對準擋牆，位於該半導體基底之該上表面上，且鄰近於或接觸該第一晶片。
9. 如申請專利範圍第8項所述之晶片封裝體，其中該自對準擋牆為一連續環狀結構，包圍該第一晶片。
10. 如申請專利範圍第8項所述之晶片封裝體，其中該自對準擋牆為一非連續結構，至少包括一第一部分及一第二部分，該第一部分與該第二部分相對設置於該第一晶片之兩側。
11. 如申請專利範圍第8項所述之晶片封裝體，其中該自對準擋牆之材質包括導電材料。
12. 如申請專利範圍第1項所述之晶片封裝體，更包括一第二晶片，設置於該第一絕緣層及該第一晶片之上，且該第二晶片與該第一晶片電性連接。
13. 如申請專利範圍第12項所述之晶片封裝體，更包括一第三絕緣層，形成於該第二晶片與該第一晶片之間。
14. 如申請專利範圍第1項所述之晶片封裝體，更包括：一開口，形成於該第一絕緣層之中；以及一線路重佈層，形成於該開口之底部與側壁上，且該線路重佈層電性連接該第一晶片與該導電層。
15. 如申請專利範圍第8項所述之晶片封裝體，其中該自對準擋牆與該導電層為同時形成之金屬材料。
16. 如申請專利範圍第1項所述之晶片封裝體，其中該半導體基底為一晶片。
17. 如申請專利範圍第16項所述之晶片封裝體，更包括一蓋板，透過該接合結構而設置在該半導體基底之該下表面上。
18. 一種晶片封裝體的形成方法，包括：提供一半導體基底，具有一上表面及相反之一下表面；於該半導體基底中形成一穿孔，該穿孔貫穿該半導體基底之該上表面及該下表面；於該穿孔之側壁上形成一導電層，並延伸至該半導體基底上；於該半導體基底之該上表面上設置一第一晶片，該第一晶片與該導電層電性連接；於該半導體基底之該上表面上形成一第一絕緣層；於該半導體基底之該下表面上形成一第二絕緣層，其中該第二絕緣層之材質及耐環境性不同於於該第一絕緣層；以及於該半導體基底之該下表面上設置一接合結構。
19. 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該第一絕緣層及該第二絕緣層之形成包括：分別於該半導體基底之該上表面及該下表面上貼附一第一絕緣膜及一第二絕緣膜；加熱該第一絕緣膜及該第二絕緣膜，使該第一絕緣膜及該第二絕緣膜軟化並延伸至該穿孔之側壁上的該導 電層之上；以及將軟化的該第一絕緣膜及該第二絕緣膜分別硬化為該第一絕緣層及該第二絕緣層。
20. 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該第二絕緣層之耐環境性優於該第一絕緣層。
21. 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該第一絕緣層及該第二絕緣層分別延伸至該穿孔內，且該第一絕緣層延伸進入該穿孔之深度大於該第二絕緣層。
22. 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該第一絕緣層之軟化點低於該第二絕緣層或該第一絕緣層之流動性高於該第二絕緣層。
23. 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該第一絕緣層之曝光解析度高於該第二絕緣層。
24. 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該第二絕緣層之抗酸性或防水性高於該第一絕緣層。
25. 如申請專利範圍第18項所述之晶片封裝體的形成方法，更包括於該半導體基底之該上表面上形成一自對準擋牆，該自對準擋牆鄰近於或輕微接觸該第一晶片。
26. 如申請專利範圍第25項所述之晶片封裝體的形成方法，其中該自對準擋牆為一連續環狀結構，包圍該第一晶片。
27. 如申請專利範圍第25項所述之晶片封裝體的形成方法，其中該自對準擋牆為一非連續結構，至少包括一第一部分及一第二部分，該第一部分與該第二部分相對設置於該第一晶片之兩側。
28. 如申請專利範圍第25項所述之晶片封裝體的形成方法，其中該自對準擋牆之材質包括導電材料。
29. 如申請專利範圍第25項所述之晶片封裝體的形成方法，其中該自對準擋牆與該導電層同時形成。
30. 如申請專利範圍第18項所述之晶片封裝體的形成方法，更包括於該第一絕緣層及該第一晶片上設置一第二晶片，且該第二晶片與該第一晶片電性連接。
31. 如申請專利範圍第30項所述之晶片封裝體的形成方法，更包括於該第二晶片與該第一晶片之間形成一第三絕緣層。
32. 如申請專利範圍第18項所述之晶片封裝體的形成方法，更包括：於該第一絕緣層中形成一開口；以及於該開口之底部及側壁上形成一線路重佈層，該線路重佈層電性連接該第一晶片與該導電層。
33. 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該半導體基底為一晶片。
34. 如申請專利範圍第33項所述之晶片封裝體的形成方法，更包括一蓋板，透過該接合結構而設置在該半導體基底之該下表面上。