TWI578445B - 記憶體結構及其製造方法 - Google Patents
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Description
本說明書是關於一種半導體結構及其製造方法。本說明書特別是關於一種記憶體結構及其製造方法。
記憶體一般包括陣列區(array region)及周邊區(periphery region)。位在陣列區的記憶胞是由導線(例如位元線及字元線)所控制。這些導線從陣列區延伸到周邊區，並在周邊區連接解碼器。在陣列區中，導線可以在規則的環境下形成。然而，在例如接近邊界的區域，導線必須在較為複雜的環境下形成。這種複雜的環境可能導致較高的故障率。舉例來說，在典型的三維垂直閘極NAND記憶體中，字元線的扇出(fan-out)部分是形成在位元線的堆疊層外側。也就是說，字元線是以跨過位元線邊界的方式製造。因此，基於在位元線邊界區的光學或蝕刻行為的不可預期性，橋接(bridge)可能會發生於字元線之間。
在本說明書中，提供一種改良的記憶體結構。位於堆疊層之上的導線其扇出部分是建造在一個虛擬陣列區，亦即，建造在虛擬堆疊層上。如此一來，導線整體皆在相對規則的區域中形成，能夠降低故障率。
根據一些實施例，提供一種記憶體結構的製造方法。這種製造方法包括下列步驟。首先，在一基板上形成複數堆疊層。該些堆疊層藉由複數溝槽彼此分離。堆疊層分別包括交替堆疊的複數導電串線及複數絕緣串線。形成分別共形覆蓋該些堆疊層的複數記憶體層。在溝槽中及堆疊層上形成一導電材料。該導電材料具有一頂部部分。在該些溝槽各者中的導電材料中形成一或多個孔洞。在導電材料的頂部部分定義分別用於形成複數導線的複數預定區。預定區分別包括一第一預定區及一第二預定區，第一預定區及第二預定區彼此連接，第一預定區沿著垂直於堆疊層之一延伸方向的一方向延伸，該第二預定區沿著堆疊層之該延伸方向延伸。接著，移除導電材料之頂部部分之未形成在預定區中的部分。在留在預定區中的導電材料之頂部部分上形成導線。
根據一些實施例，提供一種記憶體結構。這種記憶體結構包括一基板、複數堆疊層、複數記憶體層、一導電材料及複數導線。堆疊層位於基板上。堆疊層藉由複數溝槽彼此分離。堆疊層分別包括交替堆疊的複數導電串線及複數絕緣串線。記憶體層分別共形覆蓋該些堆疊層。導電材料位於溝槽中及堆疊層上。在溝槽中的導電材料在該些溝槽各者中形成一或多個孔洞。導線位於導電材料上。導線分別包括一第一部分及一第二部分，第一部分及第二部分彼此連接，第一部分沿著垂直於堆疊層之一延伸方向的一方向延伸，第二部分沿著堆疊層之該延伸方向延伸。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
104‧‧‧堆疊層
114‧‧‧導電材料
122‧‧‧預定區
1221‧‧‧第一預定區
1222‧‧‧第二預定區
204‧‧‧堆疊層
214‧‧‧導電材料
222‧‧‧預定區
2221‧‧‧第一預定區
2222‧‧‧第二預定區
304‧‧‧堆疊層
314‧‧‧導電材料
318‧‧‧切割溝道
322‧‧‧預定區
3221‧‧‧第一預定區
3222‧‧‧第二預定區
322A‧‧‧延伸部分
404‧‧‧堆疊層
414‧‧‧導電材料
418‧‧‧切割溝道
422‧‧‧預定區
4221‧‧‧第一預定區
4222‧‧‧第二預定區
422A‧‧‧延伸部分
422B‧‧‧延伸部分
500‧‧‧基板
502‧‧‧埋層
504‧‧‧堆疊層
506‧‧‧導電串線
508‧‧‧絕緣串線
510‧‧‧氧化物層
512‧‧‧記憶體層
514‧‧‧導電材料
514A‧‧‧頂部部分
516‧‧‧絕緣材料
518‧‧‧切割溝道
520‧‧‧移除溝道
522‧‧‧預定區
5221‧‧‧第一預定區
5222‧‧‧第二預定區
524‧‧‧導線
5241‧‧‧第一部分
5242‧‧‧第二部分
H‧‧‧孔洞
T‧‧‧溝槽
114‧‧‧導電材料
122‧‧‧預定區
1221‧‧‧第一預定區
1222‧‧‧第二預定區
204‧‧‧堆疊層
214‧‧‧導電材料
222‧‧‧預定區
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322A‧‧‧延伸部分
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418‧‧‧切割溝道
422‧‧‧預定區
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5241‧‧‧第一部分
5242‧‧‧第二部分
H‧‧‧孔洞
T‧‧‧溝槽
第1A~1C圖繪示根據一實施例之記憶體結構製造方法的概念。
第2A~2B圖繪示根據一實施例之記憶體結構製造方法的概念。
第3A~3C圖繪示根據一實施例之記憶體結構製造方法的概念。
第4A~4C圖繪示根據一實施例之記憶體結構製造方法的概念。
第5A~12B圖繪示根據一示例性的實施例之記憶體結構製造方法。
以下將提供一種記憶體結構的製造方法。首先，在一基板上形成複數堆疊層。該些堆疊層藉由複數溝槽彼此分離。堆疊層分別包括交替堆疊的複數導電串線及複數絕緣串線。接著，形成分別共形覆蓋該些堆疊層的複數記憶體層。接下來，在溝槽中及堆疊層上形成一導電材料。該導電材料具有位置比堆疊層高的一頂部部分。在該些溝槽各者中的導電材料中形成一或多個孔洞。可以將一絕緣材料填入該些溝槽各者中的一或多個孔洞中。請參照第1A圖，圖中示出堆疊層104、導電材料114及孔洞H。在這個實施例中，該些溝槽各者中的一或多個孔洞H係排列成矩陣狀。
接著，請參照第1B圖，在導電材料114的頂部部分定義分別用於形成複數導線的複數預定區122。預定區122分別包括一第一預定區1221及一第二預定區1222，第一預定區1221及第二預定區1222彼此連接。第一預定區1221沿著垂直於堆疊層104之延伸方向的方向延伸，第二預定區1222沿著堆疊層104之延伸方向延伸。在這個實施例中，第一預定區1221及第二預定區1222的長度係逐漸增加。
之後，可以移除導電材料之頂部部分之未形成在預定區中的部分。接著，在留在預定區中的導電材料之頂部部分上形成導線。導線可由矽化物形成。堆疊層中的導電串線可作為位元線，而導線可作為字元線。或者，堆疊層中的導電串線可作為字元線，而導線可作為位元線。
由於製程限制，由根據這個實施例的方法所形成的導線，其連接部分可能為彎曲形狀，如第1C圖所示。只要導線的扇出部分能夠正常工作，這種型態並不背離本發明的範圍。
配合第1A~1C圖所描述的製程可以由下列製程取代。請參照第2A圖，圖中示出堆疊層204、導電材料214及孔洞H。在這個實施例中，定義用於形成導線的預定區的步驟係在形成一或多個孔洞H的步驟前進行。如此一來，孔洞H可以只形成在導線由一狹小間距(例如只有約30~40奈米)分離開來的位置。因此在這個實施例中，該些溝槽各者中的一或多個孔洞H係排列成三角形。
接著，請參照第2B圖，在導電材料214的頂部部分定義分別用於形成複數導線的複數預定區222。預定區222分別包括一第一預定區2221及一第二預定區2222，第一預定區2221及第二預定區2222彼此連接。第一預定區2221沿著垂直於堆疊層204之延伸方向的方向延伸，第二預定區2222沿著堆疊層204之延伸方向延伸。在這個實施例中，第一預定區2221及第二預定區2222的長度係逐漸增加。
由於孔洞並未形成在對應第二預定區2222的位置，由這個實施例所製造出的導線的強度會比由第1A~1C圖的實施例所製造出的導線的強度來得高。
或者，上述的製程可以由下列製程取代。請參照第3A圖，圖中示出堆疊層304、導電材料314及孔洞H。在這個實施例中，孔洞H只形成在導線由一狹小間距分離開來的位置，並排列成三角形。
接著，請參照第3B圖，在導電材料314的頂部部分定義分別用於形成複數導線的複數預定區322。預定區322分別包括一第一預定區3221、一第二預定區3222及一延伸部分322A。第一預定區3221及第二預定區3222彼此連接。第一預定區3221沿著垂直於堆疊層304之延伸方向的方向延伸，第二預定區3222沿著堆疊層304之延伸方向延伸。預定區322中相鄰二者的第一預定區3221係藉由預定區322中該相鄰二者之其中一者的第二預定區3222的延伸部分322A彼此連接。在這個實施例中，第一預定區3221及第二預定區3222的長度係逐漸增加。
移除導電材料314之頂部部分之未形成在預定區322的部份的步驟包括一切除步驟及一移除步驟。如第3C圖所示，切除步驟包括沿著垂直於堆疊層304之延伸方向的方向移除導電材料314之頂部部分的一部分及堆疊層304上之記憶體層的一部分。圖中示出由切除步驟所形成的切割溝道318。在延伸部分322A中的導電材料314之頂部部分係藉由切除步驟來移除。移除步驟包括移除導電材料314之頂部部分之其他未形成在預定區322中的部分。
由於使用了一個額外的切除步驟來移除接近連接部分的延伸部分322A中的導電材料314，所形成的連接部分能夠具有更接近直角的形狀。因此，相較於由第2A~2B圖的實施例所製造出的導線，由這個實施例所製造出的導線會有較高的強度。
又或者，上述的製程可以由下列製程取代。請參照第4A圖，圖中示出堆疊層404、導電材料414及孔洞H。在這個實施例中，孔洞H只形成在導線由一狹小間距分離開來的位置，並排列成三角形。
接著，請參照第4B圖，在導電材料414的頂部部分定義分別用於形成複數導線的複數預定區422。預定區422分別包括一第一預定區4221、一第二預定區4222及複數延伸部分422A、422B。第一預定區4221及第二預定區4222彼此連接。第一預定區4221沿著垂直於堆疊層404之延伸方向的方向延伸，第二預定區4222沿著堆疊層404之延伸方向延伸。預定區422中相鄰二者的第一預定區4221係藉由預定區422中該相鄰二者之其中一者的第二預定區4222的延伸部分422A及預定區422中另一者的第二預定區4222的延伸部分422B彼此連接。在這個實施例中，第一預定區4221及第二預定區4222的長度係逐漸增加。
移除導電材料414之頂部部分之未形成在預定區422的部份的步驟包括一切除步驟及一移除步驟。如第4C圖所示，切除步驟包括沿著垂直於堆疊層404之延伸方向的方向移除導電材料414之頂部部分的一部分及堆疊層404上之記憶體層的一部分。圖中示出由切除步驟所形成的切割溝道418。在這個實施例中，切割溝道418係在實質上對應於孔洞H的三角形的區域形成。在預定區422中該相鄰二者之該其中一者的第二預定區4222的延伸部分422A及預定區422中該另一者的第二預定區4222的延伸部分422B中的導電材料414之頂部部分係藉由切除步驟來移除。移除步驟包括移除導電材料414之頂部部分之其他未形成在預定區422中的部分。
由於預定區422是更對稱的設計，移除導電材料414之頂部部分的步驟比起移除導電材料314之頂部部分的步驟更為簡單。因此，根據這個實施例，能夠再進一步地擴大製程窗口(process window)。
其他的製程也可用來取代配合第1A~1C、2A~2B、3A~3C或4A~4C圖所描述的製程。舉例來說，在一實施例中，孔洞可如第1A~1C圖的實施例所示般排列，而預定區可如第3A~3C圖的實施例所示般加以定義。在另一實施例中，孔洞可如第1A~1C圖的實施例所示般排列，而預定區可如第4A~4C圖的實施例所示般加以定義。
為了能夠更進一步地理解記憶體結構的製造方法，以下配合第5A~12C圖給予一個示例性的實施例。以「B」及「C」所指示的圖分別是取自由「A」所指示的圖中的1-1’線及2-2’線的剖面圖。這個示例性的實施例是關於製造如第4A~4C圖所示的記憶體結構。
請參照第5A~5C圖，在一基板500上形成複數堆疊層504。在一實施例中，在基板500上形成一埋層502，而堆疊層504係形成於埋層502上。埋層502可以由氧化物形成。堆疊層504藉由複數溝槽T彼此分離。堆疊層504分別包括交替堆疊的複數導電串線506及複數絕緣串線508。導電串線506可以由多晶矽形成，而絕緣串線508可以由氧化物形成。堆疊層504分別還可包括一氧化物層510，位於導電串線506及絕緣串線508上。
請參照第6A~6C圖，形成分別共形覆蓋堆疊層504的複數記憶體層512。記憶體層512可為氧化物-氮化物-氧化物(ONO)結構或類似結構。
請參照第7A~7C圖，在溝槽T中及堆疊層504上形成一導電材料514。導電材料514具有一頂部部分514A。在此，頂部部分514A係定義為導電材料514中位置高於堆疊層504及堆疊層504上的記憶體層512的部分。導電材料514可為多晶矽。
請參照第8A~8C圖，在溝槽T各者中的導電材料514中形成一或多個孔洞H。定義用於形成導線524 (示於第12A圖)的預定區522 (示於第11A圖)的步驟可在形成一或多個孔洞H前、後、或在任何適合的時間點進行。或者，可進行數次定義步驟。舉例來說，此時可進行定義步驟。如此一來，孔洞H可以只形成在導線524由一狹小間距分離開來的位置。孔洞H可藉由微影及蝕刻製程來形成。在形成孔洞H的步驟中，可移除在孔洞H中之堆疊層504側壁上的記憶體層512。
請參照第9A~9C圖，可將一絕緣材料516填入溝槽T各者中的一或多個孔洞H中。絕緣材料516可覆蓋導電材料514的頂部部分514A，如第9B及9C圖所示。絕緣材料516可為氧化物。
接著，移除用於形成導線524 (示於第12A圖)之導電材料514之頂部部分514A之未形成在預定區522(示於第11A圖)中的部分。移除導電材料514之頂部部分514A之未形成在預定區522的部分的步驟包括一切除步驟及一移除步驟。
請參照第10A~10C圖，切除步驟包括沿著垂直於堆疊層504之延伸方向的方向移除導電材料514之頂部部分514A的一部分及堆疊層504之記憶體層512的一部分。圖中示出切割溝道518。在絕緣材料516覆蓋導電材料514之頂部部分514A的情況下，也移除切割溝道518中的絕緣材料516。切除步驟可以藉由微影及蝕刻製程來進行。在這個實施例中，切割溝道518係在實質上對應於孔洞H的三角形的區域中沿著孔洞H形成。
請參照第11A~11C圖，可再次進行定義步驟。在導電材料514之頂部部分514A中定義預定區522，用以形成導線。預定區522分別包括一第一預定區5221及一第二預定區5222，第一預定區5221及第二預定區5222此連接，第一預定區5221沿著垂直於堆疊層504之延伸方向的方向延伸，第二預定區5222沿著堆疊層504之延伸方向延伸。移除步驟係如第11A~11C圖所示地進行。移除步驟包括移除導電材料514之頂部部分514A之其他未形成在預定區522中的部分。圖中示出移除溝道520。類似於切除步驟，移除步驟可以藉由微影及蝕刻製程來進行。
請參照第12A~12B圖，在留在預定區522中的導電材料514之頂部部分514A上形成導線524。導線524可由矽化物形成。在一實施例中，導線524係藉由在留在預定區522中的導電材料514之頂部部分514A上沉積一矽化鎢(WSi)層來形成。在另一實施例中，導線524的形成係藉由在留在預定區522中的導電材料514之頂部部分514A上沉積金屬，例如鈷(Co)、鎳(Ni)或鈦(Ti)等等，並使得這個金屬與導電材料514(多晶矽)反應以形成矽化物例如矽化鈷(CoSi)、矽化鎳(NiSi)或矽化鈦(TiSi)等等。如第12A圖所示，導線524分別包括一第一部分5241及一第二部分5242，第一部分5241及第二部分5242彼此連接，第一部分5241沿著垂直於堆疊層504之延伸方向的方向延伸，第二部分5242沿著堆疊層504之延伸方向延伸。導線524之第一部分5241及第二部分5242的長度係逐漸增加。
上述的方法與製造半導體結構(例如記憶體結構)的一般製程相容。舉例來說，採用了包括洞-線二階段式圖案化形成於堆疊層之上的導電材料的製程的概念。因此，結構能夠以更為規則的方式形成。
在三維垂直閘極NAND記憶體的例子中，堆疊層504中的導電串線506可作為位元線，導線524可作為字元線。而在三維垂直通道NAND記憶體的例子中，堆疊層504中的導電串線506可作為字元線，導線524可作為位元線。
由上述方法所製成的記憶體結構包括一基板500、複數堆疊層504 (或104/204/304/404)、複數記憶體層512、一導電材料514(或114/214/314/414)及複數導線524。堆疊層504(或104/204/304/404)位於基板500上。堆疊層504(或104/204/304/404)藉由複數溝槽T彼此分離。堆疊層504(或104/204/304/404)分別包括交替堆疊的複數導電串線506及複數絕緣串線508。記憶體層512分別共形覆蓋堆疊層504(或104/204/304/404)。導電材料514(或114/214/314/414)位於溝槽T中及堆疊層504(或104/204/304/404) 上。在溝槽T中的導電材料514(或114/214/314/414)在溝槽T各者中形成一或多個孔洞H。在一實施例中，在溝槽T各者中的一或多個孔洞H係排列成矩陣狀，如第1A圖所示。在另實施例中，在溝槽T各者中的一或多個孔洞H係排列成三角形，如第2A、3A及4A圖所示。
導線524位於導電材料514(或114/214/314/414) 上導線524分別包括一第一部分5241及一第二部分5242，第一部分5241及第二部分5242彼此連接，第一部分5241沿著垂直於堆疊層504(或104/204/304/404)之延伸方向的方向延伸，第二部分5242沿著堆疊層504(或104/204/304/404)之延伸方向延伸。導線524的第一部分5241及第二部分5242的長度係逐漸增加。導線524可由矽化物形成。在一實施例中，堆疊層504(或104/204/304/404)中的導電串線506係作為位元線，導線524係作為字元線。在另一實施例中，堆疊層504(或104/204/304/404)中的導電串線506係作為字元線，導線524係作為位元線。
為求簡潔，其他已經配合製造方法描述過的詳細結構特徵便在此省略。
根據實施例，導線的扇出部分(亦即導線的第一部分及第二部分係形成在虛擬堆疊層(亦即，位在陣列區的一延伸區中的堆疊層)上。因此，導線整體皆在相對規則的區域中形成，能夠降低故障率。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
104‧‧‧堆疊層
122‧‧‧預定區
1221‧‧‧第一預定區
1222‧‧‧第二預定區
H‧‧‧孔洞
Claims (10)
- 【第1項】一種記憶體結構的製造方法，包括：
在一基板上形成複數堆疊層，其中該些堆疊層藉由複數溝槽彼此分離，且該些堆疊層分別包括交替堆疊的複數導電串線及複數絕緣串線；
形成分別共形覆蓋該些堆疊層的複數記憶體層；
在該些溝槽中及該些堆疊層上形成一導電材料，該導電材料具有一頂部部分；
在該些溝槽各者中的該導電材料中形成一或多個孔洞；以及
在該導電材料的該頂部部分定義分別用於形成複數導線的複數預定區，其中該些預定區分別包括一第一預定區及一第二預定區，該第一預定區及該第二預定區彼此連接，該第一預定區沿著垂直於該些堆疊層之一延伸方向的一方向延伸，該第二預定區沿著該些堆疊層之該延伸方向延伸。 - 【第2項】如申請專利範圍第1項所述之記憶體結構的製造方法，其中在該些溝槽各者中的該一或多個孔洞係排列成矩陣狀或三角形。
- 【第3項】如申請專利範圍第1項所述之記憶體結構的製造方法，其中定義該些預定區的步驟是在形成該一或多個孔洞的步驟前或後進行。
- 【第4項】如申請專利範圍第1項所述之記憶體結構的製造方法，其中該些第一預定區及該些第二預定區的長度係逐漸增加。
- 【第5項】如申請專利範圍第1項所述之記憶體結構的製造方法，更包括：
移除該導電材料之該頂部部分之未形成在該些預定區中的部分；以及
在留在該些預定區中的該導電材料之該頂部部分上形成該些導線。 - 【第6項】如申請專利範圍第5項所述之記憶體結構的製造方法，更包括：
在移除該導電材料之該頂部部分之未形成在該些預定區中的部分的步驟前，將一絕緣材料填入該些溝槽各者中的該一或多個孔洞中。 - 【第7項】如申請專利範圍第6項所述之記憶體結構的製造方法，其中移除該導電材料之該頂部部分之未形成在該些預定區中的部分的步驟包括一切除步驟及一移除步驟，該切除步驟包括沿著垂直於該些堆疊層之該延伸方向的該方向移除該導電材料之該頂部部分的一部分及該些堆疊層上之該些記憶體層的一部分，該移除步驟包括移除該導電材料之該頂部部分之其他未形成在該些預定區中的部分。
- 【第8項】如申請專利範圍第5項所述之記憶體結構的製造方法，其中該些預定區中相鄰二者的該些第一預定區係藉由該些預定區中該相鄰二者之其中一者的該第二預定區的一延伸部分彼此連接，且在該延伸部分中的該導電材料之該頂部部分係藉由一切除步驟來移除。
- 【第9項】如申請專利範圍第5項所述之記憶體結構的製造方法，其中該些預定區中相鄰二者的該些第一預定區係藉由該些預定區中該相鄰二者之其中一者的該第二預定區的一延伸部分及該些預定區中另一者的該第二預定區的一延伸部分彼此連接，且在該相鄰二者之該其中一者的該第二預定區的該延伸部分中及該另一者的該第二預定區的該延伸部分中的該導電材料之該頂部部分係藉由一切除步驟來移除。
- 【第10項】一種記憶體結構，包括：
一基板；
複數堆疊層，位於該基板上，其中該些堆疊層藉由複數溝槽彼此分離，且該些堆疊層分別包括交替堆疊的複數導電串線及複數絕緣串線；
複數記憶體層，分別共形覆蓋該些堆疊層；
一導電材料，位於該些溝槽中及該些堆疊層上，其中在該些溝槽中的該導電材料在該些溝槽各者中形成一或多個孔洞；以及
複數導線，位於該導電材料上，其中該些導線分別包括一第一部分及一第二部分，該第一部分及該第二部分彼此連接，該第一部分沿著垂直於該些堆疊層之一延伸方向的一方向延伸，該第二部分沿著該些堆疊層之該延伸方向延伸。
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