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TWI423591B - 平行且時間交錯類比至數位轉換器之錯誤減少 - Google Patents

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TWI423591B
TWI423591B TW096142660A TW96142660A TWI423591B TW I423591 B TWI423591 B TW I423591B TW 096142660 A TW096142660 A TW 096142660A TW 96142660 A TW96142660 A TW 96142660A TW I423591 B TWI423591 B TW I423591B
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Fang Xu
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Teradyne Inc
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    • G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
    • G01R19/2506—Arrangements for conditioning or analysing measured signals, e.g. for indicating peak values ; Details concerning sampling, digitizing or waveform capturing
    • G01R19/2509—Details concerning sampling, digitizing or waveform capturing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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Description

平行且時間交錯類比至數位轉換器之錯誤減少
本發明概括關於用於轉換類比訊號至數位訊號之技術，且尤指用於修正於其獲得自平行且時間交錯類比至數位轉換器之取樣資料的錯誤之技術。
於諸多應用中，需要針對於將類比訊號轉換至對應的數位編碼。此應用之一係自動測試設備(ATE, automatic test equipment)。ATE系統通常為用於確認電子元件或組件的操作之複雜的電子系統。
圖1係一種ATE系統(或“測試器”)的高階方塊圖。一主機(host)電腦110係執行開發用於測試一待測試單元(UUT, unit under test)118之一測試程式。主機電腦110係與一時脈分佈電路112與發源(source)/攫取(capture)工具114互動式通訊。此等工具係經由一互連件116而提供至UUT 118之激發且監視自UUT 118之響應。測試器之實例係於相關技術中為人所週知，且包括美國麻薩諸塞州North Reading之Teradyne公司所設計的CatalystTM 、TigerTM 、與PantherTM 測試系統。
於ATE以及其他應用中，透過類比至數位轉換器(ADC, analog-to-digital converter)之裝置，將電子訊號自類比轉換至數位形式。ADC一般具有一類比輸入(用於接收作轉換之一類比訊號)、與一數位輸出(用於提供該類比訊號之一轉換後的數位再現者)之一裝置。轉換係發生於精確的時 間瞬間，如由其為施加至ADC之一時脈輸入的一時脈訊號所定義。
ADC係一般於固定取樣速率Fs作為時脈。如為習知，一ADC可明確表示之最大頻率係由夏儂理論(Shannon's Theory)所限制至該取樣速率之一半者。此頻率Fs/2係通稱為“奈氏速率(Nyquist rate)”。
更為概括而言，ADC係可明確表示於Fs/2之任何最大頻寬的類比訊號。於此頻寬之外，會發生稱為“頻疊(aliasing)”之現象，其中，於頻帶之外的頻率內容係反摺且重疊於頻帶之內。頻疊現象一般當成誤差，且類比輸入訊號一般為頻帶限制(濾波)以避免頻疊現象。
ADC之重要規格係其最大取樣速率-即：該裝置在其無法操作或誤差發生之前可掌控之最大時脈頻率。因為奈氏速率係取樣速率之一半，最大取樣速率係直接限制一ADC可明確攫取之最大頻率。
欲克服此限制，設計者係已經開發由平行操作的多個ADC所組成之電路。稱為平行且時間交錯轉換器(PTIC, parallel, time-interleaved converter)之此型式的電路之一個實例係顯示於圖2。其中M個不同的ADC 210a-210m係具有連接在一起以接收相同輸入訊號(類比輸入(Analog In))之類比輸入。諸如時脈分佈電路112之一時脈產生器係提供一時脈訊號至各個ADC。時脈訊號係操作於相同的頻率Fs，但是時間為均勻間隔，俾使於連續的時脈之間的延遲係約為1/MFs。一序列器212係接收M個ADC之數位訊 號且按照其轉換順序而將其輸出以產生一組合輸出訊號(數位輸出(Digital Out))。雖然各個ADC係以Fs之速率操作，該電路整體則操作於MFs，新的取樣係每1/MFs秒產生。取樣速率(且因此為奈氏速率)係有效增大為一因數M。
欲分析所攫取的訊號之頻譜內容，PTIC 200係包括一攫取記憶體214與一離散傅立葉變換(DFT, Discrete Fourier Transform)單元216。攫取記憶體214係保留數位輸出之取樣訊號序列，且DFT單元216係將該取樣序列轉換為功率頻譜。
此種平行且時間交錯方式於數十年來運用的相當成功。然而，某些阻礙係已經限制其應用。舉例而言，習知的是：不同的轉換器並未精確的完全一樣。甚至當轉換器為相同型式(例如：相同的製造者、型號與等級)者亦不會完全相同。轉換器之間的差異係使每一者以稍微不同的方式轉換類比輸入訊號。此等差異係於數位輸出時引入誤差。此外，饋入不同的轉換器之時脈訊號不會確實對準於其理想的位置。一定會存在某個時序偏斜(skew)，且此偏斜係引入額外的誤差。
電路設計者已經針對修正不同轉換器之間的誤差而開發技術。舉例而言，開發者係已經指定用於修正偏移、增益、與相位之校準程序。為了修正偏移誤差，偏移誤差係在操作之前針對各個轉換器而測量。於操作期間，取樣係藉由減去該測量偏移而個別修正。增益誤差係藉由測量各個轉換器之增益誤差且將其應用以修正個別的取樣而以一 種類似方式而論述。相位誤差亦被論述，藉由將時脈訊號稍微延遲或提前至各個轉換器。
雖然此等技術係已經達成某程度的有效性，其為遠遠不及於最佳者。舉例而言，該等技術通常並未考量隨著輸入訊號頻率而改變之增益與相位的變化。因此，對於一輸入頻率之修正經常對於不同的輸入頻率而言非最佳的。
需要一種平行交錯拓撲架構(topology)之轉換器間修正誤差之方式，其考量增益與相位之頻率相依性。
根據本發明之一個實施例，藉平行且時間交錯轉換器(PTIC)以測試訊號之方法係包括：激發一持測試單元(UUT)以產生一待測試訊號(SUT, signal under test)，其具有至少一個測試需求；及，施加該SUT至一PTIC。該PTIC係包括M個類比至數位轉換器(ADC)，各者係時脈為於一速率Fs且時間交錯以提供一整體取樣速率MFs，該種方法係更包括：獲得該SUT之一組的取樣，藉由該PTIC之M個ADC各者。一離散傅立葉變換(DFT)係實行於各組的取樣以產生M個DFT。該M個DFT係處理以產生其涵蓋大於Fs之一頻率範圍的一重新構成頻譜。該重新構成頻譜係分析以確定該UUT是否滿足該至少一個測試需求，且該UUT係取決於測試結果而為棄置或分級。
根據另一個實施例，一種傳送及接收訊號之方法係包括：施加一訊號至其包括M個類比至數位轉換器(ADC)之一種平行且時間交錯轉換器(PTIC)，各個ADC係時脈為於 一速率Fs且為時間交錯以提供一整體取樣速率MFs。一組的取樣係藉由該PTIC之M個ADC各者而獲得自該訊號，且一離散傅立葉變換(DFT)係實行於各組的取樣以產生M個DFT。該種方法係更包括：處理該M個DFT以產生其涵蓋大於Fs之一頻率範圍的一重新構成頻譜；傳送該重新構成頻譜至一接收電路；及，實行一逆DFT於該接收的重新構成頻譜以重新構成該訊號。
根據又一個實施例，一種用於分析訊號之電路係包括：一輸入；及，一時脈產生器，用於產生M個時脈，各者為可實施於一速率Fs且各者為具有一不同相位。該種電路係更包括：M個ADC，各者為具有耦接至該輸入之一類比輸入、一數位輸出、與耦接至該時脈產生器以接收該M個時脈的個別者之一時脈輸入。M個DFT單元係分別為耦接至該M個ADC之數位輸出且為構成及配置以產生DFT元素。該種電路係亦包括：一處理器，耦接至該M個DFT單元且具有編碼指令，用於處理自該M個DFT單元之DFT元素以產生其涵蓋大於Fs之頻率範圍的一重新構成頻譜。
根據再一個實施例，一種用於分析訊號之電路係包括：一輸入；及，一時脈產生器，用於產生複數個時脈，各者為可實施於一速率Fs。各個時脈係具有一不同相位。該種電路係更包括：複數個ADC，各者為具有其耦接至該輸入之一類比輸入、一數位輸出、與耦接至該時脈產生器以接收該複數個時脈的個別者之一時脈輸入。DFT機構係耦接至該複數個ADC，用於計算其獲得自該複數個ADC之各 者的取樣之DFT；且，處理機構係耦接至該DFT機構，用於處理DFT元素以構成其涵蓋大於Fs之一頻率範圍的一重新構成頻譜。
根據還有一個實施例，一種用於分析訊號之電路係包括：一輸入；一時脈產生器，用於產生複數個時脈；及，複數個ADC。該複數個ADC之各者係具有耦接至該輸入之一類比輸入、耦接至該時脈產生器以接收該複數個時脈的個別者之一時脈輸入、與其用於提供一數位輸出訊號之一數位輸出。該種電路係更包括：一處理器，用於執行編碼指令。該等指令係包括用於實行複數個DFT於該複數個ADC各者的數位輸出訊號之指令，且包括用於處理及結合該複數個DFT以產生一重新構成頻譜DFT之編碼指令。
如運用於此文件，用字‘‘包含(comprising)”、“包括(including)”與“具有(having)”係意圖為開放式陳述一些事物之某些項目、步驟、元件或觀點。除非一特定敘述係相反作成，此等用字係指出額外者為可附加至其之一開放的表列。
下列的定義係提供以促進於本文揭示的概念之瞭解：PTIC 平行且時間交錯轉換器，包括M 個ADC，該等ADC係具有耦接在一起之類比輸入、與其接收相同頻率而不同相位的時脈之時脈輸入。
M 於平行且時間交錯轉換器電路之ADC總數目。
m 用以識別M 個ADC的特定者之索引，其範圍自l 至M 。
N 各個ADC所獲得的取樣之數目；或者是，各個ADC輸出所產生之一離散傅立葉變換的頻率係數之數目。
n 代表自一特定ADC、或自其為一起運作的ADC所獲得的取樣之索引；或者是，代表一DFT的特定係數之索引。
FMAF 一“相互頻疊頻率族(Family of Mutually Aliased Frequencies)”。介於0與MFs/2之間的一組M個頻率，當取樣於一速率Fs而頻疊於相同頻率。
i 用以識別一特定FMAF之索引。或者是，用以識別由一ADC所獲得的特定取樣之索引。
x (t )施加至於一PTIC的ADC之時變輸入訊號。
(t )取樣輸入訊號之時變形式，包括任何的增益與相位誤差。
(t )第m 個ADC所取樣的輸入訊號之時變形式，包括該ADC之增益與相位誤差。
(t )自一特定ADC之一特定取樣，明確而言，自第m 個ADC所獲得之第i 個取樣。
(t )之頻域表示。
(t )針對於增益與相位誤差而修正後的輸入訊號之時變形式。
修正輸入訊號(t )之頻域形式。
τ一ADC轉換之實際延遲，相對於針對於PTIC的一第一ADC之時脈。
針對於圖1之PTIC，看出的是：一有效頻寬MFs/2係達成，即使各個ADC係操作於僅為Fs。交錯過程係有效倍增該取樣速率。然而，已經認知的是：儘管此倍增，關於輸入訊號的所有資訊係必須為納入於個別ADC之頻寬內，即：於Fs/2之內。自PTIC之個別轉換器的觀點，關於高於Fs/2之輸入頻率的所有資訊係代表為於自DC至Fs/2之頻帶(即；奈氏頻帶(Nyquist band))內的頻疊內容。
因此，若一DFT係實行於由M個轉換器任一者所獲得的該組取樣，該DFT之各個筐(bin)"n"係將包括不僅是關於奈氏頻帶內的一頻率Fn 之資訊，而且亦包括關於DC與MFs/2之間的所有其他頻率之資訊，其為頻疊至筐n。因為頻疊係出現在取樣速率之整數倍數者，加或減Fn ，精確為存在其頻疊至筐n之奈氏頻帶外的M-1個頻率。換言之，DFT之各個筐n係含有關於M個不同頻率的資訊：頻率Fn 與於其頻疊至筐n之頻帶內的所有頻率。此等M個頻率係共同形成一相互頻疊頻率族(FMAF)。
若關於M個不同頻率的資訊係找到於筐n，則筐n之頻率內容的來源係模糊。無法得知是否為來自Fn 、自該等頻疊頻率之一或多者、或自其一些組合者。
一種數學模型係已經發展以解析此模糊性。該種模型係仰賴於事實在於：雖然M個不同頻率係影響任何DFT 筐n之內容，亦存在DFT可為採取自其之M個不同的ADC。因此，針對於任何筐n，M個不同的方程式係可構成，一者為針對於各個ADC，其中，各個方程式係具有M個未知數。一不同組的方程式係可針對於自0至N-1之各個n值(即：針對於DFT之各個筐)而構成。因此，自DC至MFs/2之整個頻譜係可為自個別的轉換器之DFT而重新構成。如本文所示，該種數學模型係亦提供一個特別便利的方式以修正於頻域之誤差。
開始，藉由認知的是：任何週期性的訊號係可表示為於一頻寬有限頻域F 之一組MN 個等間隔值X n ，且MFs =F 。在取樣之前，時變輸入訊號係可由一逆傅立葉級數所定義： 其中，MN 係總取樣數目。訊號x (t )係實數值，由於此係放大器與轉換器可操縱的僅有形式。若此連續時域的波形係由一轉換器m (m [0,M ])所取樣於一取樣頻率Fs 或於一取樣區間T =1/Fs ，則具有：
係已經引入於式(2)以表示其透過轉換器m 於頻率f =nFs/N (稱為轉換器的時脈)之訊號路徑的複數增益，包括任何增益與相位誤差。當此等M 個轉換器之取樣係交錯，得到於時域之一組的取樣：
此等者係代表自ADC所獲得的實際取樣。項x 0 與跟隨於上列第一行的諸項係代表其獲得自各個轉換器(0至M-1)的第一個取樣。項x M 與跟隨於第二行的諸項係代表其獲得自各個轉換器的第二個取樣，且項x 2M 與跟隨於第三行的諸項係代表自各個轉換器的第三個取樣。
量τm 係定義為針對於m=0至M-1，且代表第m個轉換器之時脈為相對於第一個轉換器(m=0)之時脈的一取樣延遲。注意一特例為τm =m/MFs，其中：自所有轉換器的取樣係均勻分佈。
自該M個轉換器所獲得的所有取樣x 0 ,x 1 ，…x M ,x M+1 , …，x MN-1 ，可標示自任一個轉換器m 之取樣為x m ,x m+M ,x m+2M , …x m+nM , …x m+M(N-1 ) 。令此等取樣係表示為： 其中，各個i 值係對應於一相互頻疊頻率族(FMAF)。
此過程之一個目的係欲估計X之所有修正頻率分量X 。藉由將式(4)置入於式(3)之情況，則得到： 其次，藉由將式(5)插入至式(2)，則得到： 最後，展開式(6)以得到： 在此，一新項係表示： 作為轉換器m 於頻率f =nF S /N (稱為一共同系統時脈)的複數增益。H m,n 係有用的定義，因為此量係可計算自直接測量。
注意的是：各個各別的轉換器之延遲τm 係經由表示式而納入於式(8)。代入式(8)至式(7)，則得到： 於此最後的表示式，該項 係代表自頻寬MF S 至頻寬F S 之訊號的加權頻疊。該加權係轉換器m 之複數增益。
可認知的是：上述的表示式係加權頻疊訊號之逆離散傅立葉變換。可應用一傅立葉變換於該方程式之二側，則得到： 其中，係表示由轉換器m 所攫取的取樣之離散傅立葉變換。頻疊之結果為：此傅立葉變換係具有N 個取樣而非MN 個。
針對於一給定值i ，具有M 個未知數： 以及其係數： 亦具有一個純量：
由於具有M個轉換器，可得到如同式(12)之M 個方程式。若是表示： 則可改寫式(12)之M 個方程式於形式：
隨著索引i 為變化自0 至N-1 ，具有N 個線性系統(各者為包含M 個未知數之M 個方程式)以重新構成於頻域之MN 個取樣的訊號。
由於各個i 值係代表一相互頻疊頻率族(FMAF)，式(13)係提供針對於各個FMAF之一完整線性系統。針對於不同的FMAF之線性系統係彼此為正交，由於自一個FMAF之頻率係無法頻疊至其他的FMAF。
式(13)之各個情形係可針對於而求解，藉由逆轉個別的矩陣H c 式(13)之二側係可接著為相乘以產生：
因為係代表其獲得自個別ADC之DFT值，且係可計算自測量值，式(14)係提供一種直接方式以由其得到自個別的轉換器之頻譜而計算一PTIC整體的修正頻譜。
雖然上述於本文的理念係充分以達成完整的頻率重新構成，已經認知的是：重新構成係可憑藉著厄密(Hermitian)對稱性而簡化於大多數情形。因為ADC之輸入訊號與輸出係均為實數值，H m,i ，與係均為關於厄密對 稱性，即：H m,-i =，=且
厄密對稱性係要求的是：針對於總方程式之幾乎半數者，其中，索引i 係變化自N/2+1至N-1，對於式(14)之解係冗餘。傅立葉變換之大多數的實施係考量此對稱性，且可得自厄密對稱性之頻譜的“負”部分： 為既不計算且亦不儲存。因此，針對於i ≠0，頻疊項係成為： 因此，具有： 若是表示： 則具有：
針對於各個i 值，仍然存在M個方程式與M個未知數，但是i 值的數目且因此待求解之方程式的總數目係已經減少為約一半。
因為需要較少的計算，式(20)係相較於式(14)為較佳以實行頻譜的重新構成。然而，已經認知的是：式(20)係無法易於運用於奈氏頻率，即：出現在FS /2之整數倍數的頻率。針對於此等頻率，式(14)係應為運用。亦為指出的是：不論哪個方程式係運用，於DC與MFS /2之間的頻寬之完整重新構成係可藉由應用其若為FMAF之得自僅N/2+1個不同值的校準值H m,n 而達成。此係由於厄密對稱性為作成 其針對於另外N/2-1個FMAF冗餘者的校準值之情形。
上文所述的模型係允許修正為應用至於自DC至MFS /2之全範圍的一重新構成頻譜之各個筐。因為項H m,n 係考量增益與相位，允許該重新構成頻譜之分量以針對於增益與相位而個別修正。且，由於H m,n 之不同值係應用於不同的頻率，修正係甚至是當增益與相位為隨著輸入訊號頻率所變化而達成。
圖3係顯示一種用於獲得其針對於H 矩陣的諸值之校準方法的一個實例。此種方法係可便利為實行於一ATE系統，雖然亦可為進行於其他情況。
如上所述，各個FMAF係包括於DC與MFS /2之間的範圍內之M個頻率。針對於一給定FMAF之此等M個頻率的各者，具有個別的頻率(標示為Fn )之一正弦波係施加至PTIC(步驟314)。PTIC係操作且其ADC各者係作成以攫取該正弦波之一組的取樣(步驟316)。一DFT係實行於造成之M組的取樣之各者(步驟320)。於步驟322，DFT元素係儲存於一矩陣H i 。術語“DFT元素(element)”係指其記錄於一DFT之一筐的值。一個DFT元素係儲存自M個DFT之各者，使得每個頻率為儲存一總數為M個元素。儲存的DFT元素係來自M個DFT之對應筐，即：自其對應於頻率Fn 之一筐n 。DFT元素係儲存於該矩陣之位置m,n ，其中，m 係ADC之索引且n 係將儲存之DFT元素的筐編號。
該過程係接著重複為針對於FMAF之各個頻率。注意 的是：任何FMAF之所有頻率係記錄於同一個DFT筐，即：筐n ，由於其均為歸屬於筐n 之內(直接或透過頻疊)。於一FMAF的所有頻率之完成時，一修正矩陣H i 係完成。該矩陣係可接著為逆轉且儲存以供稍後運用。
步驟312-326係重複為針對於各個FMAF。一新的矩陣H i 係針對於各個FMAF而構成、逆轉、及儲存。此過程為進行針對於其之FMAF總數目係取決於期望頻率解析度與頻寬。較佳而言，該過程係重複為針對於N/2+1個FMAF，足以重新構成其涵蓋於DC與MFS /2之間的頻寬之一頻譜。
圖4係顯示一種用於藉著PTIC以取樣一輸入訊號且重新構成輸入訊號頻譜之方法的一個實例。於步驟410，PTIC之各個ADC係作成以獲得一輸入訊號之一組取樣。於步驟412，一DFT係實行於各個獲得組。針對於具有M個不同的ADC之一PTIC，M個不同的DFT係實行。
其次，於步驟416，針對於一特定FMAF之DFT元素係群組在一起，較佳為形成一向量(或，參閱：式(14)與式(20))。針對於任一個給定FMAF之群組在一起的DFT元素係均為對應於同一個筐編號。因此，產生於步驟416的各個向量係包括M個DFT元素，一者為自該M個DFT之各者的同一個筐。
於步驟418，自步驟416之向量係相乘以一個對應矩陣(參閱：式(14)與式(20))。矩陣係純為針對於第i 個FMAF所獲得的矩陣H i 之逆轉。M×M矩陣與M×1向量 之乘積係修正DFT元素(或)之一M×1向量。此等修正DFT元素係位於指定於式(13)與(19)之筐編號的重新構成頻譜。
步驟416與418係重複為自各個FMAF(概括為N/2+1次)。因此可看出的是：M(N/2+1)個修正DFT元素係產生，足以涵蓋該重新構成的頻譜之奈氏頻帶。圖5係顯示其可運用於校準與重新構成之一種PTIC的一個實例。PTIC 500係極為相同於圖1之PTIC而構成。總計為M個ADC510a-510m各者係具有一類比輸入、一數位輸出、與一時脈輸入。M個ADC之輸入係耦接在一起以接收一輸入訊號：類比輸入。一時脈產生器516係產生M個不同的時脈，一者為針對於該等ADC之各者。M個時脈各者係操作於FS ；然而，該等時脈係時間交錯，使得各者為具有不同的相位。該等時脈係約為均勻分佈於時間，使得PTIC之有效的取樣速率係MFS 。
不同於圖1之PTIC，PTIC 500係包括M個攫取記憶體512a-512m，一者為用於各個ADC。攫取記憶體512a-512m係各者為保存由個別ADC所獲得之一組的取樣。PTIC 500亦包括M個DFT單元514a-514m。一個DFT單元係耦接至各個攫取記憶體之輸出。各個DFT單元係接收自個別ADC之一儲存組的取樣且為構成以產生個別DFT。較佳而言，各個DFT單元係於一取樣速率Fs而操作於其獲得自個別ADC之類比輸入的一組N個取樣。
M個DFT單元514a-514m係各者為耦接至一處理器 520。該處理器係包括一群組/選擇單元522。群組/選擇單元係構成，用於將DFT元素為群組在一起而運用於頻譜重新構成，且用於選擇DFT元素而於校準期間為儲存於一矩陣。群組/選擇單元522係耦接至一矩陣運算單元524。該矩陣運算單元係構成，用於實行矩陣乘法、用於逆轉矩陣、及/或用於儲存於矩陣之DFT值。處理器520係耦接至修正矩陣之一記憶體530。於校準期間，記憶體530係儲存矩陣元素。於重新構成期間，記憶體530係提供先前儲存矩陣元素以供組合於DFT元素。
PTIC 500係較佳為亦包括一訊號源540與一開關542。當開關542係閉合，訊號源540係提供準確的校準訊號至PTIC。此等校準訊號係包括其運用於校準期間以建立修正矩陣之頻率。當開關542係打開，PTIC 500係可接收其將攫取的輸入訊號，而無自該訊號源540之干擾。
ADC 510a-510m係可為其適合於目標應用之任何型式者。然而，一個重要特徵係在於：ADC係具有充分的輸入頻寬以追蹤類比輸入，其為預期以包括高達MFS /2之頻率內容。若ADC係缺乏充分的頻寬，則應較佳為各者為設有其滿足頻寬需求之一種輸入取樣及保持電路。於此事件，各個取樣及保持電路係應為串聯連接於個別的ADC之輸入且接收個別的取樣時脈。各個ADC係應接著為提供個別的取樣時脈之一稍微延遲者。
圖6係顯示PTIC 500之某些元件，該PTIC係構成以獲得校準資訊。圖6之配置係可關連於圖3所示之校準方 法而運用。如圖所示，DFT單元514a-514m係分別提供其輸出至選擇單元610a-610n。DFT單元之筐(bin)係標示(0至N/2)。自DFT單元之對應筐的元素係耦接至個別的選擇單元610a-610n。舉例而言，自DFT單元之筐0的所有DFT元素係耦接至選擇單元610a。於一類似方式，自DFT單元之筐1的所有DFT元素係耦接至選擇單元610b，以此類推。
選擇單元之任務係助於構成校準矩陣H i 。於校準期間且響應於實行於取樣校準訊號之DFT，選擇單元係根據筐編號而將DFT元素為群組在一起。選擇單元之僅為一者係同時作用。作用的選擇單元係將其對應於目前校準的FMAF(FMAF i )之筐編號為群組在一起的一者。各者為具有概括的形式之群組的元素係通過至於矩陣運算單元524之矩陣建立單元620a-620n。隨著於各個FMAF之內的不同頻率係測量，一新的矩陣H i 係填入。於一FMAF之內的所有頻率之測量時，矩陣H i 係完成。一矩陣逆轉單元624係逆轉該矩陣H i ，且記憶體530係儲存已逆轉的矩陣以供稍後的擷取。圖6之電路係重複運用，用於構成如期望之多個矩陣，其較佳為N個。
圖7係顯示PTIC 500之某些元件，該PTIC係構成以測量及重新構成輸入訊號之頻譜。圖7之配置係可為關連於圖4之重新構成方法而運用。如於圖7所示，自DFT單元之對應筐的元素係藉由選擇單元710a-710n而群組在一起。舉例而言，選擇單元710a係將其自所有DFT單元之 筐0的DFT元素為群組在一起，選擇單元710b係將其自所有DFT單元之筐1的DFT元素為群組在一起，以此類推。選擇單元係組裝DFT元素成為個別的向量。較佳而言，存在總計為N個選擇單元以組合一總數為N個向量。
一旦為組合，該等向量係通過至矩陣運算單元524，其中，該等向量係相乘以個別的修正矩陣。矩陣乘法器720a-720n係實行矩陣乘法，以產生個別的修正向量。自該等修正向量的諸值係接著為配置以形成一修正、重新構成的頻譜。
本文所揭示的模型係非直接針對偏移誤差。偏移誤差係可運用習用技術而易於移除，即：藉由相減自各個ADC取樣之先前測量偏移值。然而，已經認知的是：偏移誤差係亦可為修正於頻域。藉由接地該類比輸入及指引該PTIC以測量一歸零的輸入，出現在各個DFT之DC(筐0)的峰值係可測量。此等峰值係可接著為在重新構成之前而相減自其獲得自輸入訊號之個別的筐0讀數。
實行偏移修正於頻域係相較於實行其於時域而較簡單許多，由於僅有M個偏移修正係必須為作成(一者為針對於各個DFT)以重新構成一輸入訊號之頻譜。作為對照，修正偏移誤差於時域係需要NM個修正。揭示於本文之技術係具有對於ATE之特別的應用。於ATE系統之非普遍的實行係自具有於一測試器內的不同實際位置之不同的發源/攫取工具114以構成一種PTIC。經常，於ATE系統之內的工具係裝備具有其本身的數位化器與DSP引擎，具有能 力以供DFT為局部實行。本文揭示的技術係因此提供一種方式以運用此等局部資源(其將否則成為未利用)於實行訊號重新構成部分。舉例而言，於各者具有其本身DSP引擎的多個數位化器之一種ATE系統，數位化器係可攫取一輸入訊號且局部實行DFT。DFT之結果係可傳送至一中央處理器以實行重新構成之其餘步驟。因為重新構成係如此準確修正增益與相位誤差，於工具間的差異(以增益與時序而言)係可大為(若非為完全)消除。因此，一新穎且有益的運用係可由現存的工具所作成。
圖8係顯示一種用於ATE系統之測試訊號的方法，運用本文揭示的原理。於步驟810，一待測試單元(UUT)係連接至測試器且為激發以產生一待測試訊號(SUT)。UUT係可為任何的組件或裝置，諸如：一積體電路。UUT係概括為藉由對其供應電源、接地、與一或多個激發訊號而激發。響應之，UUT係產生SUT。
於步驟812，SUT係施加至一PTIC電路。PTIC電路係可為單一個工具之形式，或可為由不同工具所構成，如上所述。替代而言，可為建立於一測試設備之一電路。
於步驟814，PTIC係作成以取樣SUT，且於步驟816，一DFT係實行於各組的取樣。自DFT之元素係接著為群組且修正(步驟818)以產生SUT之一重新構成的頻譜。
於步驟820，重新構成的頻譜係分析以確定其是否滿足測試需求。典型而言，ATE係執行一測試程式。測試程式係分析重新構成的頻譜。視所實行的測試而定，測試程 式係可測量該重新構成的頻譜之寄生(spurious)內容、訊號對雜訊比、寄生自由動態範圍。
於步驟822，視測試結果而定，採取動作於UUT。若UUT係通過測試，即：若測試需求係滿足，UUT係概括為識別為通過。若測試係作成於一製造環境，UUT係可封裝、標示、且準備以供貨運。若UUT係不合格於測試，則可為棄置。若該不合格係非為毀滅性而僅是反映該裝置不合格以滿足最佳可能品質標準，則UUT係可根據其測試性能而分級且因此標示。
揭示於本文的技術係不限於ATE。而是，可有利運用於諸多的應用，包括其需要訊號傳送及接收之彼等者。
圖9係顯示一種用於傳送及接收訊號之方法。於步驟910，待傳送之一輸入訊號係施加至一PTIC電路。輸入訊號係由PTIC之M個ADC的各者所取樣(步驟912)，且一DFT係實行於各個造成組的取樣(步驟914)。
於步驟916，自DFT之元素係群組且修正以產生輸入訊號之一重新構成的頻譜。於步驟918，重新構成的頻譜係透過一通訊媒體而傳送至一接收裝置。於步驟920，一逆DFT係實行於接收之重新構成的頻譜，以產生該輸入訊號之數位、離散時間形式者，其可接著為運用一數位至類比轉換器而重新構成。替代而言，於重新構成之任何步驟為由PTIC所獲得的數位值係可傳送。輸入訊號之修正與重新構成係可因此為實行於傳送側或接收側。
圖9之方法係可有益為運用於任何傳送/接收情況，其 中，即時傳輸係非為必要。假定大量的計算為需要用於訊號重新構成，該種方法係概括為不適用於即時應用。然而，該種方法係良好配合針對於諸如正交分頻多工(OFDM)之應用，其中，即時傳輸係非為必要。
於較佳實施例，PTIC 500係實施為一種ATE系統之一發源/攫取工具114。時脈產生器516係產生其局部為針對於M個ADC之時脈，響應於自時脈分佈電路112之一主控時脈訊號。訊號源540係較佳為一高度穩定、可程式規劃、連續波源。DFT單元514a-514m係較佳為藉著單獨的DSP引擎(engine)而實施。處理器520係較佳為經由一資料匯流排而存取DFT單元之一種通用處理器。記憶體530係較佳為一非揮發性(non-volatile)記憶體。
群組/選擇單元522與矩陣運算單元524係較佳為藉著其執行於通用處理器之軟體而實施。執行該軟體之處理器係因此呈現於第6與7圖所示的實體架構。
一個實施例係已經描述，諸多的替代實施例或變化者係可作成。舉例而言，雖然PTIC之元件係已經描述為位在於單一個工具，此係非為必要。替代而言，PTIC之不同的元件係可分佈於不同工具或一系統的部分者之間。此外，PTIC係不必為一ATE系統之部分者。替代而言，可為一種獨立式的裝置、或針對於不同應用之一系統的部分者。
攫取記憶體512a-512m係顯示且描述為分離式。然而，替代而言，其可組合成為一或多個記憶體裝置。同理，DFT 單元514a-514m係不必為分離式。替代而言，其可為藉著一或多個DSP引擎、或藉著不同型式之一或多個處理器而實施。根據一個變化者，DFT單元之功能係由處理器520所實行。處理器520係經由一資料匯流排或其他通訊媒體而連接至攫取記憶體，且軟體係執行於處理器以實行DFT。
根據又一個變化者，執行可編碼指令以實施種種處理之軟體係以韌體或硬體所替換。記憶體530係不必為一種半導體記憶體。替代而言，其可為一種磁性記憶體，諸如：一磁碟或磁帶。亦可為一種光學式記憶體，諸如：光碟或DVD，或是用於保存資料之任何其他裝置。
如為顯示及描述，PTIC係藉由實行DFT於取樣的校準訊號而獲得校準因數。然而，完全DFT係不必要。誠然，一種較有效率的方式係針對於各個ADC而僅為計算單一個DFT元素於其讀數為預期之筐。校準係可因此進行較快速許多，相較於若是DFT元素係計算為針對於所有筐。
雖然校準與重新構成係已經描述為涵蓋自DC至MFS /2之全頻譜，此係非為必要。替代而言，校準及/或重新構成係可限制至全頻譜之一或多個部分，隨著目標應用所需。此外，校準係不必涵蓋重新構成的頻譜之所有頻率，甚至當重新構成係完整。某些頻率係可為略過，且針對於略過的頻率之校準因數係可估計。
如為顯示及描述，重新構成的頻譜分量係藉由求解方程式系統而計算。彼等方程式係較佳為藉著矩陣代數而求解。然而，此係僅為一個實例。求解方程式系統之其他的 方式係已知，且本發明係不限於運用矩陣。
熟悉此技藝人士係將因此瞭解的是：於形式與細節之種種變化係可作成於本文揭示的實施例而未脫離本發明之範疇。
110‧‧‧主機電腦
112‧‧‧時脈分佈電路
114‧‧‧發源/攫取工具
116‧‧‧互連件
118‧‧‧待測試單元(UUT)
200‧‧‧平行且時間交錯轉換器(PTIC)
210a-210m‧‧‧類比至數位轉換器(ADC)
212‧‧‧序列器(SEQ)
214‧‧‧攫取(CAP)記憶體
216‧‧‧離散傅立葉變換(DFT)單元
310-328‧‧‧圖3之方法的步驟
410-420‧‧‧圖4之方法的步驟
500‧‧‧平行且時間交錯轉換器(PTIC)
510a-510m‧‧‧類比至數位轉換器(ADC)
512a-512m‧‧‧攫取記憶體
514a-514m‧‧‧DFT單元
516‧‧‧時脈產生器
520‧‧‧處理器
522‧‧‧群組/選擇單元
524‧‧‧矩陣運算單元
530‧‧‧記憶體
540‧‧‧訊號源
542‧‧‧開關
610a-610n‧‧‧選擇單元
620a-620n‧‧‧矩陣建立單元
624‧‧‧矩陣逆轉單元
630a-630n‧‧‧修正矩陣
710a-710n‧‧‧選擇單元
720a-720n‧‧‧矩陣乘法器
810-822‧‧‧圖8之方法的步驟
910-920‧‧‧圖9之方法的步驟
於本文揭示之本發明的觀點係參照隨附圖式而為較佳瞭解，其中：圖1係根據先前技藝之自動測試設備的方塊圖；圖2係根據先前技藝之一種平行且時間交錯類比至數位轉換器(PTIC)的簡化示意圖；圖3係顯示根據本發明之一個實施例之一種方法的流程圖，用於獲得針對於一種PTIC的校準資訊；圖4係顯示根據本發明之一個實施例之一種方法的流程圖，用於應用校準資訊至測量的輸入訊號；圖5係根據本發明之一個實施例之一種PTIC的簡化示意圖；圖6係圖5之PTIC之部分者的較詳細示意圖，其為涉及於計算與儲存校準資訊；圖7係圖5之PTIC之部分者的較詳細示意圖，其為涉及於應用校準資訊至取樣的輸入訊號；圖8係顯示根據本發明之一個實施例之一種方法的流程圖，用於應用一種修正技術於一個測試應用；及圖9係顯示根據本發明之一個實施例之一種方法的流程圖，用於應用一種修正技術於一個用於傳送及接收訊號 之應用。
500‧‧‧平行且時間交錯轉換器(PTIC)
510a-510m‧‧‧類比至數位轉換器(ADC)
512a-512m‧‧‧攫取記憶體
514a-514m‧‧‧DFT單元
516‧‧‧時脈產生器
520‧‧‧處理器
522‧‧‧群組/選擇單元
524‧‧‧矩陣運算單元
530‧‧‧記憶體
540‧‧‧訊號源
542‧‧‧開關

Claims (19)

  1. 一種以平行且時間交錯轉換器(PTIC)測試訊號之方法，該PTIC包括M個類比至數位轉換器(ADC)，各個ADC係時脈為一速率Fs且為時間交錯以提供一整體取樣速率MFs，該種方法係包含：(A)激發一待測試單元(UUT)以產生一待測試訊號(SUT)，其具有至少一個測試需求；(B)施加該SUT至一PTIC；(C)獲得該SUT之一組的取樣，藉由該PTIC之M個ADC的各者；(D)實行一離散傅立葉變換(DFT)於各組的取樣以產生M個DFT；(E)處理該M個DFT以產生其涵蓋大於Fs之一頻率範圍的一重新構成頻譜；(F)分析該重新構成頻譜以確定該UUT是否滿足該至少一個測試需求；及(G)響應於步驟(F)之確定，棄置或分級該UUT，其中，該M個DFT各者具有由筐編號所配置的DFT元素，且該處理步驟(E)係更包含：(E1)自該M個DFT之DFT元素根據筐編號分類成為群組，其中，各個群組係包括關聯於相同筐編號之複數個DFT的所有DFT元素；(E2)存取修正因數的複數個集合；及(E3)以修正因數之個別集合來代數式組合各個群組。
  2. 如申請專利範圍第1項之方法，其中，該分類步驟(E1)係包含：將DFT元素配置至M個DFT元素各者之複數個向量。
  3. 如申請專利範圍第2項之方法，其中，該修正因數之複數個集合各者係配置為一M×M矩陣的修正因數，該矩陣之一維係對應於ADC(1-M)且該矩陣之另一維係對應於頻率。
  4. 如申請專利範圍第3項之方法，更包含：藉由將該PTIC之一校準期間所獲得的DFT值之一矩陣H 逆轉以計算各個矩陣。
  5. 如申請專利範圍第4項之方法，更包含：構成複數個H 矩陣，其中，各個H 矩陣係根據下列步驟所構成：(AA)識別關聯於該複數個DFT之一筐編號的一頻率FC ；(BB)施加頻率FC 之一訊號至該PTIC；(CC)藉由該M個ADC各者以獲得FC 之一組的取樣，以產生M組的取樣；(DD)針對於該M組的取樣之各者，計算關聯於頻率FC 之DFT筐的一DFT元素；(EE)於個別的H 矩陣儲存各個計算的DFT元素；及(FF)當以一速率FS 取樣時，針對頻疊於DC與MFS /2之間的複數個頻率各者中頻疊於FC 者，重複步驟(AA)-(EE)。
  6. 如申請專利範圍第5項之方法，其中，不同之H 矩 陣係針對於該複數個DFT之不同的筐編號而構成。
  7. 如申請專利範圍第1項之方法，其中，處理該M個DFT之步驟(E)係產生涵蓋一頻率範圍MFS /2之一重新構成的頻譜。
  8. 如申請專利範圍第1項之方法，其中，該處理步驟(E)係包括：修正增益誤差。
  9. 如申請專利範圍第1項之方法，其中，該處理步驟(E)係包括：修正相位及/或時序誤差。
  10. 如申請專利範圍第1項之方法，其中，該處理步驟(E)係包括：修正偏移誤差。
  11. 如申請專利範圍第1項之方法，其中，分析重新構成頻譜步驟係包含：確定其寄生內容是否為低於一指定極限。
  12. 一種用於分析訊號之電路，包含：一輸入；一時脈產生器，用於產生M個時脈，其每者可以一速率Fs實施且各者具有不同相位；M個類比至數位轉換器(ADC)，其具有耦接至該輸入之一類比輸入、一數位輸出、耦接至該時脈產生器以接收該M個時脈的個別者之一時脈輸入；M個離散傅立葉變換(DFT)單元，各個DFT單元係分別耦接至該M個ADC其中一者之數位輸出且構成及配置以產生DFT元素；及一處理器，耦接至該M個DFT單元，該處理器具有編 碼指令，用於處理自該M個DFT單元之DFT元素以產生涵蓋大於Fs之一頻率範圍的重新構成頻譜，其中，該M個DFT單元各者配置為產生由筐編號所配置之複數個筐的DFT元素，且其中該電路係更包含儲存複數組的校準因數之一記憶體，各組的校準因數係對應於不同的筐編號。
  13. 如申請專利範圍第12項之電路，其中，該M個DFT單元與處理器係納入於一資料處理系統之內的功能單元。
  14. 如申請專利範圍第13項之電路，其中，該資料處理系統係一數位訊號處理系統。
  15. 如申請專利範圍第12項之電路，其中，該處理器係包括：編碼指令，用於根據筐編號以自該M個DFT單元之DFT元素分類為群組；及編碼指令，用於將各個筐編號之群組與針對於對應筐編號之該組校準因數作代數式組合，以產生代表該輸入訊號之修正DFT元素。
  16. 如申請專利範圍第12項之電路，其中，該M個ADC的不同者係位在不同於一自動測試設備(ATE)系統之工具上。
  17. 如申請專利範圍第16項之電路，其中，該M個DFT單元的不同者係位在不同於該ATE系統之工具上。
  18. 一種用於分析訊號之電路，包含：一輸入；一時脈產生器，用於產生複數個時脈，各者為可於一速率Fs操作且各者具有一不同相位； 複數個類比至數位轉換器(ADC)，各者具有耦接至該輸入之一類比輸入、一數位輸出、與耦接至該時脈產生器以接收該複數個時脈個別者之一時脈輸入；離散傅立葉變換(DFT)機構，耦接至該複數個ADC，用於計算獲得自該複數個ADC各者的取樣DFT；及處理機構，耦接至該DFT機構，用於處理DFT元素以構成其涵蓋大於Fs之頻率範圍的重新構成頻譜，其中，該DFT機構係構成且配置以產生由筐編號所配置之複數個筐的DFT元素，且該處理機構係包括：記憶體機構，用於儲存由筐編號所配置之複數個校準因數；機構，用於根據筐編號以將DFT元素分類為群組；及機構，用於將DFT元素之群組與對應筐編號之校準因數作代數式組合，以產生代表該輸入訊號之修正DFT元素。
  19. 如申請專利範圍第18項之電路，其中，該複數個ADC之至少一些係位於自動測試設備(ATE)系統之不同工具上。
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