TWI411224B - Ｄ級放大器 - Google Patents

Description

D級放大器

本發明係有關一種D級放大器(Class-D amplifier)，尤指一種可抵抗共模(common mode)電壓變動並以回授補償工作期(duty)以補償輸出功率衰減的D級放大器。

放大器，例如功率放大器，常被運用於各種影音電子裝置的多媒體介面，以驅動揚聲器等等播放設備；尤其是可攜式影音電子裝置，近年來已經成為多媒體播放的主流之一。

為了符合影音電子裝置的小型化趨勢，用來驅動播放裝置的放大器常被整合在影音電子裝置的控制/處理晶片中。控制/處理(譬如說是多媒體檔案的編碼/解碼、基頻訊號處理等等)等功能可用數位邏輯電路來實現，但驅動播放設備的放大器則要以大功率、大佈局面積的類比電路來實現；要將兩者整合於同一晶片中(如一特殊應用積體電路，ASIC)，勢必要在有限的佈局面積中盡量提昇放大器的品質與功能。

因此，本發明即是要提出一種高品質、高輸出功率的放大器(譬如說是一種D級放大器)，其可抵抗共模電壓變動以提昇訊號品質，並能以回授補償工作期(duty)的方式補償驅動電路與播放設備的非理想因素(如驅動電路的電阻)，以補償輸出功率。本發明尤其適用於佈局面積受限的應用。

本發明的目的之一是提供一種放大器(譬如說是D級放大器)，此放大器中包括有至少一電路區塊，每一電路區塊中包括有一輸入電路、一積分器、一比較器、一驅動電路與兩回授電路。輸入電路用來接收一數位輸入，並將其轉換為兩個差動的正輸入訊號與負輸入訊號；此數位輸入可以是脈寬調變(PWM，Pulse Width Modulation)的數位輸入。積分器則可以是一個一階或一階以上的積分器，其具有兩個差動接收端、兩個差動回授端以及兩個差動輸出端。其中，兩個差動接收端耦接於輸入電路，分別接收正輸入訊號及負輸入訊號；兩個差動回授端分別接收一正回授訊號及一負回授訊號。積分器會根據正輸入訊號及負回授訊號之和而提供一正誤差訊號，並根據負輸入訊號及正回授訊號之和而提供一負誤差訊號，從兩差動輸出端分別輸出差動的正誤差訊號及負誤差訊號。比較器則耦接於積分器的兩個差動輸出端，用來比較正誤差訊號及負誤差訊號的大小，並產生一對應的比較訊號。驅動電路耦接於比較器，以根據比較訊號而於一驅動輸出端產生一對應的驅動輸出訊號。另外，每一回授電路的一端耦接於驅動輸出端，另一端則耦接兩差動回授端的其中之一，以根據驅動輸出訊號分別提供前述的正回授訊號及負回授訊號。

由以上描述可知，本發明是以雙端差動的積分器來克服積分器的共模電壓問題。在以差動放大器實現積分器時，一種實施例是在差動放大器的一個差動輸入端接收欲積分的輸入及回授，另一個差動輸入端則由一共模電壓控制。然而，此種以單端接收欲積分訊號的實施例容易因為共模電壓的變動/漂移而影響其驅動輸出訊號的品質，也需要以額外的電路來控制共模電壓的大小。相較之下，由於本發明的積分器係由雙端來分別接收一對差動的欲積分訊號(也就是正/負輸入訊號的和與負/正回授訊號的和)，在以差動放大器來實現本發明積分器時，差動放大器的兩差動端可以分別接收差動的欲積分訊號，抵銷共模電壓的影響，增強本發明放大器對共模電壓變動的抵抗力，提昇放大器的訊號品質。

在本發明的一實施例中，前述電路區塊中的兩回授電路會使正回授訊號與負回授訊號互為差動/反相。譬如說，兩回授電路的其中之一係根據驅動輸出訊號的反相提供負回授訊號，而另一回授電路則根據驅動輸出訊號的同相(in-phase)而提供正回授訊號。

在本發明的一實施例中，兩回授電路中至少有一個回授電路中包含有一補償電路，此補償電路係接收一指示訊號以產生一反相的補償訊號，並使補償訊號的訊號位準範圍追隨驅動輸出訊號的訊號位準範圍。而回授電路則根據驅動輸出訊號向補償電路提供指示訊號，並依據補償訊號提供正回授訊號或負回授訊號。

譬如說，在一實施例中，本發明補償電路中可設有複數個p通道電晶體(如p通道金氧半電晶體)與複數個n通道電晶體(如n通道金氧半電晶體)。在這些電晶體中，有一p通道電晶體的源極係耦接於一第一工作電壓、有一p通道電晶體的汲極耦接於一輸出節點，而其他各p通道電晶體的汲極耦接於另一p通道電晶體的源極。另外，有一n通道電晶體的源極係耦接於一第二工作電壓、有一n通道電晶體的汲極耦接於輸出節點，而其他各n通道電晶體的汲極耦接於另一n通道電晶體的源極。除此之外，至少有一個p通道電晶體的閘極耦接於一輸入節點，至少有一個n通道電晶體的閘極耦接於輸入節點，而補償電路即由輸入節點接收指示訊號並由輸出節點產生補償訊號。

更具體地說，在本發明的一實施例中，這複數個p通道電晶體與n通道電晶體中至少有一p通道電晶體的閘極係耦接於第二工作電壓，至少有一n通道電晶體的閘極係耦接於第一工作電壓，並有一p通道電晶體的源極另耦接有一電容、有一n通道電晶體的源極另耦接有另一電容；如此的配置可先使這兩個電容分別被預先充電至第一工作電壓與第二工作電壓，以加速補償電路的位準轉變(transition)與放大器的週轉率(slew rate)。

而上述補償電路的架構亦可描述如下：本發明補償電路中設有一p通道電晶體與一n通道電晶體，其閘極均耦接於輸入節點，汲極均耦接於輸出節點，形成一基本的反相器架構；但在此反相器架構中，p通道電晶體的源極與第一工作電壓之間另設有一第一輔助電路，當p通道電晶體導通時，此第一輔助電路會在第一工作電壓與p通道電晶體的源極間提供一跨壓，使輸出節點補償訊號的訊號位準上限低於第一工作電壓。同樣地，在反相器架構中，n通道電晶體的源極與第二工作電壓之間另耦合有一第二輔助電路；當此n通道電晶體導通時，第二輔助電路會在第二工作電壓與n通道電晶體的源極間提供一跨壓，使輸出節點補償訊號的訊號位準下限高於第二工作電壓。就如前段所述，第一輔助電路可由一或多個p通道電晶體形成，第二輔助電路則可由一或多個n通道電晶體形成。

從另一個角度來說，在本發明放大器的各電路區塊中，兩回授電路係用來使正回授訊號與負回授訊號的訊號位準範圍相同，並使正/負回授訊號的訊號位準範圍相異於正/負輸入訊號的訊號位準範圍。在佈局面積受限的應用中，由於驅動電路的佈局面積無法擴大，故驅動電路的等效電阻也無法有效減少；此種非理想因素通常會損耗放大器應有的輸出功率。不過，根據本發明回授電路於正/負輸入訊號與正/負回授訊號之間提供的訊號位準範圍差異，本發明積分器就可使正/負誤差訊號位準轉變的上升時間(rising time)與下降時間(falling time)相異，藉此來補償驅動輸出訊號的工作期(duty)，進而提昇本發明放大器的輸出功率。

至於本發明各電路區塊中的驅動電路則可包括有一p通道電晶體與一n通道電晶體，這兩個電晶體可以是面積較大的功率電晶體，兩者的汲極共同耦接於驅動輸出端，兩者的源極則分別耦接於一第一工作電壓與一第二工作電壓。而各電路區塊中還可另外包括一停滯時間(dead-time)電路、一選擇性設置的位準位移器(level shifter)及一反相器。

其中，停滯時間電路耦接於驅動電路中兩電晶體的閘極，用來根據比較器的比較訊號控制這兩個電晶體的導通時間。在本發明的一實施例中，各電路區塊中的積分器與比較器係運作於一第一工作電壓範圍，而驅動電路、兩個回授電路的至少其中之一則係運作於一第二工作電壓範圍。其中，第一工作電壓範圍可以和第二工作電壓範圍相異；在此情形下，位準位移器即可設置於比較器與驅動電路之間，用來當作不同工作電壓範圍間的介面。為了調整回授路徑的回授相位，本發明亦可在比較器與驅動電路間設置反相器。

本發明可利用兩個前述的電路區塊來實現一H橋接(H-bridge)的D級放大器；這兩電路區塊分別接收兩差動的數位輸入，而兩電路區塊的驅動輸出端係分別耦接於一播放裝置(如一揚聲器)的兩端。或者，本發明也可以使用單一一個電路區塊來實現一個半橋接(half-bridge)的D級放大器。

為了使　貴審查委員能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。

請參考第1圖。第1圖示意的是本發明放大器一實施例10的電路架構。放大器10中設有兩電路區塊12與12n，這兩電路區塊12/12n分別接收兩差動的數位輸入PWMP與PWMN，並分別耦接於一播放裝置(如一揚聲器36)的兩端以形成一H橋接的D級放大器，以驅動揚聲器36。在第1圖的實施例中，電路區塊12包括有一輸入電路16、一積分器20、一比較器18、一反相器Iv2、一選擇性設置的位準位移器22、一停滯時間電路24、一驅動電路28及兩回授電路26A、26B。輸入電路16由一節點np0接收一數位輸入PWMP，並將其轉換為兩個差動的正輸入訊號與負輸入訊號，其中，數位輸入PWMP可以是脈寬調變(PWM，Pulse Width Modulation)之數位輸入。在第1圖的輸入電路16中，數位輸入PWMP被直接傳輸為正輸入訊號PWMP，而反相器Iv1將其反相為一負輸入訊號PWMPB。

積分器20則可以是一個一階或一階以上的積分器；在第1圖中，是以一個一階積分器為例來說明本發明的實施。積分器20中設有一差動放大器OP(譬如說是一運算放大器)、一對匹配的電阻Ri、一對匹配的電容Cc及另一對匹配的電阻Rf。節點np1及np1b可視為積分器20的兩個差動接收端，耦接於輸入電路16，分別用來接收正輸入訊號PWMP及負輸入訊號PWMPB，而兩電阻Ri即分別耦接於節點np1與np4、np1b與np4b之間。節點np2及np2b可視為積分器20的兩個差動回授端，分別用來接收兩差動的負回授訊號FPB與正回授訊號FP，兩電阻Rf即分別耦接於節點np2與np4、np2b與np4b之間。另外，節點np3、np3b則可視為積分器20的兩個差動輸出端；兩個用來積分訊號的電容Cc即分別耦接於節點np3與np4、np3b與np4b之間。節點np4與np4b等效上就是兩加法節點(summing node)，分別將正輸入訊號PWMP與負回授訊號FPB、負輸入訊號PWMPB與正回授訊號FP加成為兩差動的欲積分訊號，而差動放大器OP的兩差動輸入端(在第一圖中分別標示為「+」、「-」)即分別在節點np4與hp4b以雙端配置來接收這一對差動的待積分訊號。差動放大器的兩個差動輸出端(標示為「+」、「-」)則分別耦接至節點np3b與np3，使積分器20得以根據正輸入訊號PWMP與負回授訊號FPB之和積分為一正誤差訊號Vo+，並根據負輸入訊號PWMPB與正回授訊號FP之和積分為一負誤差訊號Vo-，並使正/負誤差訊號Vo+/Vo-成為一對差動訊號。

比較器18的兩輸入端(標示有「+」、「-」)分別耦接至節點np3與np3b，用來接收正/負誤差訊號Vo+/Vo-，使比較器18得以比較正誤差訊號Vo+及負誤差訊號Vo-的大小，並產生一對應的比較訊號S。此比較器18可以是一個具有滯留效應(hysteresis)的比較器，以抵抗正/負誤差訊號中的雜訊。為了調整回授路徑的回授相位，比較訊號S可經由反相器Iv2的反相後再傳輸至選擇性設置的位準位移器22。

在電路區塊12中，輸入電路16、積分器20、比較器18與反相器Iv2可運作於工作電壓VDD1與GND之間(可視為一第一工作電壓範圍)，停滯時間電路24、驅動電路28及各回授電路26A、26B則可運作於工作電壓VDD2與GND之間(可視為一第二工作電壓範圍)，而工作電壓VDD1與VDD2可以是相異的；譬如說，工作電壓VDD2大於VDD1。若採用此種工作電壓配置，就可在反相器Iv2與停滯時間電路24間設置位準位移器22，用來當作不同工作電壓範圍間的介面。相對地，若採用工作電壓VDD1等於VDD2的工作電壓配置，就可以不必設置位準位移器22，可以將反相器Iv2直接耦接至停滯時間電路24。

在本發明中，驅動電路28(經由反相器Iv2及位準位移器22)耦接於比較器18，以根據比較訊號S而在節點np5上驅動輸出一對應的驅動輸出訊號OUTP，而節點np5即可視為一驅動輸出端。驅動電路28中可包括有一p通道電晶體P0與一n通道電晶體N0，這兩個電晶體可以是功率電晶體，兩者的汲極於節點np5共同耦接於驅動輸出端，兩者的源極則分別耦接於工作電壓VDD2與工作電壓GND；而停滯時間電路24則分別耦接於兩電晶體P0與N0的閘極，以根據比較器18的比較訊號S來控制這兩個電晶體P0與N0的導通時間。當比較訊號S的訊號位準轉變而要在驅動電路28中使一電晶體關閉並使另一電晶體開始導通時，停滯時間電路24在關閉一電晶體後會延遲一小段時間後再使另一電晶體導通，避免兩電晶體P0與N0同時導通而浪費功率並造成電路損壞。

本發明的兩回授電路26A與26B於一端共同耦接於節點np5，另一端則分別耦接於節點np2b與np2，使兩回授電路26A及26B得以根據驅動輸出訊號OUTP分別提供正回授訊號FP及負回授訊號FPB。在第1圖的實施例中，回授電路26A是直接將驅動輸出訊號OUTP傳輸為正回授訊號FP，而回授電路26B中則設有一補償電路CPST，以根據驅動輸出訊號OUTP產生負回授訊號FPB。在兩回授電路26A與26B的搭配運作下，正/負回授訊號FP/FPB將互為反相，形成一對差動訊號；正/負回授訊號FP/FPB的訊號位準範圍相同，且正/負回授訊號FP/FPB的訊號位準範圍相異於正/負輸入訊號PWMP/PWMPB的訊號位準範圍。稍後會再詳細討論本發明回授電路與補償電路的運作原理及實施例。

在本發明放大器10中，另一電路區塊12n的基本電路架構是和電路區塊12相同且匹配的。電路區塊12n中同樣設有一輸入電路16n、一積分器20n、一比較器18n、一反相器Iv2n、選擇性設置的位準位移器22n、一停滯時間電路24n、一驅動電路28n與兩回授電路26An及26Bn。輸入電路16n接收脈寬調變的數位輸入PWMN，將其轉換為正/負輸入訊號PWMN與PWMNB。積分器20n具有兩個差動接收端nn1/nn1b(分別接收差動的正/負輸入訊號PWMN/PWMNB)、兩個差動回授端nn2/nn2b(分別接收差動的負回授訊號FNB與正回授訊號FN)與兩個差動輸出端nn3/nn3b(分別輸出差動的負誤差訊號Von-與正誤差訊號Von+)。比較器18n比較兩正/負誤差訊號Von+/Von-的大小，並輸出對應的比較訊號Sn，使驅動電路28n得以在節點nn5的驅動輸出端驅動輸出一驅動輸出訊號OUTN。兩回授電路26An與26Bn則依據驅動輸出訊號OUTN而分別提供正/負回授訊號FN與FNB。由於電路區塊12與12n的數位輸入PWMP與PWMN互為差動，故兩電路區塊的驅動輸出訊號OUTP與OUTN也將是一對差動訊號。

請參考第2圖，其所示意的是本發明放大器另一實施例30的電路架構。放大器30的電路架構與運作原理類似於第1圖中的放大器10，同樣由兩個電路區塊12與12n形成。不過，第2圖中的電路區塊12改採用回授電路32A及26B作為其兩個個回授電路；回授電路26B可以和第1圖中的回授電路26B相同，同樣是以一補償電路CPST形成。回授電路32A中則改以另一補償電路CPST搭配一反相器IV3形成。類似於第1圖中的回授電路26A與26B，第2圖中的回授電路32A與26B同樣是要根據驅動輸出訊號OUTP來提供互為反相的差動正/負回授訊號FP/FPB，使這對正/負回授訊號的訊號位準範圍相等，並使正/負回授訊號FP/FPB的訊號位準範圍有別於正/負輸入訊號PWMP/PWMPB的訊號位準範圍。相同的回授電路配置亦沿用於電路區塊12n中的回授電路32An及26Bn。

請參考第3圖；第3圖示意的是本發明放大器的又一實施例50。在此實施例中，本發明放大器50是以單一一個電路區塊12來架構出一個半橋接D級放大器。在此實施例中，電路區塊12中作為驅動輸出端的節點np5耦接於揚聲器36的一端，揚聲器36的另一端則耦接於工作電壓GND(也就是一地端電壓)。在第3圖的實施例中，電路區塊12是沿用第1圖中電路區塊12的架構，不過，第3圖實施例也可改用第2圖中的電路區塊12。

請參考第4圖與第5圖，此兩圖是以一實施例來說明放大器在沒有非理想因素干擾下的理想運作情形，其中，第4圖是以簡化的圖示來示意放大器的主要電路架構，第5圖示意的則是第4圖中各相關訊號的波形時序。類似於本發明於第1圖的實施例，第4圖中亦有一個以雙端配置接收差動欲積分訊號的積分器60；根據正輸入訊號PWMP與負回授訊號FPB之和，以及負輸入訊號PWMPB與正回授訊號FP之和，積分器60可輸出正/負誤差訊號Vo+/Vo-。根據正/負誤差訊號Vo+/Vo-，驅動電路58就會對應輸出一驅動輸出訊號OUTP。回授電路56A/56B則依據此一驅動輸出訊號OUTP而分別提供正/負回授訊號FP/FPB；在此實施例中，回授電路56A是直接將驅動輸出訊號OUTP傳輸為正回授訊號FP，回授電路56B則是將驅動輸出訊號OUTP的反相訊號OUTPB作為負回授訊號FPB。另一方面，另一電路區塊(部份電路架構已省略未示於圖)中的驅動電路58n亦會輸出一對應的驅動輸出訊號OUTN，以和驅動輸出訊號OUTP一起驅動揚聲器36。

搭配第4圖的實施例，其正/負輸入訊號PWMP/PWMPB、驅動輸出訊號OUTP/OUTN以及正/負誤差訊號Vo+/Vo-的波形則示於第5圖；各波形的橫軸為時間，縱軸為波形振幅(如波形的電壓)。為方便討論，此處假設積分器60與驅動電路58/58n均運作於相同的工作電壓VDD(也就是VDD1=VDD2=VDD)，故數位正/負輸入訊號PWMP/PWMPB的訊號位準即是在工作電壓VDD與GND之間變化；也就是說，正/負輸入訊號PWMP/PWMPB的訊號位準範圍在工作電壓VDD與GND之間。此外，亦假設電阻Ri、Rf的阻值均等於R。

理想情形下，在驅動電路58與58n中，各電晶體P0/N0的導通電阻Rpmos/Rnmos均為零，故驅動輸出訊號OUTP/OUTN的訊號位準範圍也會理想地落在工作電壓VDD與GND之間。譬如說，當驅動電路58中的電晶體P0與驅動電路58n中的電晶體N0同時導通時，由於電阻Rpmos、Rnmos均為零，不會佔據跨壓，故工作電壓VDD至工作電壓GND間的所有電壓差均會跨接在揚聲器36的等效負載電阻Rspk上，使驅動輸出訊號OUTP的訊號位準得以上達工作電壓VDD，而驅動輸出訊號OUTN的訊號位準得以下抵至工作電壓GND。

在第5圖中，正/負輸入訊號PWMP/PWMPB、正/負回授訊號FP/FPB(即訊號OUTP/OUTPB)與正/負誤差訊號Vo+/Vo-間的關係可描述如下。在時點ta0，正/負輸入訊號PWMP/PWMPB的位準改變，經由積分器60之運作，正/負誤差訊號Vo+/Vo-也會開始改變位準。由於正/負誤差訊號Vo+/V0-是因為訊號積分累積而改變位準，故其位準改變的延遲時間td會和電阻R與電容Cc的電容值有關。到了時點ta1，正/負誤差訊號Vo+/Vo-的改變足以使驅動電路58/58n的驅動輸出訊號OUTP/OUTN改變位準，連帶使相關的正/負回授訊號FP/FPB(即訊號OUTP/OUTPB)改變位準。過了時點ta1之後，由於正/負輸入訊號與正/負回授訊號的訊號位準範圍相等，故正輸入訊號/負回授訊號之和與負輸入訊號/正回授訊號之和相互抵銷，使各電容Cc不會再被充放電，而正/負誤差訊號Vo+/Vo-就會維持穩態的固定位準。同理，當正/負輸入訊號PWMP/PWMPB在時點ta2再度改變位準時，正/負誤差訊號Vo+/Vo-也會在時點ta3之後維持穩態的固定位準。

換句話說，在第4圖與第5圖所示的理想情形下，由於驅動輸出訊號OUTP/OUTN及正/負回授訊號FP/FPB的訊號位準範圍會和正/負輸入訊號PWMP/PWMPB的訊號位準範圍相等，故正/負誤差訊號Vo+/Vo-也僅會在兩固定位準間轉變，連帶使正/負誤差訊號轉變位準的上升時間與下降時間相等；譬如說，時點ta0-ta1與時點ta2-ta3間的延遲時間td會是相等的。

不過，在實際應用中，驅動電路的各個功率電晶體皆會有非零的導通電阻Rpmos與Rnmos。尤其是在佈局面積受限的應用中，這些導通電阻的阻值通常都無法忽略。由導通電阻導致的非理想因素會使驅動電路的輸出功率降低、損耗，因為有部份功率會消耗在驅動電路的電晶體導通電阻上。將實際輸出至揚聲器的功率與驅動電路汲取的總功率相比，其比值可計算為Rspk/(Rspk+Rpmos+Rnmos)，無法達到100%的理想值。此外，電阻Rpmos/Rnmos的阻值還會隨製程、工作電壓與溫度等因素而漂移，更增加了實際功率輸出的不確定性。非零的導通電阻Rpmos/Rnmos也會縮限驅動輸出訊號OUTP/OUTN的訊號位準範圍，因為電阻Rpmos/Rnmos的跨壓不為零，使得揚聲器36上的跨壓(也就是電阻Rspk的跨壓)位準範圍會在電壓(VDD-VDP)與(GND+VDN)之間，不再能像第5圖中那樣完全擴展至電壓VDD與GND之間。其中，由非零導通電阻所導致的跨壓VDP可計算為：VDP=VDD*Rpmos/(Rspk+Rpmos+Rnmos)；跨壓VDN則可計算為：VDN=VDD*Rnmos/(Rspk+Rpmos+Rnmos)。

請參考第6圖與第7圖，此兩圖是延續本發明第1圖的實施例來說明本發明放大器補償上述非理想因素的原理與運作情形，其中，第6圖是以簡化的圖示來示意放大器10的主要電路架構，第7圖示意的則是第6圖中各相關訊號的波形時序。如第6圖所示，在此例中，回授電路26A是直接將驅動輸出訊號OUTP傳輸為正回授訊號FP，而回授電路26B中的補償電路CPST則是依據驅動輸出訊號OUTP產生一個反相訊號OUTPB作為負回授訊號FPB。補償電路CPST將會使負回授訊號FPB與正回授訊號FP(即訊號OUTP)互為差動的反相訊號，且使負回授訊號FPB的訊號位準範圍得以和正回授訊號FP的訊號位準範圍相等；也就是說，在此實施例中，補償電路CPST會使訊號OUTPB的訊號位準範圍追隨驅動輸出訊號OUTP的訊號位準範圍。補償電路CPST的具體實施例將在稍後說明。

為方便討論，以下亦假設積分器20與驅動電路28均工作於工作電壓VDD與GND之間，工作電壓GND的電壓為零，各電阻Ri與Rf的阻值皆等於電阻R，且差動放大器的輸入共模電壓為(VDD+GND)/2。如第7圖所示，數位的正/負輸入訊號PWMP/PWMPB的訊號位準範圍仍然在工作電壓VDD與GND之間。不過，就如前面提到過的，由於驅動電路28/28n中非零的電晶體導通電阻，驅動輸出訊號OUTP的訊號位準範圍會縮限到(VDD-VDP)與(GND+VDN)之間。由於本發明回授電路26A/26B的運作，正/負回授訊號FP/FPB(等效上就是訊號OUTP/OUTPB)的訊號位準範圍趨近相等。

在第7圖中，正/負輸入訊號PWMP/PWMPB、正/負回授訊號FP/FPB(即訊號OUTP/OUTPB)與正/負誤差訊號Vo+/Vo-間的關係可依據時段S1至S4而分段描述如下。首先，在時段S1中，雖然正/負輸入訊號PWMP/PWMPB與正/負回授訊號FP/FPB皆維持穩態的定值，但由於兩對訊號的訊號位準範圍不同，會有一電流Ic=VDN/R向電容Cc充電，使正/負誤差訊號Vo+/Vo-會持續地因充/放電而改變其電壓大小。假設在時點t0時正/負誤差訊號Vo+/Vo-的訊號大小分別為電壓VP0與VN0，那麼，經過一段時間間隔TH後，正誤差訊號Vo+將會上升至一電壓VPH=VP0+VDN*TH/(R*Cc)。

到了時點t1，正/負輸入訊號PWMP/PWMPB的位準轉變，連帶使正/負誤差訊號Vo+/Vo-也開始改變訊號升降的趨勢。等到時點t2，正/負誤差訊號Vo+/Vo-分別到達電壓VN0/VP0，足以使驅動電路28/28n在驅動輸出訊號OUTP/OUTN中驅動訊號轉變，連帶使訊號OUTP/OUTPB(正/負回授訊號FP/FPB)改變位準，並再度使正/負誤差訊號Vo+/Vo-改變電壓升降的趨勢。在時點t1至t2的時段S2中，正誤差訊號Vo+由電壓VPH降低至電壓VN0所需的延遲時間td1可計算為：td1=R*Cc*(VP0-VN0+(VDN*TH)/(R*Cc))/(VDD-VDN)。

過了時點t2之後，雖然正/負輸入訊號PWMP/PWMPB與正/負回授訊號FP/FPB均維持穩態定值，然而，再度由於這兩對訊號的訊號位準差異，使得正/負誤差訊號Vo+/Vo-會因為電流Ic=-VDP/R的持續充放電而逐漸改變。譬如說，在經過一時間間隔TL後，正誤差訊號Vo+會由時點t2時的電壓VN0進一步下降至一電壓VPL=VN0-VDP*TL/(R*Cc)。

到了時點t3，正/負輸入訊號PWMP/PWMPB再度轉變訊號位準，連帶使正/負誤差訊號Vo+/Vo-的升降趨勢反轉；直到時點t4時，正/負誤差訊號Vo+/Vo-再度到達電壓VP0/VN0，觸發驅動電路28/28n在驅動輸出訊號OUTP/OUTN中驅動訊號轉變，連帶使訊號OUTP/OUTPB(正/負回授訊號FP/FPB)改變位準，並再度使正/負誤差訊號Vo+/Vo-改變電壓升降的趨勢。在時點t3至t4的時段S4中，正誤差訊號Vo+由電壓VPL上升至電壓VP0所需的延遲時間td2=R*Cc*(VP0-VN0+(VDP*TL)/(R*Cc))/(VDD-VDP)。

在時段S2與S4中，正/負誤差訊號Vo+/Vo-的升降趨勢反轉，故這兩時段中的延遲時間td1與td2可視為這對訊號的上升時間與下降時間。由前述的計算可知，延遲時間td1與td2不會相同；假設電壓VDN=VDP=VD，則兩延遲時間的差別可計算為：td1-td2=VD*(TH-TL)/(VDD-VD)。本發明即可利用此延遲時間之差來補償放大器因非理想因素所造成的輸出功率損耗。譬如說，由第7圖的例子可知，正輸入訊號PWMP會在時點ti至t1間維持邏輯高位準(電壓VDD)，放大器的響應則使驅動輸出訊號OUTP在時點t0至t2間維持高位準(電壓VDD-VDP)。若驅動輸出訊號OUTP維持高位準的時間間隔與正輸入訊號PWMP維持高位準的時間間隔相等(像在第5圖中的樣子)，則驅動輸出訊號OUTP的輸出功率就無法得到補償，因為驅動輸出訊號OUTP的電壓會因非理想因素而低於正輸入訊號PWMP。然而，由於本發明的運作，其實驅動輸出訊號OUTP維持高位準的時間間隔為(TH+td1)，正輸入訊號PWMP維持高位準的時間間隔則為(TH+td2)，如第7圖所示。因為延遲時間td1與td2間的差異，驅動輸出訊號OUTP維持高位準的時間得以相對延長，補償非理想因素導致的功率損耗。

換句話說，根據本發明補償電路於正/負輸入訊號與正/負回授訊號之間提供的訊號位準範圍差異，正/負誤差訊號會在時段S1與S3中因積分器的作用而持續改變訊號位準，以使正/負誤差訊號在時段S2與S4中的上升時間(rising time)與下降時間(falling time)相異，藉此來補償驅動輸出訊號的工作期(duty)，進而提昇本發明放大器的輸出功率。

請參考第8圖與第9圖，此兩圖分別示意的即為本發明補償電路CPST的兩種實施例。設於回授電路中的補償電路CPST係由一輸入節點nc1接收一指示CTi訊號以從一輸出節點nc2產生一反相的補償訊號CTo。回授電路則是根據驅動輸出訊號向補償電路提供指示訊號，並依據補償訊號提供正回授訊號或負回授訊號。譬如說，在第1圖與第3圖的實施例中，補償電路CPST的輸入節點nc1可由回授電路26B/26Bn的節點np5/nn5分別接收驅動輸出訊號OUTP/OUTN，並於輸出節點nc2提供補償訊號CTo以作為節點np2/nn2的負回授訊號FPB/FNB。在第2圖的實施例中，回授電路32A/32An則是將驅動輸出訊號OUTP/OUTN經由反相器Iv3的反相後再輸入至補償電路CPST。

在第1圖與第3圖的實施例中，補償電路CPST會使補償訊號CTo的訊號位準範圍追隨驅動輸出訊號OUTP/OUTN的訊號位準範圍。如前面討論過的，由於非理想因素的影響，驅動輸出訊號OUTP/OUTN的訊號位準範圍會在電壓(VDD2-VDP)與(GND+VDN)之間；為了使補償訊號CTo的訊號位準範圍能追隨此訊號位準範圍，第8圖的補償電路CPST中即設有複數個p通道電晶體PM_0、PM_1至PM_n，以及複數個n通道電晶體NM_0至NM_n；其中n為一整數定值。在這些電晶體中，p通道電晶體PM_0的源極耦接於工作電壓VDD2、p通道電晶體PM_n的汲極耦接於輸出節點nc2，而其他各p通道電晶體PM_0至PM_(n-1)的汲極耦接於另一p通道電晶體的源極。另外，n通道電晶體NM_0的源極耦接於工作電壓GND、n通道電晶體NM_n的汲極耦接於輸出節點nc2，而其他各n通道電晶體NM_0至NM_(n-1)的汲極耦接於另一n通道電晶體的源極。各p通道電晶體PM_0至PM_n的閘極耦接於輸入節點nc1，n通道電晶體NM_0至NM_n的閘極亦耦接於輸入節點nc1。

在第8圖中，電晶體PM_n與NM_n可視為一基本的反相器架構，電晶體PM_0至PM_(n-1)與NM_0至NM_(n-1)可視為兩個輔助電路。當電晶體PM_0至PM_n導通時，這些電晶體就會在工作電壓VDD2與節點nc2之間提供一第一跨壓，使補償訊號CTo的訊號位準上限低於工作電壓VDD2；同理，當電晶體NM_0至NM_n導通時，這些電晶體會在節點nc2與工作電壓GND間提供另一第二跨壓，使補償訊號CTo的訊號位準下限高於工作電壓GND。經由適當的電路設計，可使第一跨壓趨近電壓VDP，並使第二跨壓趨近電壓VDN，這樣一來，補償電路CPST就能使補償訊號CTo的訊號位準範圍追隨驅動輸出訊號OUTP/OUTN的訊號位準範圍了。

等效上來說，電晶體PM_0至PM_n的源極-汲極間導通電阻會互相串連為電阻RPDM；電晶體NM_0至NM_n的源極-汲極間導通電阻會互相串連為電阻RNDM。上述的電路設計也就是要使電晶體PM_0至PM_n導通時的電流-電阻壓降(I-R drop)趨近/等於電壓VDP；並使電晶體NM_0至NM_n導通時的電流-電阻壓降趨近/等於電壓VDN。

在第9圖的實施例中，補償電路CPST中則設有複數個p通道電晶體PM_0、PM_1至PM_n和PMO，以及複數個n通道電晶體NM_0至NM_n與NMO。在這些電晶體中，p通道電晶體PM_0的源極耦接於工作電壓VDD2、p通道電晶體PMO的汲極耦接於輸出節點nc2，而其他各p通道電晶體PM_0至PM_n的汲極耦接於另一p通道電晶體的源極。另外，n通道電晶體NM_0的源極係耦接於工作電壓GND、n通道電晶體NMO的汲極耦接於輸出節點nc2，而其他各n通道電晶體NM_0至NM_n的汲極耦接於另一n通道電晶體的源極。各p通道電晶體PM_0至PM_n的閘極耦接於工作電壓GND，n通道電晶體NM_0至NM_n的閘極則耦接於工作電壓VDD2。p通道電晶體PMO的源極另耦接有一電容Ccap1、n通道電晶體NMO的源極也另耦接有另一電容Ccap2。

在第9圖中，電晶體PMO與NMO可視為一基本的反相器架構，電晶體PM_0至PM_n與NM_0至NM_n可視為兩個輔助電路。當電晶體PM_0至PM_n導通時，這些電晶體就會在工作電壓VDD2與節點nc2之間提供一第一跨壓，使補償訊號CTo的訊號位準上限低於工作電壓VDD2；同理，當電晶體NM_0至NM_n導通時，這些電晶體會在節點nc2與工作電壓GND間提供另一第二跨壓，使補償訊號CTo的訊號位準下限高於工作電壓GND。類似於第8圖中的實施例，在經由適當的電路設計後(像是適當決定各電晶體PM_0至PM_n、NM_0至NM_n的通道長度/數量/通道寬度與PMO、NMO的通道長度/寬度)，就可使第一跨壓趨近電壓VDP，並使第二跨壓趨近電壓VDN，這樣一來，第9圖中的補償電路CPST就同樣能使補償訊號CTo的訊號位準範圍追隨驅動輸出訊號OUTP/OUTN的訊號位準範圍。

等效上來說，在第9圖中，電晶體PM_0至PM_n的源極-汲極間導通電阻會互相串連為電阻RPDM；電晶體NM_0至NM_n的源極-汲極間導通電阻會互相串連為電阻RNDM。上述的電路設計也就是要使電晶體PM_0至PM_n導通時的電流-電阻壓降(I-R drop)趨近/等於電壓VDP；並使電晶體NM_0至NM_n導通時的電流-電阻壓降趨近/等於電壓VDN。在第9圖的實施例中，兩電容Ccap1與Ccap2會分別被預先充電至工作電壓VDD2與GND，以加速補償電路的位準轉變(transition)，改進補償電路及放大器的週轉率(slew rate)。

在第1圖至第3圖的實施例中，本發明回授電路26A/26B以及32A/26B的主要功能之一就是使正/負回授訊號FP/FPB的訊號位準範圍相等，且和正/負輸入訊號PWMP/PWMPB的訊號位準範圍有所差異，以利用第7圖中的原理來補償非理想因素的功率損耗。在第1圖與第3圖中，由於回授電路26A是將驅動輸出訊號OUTP直接傳輸為正回授訊號FP，故回授電路26B中的補償電路CPST就要使負回授訊號FPB的訊號位準範圍追隨驅動輸出訊號OUTP的訊號位準範圍；也因此，補償電路CPST可以依據驅動電路28的電晶體P0與N0來設計。

另一方面，在第2圖的實施例中，由於回授電路32A與26B之中都設有補償電路CPST，只要這兩個補償電路相互匹配，其所產生的正/負回授訊號FP/FPB就會具有相同的訊號位準範圍。因此可沿用第7圖中揭露的工作原理。也就是說，在第2圖的實施例中，補償電路CPST一樣依據驅動電路28來設計；在此實施例中，正/負回授訊號FP/FPB會有相同的訊號位準範圍。

總結來說，相較於單端接收欲積分訊號的積分器，本發明積分器是以雙端接收差動的欲積分訊號，使積分器能夠抵抗共模電壓變動/漂移所導致的不良影響(譬如說是雜訊、失真與諧波失真)。本發明積分器中的差動放大器可以利用一般方式來設定其運作的共模電壓(譬如說是以電壓(VDD1+GND)/2作為共模電壓)，此共模電壓雖然有可能會隨著製程、溫度與工作電壓的變異/漂移而改變，但由於本發明採用了雙端接收架構，故可有效抵銷共模電壓的漂移與雜訊。本發明積分器可以是一階或高階的積分器；在第1圖至第3圖的實施例中，本發明是以一個差動放大器OP來實現一階積分器。若是適當地串接兩組積分器，就能實現二階積分器。串接更多組積分器則可實現出更高階的積分器。

另外，就如第7圖所討論的，本發明還能利用回授電路中特別設計的補償電路來補償輸出功率的損耗，使本發明放大器特別適用於佈局面積受限、非理想因素顯著的應用中，譬如說是整合有數位電路的特殊應用積體電路(ASIC)。

在典型應用中，若未採用本發明技術，一個額定輸出200mW的放大器可能只能實際輸出152mW，甚至因製程與溫度的影響而使輸出降低至132mW。相較之下，在採用本發明技術後，額定輸出200mW的放大器能實際輸出177mW甚至198mW，趨近理想的額定輸出功率。由此可知本發明的確能有效改進放大器(尤其是D級放大器)的各種性能。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

本案圖式中所包含之各元件列示如下：

10、30、50．．．放大器

12、12n．．．電路區塊

16、16n．．．輸入電路

18、18n．．．比較器

20、20n、60．．．積分器

22、22n．．．位準位移器

24、24n．．．停滯時間電路

26A-26B、26An-26Bn、32A、32An、56A-56B．．．回授電路

28、28n、58、58n．．．驅動電路

36．．．揚聲器

Cc、Ccap1、Ccap2．．．電容

CPST．．．補償電路

CTi．．．指示訊號

CTo．．．補償訊號

Iv1-Iv3、Iv2n．．．反相器

np0-np5、np1b-np4b、nn0-nn5、nn1b-nn4b、nc1-nc2．．．節點

OP、OPn．．．差動放大器

P0、P0n、N0、N0n、PM_0-PM_n、NM_0-NM_n、PMO、NMO．．．電晶體

PWMP、PWMN．．．數位輸入

PWMPB、PWMNB．．．負輸入訊號

Vo+、Von+．．．正誤差訊號

Vo-、Von-．．．負誤差訊號

FP、FN．．．正回授訊號

FPB、FNB．．．負回授訊號

OUTPB．．．訊號

OUTP、OUTN．．．驅動輸出訊號

S、Sn．．．比較訊號

ta0-ta3、t0-t4、ti．．．時點

TH、TL．．．時間間隔

td、td1-td2．．．延遲時間

Ri、Rf、R、Rpmos、Rnmos、Rspk、RPDM、RNDM．．．電阻

VDD1、VDD2、GND、VDD．．．工作電壓

S1-S4．．．時段

VDP、VDN、VPH、VPL、VN0、VP0．．．電壓

Ic．．．電流

本案得藉由下列圖式及說明，俾得一更深入之了解：

第1圖至第3圖分別示意本發明放大器的不同實施例。

第4圖簡要示意一放大器的實施例。

第5圖示意第4圖放大器中各相關訊號的波形時序。

第6圖簡要示意又一放大器的實施例。

第7圖示意第6圖放大器中各相關訊號的波形時序。

第8圖至第9圖分別示意本發明補償電路的各種實施例。

10．．．放大器

12、12n．．．電路區塊

16、16n．．．輸入電路

18、18n．．．比較器

20、20n．．．積分器

22、22n．．．位準位移器

24、24n．．．停滯時間電路

26A-26B、26An-26Bn．．．回授電路

28、28n．．．驅動電路

36．．．揚聲器

Cc．．．電容

CPST．．．補償電路

Iv1、Iv2、Iv2n．．．反相器

np0-np5、np1b-np4b、nn0-nn5、nn1b-nn4b．．．節點

OP、OPn．．．差動放大器

P0、P0n、N0、N0n．．．電晶體

PWMP、PWMN．．．數位輸入

PWMPB、PWMNB．．．負輸入訊號

Vo+、Von+．．．正誤差訊號

Vo-、Von-．．．負誤差訊號

FP、FN．．．正回授訊號

FPB、FNB．．．負回授訊號

OUTP、OUTN．．．驅動輸出訊號

S、Sn．．．比較訊號

Ri、Rf．．．電阻

VDD1、VDD2、GND．．．工作電壓

Claims (14)

1. 一種放大器，其包含有：至少一電路區塊，每一電路區塊包含有：一輸入電路，用來接收一數位輸入並將該數位輸入轉換為兩個差動的正輸入訊號與負輸入訊號；一積分器，其具有兩個差動接收端、兩個差動回授端以及兩個差動輸出端；該兩個差動接收端耦接於該輸入電路，分別用來接收該正輸入訊號及該負輸入訊號；該兩個差動回授端分別用來接收一正回授訊號及一負回授訊號；其中，該積分器係根據該正輸入訊號及該負回授訊號提供一正誤差訊號，並根據該負輸入訊號及該正回授訊號提供一負誤差訊號，以從該兩差動輸出端分別輸出該正誤差訊號及該負誤差訊號；一比較器，耦接於該積分器的該兩個差動輸出端；該比較器係比較該正誤差訊號及該負誤差訊號的大小，並產生一對應的比較訊號；一驅動電路，耦接於該比較器；該驅動電路係根據該比較訊號而於一驅動輸出端產生一對應的驅動輸出訊號；以及兩個回授電路，每一回授電路的一端耦接於該驅動輸出端，另一端則耦接該兩差動回授端的其中之一；該兩個回授電路係根據該驅動輸出訊號分別提供該正回授訊號及該負回授訊號；其中，該兩回授電路係使該正回授訊號與該負回授訊號的訊號位準範圍相異於該正輸入訊號及該負 輸入訊號的訊號位準範圍。
2. 如申請專利範圍第1項之放大器，其中該數位輸入係一脈寬調變之數位輸入。
3. 如申請專利範圍第1項之放大器，其中該兩回授電路係使該正回授訊號及該負回授訊號互為反相。
4. 如申請專利範圍第1項之放大器，其中該兩回授電路的其中之一係根據該驅動輸出訊號的反相提供該負回授訊號，而另一回授電路係根據該驅動輸出訊號的同相而提供該正回授訊號。
5. 如申請專利範圍第1項之放大器，其中，該兩回授電路中至少有一個回授電路中包含有一補償電路，該補償電路係接收一指示訊號以產生一反相的補償訊號，並使該補償訊號的訊號位準範圍追隨該驅動輸出訊號的訊號位準範圍；而該回授電路係根據該驅動輸出訊號向該補償電路提供該指示訊號，並依據該補償訊號提供該正回授訊號或該負回授訊號。
6. 如申請專利範圍第5項之放大器，其中該補償電路包含有：複數個p通道電晶體，其中有一p通道電晶體的源極係耦接於一第一工作電壓，並有一p通道電晶體的汲極耦接於一輸出節點，而其他各p通道電晶體的汲極耦接於另一p通道電晶體的源極；以及複數個n通道電晶體，其中有一n通道電晶體的源極係耦接於一第一工作電壓，並有一n通道電晶體的汲極耦接於該輸出節點，而其他各n通道電晶體的汲極耦接於另 一n通道電晶體的源極；其中，該複數個p通道電晶體中至少有一個p通道電晶體的閘極耦接於一輸入節點，該複數個n通道電晶體中至少有一個n通道電晶體的閘極耦接於該輸入節點，而該補償電路係於該輸入節點接收該指示訊號並由該輸出節點產生該補償訊號。
7. 如申請專利範圍第6項之放大器，其中，在該補償電路中，該複數個p通道電晶體中至少有一p通道電晶體的閘極係耦接於該第二工作電壓，該複數個n通道電晶體中至少有一n通道電晶體的閘極係耦接於該第一工作電壓。
8. 如申請專利範圍第7項之放大器，其中，在該補償電路中的該複數個p通道電晶體中，有一p通道電晶體的源極另耦接有一電容，而在該複數個n通道電晶體中，有一n通道電晶體的源極更耦接有另一電容。
9. 如申請專利範圍第1項之放大器，其中，該兩回授電路中至少有一回授電路中包含有一補償電路，其係於一輸入節點接收一指示訊號以從一輸出節點產生一反相的補償訊號；該補償電路包含有：一p通道電晶體與一n通道電晶體，其閘極耦接於該輸入節點，汲極耦接於該輸出節點；一第一輔助電路，耦接於該p通道電晶體的源極與一第一工作電壓之間；當該p通道電晶體導通時，該第一輔助電路會在該第一工作電壓與該p通道電晶體的源極間提供一跨壓，使該補償訊號的訊號位準上限低於該第一工作電壓； 一第二輔助電路，耦接於該n通道電晶體的源極與一第二工作電壓之間；當該n通道電晶體導通時，該第二輔助電路會在該第二工作電壓與該n通道電晶體的源極間提供一跨壓，使該補償訊號的訊號位準下限高於該第二工作電壓；其中，該回授電路係根據該驅動輸出訊號向該補償電路提供該指示訊號，並依據該補償訊號提供該正回授訊號或該負回授訊號。
10. 如申請專利範圍第1項之放大器，其中，根據該兩回授電路於該正輸入訊號、該負輸入訊號與該正回授訊號、該負回授訊號之間提供的訊號位準範圍差異，該積分器會使該正誤差訊號與該負誤差訊號的上升時間與下降時間相異。
11. 如申請專利範圍第1項之放大器，其係具有兩個電路區塊，該兩電路區塊分別接收兩差動的數位輸入，而該兩電路區塊的驅動輸出端係分別耦接於一揚聲器的兩端。
12. 如申請專利範圍第1項之放大器，其中，該積分器係一個一階或一階以上的積分器。
13. 如申請專利範圍第1項之放大器，其中，該驅動電路包含有：一p通道電晶體與一n通道電晶體，該p通道電晶體的汲極與該n通道電晶體的汲極耦接於該驅動輸出端，該p通道電晶體的源極與該n通道電晶體的源極分別耦接於一第一工作電壓與一第二工作電壓；而該電路區塊另包含有： 一停滯時間電路，耦接於該p通道電晶體的閘極與該n通道電晶體的閘極，用來根據該比較訊號控制該p通道電晶體與該n通道電晶體的導通時間。
14. 如申請專利範圍第1項之放大器，其中該積分器與該比較器係運作於一第一工作電壓範圍，而該驅動電路與該兩個回授電路的至少其中之一係運作於一第二工作電壓範圍，該第一工作電壓範圍與該第二工作電壓範圍相異，而該電路區塊另包含有：一位準位移器，耦接於該比較器與該驅動電路之間。