TWI478161B

TWI478161B - 具有場增強排列的記憶體裝置

Info

Publication number: TWI478161B
Application number: TW100101528A
Authority: TW
Inventors: Wei Chih Chien; yan ru Chen; Yi Chou Chen
Original assignee: Macronix Int Co Ltd
Priority date: 2010-01-19
Filing date: 2011-01-14
Publication date: 2015-03-21
Also published as: CN102184744B; CN102184744A; TW201126522A

Description

具有場增強排列的記憶體裝置

本發明係關於一種記憶體裝置，尤指一種具有場增強排列的記憶體裝置。

電阻記憶體是一種有前景的非揮發性記憶體。尤其，M.J Lee在IEDM pp. 771-774,2007所刊登的“具有氧化物二極體的2堆疊ID-IR交叉點結構做為開關元件用於高密度電阻記憶體應用”；及C.H. Ho在Symp. VLSI Tech.,pp.228-229,2007所刊登的“一種高度可信賴的自排列分級氧化物WO_x 電阻記憶體：導電機制及可信度”；以及在2010年1月19日美國臨時申請案61/296,231中討論WO_x RRAM為具有有前景的記憶體特性。

所討論的記憶體具有插頭的外型，且在形成記憶體胞元的時候與一相當高的電流需求有關。

本發明的一主要目的為提供一記憶體裝置，其具有一金屬氧化物記憶體元件、一非傳導元件以及一傳導元件。

該金屬氧化物記憶體元件，位於具有一第一電壓的一第一電極與具有一第二電壓的一第二電極之間的一電流路徑中。例如：該第一與第二電極為上部與底部電極。其他實施例可以有不同的電極排列。該非傳導元件，鄰近於該金屬氧化物記憶體元件。在一實施例中，該非傳導元件包含在該第二電極上的一襯墊的一氧化物。

該傳導元件，位於該第一電極與該第二電極間的電流路徑中。在一實施例中，該傳導元件包含位於該第二電極上的一襯墊、以及位於該襯墊中的一插頭。該傳導元件具有與該第一電極距離一第一距離的一第一部分以及與該第二電極距離一第二距離的一第二部分，如此該第一距離大於該第二距離。

該金屬氧化物記憶體元件位於該傳導元件的該第一部分與該第一電極之間。該非傳導元件位於該傳導元件的該第二部分與該第一電極之間。在數種實施例中，如此排列增強了在非傳導元件中的電場，也增強了靠近該非傳導元件的金屬氧化物記憶體元件的部分的電場。

某些實施例包括在該金屬氧化物記憶體元件上執行一重設操作以及一設定操作的電路。在另一實施例中，在正規操作前，該電路不會執行與該重設操作及該設定操作不同之一形成操作。這是記憶體胞元的增進的電場的好處。在一實施例中，該重設操作以及該設定操作具有一共同的電壓極性。在另一實施例中，該重設操作以及該設定操作具有相反的電壓極性。

在各種實施例中，該記憶體裝置係為一抗氧化物RAM，或一磁穿隧接面RAM。

本發明的另一目的為提供一種製造一記憶體裝置的方法的技術，包含下列步驟：在一第一電極上方的一凹處形成一傳導元件，該傳導元件包括一第一導電材料以及一第二導電材料；從該傳導元件的該第一導電材料形成該記憶體裝置的一金屬氧化物記憶體元件；從該傳導元件的該第二導電材料形成一非傳導元件，該金屬氧化物記憶體元件鄰近該非傳導元件；以及在該金屬氧化物記憶體元件及該傳導元件上方形成一第二電極，以使(i)該金屬氧化物記憶體元件具有介於該傳導元件與該第二電極的餘料之間的一第一厚度，以及(ii)該非傳導元件具有介於該傳導元件與該第二電極的餘料之間的一第二厚度，該第一厚度大於該第二厚度。

在一實施例中，藉由氧化該傳導元件的一表面來一同執行形成該金屬氧化物記憶體元件的步驟及形成該非傳導元件的步驟。

在某些實施例中，形成該傳導元件的步驟包括形成具有一表面的該傳導元件，該表面包括該第一導電材料與該第二導電材料。該第一導電材料在該表面鄰近該第二導電材料。

某些實施例包括形成電路的步驟。該電路在該金屬氧化物記憶體元件上執行一重設操作以及一設定操作。在另一實施例中，在用於該記憶體胞元之正規使用的設定及重設操作之前，不需要不同於該設定及重設操作的一形成操作。場增強排列使得電場足夠高而藉由正規操作以開始正規的使用新的記憶體胞元。在一實施例中，該重設操作以及該設定操作具有一共同的電壓極性。在另一實施例中，該重設操作以及該設定操作具有相反的電壓極性。

在某些實施例中，該第二電極係為氧惰性的。氧惰性電極與寬電阻窗有關。

在某些實施例中，形成該非傳導元件的步驟包括：在底部電極上氧化該傳導元件的一導電襯墊。

在某些實施例中，形成該傳導元件的步驟包括：在底部電極上形成一導電襯墊；以及在該導電襯墊中形成一導電插頭。

在各種實施例中，該方法製造一抗氧化物RAM或一磁穿隧接面RAM。

本發明的又一目的為提供一種記憶體裝置，該記憶體裝置包括一記憶體胞元之交叉點陣列。在陣列中的該記憶體胞元包括在此處揭露的記憶體胞元。

下列揭露的描述將典型地參考特定結構的實施例及方法。實施方式中應被了解的是沒有任何意圖去限制揭露於特定揭露的實施例及方法，但是揭露中可使用其他特徵、元件方法、及實施例來實施。較佳的實施例被描述用來說明目前的揭露，非限制其專利範圍。凡本領域人員具有通常知識者將在下列的描述認得種種相等的變化。如在各種實施例中的元件共同參照至參考數字。

圖1為本發明之使用記憶體胞元實施一交叉點記憶體陣列100的部分示意圖，每一記憶體胞元包含一個二極體存取裝置與一基於記憶體元件的金屬氧化物。

如圖1的示意圖所示，該記憶體陣列100中的每一記憶體胞元包含一個二極體存取裝置與一基於記憶體元件的金屬氧化物(在圖1中藉由一可變電阻來表示每一個)，其被配置串接於在一相對應的字線110與一相對應的一位元線120之間的一電流路徑中。如下更詳細的描述，在一給定的記憶體胞元中的記憶體元件是可編程序為複數個電阻狀態包括一第一與一第二電阻狀態。

記憶體陣列100包含複數個字線110，其包括字線110a、字線110b、及字線110c在一第一方向平行延伸。記憶體陣列100還包含複數個位元線120，其包括位元線120a、位元線120b、及位元線120c在垂直於該第一方向的一第二方向上平行延伸。該記憶體陣列100參照至一交叉點陣列，因為該字線110與該位元線120互相交錯，但實體上無交叉，且該記憶體胞元位於該字線110與該位元線120這些交叉點的位置。

記憶體胞元115代表記憶體陣列100的記憶體胞元，且配置於該字線110b與該位元線120b的交叉點的位置，該記憶體胞元115包含一個二極體130與一記憶體元件140串接地配置。該二極體140電耦接於該字線110b，以及該記憶體元件140電耦接於該位元線120b。

讀取或寫入該記憶體陣列100的記憶體胞元115可藉由施加適當的電壓脈衝至該相對應的字線110b與位元線120b以感應生成一電流穿過選擇的記憶體胞元115而達成。所施加電壓的程度與期間視所執行的操作而定。例如：一讀取操作或一編製程式的操作。

在儲存於該記憶體胞元115的資料值的一讀取(或感測)操作中，偏壓電路(請參考，例如圖9中的偏壓配置供應電壓，電流源36)耦接於該相對應的字線110b與位元線120b以施加適合振幅與持續期間的穿越該記憶體胞元115的偏壓佈置，以感應電流流過而不會造成記憶體元件140的電阻狀態的改變。流經記憶體胞元115的電流由該記憶體元件140的電阻決定，因此該資料值儲存於該記憶體胞元115。例如藉由感測該放大器比較在位元線120b上的電流與一適當的參考電流可決定該資料值(請參考，例如，在圖9中結構24的感測放大器/資料)。

在一資料值被儲存於該記憶體胞元115的編製程式操作中，偏壓電路(請參考，例如圖9中的偏壓配置供應電壓，電流源36)耦合至對應的字線110b與位元線120b以施加適合振幅與持續期間的穿越該記憶體胞元115的偏壓佈置，以感應在記憶體元件140中的一程控的改變，以在記憶體胞元115中儲存該資料值，該記憶體元件140的電阻相對應於在該記憶體胞元115中所儲存的該資料值。

偏壓佈置包括一第一偏壓佈置，其足以順向偏壓該二極體130以及從相對應於第一已程式狀態的電阻至相對應於第二已程式狀態的電阻改變該記憶體元件140的電阻狀態。該偏壓佈置亦包括一第二偏壓佈置，其足以順向偏壓該二極體130以及從相對應於第二已程式狀態的電阻至相對應於第一已程式狀態的電阻改變該記憶體元件140的電阻狀態。在實施例中用於記憶體元件140的單極操作的每一個偏壓配置可包含一個或更多個電壓脈衝，且該電壓程度與脈衝次數對於每一個實施例而言可憑經驗決定。

圖2A和2B顯示在交叉點陣列100之內排列的記憶體胞元(包括代表性的記憶體胞元115)之一實施例的部份截面圖，圖2A是顯示沿著位元線120的截面，而圖2B是顯示沿著字線的截面。

參閱圖2A和2B，該記憶體胞元115包括位於字線110b之內的一摻雜的半導體區域132。字線110b含有導電型態與該摻雜的半導體區域132相反的摻雜的半導體物質。因此，在該摻雜的半導體區域132與字線110b之間界定出一PN接合134，二極體130包括該摻雜的半導體區域132以及字線110b鄰近於該摻雜的半導體區域132的部份。在所示的實施例中，字線110b含有摻雜的P型半導體物質例如多晶矽，而該摻雜的半導體區域132含有摻雜的N型半導體物質。

在另一實施例中，字線130可包含其他的導電物質，例如鎢、氮化鈦、氮化鉭、鋁，而該二極體可由字線110上面具有不同導電型態的第一與第二摻雜區域所構成。在又一實施例中，可讓一輕度摻雜區域位於多個具相反導電性的高摻雜區域之間而形成該二極體，這是由於觀察發現可以改進該二極體的崩潰電壓。

該記憶體胞元115包括有一傳導元件150，其延伸穿過介質170以將二極體130耦接於記憶體元件140。

於所示的實施例中，傳導元件150含有鎢而且記憶體元件140含有鎢氧化物WO_x 。記憶體元件140被一層氮化鈦150A或是被氮化矽與氮化鈦的夾層所圍繞。其他的物質亦可用作襯墊。

於所示的實施例中，形成含有鎢氧化物的記憶體元件140的實施方式包括直接電漿氧化、下游電漿氧化、熱擴散氧化、濺鍍和反應式濺鍍。電漿氧化製程的實施方式包括有純氧氣化學作用或混合的化學作用，例如氧氣/氮氣或氧氣/氮氣/氫氣。在下游電漿氧化的一實施例中，該下游電漿被施加約1500毫托耳的壓力、約1000瓦的功率、氧氣與氫氣流速比率在0.1到100之間、約150℃的溫度，並且持續10到2000秒的時間。參閱如美國專利申請號11/955,137，在此將其併作參考。這項製程亦導致該層150A其頂部的氧化，以形成一場增強元件999。場增強元件999包含圍繞其程度可接觸到上部電極的記憶體元件的氮化鈦氧化物TiNO_x 。鎢氧化物WO_x 是以較該氮化鈦氧化物層的厚度更厚層的方法而形成。因此，介於該上部電極以及圍繞於鎢插頭的襯墊頂端的介質厚度小於穿過該記憶體元件到鎢插頭頂端的介質厚度。由於距離較短，位於上部電極與襯墊之間的電場大於上部電極與鎢插頭表面之間的電場。而且，位於鎢氧化物之上部的電場密度被加強。當鎢插頭的直徑，或者說是襯墊之內徑，是位於約20微秒的數量級或以下，用於約1.5伏特量級的施加電壓，所加強的電場成為沿著整個記憶體元件的截面實質上均勻的增加。

在另一實施例中，記憶體元件140可包含選自於下列的一或多種金屬氧化物：如鈦氧化物、鎳氧化物、鋁氧化物、銅氧化物、鋯氧化物、鈦-鎳氧化物、鍶-鋯氧化物、氧化鈮、氧化鉭、鉻摻雜鋯酸鍶、鉻摻雜鈦酸鍶、氯化聚醚、鑭鈣錳氧、以及過渡金屬氧化物等等。電場增強元件的材料例如二氧化矽、HfO_x 、TiNO_x 、TiO_x 、AlO_x 、以及WO_x 等，可擇優使得其具有較記憶體元件14更高的電阻。

多個位元線120包括作為該記憶體胞元115一上部電極的位元線120b。該等位元線120電耦接於記憶體元件140，伸入並且透出如圖2B所示的截面。該等位元線120包含一或多層導體材料。該等位元線120可含有鎳或鉑或其他高功函數導電物質。並且，上部與底部電極和導體可以是氮化鈦、鐿、鋱、釔、鑭、鈧、鋯、鉿、鋁、鉭、鈦、鈮、鉻、釩、鋅、鎢、鉬、銅、錸、釕、鈷、鎳、鉑、鉛、銠等等。高功函數電極降低操作的切換電流。以鎳為例，於60 nm的操作電流降至100微安培以下而切換速度小於50微秒，可以預期在85℃具有大於300年的保存期間。而且，具有相似的生成自由能的上部電極能改善保存性質。

介質174分隔相鄰的位元線120。於所示的實施例中，介質170、172含有矽氧化物。然而，亦可選用其他介電材料。

從圖2A和2B所是的截面圖可以看出陣列100的記憶體胞元係安排在字線110與位元線120的交叉點位置。以記憶體胞元115作為代表，其安排於字線110b與位元線120b的交叉點位置。此外，記憶體元件140與傳導元件150、160具有一第一寬度，其實質上和該等字線110(參閱圖2A)的寬度114相同。而且，記憶體元件140與傳導元件150、160具有一第二寬度，其實質上和該等位元線120(參閱圖2B)的寬度124相同。在此所用的“實質上”一詞是為了容納製造允差。因此，陣列100的記憶體胞元的該截面區域完全由該等字線110和該等位元線120的尺寸所決定，讓陣列100能有一高記憶體密度。

該等字線110具有字線寬度114，並且由字線分隔距離112分隔相鄰的字線110(參閱圖2A)。該等位元線120具有位元線寬度124，並且由位元線分隔距離122分隔相鄰的位元線120(參閱圖2B)。在較佳實施例中，字線寬度114與字線分隔距離112的總和等於用於形成陣列100的製程的特徵尺寸F的兩倍，而位元線寬度124與位元線分隔距離122的總和也等於該特徵尺寸F的兩倍。再則，F較佳為於用於形成該等字線110與該等位元線120的製程(典型為平面印刷製程)之一最小特徵尺寸，其使得陣列100的記憶體胞元具有4F² 的記憶體胞元面積。

如圖2A-2B所示的記憶體陣列100，記憶體元件140自行與導電插頭150對齊。以下所述較詳細的製造實施例中，記憶體元件140是經由傳導元件150的材料氧化所形成。

操作狀態下，耦接到相對應的字線110b和位元線120b的偏壓電路(例如，參閱圖9的偏壓配置供應電壓、電流源36)施以偏壓排列於整個記憶體胞元115，以順向偏壓於二極體130，並於記憶體元件140的電阻狀態中感應一可程控的變更。記憶體元件140的電阻顯示儲存於記憶體胞元115的資料值。

圖3至6表示用以製造如圖2A-2B所示記憶體胞元的交叉點陣列100之生產流程各步驟。

圖3A-3B顯示在一基板上形成字線110以及在字線110上形成介質170的第一步驟之截面圖，字線110由一第一方向伸展進入並穿出圖3A所示的截面圖，所示的實施例含有摻雜的半導體材料。字線110具有字線寬度114，並且由字線分隔距離112分隔相鄰的字線。

接著，具有寬度610的偏壓陣列600形成於介質170之內，以露出部分的字線110，摻雜的半導體區域132於字線110之間例如用離子植入方式形成，產生的結構如圖4A-4B的截面圖所示。

該摻雜的半導體區域132具有與字線110相反的傳導類型。因此該摻雜的半導體區域132與字線110定義了PN接合134，二極體130包括摻雜的半導體區域132以及靠近摻雜的半導體區域132的一部分字線110。

接著，在圖4A-4B中，傳導元件150是在導通孔600中形成的，導致如圖5A-5B截面圖所示的結構。在本實施例中的傳導元件150包括材料鎢，且可藉由導通孔600以化學氣相沈積材料鎢，接著施以平面化的步驟如化學機械磨光來形成。

然後，一部分的傳導元件150及襯墊150A的氧化形成記憶體元件140與場增強排列999，該場增強元件999與對應的傳導元件150以及襯墊150A的剩餘部分自行排列，導致如圖6A-6B截面圖所示的結構。氧化可以包括電漿氧化以及一選擇性的熱氧化步驟。例如：可使用直接氧電漿氧化法或下游氧電漿氧化法。實施例中包括純氧氣化學作用或混合的化學作用，如氧氣/氮氣或氧氣/氮氣/氫氣。因為記憶體元件140是由傳導元件150的氧化所形成的，因此不需要額外的遮蔽物來形成記憶體元件140。

之後，金屬氧化物記憶體元件140利用暴露於包含至少一氮氣、氫氣或氬氣的氣體下，溫度高於100℃來選擇性固化。該金屬氧化物記憶體元件140較佳在溫度高於150℃暴露於上述氣體中來固化。將金屬氧化物記憶體元件140暴露於氣體中可藉由使用任何合適的高溫系統來實現，例如：熔爐系統或快速熱脈衝(RTP系統)。暴露過程的時間、溫度及壓力取決於數種因素，包括所使用的系統，以及各實施例的不同。例如：溫度範圍可以從150℃到500℃，時間從10到10,000秒，在10^-5 到10^-2 托耳間的壓力。下面將詳細討論關於圖11A-11B，此處所述之固化金屬氧化物記憶體元件140是為了說明改善金屬氧化物記憶體元件140的電阻轉換性能以及循環耐久性。

形成高功函數位元線130使用例如物理氣相沈積法，以介質174分開，形成於如圖6A-6B所示之結構上，而導致如圖2A-2B所示之交叉點陣列100。在某些實施例中，關於圖4A-4B所述的金屬氧化物記憶體元件140的選擇性暴露程序可替代操作於位元線130上。偏壓電路如供應電壓和/或電流源可形成在相同的裝置如記憶體元件上，以及耦合到字線110和位元線120用於應用此處所述之偏壓配置。形成位元線130與介質174可藉由將位元線材料成型於圖4A-4B中的結構，在位元線130上形成介質，以及執行一平面化程序如化學機械磨光。

在圖6B之後，一具有導體的上部電極形成。

圖7為本發明的一整合電路10的簡化流程圖，該整合電路10包括記憶體胞元的交叉點記憶體陣列100，該記憶體胞元包括一金屬氧化物為基礎之記憶體元件以及一二極體存取裝置。字線解碼器14與複數個字線16耦合且電子通訊。位元線(行)解碼器18與複數個位元線20電子通訊以從陣列100中的記憶體胞元(未顯示)讀取與寫進資料。位址供應於排線22上至字線解碼器與驅動器14以及位元線解碼器18。方塊24中的感測放大器及資料進入結構經由資料排線26耦合至位元線解碼器18。資料的提供係從整合電路10上的輸入/輸出埠，或從整合電路10內部或外部的其他資料源藉由資料進入線28至方塊24中的資料進入結構。其他的電路30可包括於整合電路10中，如一普遍用途的處理器或特殊用途的應用電路，或模組的結合提供由陣列100所支援的在晶片上的系統功能。資料的提供係從方塊24中的感測放大器藉由資料輸出線32至整合電路10上的輸入/輸出埠，或整合電路10內部或外部的其他資料終點。

在本實施例中所實施的控制器34使用偏壓配置狀態機器，控制偏壓配置供應電壓36的應用，如讀取、制訂計畫、以及為核對電壓制訂計畫。控制器34可使用習知的特殊用途邏輯電路來實施。在另一實施例中，控制器34包括一普遍用途的處理器，其可執行於相同的整合電路上以執行一電腦程式來控制該裝置的操作。在又另一實施例中，特殊用途的邏輯電路與普遍用途的處理器可結合以利用於控制器34的實施。

如上述關於圖6A-6B，在製造具有二極體存取裝置的記憶體胞元時金屬氧化物記憶體元件140可藉由暴露於包含至少一氮氣、氫氣或氬氣的氣體中來固化。

其他金屬氧化物如鈦氧化物、鎳氧化物、鋁氧化物、銅氧化物、鋯氧化物、鈮氧化物、鉭氧化物、鈦-鎳氧化物、鉻摻雜鋯酸鍶、鉻摻雜鈦酸鍶、氯化聚醚、以及鑭鈣錳氧可與高功函數上部電極材料一同使用。

此裝置不僅可使用雙極操作，亦可使用單極操作。雙極操作表示該裝置可以相反極性的電場來設定或重設操作。單極操作表示該裝置可以相同極性的電場來設定或重設操作。

圖8為具有一電場增強排列的一範例記憶體胞元的簡單示意圖。

一記憶體如抗氧化物RAM或磁穿隧接面抗磁性RAM具有一場增強排列。記憶體胞元具有一上部電極與一底部電極，且記憶體元件排列於上部電極與底部電極間的電流路徑中的電系列。

在上部電極與底部電極間的電流路徑中的電系列，一傳導元件或導體具有“U”字形截面。該傳導元件的“U”字形截面的凹處部分位於與上部電極距離第一距離d1處，對應該記憶體元件的厚度d1。該傳導元件的“U”字形截面的臂狀部分位於與上部電極距離第二距離d2處，對應環繞該記憶體元件的非導電絕緣體1的厚度d2。關於從上部電極算起的距離，d1是從該上部電極至傳導元件的“U”字形截面的凹處部分的第一距離，d2是從該上部電極至傳導元件的“U”字形截面的臂狀部分的第二距離，且d1比d2大。一非導電絕緣體2環繞該傳導元件及該非導電絕緣體1。

絕緣體1與絕緣體2可以是相同或不同的材料。薄絕緣體1可導致在記憶體胞元中的電場的大小(尺寸)規模越來越小。因此，絕緣體1的材料需求為高電阻材料，如可在絕緣體1內支撐高電場的二氧化矽或氮氧化鈦(TiNO_x )。為使場增強，d2的厚度需小於d1。

絕緣體1越薄以及記憶體元件的寬度越窄，則在絕緣體1的末端及記憶體元件內所產生的電場越高。

圖9為具有一電場增強排列的一範例記憶體胞元的一截面圖TEM影像。

在圖9中，60 nm裝置的TEM影像以金屬氧化物TiNO_x 作為記憶體元件為特徵。記憶體元件的上部被非導電絕緣體TiNO_x 所環繞。傳導元件為(i)導電性鎢插頭以及(ii)環繞記憶體元件與導電性鎢插頭底部的導電性氮化鈦(TiN)襯墊兩者的組合。在此實施例中，一自排列的場增強裝置排列係藉由氧化TiN襯墊為絕緣TiNO_x ，如此WO_x 被迫凸出於其餘的TiN襯墊上。

WO_x 電阻式記憶體與互補金氧半導體具有很好的相容性，且具有簡單的製作法。然而，不像過渡金屬氧化物，WO_x 呈現低起始電阻吸引高電流，且嚴重限制其寫入頻寬。

WO_x 與其他過渡金屬氧化物電阻式記憶體不同。由於溫度的限制，RTO過程無法完全消除在原生的WO_x 電阻式記憶體元件中鎢-次氧化物形成洩漏路徑。一形成過程改變該低電阻狀態為一高電阻狀態。此操作需要高電壓/電流以及需要正確的極性；該形成脈衝的相反極性無法達到一高電阻狀態。

WO_x 電阻式記憶體的X射線光電子光譜學分析指出WO_x 電阻式記憶體表面的頂層主要由WO₃ 所組成，且在低於表面約2.5 nm處，其組成改變為WO₂ +W₂ O₅ +WO₃ 的混合。導電式原子力顯微鏡顯示洩漏路徑可藉由應用一電流穿過原子力顯微鏡尖端來消除，暗示洩漏路徑被氧化所密封係由焦耳熱所導致。

對於形成過程一提議的機制為：正電壓從較低於表面處吸引負O^2- 離子，且將有漏洞的次氧化物轉換為絕緣WO₃ 。該上部電極係為氧惰性的。下面的表格顯示一氧惰性上部電極(TiN,Pt)較一氧反應上部電極(Al,Ti,W)顯示較佳的電阻式記憶體的高電阻狀態/低電阻狀態(HRS/LRS)比。

下面敘述設定/重設機制。對於設定操作，產生一或多WO_3-n 燈絲，經由電化學氧化還原反應架起上部與底部電極的橋樑。該導電性WO_3-n 層產生低電阻狀態。對於重設操作，WO_3-n 燈絲破裂且藉由形成程序的相同機制轉換為絕緣的WO₃ (由較深處拉出的O^2- 所氧化)。因此，最初僅在未加工的裝置上以大量的洩漏路徑形成特殊的重設。

電阻決定層靠近上部WO_x 表面。因此，完全密封的WO₃ 係藉由一正規的重設脈衝來達成。對於各種不同尺寸(60 nm,80 nm,100 nm)的裝置實施設定/重設電壓與電流顯示重設與設定的V/I與裝置大小沒有或很弱的依賴關係，暗示WO_x 電阻式記憶體的重設與設定機制透過氧化還原反應過程中燈絲的形成與分裂來支配。50 ns的重設脈衝具有一中間重設電壓保持在約-1.3V，且一中間設定電流保持在約0.65 mA。

起始的電阻分佈是與50個最近的180 nm WO_x 電阻式記憶體裝置以及50個最近的60 nm WO_x 電阻式記憶體裝置來比較。在60 nm，具有寬分佈(log R介於3.8與6.5之間)的起始電阻更高，而對於180 nm裝置(log R介於2.5與3.0之間)是非常緊的。此可由洩漏路徑的密度來解釋。若洩漏路徑密度接近在60 nm×60 nm的面積中的單一數字，則此分佈係由統計學波動所預期。

緊的程序電壓分佈是由於從50、60 nm WO_x 電阻式記憶體胞元的設定與重設操作。對於重設(電阻約100 kohm)平均電壓是1.91 V，標準差0.31 V，而對於設定(電阻約10 kohm)平均電壓是1.31 V，標準差0.22 V。

瞬變電流的電流-時間圖顯示在60 nm WO_x 電阻式記憶體胞元上50 ns的重設與設定脈衝表現良好。可達到具有60 nm WO_x 電阻式記憶體胞元的多層式晶片操作，以至少四層在20KO與80KO之間產生兩個額外的層次，且該多層次晶片的耐久力＞10⁴ 循環。＞10⁹ 讀取次數的優異的讀取擾亂免疫存在時，以通常層次約1.5×10⁵ ohms在0.25 V的重設狀態，通常層次約2.0×10⁵ ohms在0.5 V的重設狀態，通常層次約7.5×10³ ohms在0.5 V的重設狀態。

圖10為在中央的電場v.s.記憶體胞元的直徑的圖，係由模擬以範例記憶體胞元來重設與設定操作而來，兩者皆包括具有與不具有一電場增強排列的情況。

不具有該電場增強排列的該範例記憶體胞元被參照為一棒狀結構。在棒狀結構中，該傳導元件缺乏“U”字形截面，取而代之的是具有一插頭的簡單矩形截面。

不具有該電場增強排列的該範例記憶體胞元被參照為場增強結構。因為傳導元件的“U”字形截面的兩臂之尖端更靠近上部電極，介於上部電極與傳導元件之間的一給定電位差(例如分享底部電極的電壓)與棒狀結構相比具有更短的距離來改變；因此，具有電場增強排列的電場(根據E=V/d)會更高，接近傳導元件的“U”字形截面的兩臂之尖端。

當W插頭的尺寸下修時，WO_x 中心的電場會相當高。接近邊緣的電場會更高。此電場增強特徵為在W插頭結構內自行排列而不需要耗費任何額外的屏蔽。

圖11為由具有一電場增強排列的各種直徑範例記憶體胞元在一形成操作下模擬而來的截面圖的電場圖。

圖11針對具有10 nm至100 nm直徑的記憶體元件，顯示電場強度v.s.與記憶體元件中心的距離。對於1.5 V之施加電壓，一致增加該記憶體元件尺寸達到約20 nm，資料顯示場實質上被增強了。

記憶體元件的各種直徑範圍從100 nm、80 nm、60 nm、40 nm、20 nm到10 nm。圖11將記憶體胞元的中心集合起來。圖11指出，當插頭的尺寸下修時，傳導元件的“U”字形截面的兩臂會更靠近。高電場的側邊位置對應記憶體胞元的半徑(直徑的一半)。

圖12為由具有電場增強排列的100 nm直徑的示範記憶體胞元模擬而來的電場的二維圖。

圖13為由具有電場增強排列的20 nm直徑的示範記憶體胞元模擬而來的電場的二維圖。

比較圖12與圖13亦顯示當插頭的尺寸下修時，傳導元件的“U”字形截面的兩臂會更靠近，且近似傳導元件的“U”字形截面的兩臂的高電場漸增地聚集於中心。

圖14為由具有電場增強排列的各種直徑的範例記憶體胞元在一形成操作下的實驗結果而來的脈衝電壓圖。

圖15為由具有電場增強排列的各種直徑的範例記憶體胞元在各種操作下的實驗結果而來的電流圖。

圖14與圖15顯示當胞元尺寸上升時，初始形成程序所需的電壓與電流快速下降。因此，在60 nm或以下，初始形成程序實際上是被忽略的。在如此小的記憶體胞元尺寸中，控制電路可省略，或者簡化而不操作，一具有命令碼的不同形成操作不同於一規律設定或重設操作的命令碼。取而代之的是，可執行規律操作。

圖16為由具有電場增強排列的60 nm直徑的範例記憶體胞元在重設與設定操作的多次循環下的實驗結果而來的電阻v.s.脈衝電壓期間圖。

圖16指出如此小的記憶體胞元不需要不同的形成操作。

圖17為由具有電場增強排列的60 nm直徑的範例記憶體胞元在重設與設定操作的多次循環下而來的電阻v.s.循環次數圖。

圖17指出60 nm裝置的循環耐久力大於一百萬次。在一百萬次循環的重設/設定操作中，重設/設定電阻窗仍保持良好的分離。大約10倍電阻窗可藉由程式確認演算法來妥善地保持。

圖18為對於具有電場增強排列的60 nm直徑的範例記憶體胞元在一實質的加熱期間後的電阻v.s.保持時間圖。

重設與設定狀態即使在150℃、2000小時的烘烤後亦充分地分離。

以上所述係利用較佳實施例詳細說明本發明，而非限制本發明的範圍，因此熟知此技藝的人士應能明瞭，適當而作些微的改變與調整，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，故都應視為本發明的進一步實施狀況。

100．．．記憶體陣列

110,110a,110b,110c．．．字線

120,120a,120b,120c．．．位元線

115．．．記憶體胞元

130．．．二極體

140．．．記憶體元件

132．．．摻雜的半導體區域

134．．．PN接合

170,172,174．．．介質

150A．．．襯墊

999．．．場增強元件

150,160．．．傳導元件

114．．．字線寬度

124．．．位元線寬度

112．．．字線分隔距離

122．．．位元線分隔距離

600．．．導通孔

610．．．偏壓陣列寬度

10．．．整合電路

14．．．字線解碼器

16．．．複數個字線

18．．．位元線(行)解碼器

20．．．複數個位元線

22．．．排線

26．．．資料排線

28．．．資料進入線

30．．．其他電路

32．．．資料輸出線

34．．．控制器

36．．．偏壓配置供應電壓

圖1為本發明之使用記憶體胞元實施一交叉點記憶體陣列的部分示意圖。

圖2A與2B為在交叉點陣列100之內排列的記憶體胞元之一實施例的部份截面圖。

圖3-6說明用以製造如圖2A-2B所示之記憶體胞元的交叉點陣列的一製造順序步驟。

圖7為本發明的一整合電路的簡化流程圖，該整合電路包括記憶體胞元的交叉點陣列，該記憶體胞元包括一金屬氧化物為基礎之記憶體元件以及一二極體存取裝置。