TWI463673B - 非揮發性奈米管二極體與非揮發性奈米管塊材及使用該等之系統以及製造該等之方法 - Google Patents
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Description
本申請案主張下列申請案之美國專利法§119(e)下的利益，其整個內容以參考的方式併入本文：2006年10月27日提出申請之美國臨時專利申請案No.60/855,109，標題"非揮發性奈米管區塊"；2006年8月28日提出申請之美國臨時專利申請案No.60/840,586，標題"非揮發性奈米管二極體"；2006年8月8日提出申請之美國臨時專利申請案No.60/836,437，標題"非揮發性奈米管二極體"；2006年8月8日提出申請之美國臨時專利申請案No.60/836,343，標題"作為電子保險絲替換元件的可擴充非揮發性奈米管開關"；2007年3月16日提出申請之美國臨時專利申請案No.60/918,388，標題"使用非揮發性奈米管區塊的記憶體元件與交叉點開關及其陣列"；本申請案為下列申請案之延續並主張美國專利法§120下的優先權，其整個內容以參考的方式併入本文：2005年11月15日提出申請之美國專利申請案No.11/280,786，標題"二端子奈米管裝置與系統及其製造方法"；2005年11月15日提出申請之美國專利申請案No.11/274,967，標題"使用可改編程式之電阻的奈米管的記憶體陣列"；及2005年11月15日提出申請之美國專利申請案No.11/280,599，標題"使用奈米管開關的非揮發性陰影閂"。
本申請案有關下列同時提出申請的申請案，其整個內容以參考的方式併入：美國專利申請案No.(待宣佈)，標題"具可擴充二端子奈米管開關之非揮發性記憶體"；美國專利申請案No.(待宣佈)，標題"作為電子保險絲替換元件的具可擴充非揮發性奈米管開關之閂電路及作業電路"；美國專利申請案No.(待宣佈)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；美國專利申請案No.(待宣佈)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；美國專利申請案No.(待宣佈)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；美國專利申請案No.(待宣佈)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；美國專利申請案No.(待宣佈)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"；及美國專利申請案No.(待宣佈)，標題"非揮發性奈米管二極體與非揮發性奈米管區塊及其系統與其製造方法"。
[0001]
本發明係關於具有奈米管元件之非揮發性開關裝置，以及形成該等裝置之方法。
[0002]
對於具有更強大記憶體功能之更高密度的記憶體，係有持續增加的需求，包含獨立式及嵌入式，範圍由數百kbits至超過1 Gbit之記憶體。所需要之更大的記憶體，具有漸增更高的密度、販賣數量越來越多、以及每位元之價格係更低的，係向半導體工業提出挑戰，以迅速地改良幾何結構製程及圖案特徵。例如，此等需求驅動光微影技術至更小的線寬及間距尺寸、層與層之間具有相對應之改良的對準、改良的製程圖案特徵/結構，例如更小的電晶體及儲存元件；但也包括增加的晶片尺寸，需要容納更大的記憶體功能、或組合的記憶體與邏輯功能。由於更小的幾何結構，對於更小的缺陷尺寸的敏感度增加，同時總缺陷密度必須顯著地減少。
[0003]
當過渡至一新的更高密度的技術節點時，微影及相對應之製程改變，通常造成絕緣體與導體，在X與Y方向0.7倍之尺寸的縮減，或2倍之面積縮減，對邏輯電路與記憶體支援電路而言。通常加入對該記憶體單元而言特有之製程圖案特徵，導致超出光微影改良所造成之面積縮減外的一額外的典型之0.7倍之面積縮減，以致記憶體單元達到約2.8倍之單元面積縮減。在DRAM中，例如，一製程圖案特徵改變，例如一埋入式溝渠或堆疊的儲存電容器係導入，在一電容器平板與形成在半導體基材中之單元選擇FET之源極之間，相對應之最佳化單元接觸手段。針對DRAM記憶體所述之折衷方案，係相似於其他記憶體類型者，例如EPROM、EEPROM、以及Flash。
[0004]
記憶體效率係經由比較位元儲存區與相對應之支援電路區之成本負擔(overhead)而決定。相對於陣列儲存區，支援電路區係被最小化。對2－D記憶體而言，亦即其中一單元選擇電晶體係形成於一半導體基材中的記憶體，過渡至一更高密度的新技術節點(技術世代)，位元區可能被縮減超過支援電路區，如上針對一記憶體實例所進一步描述者，其中位元區係縮減了2.8倍，同時支援電路區係縮減了2倍。為了保持記憶體效率，記憶體架構可能被改變，以製造更大的次－陣列，亦即每一字元線具有更多位元以及每一位元線具有更多位元次－陣列。為了持續改良記憶體效能，且同時保持功率消耗，新的記憶體架構係使用全域及局部(節區式)字元線與全域及局部(節區式)位元線架構，以容納每一字元線及位元線具有更多位元之更大的次－陣列，例如敘述於美國專利5,546,349中者，其全部內容係併入本文中作為參考。
[0005]
除了記憶體次－陣列尺寸之成長，晶片區(chip area)亦可能成長。例如，若記憶體功能於一新技術節點係欲具有多4倍之位元，假使位元區之縮減為2.8倍，則晶片區之成長將為至少1.4至1.5倍。
[0006]
繼續說明如上所述之記憶體實例，若一記憶體之晶片區於目前技術節點為60%之位元區陣列及40%之支援電路區，假設晶片架構不改變，以及假使位元區效率對一新技術節點之改良為2.8倍，同時支援電路佈局係改良2倍，則位元區及支援電路區將皆為晶片區之約50%。架構改變及電路設計及佈局改良，以增加每一位元線及字元線之位元的數目，例如全域及局部節區式字元及位元線，敘述於美國專利5,546,349，可用以達到60%位元區及40%支援電路，針對於一新技術節點之一新的4倍大的記憶體功能晶片設計。然而，晶片區將會大1.4倍至1.5倍，對於4倍之記憶體功能而言。因此例如，若目前晶片區為100 mm2
，則對於4倍大的記憶體而言新的晶片區將為140至150 mm2
；若目前晶片區為70 mm2
，則對於4倍大的記憶體而言新的晶片區將為至少100 mm2
。
[0007]
從一製造(manufacturing)觀點而言，除非新的記憶體功能的每位元之價格，相對於目前的世代而言是有競爭性的，過渡至於一新技術節點之一新的4倍大的記憶體功能的大量生產不會實現。典型地，至少二種或有時三種新的晶片被設計，於光微影線寬尺寸(shrinks)各增加10至15%的縮減、縮減該4倍記憶體功能晶片區至100 mm2
或更小，以提高每一晶圓之晶片數目並減少記憶體之每位元之價格，以達到與目前世代之記憶體競爭之水平。
[0008]
Crafts等人之美國專利5,536,968，其全部內容係併入本文中作為參考，揭露一種OTP現場－可程式化記憶體，具有一單元，由串聯有一非揮發性OTP元件之一二極體所形成，於此專利中，非揮發性OTP元件為一多晶矽熔線元件。每一單元包括一初形成(as－formed)之多晶矽熔線，通常為數百Ohms，以及一串聯選擇二極體。記憶體陣列為一2－D記憶體陣列，具有一長折彎式窄多晶矽熔線(long folded narrow polyfuse)元件。若經選擇，毫安(培)之電流熔斷(blow)一選擇的多晶矽熔線，使其變成不導電。由於有大的多晶矽熔線尺寸，儲存單元係大的，因此，敘述於美國專利5,536,968之OTP記憶體並未指出記憶體尺寸縮減(scaling)問題，如上所進一步敘述者。
[0009]
Roesner之美國專利4,442,507，其全部內容係併入本文中作為參考，揭露一單次程式化(one－time－programmable)(OTP)現場－可程式化(field－programmable)記憶體，使用三維(3－D)記憶體單元及相對應之製程、設計、以及架構，以取代二維(2－D)記憶體方法，所謂二維(2－D)方法係指針對每一新世代之記憶體，增加晶片區並縮減個別元件尺寸(電晶體)與互連件。美國專利4,442,507說明一EPROM(單次程式化)記憶體，具有一3－D EPROM陣列，其中單元選擇裝置、儲存裝置、以及互連手段係非製造於一半導體基材中或於一半導體基材上，而是形成在一絕緣層上，該絕緣層係位於形成在一半導體基材中或在一半導體基材上之支援電路上，該半導體基材具有一互連件，位於支援電路與3－D EPROM記憶體陣列之間。此一3－D記憶體方法，顯著地縮小了關於更高密度的更大的記憶體功能之微影及製程要求。
[0010]
說明於圖1中之3－D EPROM先前技術陣列100，為美國專利4,442,507之先前技術相對應之結構之代表。該記憶體單元包括一垂直地－配置的蕭基(Schottky)二極體，串聯有一反熔件(antifuse)，該反熔件係形成於使用低摻雜(lightly doped)多晶矽之該蕭基二極體上。支援電路及互連件110係形成於支撐半導體基材105中及於支撐半導體基材105上，該支撐半導體基材例如矽。穿過絕緣體115之互連件(未示於圖1)，係用於連接支援電路至陣列線，例如導體120及導體170。記憶體單元係製造於絕緣體115之表面上，包括蕭基二極體142、反熔件155，以及係藉由組合之導體120與N＋多晶矽導體122，以及金屬導體170與傳導障壁層160而互連。須注意，雖然絕緣體115表面係以如平面之方式說明，事實上其係非平面的，如更詳細說明於美國專利4,442,507者，由於在該發明當時尚未具有VLSI平坦化技術。
[0011]
N＋多晶矽圖案化層半導體122係用作一蕭基二極體142接觸件以及作為一陣列互連線。N＋多晶矽半導體122可為例如矽或鍺，以及係通常摻雜至1020
摻雜物atoms/cm3
，具有0.04 Ohms/方形之電阻。雖然半導體122可被用作一陣列線，一較低電阻陣列線可藉由沈積N＋多晶矽半導體122於一鉬矽化物導體120上、介於該N＋半導體層及絕緣體115之該表面之間而形成。一第二N－多晶矽或鍺半導體圖案化層(半導體)125，與半導體122相接觸，係通常摻雜於1014
至1017
摻雜物原子/cm3
範圍內，具有15 Ohms/方形之電阻，並且係形成蕭基二極體142之陰極端子，蕭基二極體142係用作一單元選擇裝置。摻雜物可為例如砷、磷、以及銻。多晶矽導體122和125係通常為400 nm厚，以及2 um寬。
[0012]
蕭基二極體裝置142之陽極係藉由下列方式形成，使用一貴金屬(例如鉑)之厚度25 nm之圖案化的導體140，沈積於N－多晶矽導體125上，並加熱至600℃，以與下層之多晶矽材料形成一化合物(例如，鉑矽化物)。貴金屬之該矽化物140與下層之N－多晶矽半導體125形成蕭基二極體142之接面145。蕭基二極體142之量測顯示一導通電壓(turn－on voltage)為約0.4伏特，以及一反向崩潰電壓(反向崩潰voltage)為約10伏特。
[0013]
該記憶體單元之非揮發性狀態係被儲存於反熔件155中，作為一電阻狀態。反熔件155之該電阻狀態係單次可改變的(可程式化)(OTP)，在該製造製程完成之後。較佳地，用於形成反熔件155之材料150，為一單一(single)元件N－半導體，例如矽或鍺，通常具有少於1017
atoms/cm3
之摻雜，而砷和磷為適合的N－類型摻雜物，如美國專利4,442,507所進一步敘述者。在圖案化以形成反熔件155之後，沈積100 nm厚之TiW之一傳導障壁層160，與反熔件155和絕緣體130相接觸。然後，沈積800 nm鋁層，並圖案化以形成導體170。導體170與傳導障壁層160皆被圖案化。傳導障壁層160係用於避免鋁遷移進入該N－多晶矽材料150。
[0014]
初形成時，該反熔件之電阻係通常為107
ohms。一開始，所有單元中之所有反熔件具有約107
ohms之電阻值，初製造時，若一單元被選擇並被程式化，以致到達約10伏特之一反熔件臨限電壓，則該反熔件電阻係改變至102
ohms，且程式化電流被限制至約50 uA，以及程式化時間至微秒範圍。一反熔件只能被程式化一次，並且，非揮發性之新的較低電阻狀態係儲存於該3－D EPROM記憶體之一記憶體單元中，該陣列區域係位於下層之支援電路110上，支援電路位於半導體基材105中及半導體基材105上。
[0015]
雖然美國專利4,442,507介紹了3－D EPROM記憶體陣列之觀念，使所有單元元件及互連件與一半導體基材以及上述支援電路不耦合(decoupled)，此方法係限於OTP記憶體。
[0016]
先前技術圖2說明製造的CMOS結構200和200’，包括裝置具有一平面局部互連金屬層及額外的較全域(more－global)平面堆疊程度之四個導體(金屬1－金屬4)，以及堆疊的接觸件及填滿的導孔(via介層)(接觸栓)，如Ryan，J.G.等人之先前技術參考文件所述者，“The evolution of interconnection technology at IBM”，Journal of Research及Development，Vol.39，No.4，July 1995，pp.371－381，其全部內容係併入本文中作為參考。金屬5係非平面的，並且係用於提供晶片之外(off－chip)連接。局部互連件及導線層金屬1、金屬2、金屬3、金屬4、以及金屬5可使用例如Al(Cu)、W、Mo、Ti、Cu。嚴格的金屬節距(pitch)需要金屬及氧化物皆平坦化，並且，接近－垂直的、零重疊之導孔栓(via stud)通常係由鎢(W)形成，如說明於圖2。廣泛使用的化學機械研磨(chemical－mechanical polishing)(CMP)平坦化技術，使能夠形成結構200和200’。CMP技術亦說明於，於西元1990年7月31日發證之美國專利4,944,836中，其全部內容係併入本文中作為參考。CMP技術之選用亦在於其移除前製程缺陷的能力。
[0017]
美國專利5,670,803，其全部內容係併入本文中作為參考，共同發明人Bertin，揭露一3－D SRAM陣列結構，具有同時地界定之側壁尺寸。此結構包括垂直側壁，同時地由一溝渠及一絕緣區域所界定，該溝渠係切割穿過多層的摻雜矽，以避免(最小化)多重對準步驟。該等溝渠切割穿過多重半導體及氧化物層，並停在一支撐絕緣體(SiO2
)層之頂表面上，介於該3－D SRAM陣列結構與一下層半導體基材之間。美國專利5,670,803亦教導於一溝渠區域內之溝渠內(in－trench)垂直區域單元互連導線，以形成一垂直地連線的3－D SRAM單元。美國專利5,670,803亦教導一貫穿－溝渠(through－trench)垂直互連導線，其係貫穿一溝渠區域至3－D SRAM儲存單元之頂表面，該3－D SRAM儲存單元已經於一溝渠單元內局部地連線。
[0018]
本發明提供一種非揮發性奈米管二極體及非揮發性奈米管區塊，及使用該等之系統，及其製造方法。
[0019]
於本發明之一方面，一非揮發性奈米管二極體裝置係包含一第一端子及一第二端子；一半導體元件，包含一陰極及一陽極，且能因應施加至該第一傳導端子之電氣刺激，在該陰極與陽極之間形成一傳導途徑；以及一奈米管開關元件，包含一奈米管織物物件，與該半導體元件電氣相通，該奈米管織物物件係設在該半導體元件與該第二端子之間，且能在該半導體元件與該第二端子之間形成一傳導途徑，其中施加在該第一及第二端子上的電氣刺激係造成複數個邏輯狀態。
[0020]
一或更多之實施例包括一或更多的下列特徵。在該複數個邏輯狀態中之一第一邏輯狀態中，在該第一及第二端子之間的一傳導途徑係實質上失效的(disabled)，並且，其中在該複數個邏輯狀態中之一第二邏輯狀態中，在該第一及第二端子之間的一傳導途徑係致能的(enabled)。在該第一邏輯狀態中該奈米管物件具有一相對高的電阻，並且，在該第二邏輯狀態中該奈米管物件具有一相對低的電阻。該奈米管織物物件包括一不對齊之奈米管的不織布網狀物。在該第二邏輯狀態中，該不對齊之奈米管的不織布網狀物，在該半導體元件與該第二端子之間，係包含至少一電氣傳導途徑。該奈米管織物物件係一多層織物。在一臨限電壓以上，在該第一及第二端子之間，該半導體元件係能夠使電流由該陽極流動至該陰極，並且，在該臨限電壓以下，在該第一及第二端子之間，該半導體元件係無法使電流由該陽極流動至該陰極。在該第一邏輯狀態中，在該陽極與該第二端子之間的該傳導途徑係失效的(disabled)。在該第二邏輯狀態中，在該陽極與該第二端子之間的該傳導途徑係致能的(enabled)。一傳導接觸件，設在該奈米管織物物件與該半導體元件之間，且在該奈米管織物物件與該半導體元件之間提供一電氣相通途徑。該第一端子係與該陽極電氣相通，並且，該陰極係與該奈米管開關元件之該傳導接觸件電氣相通。在該第二邏輯狀態中，該元件係能夠帶動電流實質上由該第一端子流動至該第二端子。該第一端子係與該陰極電氣相通，並且，該陽極係與該奈米管開關元件之該傳導接觸件電氣相通。當在該第二邏輯狀態時，該元件係能夠帶動電流實質上由該第二端子流動至該第一端子。該陽極包括一傳導材料，並且，該陰極包括一n型半導體材料。該陽極包括一p型半導體材料，並且，該陰極包括一n型半導體材料。
[0021]
於本發明之另一方面，一二端子非揮發性狀態裝置，包括：一第一端子及一第二端子；一半導體場效元件，具有一源極，一汲極，一閘極，與該源極及該汲極中之一者電氣相通，以及設在該源極與該汲極之間的一通道，該閘極能夠可控制地在該源極與該汲極間之通道中形成一電氣傳導途徑；一奈米管開關元件，具有一奈米管織物物件及一傳導接觸件，該奈米管織物物件係設在該傳導接觸件與該第二端子之間，且能夠在該傳導接觸件與該第二端子之間形成一電氣傳導途徑；其中該第一端子係與該源極及該汲極中之一者電氣相通，該源極與汲極中之另一者係與該傳導接觸件電氣相通；以及其中施加於該第一及第二傳導端子上之一第一組電氣刺激造成一第一邏輯狀態，並且，施加於該第一及第二傳導端子上之一第二組電氣刺激造成一第二邏輯狀態。
[0022]
一或更多之實施例包括一或更多的下列特徵。該第一邏輯狀態係對應在該第一及第二端子之間之一相對不導電之途徑，以及該第二邏輯狀態係對應在該第一及第二端子之間的一傳導途徑。該第一組電氣刺激在該奈米管織物物件中造成一相對高之電阻狀態，並且，該第二組電氣刺激在該奈米管織物物件中造成一相對低之電阻狀態。該奈米管織物物件包括一不對齊之奈米管的不織布網狀物。該奈米管織物物件包括一多層織物。因應該第二組電氣刺激，該不對齊之奈米管的不織布網狀物提供至少一電氣傳導途徑在該傳導接觸件與該半導體場效元件之間。因應該第二組電氣刺激，該源極與該汲極間之一傳導途徑係被形成於該傳導通道中。該半導體場效元件包括一PFET。該半導體場效元件包括一NFET。該半導體場效元件之該源極係與該第一端子電氣相通，並且，該汲極係與該奈米管開關元件之該傳導接觸件電氣相通。該半導體場效元件之該汲極係與該第一端子電氣相通，並且，該半導體場效元件之該源極係與該奈米管開關元件之該傳導接觸件電氣相通。
[0023]
於本發明之另一方面，一電壓選擇電路包括：一輸入電壓源；一輸出電壓端子及一參考電壓端子；一電阻元件；以及一非揮發性奈米管二極體裝置包含：一第一端子及一第二端子；一半導體元件與該第一端子電氣相通；一奈米管開關元件，設在該半導體元件與該第二端子之間，且能夠在該半導體元件與該第二端子之間傳導電氣刺激；其中該非揮發性奈米管二極體裝置係能夠使電氣刺激在該第一及第二端子之間傳導，其中該電阻元件係設在該輸入電壓源與該輸出電壓端子之間，該非揮發性奈米管二極體裝置係設於該輸出電壓端子與該參考電壓端子之間，且與該輸出電壓端子與該參考電壓端子電氣相通，並且，其中該電壓選擇電路係能夠提供一第一輸出電壓準位，當因應位於該輸入電壓源及該參考電壓端子之電氣刺激時，該非揮發性奈米管二極體實質上避免在該第一及第二端子之間之電氣刺激之傳導，並且，其中該電壓選擇電路係能夠提供一第二輸出電壓準位，當因應位於該輸入電壓源及該參考電壓端子之電氣刺激時，該非揮發性奈米管二極體在該第一及第二端子之間傳導電氣刺激。
[0024]
一或更多之實施例包括一或更多的下列特徵。該半導體元件包括一陽極與一陰極，該陽極與該第一端子電氣相通，並且，該陰極與該奈米管開關元件相通。該半導體元件包括一場效元件，具有一源極區域，與該第一端子相通，一汲極區域，與該奈米管開關元件電氣相通；一閘極區域係與該源極區域及該汲極區域中之一者電氣相通，以及一通道區域，能夠因應施加在該閘極區域上之電氣刺激，可控制地形成與不形成一電氣傳導途徑於該源極與該汲極之間。該第一輸出電壓準位係實質上等同於該輸入電壓源。該第二輸出電壓準位係實質上等同於該參考電壓端子。該奈米管開關元件係包含一奈米管織物物件，具有一高電阻狀態及一低電阻狀態。該奈米管織物物件之該高電阻狀態係實質上高於該電阻元件之電阻，並且，其中該奈米管織物物件之該低電阻狀態係實質上低於該電阻元件之電阻。藉由該電阻元件之相對電阻以及該奈米管織物物件之該高電阻狀態，該第一輸出電壓準位係部分地決定，並且，其中，藉由該電阻元件之相對電阻以及該奈米管織物物件之該低電阻狀態，該第二輸出電壓準位係部分地決定。
[0025]
於本發明之另一方面，一非揮發性奈米管二極體包括一基材；一半導體元件，設於該基材之上，該半導體元件具有一陽極與一陰極，且能夠形成一電氣傳導途徑於該陽極與該陰極之間；一奈米管開關元件，設於該半導體元件之上，該奈米管開關元件包含一傳導接觸件及具有複數個電阻狀態之一奈米管織物元件；以及一傳導端子，與該傳導接觸件以間隔關係設置，其中該奈米管織物元件係插入該傳導接觸件之間且與該傳導接觸件電氣相通，並且，該傳導接觸件係與該陰極電氣相通，並且，其中因應施加至該陽極與該傳導端子之電氣刺激，該非揮發性奈米管二極體係能夠形成一電氣傳導途徑於該陽極與該傳導端子之間。
[0026]
一或更多之實施例包括一或更多的下列特徵。該陽極包括一導體材料，並且，該陰極包括一半導體材料。該陽極材料包括下列中之至少一者：Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn、CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
及ZrSi2
。該半導體元件包括一蕭基障壁二極體。一第二傳導端子插入於該基材與該陽極之間，該第二傳導端子係與該陽極電氣相通，其中因應位於該第二傳導端子與該傳導端子之電氣刺激，該非揮發性奈米管二極體係能夠形成一電氣傳導途徑於該第二傳導端子與該傳導端子之間。該陽極包括一第一類型之一半導體材料，並且，該陰極區域包括一第二類型之一半導體材料。該第一類型之該半導體材料係正摻雜的，該第二類型之該半導體材料係負摻雜的，以及該半導體元件形成一PN接面。該奈米管織物元件係實質上垂直地設置。該奈米管織物元件係實質上水平地設置。該奈米管織物元件包括一不織布多層織物。該奈米管織物元件具有一厚度，介於約20 nm及約200 nm之間。該傳導接觸件係被設為與該奈米管織物元件之一下表面實質上共平面，並且，該傳導端子係被設為與該奈米管織物元件之一上表面實質上共平面。該半導體元件係一場效電晶體。
[0027]
於本發明之另一方面，一非揮發性奈米管二極體包括一基材；一傳導端子，設於該基材之上；一半導體元件，設於該傳導端子之上，該半導體元件，具有一陰極及一陽極，且能夠形成一電氣傳導途徑於該陰極與該陽極之間；以及一奈米管開關元件，設於該半導體元件之上，該奈米管開關元件包括一傳導接觸件及具有複數個電阻狀態之一奈米管織物元件，其中該奈米管織物元件係插入於陽極和該傳導接觸件之間，且與陽極和該傳導接觸件電氣相通，並且，陰極係與該傳導端子電氣相通，並且，其中，因應施加至該陽極與該傳導端子之電氣刺激，該非揮發性奈米管二極體係能夠形成一電氣傳導途徑於該傳導端子與該傳導接觸件之間。
[0028]
一或更多之實施例包括一或更多的下列特徵。該陽極包括一導體材料，並且，該陰極包括一半導體材料。該陽極材料包括下列中之至少一者：Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn、CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
及ZrSi2
。該半導體元件包括一蕭基障壁二極體。一第二傳導端子係插入於該陽極與不織布奈米管織物之該圖案化區域之間，並且，提供一電氣傳導途徑於該陽極與不織布奈米管織物之該圖案化區域之間。該陽極包括一第一類型之一半導體材料，並且，該陰極區域包括一第二類型之一半導體材料。該第一類型之該半導體材料係正摻雜的，該第二類型之該半導體材料係負摻雜的，以及該半導體元件形成一PN接面。該奈米管織物元件係實質上垂直地設置。該奈米管織物元件係實質上水平地設置。該奈米管織物元件包括一層之不織布奈米管，具有一厚度介於約0.5 nm及約20 nm之間。該奈米管織物元件包括一不織布多層織物。該傳導接觸件係被設為與該奈米管織物元件之一下表面實質上共平面，並且，該傳導端子係被設為與該奈米管織物元件之一上表面實質上共平面。該半導體元件包括一場效電晶體。
[0029]
於本發明之另一方面，一記憶體陣列包括複數條字元線；複數條位元線；複數個記憶體單元，各記憶體單元係響應一字元線上及一位元線上之電氣刺激，各記憶體單元包含：一二端子非揮發性奈米管開關裝置，包含一第一端子及一第二端子，一半導體二極體元件，及一奈米管織物物件，該半導體二極體及一奈米管物件係插入於該第一及第二端子之間，且與該第一及第二端子電氣相通，其中該奈米管織物物件係具有複數個電阻狀態，並且，其中該第一端子係耦合至該一條字元線，且該第二端子係耦合至該一條位元線，施加至該第一及第二端子之該電氣刺激能夠改變該奈米管織物物件之該電阻狀態；以及一記憶體運算電路，可操作地耦合至該複數條位元線之各位元線以及該複數條字元線之各字元線，該運算電路能夠選擇各該單元，藉由活化耦合至該單元之該位元線與該字元線中之至少一者，以施加一選擇的電氣刺激至各該相對應之第一及第二端子，以及該運算電路進一步能夠偵測一選定之記憶體單元之該奈米管織物物件之一電阻狀態，並因應該電阻狀態，調整施加至各該相對應之第一及第二端子之電氣刺激，以在該奈米管織物物件中可控制地誘導一選定之電阻狀態，其中各記憶體單元之該奈米管織物物件之該選定之電阻狀態係對應該記憶體單元之一資訊狀態。
[0030]
一或更多之實施例包括一或更多的下列特徵。各記憶體單元非揮發性地儲存該相對應之資訊狀態，因應施加至各該相對應之第一及第二端子之電氣刺激。該半導體二極體元件係包含一陰極及一陽極，該陽極係與該第二端子電氣相通，且該陰極係與該奈米管開關元件電氣相通。該陰極包括一第一半導體材料，並且，該陽極包括一第二半導體材料。該半導體二極體元件係包含一陰極及一陽極，該陰極與該第一端子電氣相通，且該陽極係與該奈米管開關元件電氣相通。該陰極包括一第一半導體材料，並且，該陽極包括一第二半導體材料。該陰極包含一半導體材料，且該陽極係包含一傳導材料並形成一傳導接觸件至該奈米管織物物件。一傳導接觸件，插入於該半導體二極體元件與該奈米管織物物件之間。該奈米管織物物件包括不對齊的奈米管之一網狀物能夠提供至少一電氣傳導途徑於該第一傳導接觸件與該第一及第二端子中之一者之間。該奈米管織物物件包括一多層奈米管織物。該多層奈米管物件具有一厚度，其係定義出該傳導接觸件與該第一及第二傳導端子中之一者之間的一間距。該複數個記憶體單元包括多對之堆疊的記憶體單元，其中在每一對堆疊的記憶體單元中之一第一記憶體單元，係設於一第一位元線之上並與該第一位元線電氣相通，並且，該字元線係設於該第一記憶體單元之上並與該第一記憶體單元電氣相通；以及其中在每一對堆疊的記憶體單元中之一第二記憶體單元，係設於該字元線之上並與該字元線電氣相通，並且，一第二位元線係設於該第二記憶體單元之上並與該第二記憶體單元電氣相通。該第一記憶體單元中之該奈米管物件之該電阻狀態，係實質上不受該第二記憶體單元中之該奈米管物件之該電阻狀態影響，並且，該第二記憶體單元中之該奈米管物件之該電阻狀態，係實質上不受該第一記憶體單元中之該奈米管物件之該電阻狀態影響。該第一記憶體單元中之該奈米管物件之該電阻狀態，係實質上不受該運算電路選擇之該第二記憶體單元影響，並且，該第二記憶體單元中之該奈米管物件之該電阻狀態，係實質上不受該運算電路選擇之該第一記憶體單元之該電阻狀態影響。該第一記憶體單元中之該奈米管物件之該電阻狀態，係實質上不受該運算電路偵測之該第二記憶體單元之該奈米管織物物件之一電阻狀態影響，並且，該第二記憶體單元中之該奈米管物件之該電阻狀態，係實質上不受該運算電路偵測之該第一記憶體單元之該奈米管織物物件之一電阻狀態影響。該第一記憶體單元中之該奈米管物件之該電阻狀態，係實質上不受該運算電路調整之施加至該第二記憶體單元之各該相對應之第一及第二端子之該電氣刺激影響，並且，該第二記憶體單元中之該奈米管物件之該電阻狀態，係實質上不受該運算電路調整之施加至該第一記憶體單元之各該相對應之第一及第二端子之該電氣刺激影響。一絕緣區域及複數個傳導互連件，其中，該絕緣區域係設於該記憶體運算電路之上，該複數個記憶體單元係設於該絕緣區域之上，以及該複數個傳導互連件可操作地耦合該記憶體運算電路至該複數條位元線及複數條字元線。該電氣刺激之調整包括遞增地改變施加至各該相對應之第一及第二端子之該電壓。遞增地改變該電壓包括施加電壓脈衝。後續電壓脈衝之振幅係以約200 mV遞增地增加。該電氣刺激之調整包括改變供應至相對應之該第一及第二端子中之至少一者的該電流。自該相對應之位元線及字元線實質上移除電氣刺激，在該奈米管織物物件中可控制地誘導該選定之電阻狀態之後，以實質上保存該奈米管織物物件之該選定之電阻狀態。偵測該奈米管織物物件之該電阻狀態進一步包括偵測於一相對應之位元線上之電氣刺激隨時間之一變異。偵測該奈米管織物物件之該電阻狀態進一步包括偵測流經一相對應之位元線之一電流。於各二端子非揮發性奈米管開關裝置中，電流係能夠自該第二端子流動至該第一端子，並實質上避免由該第一端子流動至該第二端子。當藉由施加電氣刺激至各該相對應之第一及第二端子而到達一臨限電壓時，電流係能夠自該第二端子流動至該第一端子。各記憶體單元之該奈米管織物物件之該選定之電阻狀態，包括一相對高之電阻狀態及一相對低之電阻狀態中之一者，該相對高之電阻狀態係對應至該記憶體單元之一第一資訊狀態，及該相對低之電阻狀態係對應至該記憶體單元之一第二資訊狀態。各記憶體單元之一第三資訊狀態係對應一狀態，其中電流係能夠自該第二端子流動至該第一端子，並且，其中各記憶體單元之一第四資訊狀態係對應一狀態，其中電流係實質上被避免由該第一端子流動至該第二端子。該二端子非揮發性奈米管開關裝置係可獨立地操作在該第一及第二端子之間之該電壓極性。該二端子非揮發性奈米管開關裝置係可獨立地操作在該第一及第二端子之間之電流方向。該複數個記憶體單元包括多對之堆疊的記憶體單元，其中在每一對堆疊的記憶體單元中之一第一記憶體單元，係設於一第一位元線之上並與該第一位元線電氣相通，並且，該字元線係設於該第一記憶體單元之上並與該第一記憶體單元電氣相通；其中一絕緣體材料係設於該第一記憶體單元之上；其中在每一對堆疊的記憶體單元中之一第二記憶體單元係設於該第二字元線上，且與該第二字元線電氣相通，該第二字元線係設於該絕緣體材料之上，並且，其中一第二位元線係設於該第二記憶體單元之上，且與該第二記憶體單元電氣相通。該複數個記憶體單元包括多對之堆疊的記憶體單元，其中在每一對堆疊的記憶體單元中之一第一記憶體單元，係設於一第一位元線之上並與該第一位元線電氣相通，並且，該字元線係設於該第一記憶體單元之上並與該第一記憶體單元電氣相通；其中一絕緣體材料係設於該第一記憶體單元之上；其中在每一對堆疊的記憶體單元中之一第二記憶體單元係設於一第二位元線之上，且與該第二位元線電氣相通，該第二位元線係設於該絕緣體材料之上，並且，其中一第二字元線係設於該第二記憶體單元之上，且與該第二記憶體單元電氣相通。
[0031]
於本發明之另一方面，一製造一奈米管開關之方法包括：提供一基材，具有一第一傳導端子；沈積一多層奈米管織物於該第一傳導端子之上；以及沈積一第二傳導端子於該多層奈米管織物之上，該奈米管織物具有一厚度、密度、及組成，被選定以避免該第一及第二傳導端子之間之直接的實體及電氣接觸。
[0032]
一或更多之實施例包括一或更多的下列特徵。微影圖案化該第一及第二傳導端子及該多層奈米管織物，以致其各具有實質上相同的橫向尺寸。該第一及第二傳導端子與該多層奈米管織物各具有一實質上圓形的橫向形狀。該第一及第二傳導端子與該多層奈米管織物各具有一實質上矩形的橫向形狀。該第一及第二傳導端子與該多層奈米管織物各具有橫向尺寸，介於約200 nm x 200 nm及約22 nm x 22 nm之間。該第一及第二傳導端子與該多層奈米管織物各具有一橫向尺寸，介於約22 nm及約10 nm之間。該第一及第二傳導端子與該多層奈米管織物各具有一橫向尺寸，少於10 nm。該多層奈米管織物具有一厚度，介於約10 nm及約200 nm之間。該多層奈米管織物具有一厚度，介於約10 nm及約50 nm之間。該基材包括一二極體，位於該第一傳導端子之下，該二極體可藉由控制電路而定址。微影圖案化該第一及第二傳導端子、該多層奈米管織物、以及該二極體，以致其各具有實質上相同的橫向尺寸。提供一第二二極體於該第二傳導端子之上，沈積一第三傳導端子於該第二二極體之上，沈積一第二多層奈米管織物於該第三傳導端子之上，以及沈積一第四傳導端子於該第二多層奈米管織物之上。微影圖案化該多層奈米管織物、該二極體、以及該傳導端子，以致其各具有實質上相同的橫向尺寸。該二極體包括一層之N＋多晶矽、一層之N多晶矽、以及一層之導體。該二極體包括一層之N＋多晶矽，一層之N多晶矽，以及一層之P多晶矽。提供一二極體於該第二傳導端子之上，該二極體可藉由控制電路而定址。退火該二極體於超過700℃之一溫度。微影圖案化該第一及第二傳導端子、該多層奈米管織物、以及該二極體，以致其各具有實質上相同的橫向尺寸。該基材包括一半導體場效電晶體，其至少一部分係位於該第一傳導端子之下，該半導體場效電晶體可藉由控制電路而定址。沈積該多層奈米管織物包括將分散於一溶劑中之奈米管噴塗於該第一傳導端子上。沈積該多層奈米管織物包括將分散於一溶劑中之奈米管旋塗於該第一傳導端子上。沈積該多層奈米管織物包括將分散於一溶劑中之一奈米管混合物與一基質材料沈積於該第一傳導端子上。在沈積該第二傳導端子之後，移除該基質材料。該基質材料包括聚碳酸丙烯酯(polypropylene carbonate)。該第一及第二傳導端子各包括一傳導材料，獨立地選自由下列所組成之組群：Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix、以及TiSix。沈積一多孔性介電材料於該多層奈米管織物上。該多孔性介電材料包括一旋塗玻璃及一旋塗低－電介質中之一者。沈積一非多孔性介電材料於該多層奈米管織物上。該非多孔性介電材料包括一高－電介質。該非多孔性介電材料包括鉿氧化物。提供一字元線，與該第二傳導端子電氣相通。
[0033]
於本發明之另一方面，一製造一奈米管二極體之方法包括：提供一基材，具有一第一傳導端子；沈積一多層奈米管織物於該第一傳導端子之上；沈積一第二傳導端子於該多層奈米管織物之上，該奈米管織物具有一厚度、密度、及組成，被選定以避免該第一及第二傳導端子之間之直接的實體及電氣接觸；以及提供一二極體，與該第一及第二傳導端子中之一者電氣接觸。
[0034]
一或更多之實施例包括一或更多的下列特徵。在沈積該多層奈米管織物之後提供該二極體。退火該二極體於超過700℃之一溫度。安置該二極體於該第二傳導端子上，且與該第二傳導端子電氣接觸。安置該二極體於該第一傳導端子下，且與該第一傳導端子電氣接觸。微影圖案化該第一及第二傳導端子、該多層奈米管織物、以及該二極體，以致其各具有實質上相同的橫向尺寸。該第一及第二傳導端子、該多層奈米管織物、以及該二極體各具有一實質上圓形的橫向形狀。該第一及第二傳導端子、該多層奈米管織物、以及該二極體各具有一實質上矩形的橫向形狀。該第一及第二傳導端子與該多層奈米管織物各具有橫向尺寸，介於約200 nm x 200 nm及約22 nm x 22 nm之間。
[0035]
於本發明之另一方面，一非揮發性奈米管開關係包含一第一傳導端子；一奈米管區塊包括一多層奈米管織物，至少一部分之該奈米管區塊係位於至少一部分之該第一傳導端子上，並與至少一部分之該第一傳導端子相接觸；一第二傳導端子，至少一部分之該第二傳導端子係位於至少一部分之該奈米管區塊上，並與至少一部分之該奈米管區塊相接觸，其中該奈米管區塊被建構及安排，以避免該第一及第二傳導端子之間之直接的實體及電氣接觸；以及控制電路，與該第一及第二傳導端子電氣相通，且能夠施加電氣刺激至該第一及第二傳導端子，其中，因應藉由該控制電路施加至該第一及第二傳導端子之一相對應之複數個電氣刺激，該奈米管區塊係能夠於複數個電子狀態之間切換，並且，其中，對該複數個電子狀態之每一不同的電子狀態而言，該奈米管區塊提供相對應之不同電阻的一電氣途徑於該第一及第二傳導端子之間。
[0036]
一或更多之實施例包括一或更多的下列特徵。實質上全部之該奈米管區塊係實質上位於全部之該第一傳導端子上，並且，其中實質上全部之該第二傳導端子係實質上位於全部之該奈米管區塊上。該第一及第二傳導端子與該奈米管區塊各具有一實質上圓形的橫向形狀。該第一及第二傳導端子與該奈米管區塊各具有一實質上矩形的橫向形狀。該第一及第二傳導端子與該奈米管區塊各具有一橫向尺寸，介於約200 nm及約22 nm之間。該第一及第二傳導端子與該奈米管區塊各具有一橫向尺寸，介於約22 nm及約10 nm之間。該第一及第二傳導端子與該奈米管區塊各具有橫向尺寸，少於約10 nm。該奈米管區塊具有一厚度，介於約10 nm及約200 nm之間。該奈米管區塊具有一厚度厚度，介於約10 nm及約50 nm之間。該控制電路包括一二極體，與該第一傳導端子直接實體接觸。該第一傳導端子係位於該二極體上。該二極體係位於該第二傳導端子之上。該二極體、該奈米管區塊、以及該第一及第二傳導端子具有實質上相同的橫向尺寸。該二極體包括一層之N＋多晶矽、一層之N多晶矽、以及一層之導體。該二極體包括一層之N＋多晶矽，一層之N多晶矽，以及一層之P多晶矽。該控制電路包括一半導體場效電晶體，與該第一傳導端子相接觸。該第一及第二傳導端子各包括一傳導材料，獨立地選自由下列所組成之組群：Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix、以及TiSix。該奈米管區塊進一步包括一多孔性介電材料。該多孔性介電材料包括一旋塗玻璃及一旋塗低電介質中之一者。該奈米管區塊進一步包括一非多孔性介電材料。該非多孔性介電材料包括鉿氧化物。
[0037]
於本發明之另一方面，一高密度記憶體陣列包括：複數條字元線與複數條位元線；複數個記憶體單元，各記憶體單元包含：一第一傳導端子；一奈米管區塊，位於該第一傳導端子上，該奈米管區塊包括一多層奈米管織物；一第二傳導端子，位於該奈米管區塊上，並與該複數條字元線之一字元線電氣相通；以及一二極體，與該複數條位元線之一位元線和該第一及第二傳導端子中之一者電氣相通，其中該奈米管區塊具有一厚度，其定義一間距於該第一及第二傳導端子之間，並且，其中各記憶體單元之一邏輯狀態係可選擇的，藉由只活化連接至該記憶體單元之該位元線及該字元線。該二極體係位於該第一傳導端子下。該二極體係位於該第二傳導端子之上。該二極體、該第一及第二傳導端子、以及該奈米管區塊皆具有實質上相同的橫向尺寸。該二極體、該第一及第二傳導端子、以及該奈米管區塊各具有一實質上圓形的橫向形狀。該二極體、該第一及第二傳導端子、以及該奈米管區塊各具有一實質上矩形的橫向形狀。該二極體、該第一及第二傳導端子、以及該奈米管區塊各具有一橫向尺寸，介於約200 nm及約22 nm之間。該記憶體單元係彼此間隔約200 nm至約22 nm之間距。該第一及第二傳導端子，以及該奈米管區塊各具有一橫向尺寸，介於約22 nm及約10 nm之間。該陣列之該記憶體單元係彼此間隔約220 nm至約10 nm之間距。該陣列之特定記憶體單元係相對於彼此橫向地間隔，以及該陣列之其他記憶體單元係互相堆疊。互相堆疊之該陣列之特定記憶體單元係共用一位元線。相對於彼此橫向地間隔之該陣列之特定記憶體單元係共用一字元線。該複數條字元線係實質上垂直於該複數條位元線。該奈米管區塊之該厚度係介於約10 nm及約200 nm之間。該奈米管區塊之該厚度係介於約10 nm及約50 nm之間。。
[0038]
於本發明之另一方面，一高密度記憶體陣列包括：複數條字元線與複數條位元線；複數個記憶體單元，各記憶體單元包含：一第一傳導端子；一奈米管區塊，位於該第一傳導端子上，該奈米管區塊包括一多層奈米管織物；一第二傳導端子，位於該奈米管區塊上，並與該複數條位元線之一位元線電氣相通；以及一二極體，與該複數條字元線之一字元線電氣相通，其中該奈米管區塊具有一厚度，其定義一間距於該第一及第二傳導端子之間，其中各記憶體單元之一邏輯狀態係可選擇的，藉由只活化連接至該記憶體單元之該位元線及該字元線。該二極體係位於該第一傳導端子下。該二極體係位於該第二傳導端子之上。該二極體、該第一及第二傳導端子、以及該奈米管區塊皆具有實質上相同的橫向尺寸。該二極體、該第一及第二傳導端子、以及該奈米管區塊各具有一實質上圓形的橫向形狀。該二極體、該第一及第二傳導端子、以及該奈米管區塊各具有一實質上矩形的橫向形狀。該二極體、該第一及第二傳導端子、以及該奈米管區塊各具有一橫向尺寸，介於約200 nm及約22 nm之間。該記憶體單元係彼此間隔約200 nm至約22 nm之間距。該二極體、該第一及第二傳導端子、以及該奈米管區塊各具有一橫向尺寸，介於約22 nm及約10 nm之間。該陣列之該記憶體單元係彼此間隔約220 nm至約10 nm之間距。該陣列之特定記憶體單元係相對於彼此橫向地間隔，以及該陣列之其他記憶體單元係互相堆疊。互相堆疊之該陣列之特定記憶體單元係共用一位元線。相對於彼此橫向地間隔之該陣列之特定記憶體單元係共用一字元線。該複數條字元線係實質上垂直於該複數條位元線。該奈米管區塊之該厚度係介於約10 nm及約200 nm之間。該奈米管區塊之該厚度係介於約10 nm及約50 nm之間。
[0039]
於本發明之另一方面，一高密度記憶體陣列包括：複數條字元線與複數條位元線；複數個記憶體單元對，各記憶體單元對包含：一第一記憶體單元，包含：一第一傳導端子，一第一奈米管元件位於該第一傳導端子之上，一第二傳導端子位於該奈米管元件之上，以及一第一二極體，與該第一及第二傳導端子中之一者以及該複數條位元線之一第一位元線電氣相通；以及一第二記憶體單元，包含：一第三傳導端子，一第二奈米管元件於該第一傳導端子之上，一第四傳導端子位於該奈米管元件之上，以及一第二二極體，與該第三及第四傳導端子中之一者以及該複數條位元線之一第二位元線電器相通，其中該第二記憶體單元係位於該第一記憶體單元上，並且，其中該第一及第二記憶體單元係共用該複數條字元線之一字元線；其中，因應施加在該第一及第二位元線與該共用的字元線上之電氣刺激，該複數個記憶體單元之各記憶體單元對，係能夠在對應至四個不同邏輯狀態之至少四個不同電阻狀態之間切換。
[0040]
於本發明之另一方面，一高密度記憶體陣列包括：複數條字元線與複數條位元線；複數個記憶體單元對，各記憶體單元對包含：一第一記憶體單元，包含：一第一傳導端子，一第一奈米管元件位於該第一傳導端子之上，一第二傳導端子位於該奈米管元件之上，以及一第一二極體，與該第一及第二傳導端子中之一者以及該複數條字元線之一第一字元線電氣相通；以及一第二記憶體單元，包含：一第三傳導端子，一第二奈米管元件於該第一傳導端子之上，一第四傳導端子位於該奈米管元件之上，以及一第二二極體，與該第三及第四傳導端子中之一者以及該複數條字元線之一第二字元線電氣相通，其中該第二記憶體單元係位於該第一記憶體單元上，並且，其中該第一及第二記憶體單元係共用該複數條位元線之一位元線；其中，因應施加在該第一及第二字元線以及該共用的位元線上之電氣刺激，該複數個記憶體單元之各記憶體單元對，係能夠在對應至四個不同邏輯狀態之至少四個不同電阻狀態之間切換。
[0041]
於本發明之另一方面，一奈米管二極體包括：一陰極，由一半導體材料形成；以及一陽極，由一奈米管形成，其中該陰極與該陽極有固定且直接的實體接觸；以及其中，該陰極與陽極被建構及安排，俾使足夠的電氣刺激施加至該陰極與該陽極，以建立一傳導途徑於該陰極與該陽極之間。
[0042]
一或更多之實施例包括一或更多的下列特徵。該陽極包括一不織布奈米管織物，具有複數個不對齊的奈米管。該不織布奈米管織物包括一層之奈米管，具有一厚度介於約0.5 nm及約20 nm之間。該不織布奈米管織物包括一奈米管區塊。該奈米管包括金屬奈米管及半導體奈米管。該陰極包括一n型半導體材料。一蕭基障壁係形成於該n型半導體材料及該金屬奈米管之間。一PN接面係形成於該n型半導體材料及該半導體奈米管之間。一PN接面係形成於該n型半導體材料及該半導體奈米管之間。該蕭基障壁與該PN接面係提供一電氣並聯相通途徑於該陰極與該陽極之間。進一步與一非揮發性記憶體單元電氣相通，該奈米管二極體能夠控制至該非揮發性記憶體單元之電氣刺激。進一步與一非揮發性奈米管開關電氣相通，該奈米管二極體能夠控制至該非揮發性奈米管開關之電氣刺激。進一步與開關元件之一電氣網路電氣相通，該奈米管二極體能夠控制至開關元件之該電氣網路之電氣刺激。進一步與一儲存元件相通，該奈米管二極體能夠因應電氣刺激而選擇該儲存元件。該儲存元件係非揮發性的。進一步與一整合電路相通，該奈米管二極體可作為該整合電路之一整流器操作。
[0043]
於本發明之另一方面，一奈米管二極體包括：一傳導端子；一半導體元件，設於該傳導端子上並與該傳導端子電氣相通，其中該半導體元件形成一陰極；以及一奈米管開關元件，設於該半導體元件上並與該半導體元件有固定的電氣相通，其中該奈米管開關元件形成一陽極，其中該奈米管開關元件包括一傳導接觸件及具有複數個電阻狀態之一奈米管織物元件，並且，其中該陰極與該陽極被建構及安排，俾使因應施加至該傳導接觸件及該傳導端子之足夠的電氣刺激，該非揮發性奈米管二極體係能夠形成一電氣傳導途徑於該傳導端子與該傳導接觸件之間。
[0044]
一或更多之實施例包括一或更多的下列特徵。該奈米管織物元件包括奈米管之一圖案化之區域，並且，該半導體元件包括一n型半導體材料。奈米管之該圖案化之區域包括金屬奈米管及半導體奈米管。一蕭基障壁係形成於該n型半導體材料及該金屬奈米管之間，該金屬奈米管包含有奈米管之該圖案化之區域。一PN接面係形成於該n型半導體材料及該半導體奈米管之間，該半導體奈米管包含有奈米管之該圖案化之區域。該蕭基障壁與該PN接面係提供一電氣並聯相通途徑於該傳導端子及該奈米管織物元件之間。進一步與一非揮發性記憶體單元電氣相通，該奈米管二極體能夠控制至該非揮發性記憶體單元之電氣刺激。進一步與一非揮發性奈米管開關電氣相通，該奈米管二極體能夠控制至該非揮發性奈米管開關之電氣刺激。進一步與開關元件之一電氣網路電氣相通，該奈米管二極體能夠控制至開關元件之該電氣網路之電氣刺激。進一步與一儲存元件相通，該奈米管二極體能夠因應電氣刺激而選擇該儲存元件。該儲存元件係非揮發性的。進一步與一整合電路相通，該奈米管二極體可作為該整合電路之一整流器操作。
[0045]
本發明之實施例提供非揮發性二極體及非揮發性奈米管區塊及使用該等之系統及其製造方法。
[0046]
本發明之一些實施例提供具有高密度的非揮發性記憶體陣列的3－D單元結構，該非揮發性記憶體陣列包括奈米管開關與二極體，可於多重循環週期寫入邏輯1及0狀態，以及係被整合於單一半導體(或其他)基材上。應了解，此等非揮發性記憶體陣列，於PLA、FPGA、以及PLD組態中，亦可被配置為NAND及NOR陣列，以施行獨立式與嵌入式邏輯功能。
[0047]
本發明之一些實施例提供由於二極體與非揮發性奈米管元件組合之結果而具有非揮發性行為的二極體裝置，以及形成該等裝置之方法。
[0048]
本發明之一些實施例亦提供奈米管－基底非揮發性隨機存取記憶體，包括具有一相當高的密度之非揮發性奈米管二極體裝置單元，以及形成該等記憶體裝置方法。
[0049]
本發明之一些實施例提供組合非揮發性奈米管開關(NV NT開關)之非揮發性裝置，例如敘述於美國專利申請案No.11/280,786者，具有位於一非揮發性奈米管二極體(NV NT二極體)裝置中之二極體。合適的二極體包括蕭基(Schottky)、PN、PIN、PDB(平面－摻雜－障壁，平坦的－doped－barrier)、Esaki、LED(發光)、laser及其他二極體及FET二極體。具有PDB及Esaki二極體之NV NT開關的組合，可被用於快速切換應用，同時，NV NT開關與LED及Laser二極體之組合，可被用於通訊及顯示器應用、以及光子－基底邏輯及記憶體應用之光(光子)源。敘述了使用多種二極體及NV NT開關組合形成之非揮發性奈米管二極體(NV NT二極體)，例如陰極－至－奈米管及陽極－至－奈米管互連件。亦敘述了NV NT二極體操作。亦敘述了使用NV NT二極體製造之裝置。
[0050]
雖然於一些實施例中，NV NT二極體係藉由組合使用矽及冶金典型之CMOS製程形成的NV NT開關及多種二極體而形成，各式各樣的半導體材料及導體可用於形成多種二極體與各式各樣的導體之組合。例示之半導體材料為例如Si、Ge、SiC、GaP、GaAs、GaSb、InP、InAs、InSb、ZnS、ZnSe、CdS、CdSe、CdTe。蕭基二極體可藉由組合多種半導體材料與導體而形成，例如Al、Ag、Au、Au/Ti、Bi、Ca、Co、CoSi2
、Cr、Cu、Fe、In、Ir、Mg、Mo、MoSi2
、Na、Ni、NiSi2
、Os、Pb、Pd、Pd2
Si、Pt、PtSi、Rh、RhSi、Ru、Sb、Sn、Ti、TiSi2
、W、WSi2
、Zn、ZrSi2
，以及其他。LED及laser二極體可使用決定發光波長之半導體材料，例如GaInAsPt、GaAsSb、InAsP、InGaAs、以及許多其他材料之組合。
[0051]
或者，FET二極體可藉由組合一NV NT開關與一三端子FET而形成，該三端子FET具有電氣連接兩擴散端子中之一者的閘極，以形成一二端子FET二極體裝置。當組合一NV NT開關及一FET二極體時，一非揮發性奈米管二極體亦可被視為一非揮發性奈米管FET－二極體，簡稱為NV NTFET－二極體，以突顯其與蕭基、PN、PIN、以及其他二極體之差異。然而，毋須突顯NV NT開關與FET二極體及蕭基、PN、PIN及其他二極體之組合之差異，且皆可被視為一NV NT二極體。
[0052]
亦說明2－D非揮發性記憶體實施例，包含於邏輯器(處理器，例如)中之獨立式與嵌入式，其係使用非揮發性奈米管二極體(NV NT二極體)作為儲存元件。這些NV NT二極體可形成於一半導體基材之中及/或之上，具有記憶體支援電路及邏輯功能，並整合於一單一基材上，例如一半導體晶片或晶圓，以形成2－D記憶體及2－D記憶體及邏輯功能。
[0053]
亦說明非揮發性記憶體之3－D架構之實施例，包含於邏輯器中之獨立式與嵌入式，使用NV NT二極體作為3－D記憶體陣列之3－D單元，可於多重循環週期寫入邏輯1及0狀態。應注意，使用NV NT二極體單元陣列之3－D記憶體之一些實施例的敘述，相對於記憶體陣列，並非製造於一半導體基材之中或之上，而是形成於一絕緣層之上，該絕緣層位於形成於一半導體基材之中及之上的支援電路之上，於支援電路及該3－D記憶體陣列之間具有互連件。
[0054]
NV NT二極體陣列亦可被形成於一支援電路上之平的絕緣表面上，該支援電路具有貫穿絕緣層及位於絕緣層上之陣列互連件，其中，該NV NT二極體陣列使用之製造方法中，陣列圖案特徵於X與Y方向係自我對準的，以使陣列特徵不增加尺寸，以容納對準需求。
[0055]
亦應注意，目前現有之平坦化技術(化學－機械平坦化(CMP)，例如)與絕緣層上矽(silicon－on－insulator)(SOI)技術及薄膜電晶體(TFT)技術之組合，使得使用NV NT二極體作為3－D單元之3－D記憶體陣列，能夠於一單一基材上之平坦的高密度的堆疊結構上製造，其中該基材非為一半導體基材。組合之平坦化技術及顯示－應用－驅動增強TFT技術，致使非－半導體基材(例如玻璃、陶瓷，或有機基材)能作為使用半導體基材之替代。
[0056]
說明多種3－D記憶體之製造方法。
[0057]
雖然敘述了NV NT二極體－基底非揮發性記憶體，應了解，此等非揮發性記憶體陣列，於PLA、FPGA、以及PLD功能中，亦可被配置為NAND及NOR陣列，以施行獨立式與嵌入式邏輯功能。
[0058]
一些實施例提供一非揮發性奈米管二極體裝置，其係有類似一二極體之動作，若該奈米管二極體係於一導通(ON)模式(或狀態)，於一順向偏壓方向能直接的電氣相通，以及避免於一反向方向相通。然而，若一非揮發性奈米管二極體裝置係於一不導通(OFF)模式(或狀態)，則不論於順向或反向方向皆避免直接的相通。該非揮發性奈米管二極體裝置之導通(ON)模式或不導通(OFF)模式，係非揮發性，且係在電源不供應至該元件時維持。該非揮發性奈米管二極體裝置之該模式可由ON改變至OFF或由OFF改變至ON，藉由使用一刺激電路施加合適的電壓及電流準位。
[0059]
非揮發性裝置之一些實施例，係藉由組合非揮發性奈米管開關(NV NT開關)與二極體(例如蕭基、PN、PIN、以及其他二極體及FET二極體)，以形成一非揮發性奈米管二極體(NV NT二極體)裝置，該非揮發性奈米管開關(NV NT開關)係敘述於美國專利申請案No.11/280,786、美國專利申請案No.(待宣佈)，標題“具有可擴充之二端子奈米管開關之非揮發性電阻記憶體”，與本文約同時提出，及/或美國專利申請案No.(待宣佈)，標題“使用非揮發性奈米管區塊之記憶體元件及交叉點開關及其陣列”，與本文約同時提出。於一些實施例中，非揮發性奈米管二極體(NV NT二極體)為二端子裝置，具有一個端子與一非揮發性奈米管開關之一個端子相接觸，及另一端子與一二極體之陽極或陰極相接觸。於一些實施例中，一共用的內部接觸件連接一非揮發性奈米管開關之一第二端子及一二極體之陰極或陽極，以形成該非揮發性奈米管二極體裝置。
[0060]
NV NT二極體之一些實施例係可擴充至大型非揮發性陣列結構。一些實施例使用與CMOS電路製造相容之製程。應注意，基於半導體裝置中之雙重性原則，依施加電壓極性之相對應之改變，所述實施例之P及N區域係可互換的。
[0061]
非揮發性奈米管開關(NV NT開關)係詳細地敘述於美國專利申請案No.11/280,786，以及係簡要地總括如下。NV NT開關包括一圖案化之奈米管元件及兩端子，兩端子與該圖案化之奈米管(奈米織物)元件相接觸。形成奈米管織物及元件之方法，以及其特性，於併入之專利參考文件中有更詳盡的敘述。非揮發性奈米管開關操作不隨電壓極性而異，可使用正或負電壓。相對於一第二端子，一第一端子可於一高或低電壓。沒有所謂較佳之電流流動方向。電流可由一第一端子流動至一第二端子或由一第二端子流動至一第一端子。
[0062]
圖3說明NV NT開關300之實施例，包括一圖案化之奈米管元件330，位於由基材350所支撐之絕緣體340上。端子(導電元件)310及320係直接沈積於圖案化之奈米管元件330上及至少部分地重疊在圖案化之奈米管元件330相反端。該非揮發性奈米管開關通道長度LSW－CH
為310及320之間之間隔。LSW－CH
對非揮發性奈米管開關300之操作而言是重要的，如以下所進一步敘述者。基材350可為一絕緣體，例如陶瓷或玻璃；一半導體；或一有機之剛性的或可撓的基材。基材350亦可為有機的，以及可為可撓的或硬挺的。絕緣體340可為SiO2
、SiN、Al2
O3
，或其他絕緣體材料。端子(接觸件)310及320可使用多種接觸件及互連件元素金屬形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物、氧化物、或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。
[0063]
圖4說明NV NT開關400之一實施例，包括圖案化之奈米管元件430，於由基材450所支撐之絕緣體440上。圖案化之奈米管元件430係一非平面的共形(conformal)之奈米織物，於頂表面及側表面上，亦部分地重疊及接觸端子(導電元件)410及420。端子(接觸件)410及420直接地於基材450上被沈積及圖案化，在圖案化之奈米管元件430形成之前。圖案化之奈米管元件330使用一共形之奈米織物形成，該奈米織物至少部分地重疊端子410及420。該非揮發性奈米管開關通道長度LSW－CH
為端子410及420之間之間隔。LSW－CH
對非揮發性奈米管開關400之操作而言是重要的，如以下所進一步敘述者。基材450可為一絕緣體，例如陶瓷或玻璃；一半導體，或有機之剛性的或可撓的基材。基材450亦可為有機的，以及可為可撓的或硬挺的。絕緣體440可為SiO2
、SiN、Al2
O3
，或其他絕緣體材料。端子410及420可使用多種接觸件及互連件元素金屬形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、COSix
及TiSix
。
[0064]
圖5說明NV NT開關500之實施例，包括圖案化之奈米管元件530，於絕緣體535上，絕緣體535位於絕緣體540上，絕緣體540由基材550所支撐。圖案化之奈米管元件530為位於平坦表面上之一奈米織物，亦部分地重疊及接觸端子(導電元件)510及520。端子(接觸件)510及520直接地於基材550上被沈積及圖案化，在圖案化之奈米管元件530形成之前。圖案化之奈米管元件530至端子520之重疊距離560，不會顯著地改變非揮發性奈米管開關500操作。該非揮發性奈米管開關通道長度LSW－CH
為端子510及520之間之間隔。LSW－CH
對非揮發性奈米管開關500操作而言是重要的，如以下所進一步敘述者。基材550可為一絕緣體，例如陶瓷或玻璃，一半導體，或有機之剛性的或可撓的基材。基材550亦可為有機的，以及可為可撓的或硬挺的。絕緣體535及540可為SiO2、SiN、Al2
O3
，或其他絕緣體材料。端子510及520可使用多種接觸件及互連件元素金屬形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。
[0065]
於一些實施例中，NV NT開關500可被修飾(未顯示)為包括一閘極區域，於絕緣體535中，介於部分之奈米管元件530及絕緣體540之間，如進一步敘述於美國專利申請案No.(待宣佈)，標題“非揮發性電阻記憶體具有可擴充之二端子奈米管開關”，及/或美國專利申請案No.(待宣佈)，標題“使用非揮發性奈米管區塊之記憶體元件及交叉點開關及其陣列”，與本文約同時提出。雖不希望受到理論之限制，一般係相信於該懸浮(懸浮)區域中少量的熱散失至周圍之基材，以致可能只需要更小的電壓及電流值，以加熱該奈米管至一足以發生切換之溫度。其他機制是可能的。
[0066]
圖6A說明非揮發性奈米管開關600之一實施例的SEM影像，在形成保護(passivation)層之前，及係對應至非揮發性奈米管開關300，示於圖3之截面圖300。非揮發性奈米管開關600包括圖案化之奈米管(奈米織物)元件630、端子(接觸件)610及620，以及絕緣體640。例示性的非揮發性奈米管開關600被製造成具有端子－至－端子通道長度(LSW－CH
)，於250 nm至22 nm範圍內，以縮減非揮發性奈米管開關尺寸及在較短的通道長度降低抹除(寫入0)電壓，進一步說明如下。程式化(寫入1)電壓通常維持低於抹除(寫入0)電壓。具有不同通道寬度之非揮發性奈米管開關的抹除電壓量測(資料未顯示)顯示，當通道寬度WSW－CH
由500變化至150 nm時，抹除電壓與裝置通道寬度之間沒有顯著的相依性。不同之奈米織物－至－接觸件端子重疊長度(資料未顯示)之非揮發性奈米管開關抹除電壓量測顯示，當重疊長度由約800變化至20 nm時，抹除電壓及重疊長度之間具有顯著的相依性，例如於圖6A之重疊長度660。
[0067]
圖6A及6B使用NV NT開關600之SEM電壓對比影像獲得，NV NT開關600包括圖案化之奈米管元件630，奈米管元件630連接至端子610及620。參考圖6A，NV NT開關600係於一ON狀態，因此施加至端子620之電壓係被傳送至端子610，藉由於一電氣連續ON狀態之圖案化之奈米管元件630。圖6B說明NV NT開關600’，其係對應於OFF狀態中之NV NT開關600。於OFF狀態中，圖案化之奈米管元件630於其本身內係電氣不連續(電氣不連續的)的，且/或與端子610、620中之一者相分離。圖6B中之NV NT開關600’之SEM電壓對比影像說明圖案化之奈米管元件630，其中圖案化之奈米管元件區域630’顯然電氣連接至端子620(亮的區域)，及圖案化之奈米管元件區域630”顯然電氣連接至端子610’(暗的區域)，但圖案化之奈米管元件區域630’及630”顯然未連接至彼此，亦即，該圖案化之奈米管元件630是“斷開的(breaks)”。因為在圖案化之奈米管元件區域630’及630”之間，明顯的電氣不連續，施加至端子620之電壓未到達端子610’，因此端子610’是暗的。須注意，除了其未電氣連接至NV NT開關600’之端子620之外，端子610’係相同於端子610。
[0068]
說明於圖6A－6B之非揮發性奈米管開關實施例600，係製造於一水平的表面上。通常，圖案化之奈米管元件可使用共形的圖案化之奈米織物製造，奈米織物可被配置於多種角度，不受到限制，如併入之專利參考文件中所更詳盡敘述者。圖7A為例示性的結構700之一SEM影像，沈積之後奈米織物730均勻覆蓋一下層(underlying layer)之梯形物(step)，具有一垂直的方位735區域。奈米織物之此共形的性質，可用於製造垂直地配置之非揮發性奈米管開關，提升尺寸控制及需要較少面積(例如，可更高密度地製造)，如以下所進一步說明者。
[0069]
圖7B為3－D記憶體單元截面750儲存元件之實施例之代表，更詳盡地敘述於美國專利申請案No.11/280,786。3D記憶體單元儲存區域760A及760B為鏡面(mirror)影像儲存裝置，使用具有垂直地－配置的奈米管元件765及765’之非揮發性奈米管開關。保護用的絕緣體材料770及770’，以及775、775’，以及775”係分別地用於提昇奈米管元件765及765’效能及可靠度。記憶體單元儲存區域760A及760B分別地包括下方接觸件780及780’，以及分別地包括上方接觸件785及785’。上方接觸件785及785’包括側壁及頂表面接觸件區域。接觸件780及780’嵌入於絕緣體790中。絕緣體790之頂表面上之絕緣體795包括側壁區域，用於界定奈米管通道元件765及765’之位置。
[0070]
圖8說明一非揮發性奈米管開關800，概要代表非揮發性奈米管開關300、400、500及其他非揮發性奈米管開關(未顯示)，可包括懸浮區域，且亦可包括水平的、垂直的、或其他方位，根據一些實施例。兩端子(接觸件)810及820，相對應至端子(接觸件)，例如NV NT開關300之端子310及320；NV NT開關400之端子410及420；以及NV NT開關500之端子510及520。
[0071]
個別製造的非揮發性奈米管開關之實驗測試結果，概要地以說明於圖8之非揮發性奈米管開關800表示，以圖9A中之圖表900說明。於超過5千萬ON/OFF循環週期，非揮發性奈米管開關800之開關結果，以圖表900說明，顯示導通狀態電阻(ON電阻)係於10 kOhms至50 kOhms範圍內，而不導通狀態電阻(OFF電阻)超出10 Gohm，導電及不導通狀態之間的電阻值相差超過10的5數量級(five orders of magnitude)。非揮發性奈米管開關800具有一圖案化之奈米管元件，奈米管元件具有250 nm之一通道長度(LSW－CH
)。於250 nm之通道長度，非揮發性奈米管開關具備典型之8伏特的抹除電壓及典型之5伏特程式化電壓，如下所進一步敘述者，於美國專利申請案No.11/280,786及美國專利申請案No.(待宣佈)，標題“非揮發性電阻記憶體具有可擴充之二端子奈米管開關”，與本文約同時提出。
[0072]
圖9B說明具有通道長度約22 nm及通道寬度約22 nm之製造裝置的循環週期資料900’。具有約20 nm通道長度之裝置，通常具有於4至5伏特範圍內之抹除電壓。圖9B所述之該特定裝置具有一抹除電壓5伏特，一程式化電壓4伏特，以及係受到100抹除/程式化循環週期。該ON電阻低於100 kOhms，以及OFF電阻高於100 Mohms。
[0073]
圖10之曲線1000說明對複數個製造之非揮發性奈米管開關的抹除電壓而言，通道長度LSW－CH
縮減之電壓縮減效應，當LSW－CH
由超過250 nm縮減至50 nm時。LSW－CH
相對於參考圖3、4、以及5所述之開關通道長度。通道長度縮減之效應係以抹除電壓隨通道長度縮減及抹除/程式化循環週期良率變化的方式說明，其中每一資料點代表22裝置，及ON/OFF抹除/程式化循環週期之數目為5。抹除電壓係強烈依通道長度變化，係由8伏特減少(縮減)至5伏特，當非揮發性奈米管開關通道長度由250 nm縮減至50 nm時，如示於圖10之曲線1000所示。相對應之程式化電壓(未顯示)係少於抹除電壓，通常於例如3至5伏特之範圍內。不同通道寬度之非揮發性奈米管開關抹除電壓量測(資料未顯示)顯示，當通道寬度由500 nm變化至150 nm時，抹除電壓與裝置通道寬度之間沒有顯著的相依性，不同之奈米織物－至－接觸件端子重疊長度之非揮發性奈米管開關之抹除電壓量測(資料未顯示)顯示，當重疊長度由約800 nm變化至20 nm時，抹除電壓與重疊長度之間沒有顯著的相依性，例如圖6A之重疊長度660。
[0074]
圖11A顯示抹除電壓之例示性的抹除波形1100，且相對應之抹除電流係隨時間變化，針對一製造非揮發性奈米管開關，具有一通道長度250nm，一抹除電壓8伏特以及一相對應之抹除電流15微安培。須注意，測試時，一負電壓被施加至非揮發性奈米管開關。正或負施加電壓及朝任一方向流動之電流，非揮發性奈米管開關皆可作用。抹除電流係通常於範圍1至50 uA內，依於通道區域中之該圖案化之奈米管元件中之被致動之SWNT數目而異。當開關由一ON狀態轉移至一OFF狀態，抹除電流係通常不受一刺激電路限制。
[0075]
圖11B顯示非揮發性奈米管開關之例示性的波形1100’，包含完整之讀取、抹除、以及程式化操作的循環。抹除波形顯示抹除電壓及相對應之抹除電流隨時間變化，針對一製造的非揮發性奈米管開關，具有一通道長度250 nm，具有一抹除電壓8伏特及一相對應之抹除電流10微安培。程式化波形顯示程式化電壓及相對應之程式化電流隨時間變化，針對一非揮發性奈米管開關，具有一通道長度250 nm，具有一程式化電壓5伏特及一相對應之程式化電流25微安培。當開關由一OFF狀態轉移至一ON狀態時，程式化電流係通常由一刺激電路所限制，以改良程式化特性。例示之使用刺激電路之程式化電流之限制，敘述於美國專利申請案No.(待宣佈)，標題“非揮發性電阻記憶體具有可擴充之二端子奈米管開關”，與本文約同時提出。說明於圖11A之抹除波形及圖11B之讀取、抹除、及程式化波形，係更詳細地敘述於美國專利申請案No.11/280,786。
[0076]
可製造非揮發性奈米管開關，以展現一寬廣範圍之ON電阻值，隨開關通道長度、及該圖案化之奈米管(通道)元件中之個別的奈米管的數目變化。非揮發性奈米管開關可展現ON電阻，於1kOhm至10 MOhm範圍，同時OFF電阻係通常為100 MOhm或1GOhm或更大。
[0077]
非揮發性奈米管二極體裝置為一二端子半導體二極體及二端子非揮發性奈米管開關之一串聯組合，相似於參照圖3至11進一步說明如上之非揮發性奈米管開關。多種二極體類型係敘述於參考文件NG,K.K.,“Complete Guide to Semiconductor Devices”Second Edition,John Wiley及Sons,2002，其全部內容係併入本文中作為參考；蕭基二極體(蕭基－障壁二極體)係敘述於pp.31－41；接面(PN)二極體係敘述於pp.11－23；PIN二極體係敘述於pp.24－41；發光二極體(LEDs)pp.396－407。FET－二極體係敘述於參考文件Baker,R。J.等人。“CMOS Circuit Design,Layout,and Simulation”,IEEE Press,1998,pp.168－169，其全部內容係併入本文中作為參考。
[0078]
進一步敘述如下之NV NT二極體實施例，通常使用蕭基二極體、PN二極體及FET－二極體。然而，其他二極體類型，例如PIN二極體，可與非揮發性奈米管開關組合之，以形成非揮發性奈米管PIN－二極體，其可致能(enable)或失效(disable)例如RF切換、衰減(attenuation)及調變(modulation)、訊號限制、相位偏移(phase shifting)、功率調整(電源rectification)、以及光偵測。此外，非揮發性LED二極體，可與非揮發性開關組合之，以形成非揮發性奈米管LED－二極體，其可致能(enable)或失效(disable)LED二極體及提供光輸出圖案，於一非揮發性奈米管LED－二極體中儲存為非揮發性狀態。
[0079]
蕭基二極體通常具有低的順向－電壓降(voltage drop)，其係為一優點，以及好的高頻特性。這些特性加上容易製造，使蕭基二極體於一寬廣之應用範圍為有用的。製造中之一關鍵步驟為準備一乾淨的表面，使金屬與半導體表面緊密接觸(intimate contact)。矽層上金屬(metal－on－silicon)或矽層上金屬矽化物亦可使用。蕭基二極體142係說明於圖1及進一步說明如上及於參考文件美國專利4,442,507，使用鉑以形成一鉑矽化物－上－矽蕭基二極體，具有一順向ON－電壓約0.4伏特及一反向崩潰電壓約10伏特。進一步敘述如下之非揮發性奈米管二極體可由非揮發性奈米管開關及蕭基、PN、P－I－N、LED及其他二極體(例如，串聯之FET－二極體)加以製造，依應用之需求而異。
[0080]
圖12說明一非揮發性奈米管二極體1200裝置之實施例，藉由串聯組合二極體1205及非揮發性奈米管開關1210而形成。端子T1係連接至二極體1205之陽極1215，及端子T2係連接至非揮發性奈米管開關1210之接觸件1225。二極體1205之陰極1220係連接至非揮發性奈米管開關1210之接觸件1230，經由接觸件1235。非揮發性奈米管二極體1200之該操作將進一步解釋如下。
[0081]
圖13說明一非揮發性奈米管二極體1300裝置之實施例，藉由串聯組合二極體1305及非揮發性奈米管開關1310而形成。端子T1係連接至二極體1305之陰極1320，及端子T2係連接至非揮發性奈米管開關1310之接觸件1325。二極體1305之陽極1315係連接至非揮發性奈米管開關1310之接觸件1330，經由接觸件1335。
[0082]
圖14說明一非揮發性奈米管二極體1400裝置實施例之實施例，藉由串聯組合NFET二極體1405及非揮發性奈米管開關1410而形成。端子T1係連接至NFET二極體1405之接觸件1415，及端子T2係連接至非揮發性奈米管開關1410之接觸件1425。接觸件1415被連線(wired)至一NFET之閘極及一第一擴散區域，以形成一第一NFET二極體1405端子。一第二擴散區域1420形成NFET二極體1405之一第二端子。NFET二極體1405之第二擴散區域1420係連接至非揮發性奈米管開關1410之接觸件1430，經由接觸件1435。
[0083]
圖15說明一非揮發性奈米管二極體1500裝置之實施例，藉由串聯組合NFET二極體1505及非揮發性奈米管開關1510而形成。端子T1係連接至NFET二極體1505之一第一NFET擴散端子1515，及端子T2係連接至非揮發性奈米管開關151之接觸件1525。NFET二極體1505之接觸件1520被連接至非揮發性奈米管開關1510之接觸件1530，經由接觸件1535。非揮發性奈米管二極體1200之該操作將進一步解釋如下。
[0084]
圖16說明一非揮發性奈米管二極體1600裝置實施例之實施例，藉由串聯組合PFET二極體1605及非揮發性奈米管開關1610而形成。端子T1係連接至PFET二極體1605之一第一PFET擴散端子1615，及端子T2係連接至非揮發性奈米管開關1610之接觸件1625。接觸件1620被連線至一PFET之閘極及一第二擴散區域，以形成一第二PFET二極體1605端子。PFET二極體1605之接觸件1620係連接至非揮發性奈米管開關1610之接觸件1630，經由接觸件1635。
[0085]
圖17說明一非揮發性奈米管二極體1700裝置實施例，藉由串聯組合PFET二極體1705及非揮發性奈米管開關1710而形成。端子T1係連接至PFET二極體1705之接觸件1715，及端子T2係連接至非揮發性奈米管開關1710之接觸件1725。接觸件1715被同時連線至一PFET之閘極及一第一擴散區域，以形成一第一PFET二極體1705端子。一第二擴散區域1720形成PFET二極體1705之一第二端子。PFET二極體1705之第二擴散區域1720係連接至非揮發性奈米管開關1710之接觸件1730，經由接觸件1735。
[0086]
圖18說明一電路1800之一實施例，其中刺激電路1810施加電壓VT1
於NV NT二極體1200之端子T1及一參考端子(接地(gorund)例如)之間，以及刺激電路1820施加電壓VT2
於NVNT二極體1200之端子T2及一參考端子(例如接地)之間。NV NT二極體1200係藉由串聯二極體1205及非揮發性奈米管開關1210而形成，如參照圖12進一步說明如上者。
[0087]
圖19說明一電路1900之一實施例，其中刺激電路1910施加電壓VT2
於NV NT二極體1500(或NV NTFET－二極體1500)之端子T2及一參考端子(例如接地)之間，以及刺激電路1920施加電壓VT1
於NV NT二極體1500之端子T1及一參考端子(例如接地)之間。NV NT二極體1500係藉由串聯FET二極體1505及非揮發性奈米管開關1510而形成，如參照圖15進一步說明如上。
[0088]
於一例示性的寫入0(抹除)操作，參考圖18中之電路1800，當寫入0操作波形2000－1被施加時，在一模式設定時間間隔期間，非揮發性奈米管二極體1200由一ON狀態轉移至一OFF狀態，如說明於圖20A。在初始寫入0操作2000－1之前，寫入0操作2000－1波形說明電壓VT1
於一低電壓，例如零伏特。電壓VT2
可於介於零伏特及約10伏特之間之任何電壓，其中10伏特約為NV NT二極體1200之反向偏壓崩潰電壓。該NV NT二極體1200之反向偏壓崩潰電壓係經由二極體1205之反向崩潰電壓決定，基於說明於圖1及敘述於美國專利4,442,507之蕭基二極體142之反向崩潰電壓，其係假設為約10伏特。寫入0操作2000－1並非由VT2
初始，因為二極體1205於一反向偏壓模式中具有一高阻抗(impedance)，其係減少電壓跨過(across)及限制電流流經NV NT開關1210，致使不能符合跨過NV NT開關1210之端子之寫入0操作2000－1之電壓條件4－5伏特，且由一ON電阻狀態轉移至一OFF電阻狀態不會發生。在一寫入0操作開始之前，NV NT開關1210 ON電阻係通常於範圍10 kOhm至100kOhm內，如說明於圖9A及9B。
[0089]
於一模式設定時間間隔期間之例示性的寫入0操作2000－1，如說明於圖20A，係開始於由一電壓VT2
轉移至一低電壓，例如接地。其次，電壓VT1
轉移至一施加寫入0電壓5伏特。該施加寫入0電壓上升時間可能相當短，例如少於1 ns例如，或可能相當長，超過100 us例如。刺激電路1810施加電壓VT1
至端子T1，以及一電壓VT1
減去二極體1205之該順向電壓，被施加至非揮發性奈米管開關1210之端子1230。若二極體1205之順向電壓偏壓降假設為約0.5伏特(相似於美國專利4,442,507中使用之蕭基二極體之一順向電壓約0.4伏特)，以及由於端子T2保持接地，則一約4.5伏特之電壓，會出現跨過NV NT開關1210。若NV NT開關1210之抹除臨限電壓為例如4.5伏特(或更少)，NV NT開關1210由一ON狀態轉移至一OFF狀態。在寫入0操作2000－1期間，電流限制係不需要的。典型之寫入0電流係少於1 uA至50 uA。
[0090]
於一例示性的寫入1(程式化)操作中，參照圖18之電路1800，當寫入1操作波形2000－2被施加時，於一模式設定時間間隔期間，非揮發性奈米管二極體1200由一OFF狀態轉移至一ON狀態，如說明於圖20A。在初始寫入0操作2000－2之前，寫入1操作2000－2波形說明電壓VT1
於一低電壓，例如零伏特。NV NT開關1210 OFF電阻可於大於100 MOhm至大於10 Gohm之範圍內，如說明於圖9A及9B。因此，二極體1205之反向偏壓電阻可少於該NV NT開關1210之OFF電阻，以及大部分施加之寫入1電壓，會出現跨過NV NT開關1210端子1230及T2，說明於圖18。若電壓VT2
轉移超出NV NT開關1210之寫入1臨限電壓上，則一不想要的寫入1循環會開始。當NV NT開關1210電阻下降時，變成由背向偏壓二極體1205電阻支配及可能防止一寫入1操作之完成。然而，為避免部分寫入1操作，VT2
係限制為4伏特，例如。
[0091]
如說明於圖20A，於一模式設定時間間隔期間，例示性的寫入1操作2000－2開始於由一電壓VT2
轉移至一低電壓，例如接地。其次，電壓VT1
轉移至一施加寫入1電壓4伏特。該施加寫入1電壓上升時間可能相當短，例如少於1 ns例如，或可能相當長，超過100 us例如。刺激電路1810施加電壓VT1
至端子T1，以及一電壓VT1
減去二極體1205之該順向電壓，被施加至NV NT開關1210之端子1230。若二極體1205之該順向電壓偏壓降係相似於一順向電壓約0.4－0.5伏特，例如美國專利4,442,507使用之蕭基二極體，以及由於端子T2係保持接地，則約3.5伏特之一電壓，會出現跨過NV NT開關1210。若NV NT開關1210之該寫入1臨限電壓為例如3.5伏特(或更少)，NV NT開關1210由一OFF狀態轉移至一ON狀態。在寫入1操作2000－2期間，可施加電流限制。包括電流限制手段之刺激電路之實例，係敘述於美國專利申請案No.(待宣佈)，標題“非揮發性電阻記憶體具有可擴充之二端子奈米管開關”，與本文約同時提出。寫入1電流係通常被限制為少於1 uA至50 uA。
[0092]
於一例示性的寫入0操作，參照圖19之電路1900，當寫入0操作波形2000－3被施加時，於一模式設定時間間隔期間，非揮發性奈米管二極體1500(或NV NTFET－二極體1500)由一ON狀態轉移至一OFF狀態，如說明於圖20B。在初始寫入0操作2000－3之前，寫入0操作2000－3波形說明電壓VT2
於一低電壓，例如零伏特。電壓VT1
可為介於零伏特與7伏特之間之任何電壓，其中7伏特係NV NT二極體1500之反向偏壓崩潰電壓。NV NT二極體1500之該反向偏壓崩潰電壓係經由FET二極體1505之反向崩潰電壓決定，於此例中其係被假設為7伏特，針對使用一0.18 μm CMOS製程製造之一FET二極體。寫入0操作2000－3並非由VT1
初始，因為FET二極體1505於一反向偏壓模式具有一高阻抗，其係減少電壓跨過及限制電流流經流經NV NT開關1510，致使不能符合跨過NV NT開關1510之端子的寫入0操作2000－3電壓條件4－5伏特，及由一ON電阻狀態轉移至一OFF電阻狀態不會發生。NV NT開關1510 ON電阻在開始一寫入0操作之前係通常於範圍10 kOhm至100kOhm內，如說明於圖9A及9B。
[0093]
如說明於圖20B，於一模式設定時間間隔期間，例示性的寫入0操作2000－3係開始於由一電壓VT1
轉移至一低電壓，例如接地。其次，電壓VT2
轉移至一施加寫入0電壓5伏特。該施加寫入0電壓上升時間可能相當短，例如1 ns例如，或可能相當長，超過100 us例如。刺激電路1910施加電壓VT2
至端子T2，以及一電壓VT2
減去FET二極體1505之該順向電壓，被施加至非揮發性奈米管開關1510之端子1530。電路1900中之FET二極體1505之一端子係連接至電路中之最低電壓，接地，於此例中。假設半導體基材亦連接至接地，該FET二極體1505臨限電壓，相對於一相對應之半導體基材，不增加施加至FET二極體1505之電壓。使用半導體製造方法以控制裝置特性，例如氧化物厚度及通道離子植入劑量，FET二極體1505之導通(turn－on)電壓可被調整至少於0.5伏特。若FET二極體1505之順向偏壓電壓降少於0.5伏特，則大於4.5伏特之一電壓，會出現跨過NV NT開關1510。若NV NT開關1510之寫入0臨限電壓為例如4.5伏特(或更少)，NV NT開關1510由一ON狀態轉移至一OFF狀態。在寫入0操作2000－3期間，電流限制是不需要的。典型之寫入0電流係少於1 uA至50 uA。
[0094]
於一例示性的寫入1操作，參照圖19之電路1900，當寫入1操作波形2000－4被施加時，於一模式設定時間間隔期間，非揮發性奈米管二極體1500(NV NTFET－二極體1500)由一OFF狀態轉移至一ON狀態，如說明於圖20AB。在初始寫入1操作2000－4之前，寫入1操作2000－4波形說明電壓VT2
於一低電壓；例如零伏特。NV NT開關1510 OFF電阻可於大於100 MOhm至大於10 GOhm範圍內，如說明於圖9A及9B。因此，FET二極體1505反向偏壓電阻可為少於該NV NT開關1510之OFF電阻，以及大部分之施加寫入1電壓，會出現跨過NV NT開關1510端子1530及T2，說明於圖19。若電壓VT1
轉移至超過NV NT開關1510之該寫入1臨限電壓以上，則一不想要的寫入1循環會開始。當NV NT開關1510電阻下降時，變成由一背向偏壓(back bias)FET二極體1505電阻支配，及可能避免一寫入1操作的完成。然而，為避免一部分寫入1操作，VT1
被限制為例如4伏特。
[0095]
如說明於圖20B，於一模式設定時間間隔期間，例示性的寫入1操作2000－4，開始於由一電壓VT1
轉移至一低電壓，例如接地。其次，電壓VT2
轉移至一施加寫入1電壓4伏特。該施加寫入1電壓上升時間可能相當短，例如少於1 ns例如，或可能相當長，超過100 us例如。刺激電路1910施加電壓VT2
至端子T2，以及一電壓VT2
減去FET二極體1505之該順向電壓，被施加至NV NT開關1510之端子1530。電路1900中之FET二極體1505之一端子係連接至電路中之最低電壓，接地，於此例中。假設半導體基材亦連接至接地，相對於一相對應之半導體基材，FET二極體1505臨限電壓係不會增加施加至FET二極體1505之電壓。使用半導體製造方法以控制裝置特性，例如氧化物厚度及通道離子植入劑量，FET二極體1505之導通電壓可被調整至少於0.5伏特。若FET二極體1505之順向偏壓電壓降少於0.5伏特，則大於4.5伏特之一電壓，會出現跨過NV NT開關1510。若寫入1臨限電壓of NV NT開關1510為例如3.5伏特(或更少)，NV NT開關1510由一OFF狀態轉移至一ON狀態。在寫入1操作2000－4期間電流限制可被施加。包括電流限制手段之刺激電路之實例，係敘述於美國專利申請案No.(待宣佈)，標題“非揮發性電阻記憶體具有可擴充之二端子奈米管開關”，與本文約同時提出。寫入1電流係通常限制為少於1 uA至50 uA。
[0096]
使用具有電流限制之一刺激電路之一替代方案，係設計FET二極體1505以限制電流。亦即，NV NT二極體1500具有一內建(built－in)電流限制，由次－元件FET二極體1505之設計決定。FET二極體實例係示於參考文件Baker,R.等人，“CMOS Circuit Design,Layout,and Simulation”,IEEE Press,1998,pp.165－171。
[0097]
圖21A說明一電路2100之一實施例，其中刺激電路2110施加電壓V至電阻器R之一端子。電阻器R之其他端子係連接至NV NT二極體1200之端子T1。NV NT二極體1200端子T2係連接至一公用參考電壓，例如接地。NV NT二極體1200係藉由串聯一二極體及一NV NT開關而形成，如進一步說明如上參照圖12。電路2100之輸出為端子T1電壓VOUT
。
[0098]
圖21B說明於一ON狀態之NV NT二極體1200之等效(equivalent)電路2110實施例。等效電路2110係對應於ON狀態之NV NT開關600，如說明於圖6A。圖21C說明非揮發性奈米管二極體1200之I－V電氣特性2120，於ON狀態。該NV NT二極體1200導通電壓係約0.4至0.5伏特，例如。在導通之後，I－V曲線之斜率係對應NV NT開關1210之ON電阻，其中RON－NT
係通常於範圍10k Ohms至100 kOhms內，如說明於圖9A－9B。
[0099]
圖21D說明於一OFF狀態NV NT二極體1200之等效電路2130實施例。該等效電路係對應於OFF狀態中之NV NT開關600’，如說明於圖6B。圖21E說明非揮發性奈米管二極體1200之I－V電氣特性2140，於OFF狀態中。I－V特性2140係對應ROFF－NT
，對某些NV NT開關而言大於100 MOhm，以及對其他NV NT開關而言大於10 GOhms，說明於圖9A－9B。
[0100]
於一例示性的讀取操作，參照於圖21A之電路2100，輸出電壓VOUT
將為一高電壓，若NV NT二極體1200係於一高OFF電阻狀態；以及輸出電壓VOUT
將為低的，若NV NT二極體1200係於一低ON電阻狀態，如說明於圖22。於此例中，R被假設為遠大於NV NT二極體1200之ON電阻及遠小於NV NT二極體1200之OFF電阻。由於NV NT二極體1200之ON電阻可為於範圍10 kOhm至100 kOhm及NV NT二極體1200之OFF電阻可為大於100 MOhm至10 GOhms及更高，如進一步說明如上，則R可被選為例如1 MOhm。
[0101]
於一例示性的讀取操作，其中NV NT二極體1200係於一OFF狀態，NV NT二極體1200之OFF電阻係遠大於電阻R及當施加說明於圖22之讀取電壓波形2200－1至電路2100時，造成一VOUT
由零轉移至2伏特，當輸入V由0轉移至2伏特。這是因為1 M Ohm之電阻R係遠小於100 MOhms至10 GOhms或更多之NV NT二極體1200電阻。
[0102]
於一例示性的讀取操作，其中NV NT二極體1200係於一ON狀態，NV NT二極體1200之ON電阻係遠少於電阻R及當施加說明於圖22之讀取電壓波形2200－2至電路2100時，造成一VOUT
由零轉移至0.4－0.5伏特，當輸入V由0轉移至2伏特時。這是因為1 M Ohm之電阻R係大於NV NT二極體1200之ON電阻。VOUT
該低電壓值為0.4－0.5伏特，因為其為NV NT二極體1200之順向電壓。如上所進一步解釋者，順向電壓之發生係因為二極體1205為NV NT二極體1200之次－元件，如上所進一步解釋參照圖12及21A－21E。
[0103]
圖23A說明一電路2300之一實施例，其中刺激電路2310施加電壓V至電阻器R之一端子。電阻器R之其他端子係連接至NV NT二極體1500之端子T1。NV NT二極體1500之端子T2係連接至一共同參考電壓，例如接地。NV NT二極體1500係藉由串聯一FET二極體與一NV NT開關而形成，如進一步說明如上參照圖15。電路2300之輸出係端子T1電壓VOUT
。
[0104]
於一讀取操作，參照於圖23A之電路2300，輸出電壓VOUT
將為一高電壓，若NV NT二極體1500(NV NTFET－二極體1500)係於一高OFF電阻狀態；以及輸出電壓VOUT
將為低的，若NV NT二極體1500係於一低ON電阻狀態，如說明於圖23B。於此例中，R被假設為遠大於NV NT二極體1500之ON電阻及遠小於NV NT二極體1500之OFF電阻。由於NV NT二極體1500之ON電阻可為於範圍10 kOhm至100 kOhm及NV NT二極體1500之OFF電阻可為大於100 MOhm至10 GOhms及更高，如進一步說明如上，則R可被選為例如1 MOhm。
[0105]
於一例示性的讀取操作，其中NV NT二極體1500係於一OFF狀態，NV NT二極體1500之OFF電阻係遠大於電阻R及當施加說明於圖23B之讀取電壓波形2300－1至電路2300時，造成一VOUT
由零轉移至2伏特，當輸入V由0轉移至2伏特時。這是因為1 M Ohm之電阻R係遠小於100 MOhms至10 GOhss或更多支NV NT二極體1500電阻。
[0106]
於一例示性的讀取操作，其中NV NT二極體1500係於一ON狀態，NV NT二極體1500之ON電阻係遠少於電阻R及當施加說明於圖23B之讀取電壓波形2300－2至電路2300時，造成一VOUT
由零轉移至0.5伏特，當輸入V由0轉移至2伏特。這是因為1 M Ohm之電阻R係大於NV NT二極體1500之ON電阻。VOUT
之該低電壓值為0.5伏特，因為其係NV NT二極體1500之順向電壓。如上所進一步解釋者，此順向電壓之發生，係因為FET二極體1505為NV NT二極體1500之次－元件。
[0107]
圖24說明一電路之一實施例2400，其中NV NT二極體1200包括一非揮發性二端子轉移裝置。刺激電路2410施加電壓V電阻器R之一端子。電阻器R之其他端子係連接至NV NT二極體1200之端子T1。NV NT二極體1200之端子T2係連接至第二電阻器R’之一端子；其電阻器R’之他端子係連接至一共同參考電壓，例如接地。NV NT二極體1200係藉由串聯一二極體與一NV NT開關而形成，如進一步說明如上參照圖12。NV NT二極體1200之一等效電路及I－V特性，係說明於圖21A－21E。電路2400輸出係端子T2電壓V’OUT
。
[0108]
於一例示性的訊號轉移操作，參照於圖24之電路2400，輸出電壓VOUT
將為一低電壓，若NV NT二極體1200係於一高OFF電阻狀態；以及輸出電壓VOUT
將為高的，若NV NT二極體1200係於一低ON電阻狀態，如說明於圖25。於此例中，R被假設為遠大於NV NT二極體1200之ON電阻及遠小於NV NT二極體1200之OFF電阻。由於NV NT二極體1200之ON電阻可為於範圍10 kOhm至100 kOhm及NV NT二極體1200之OFF電阻可為大於100 MOhm至10 GOhms及更高，如進一步說明如上，則R可被選為1 MOhm，例如。於此例中，電阻器R’被假設為相等於電阻器R。
[0109]
於一例示性的訊號轉移操作，其中NV NT二極體1200係於一OFF狀態，NV NT二極體1200之OFF電阻係遠大於電阻R，且施加說明於圖25之訊號轉移電壓波形2500－1至電路2400，造成一VOUT
維持於約零伏特，當輸入V由0轉移至2伏特。這是因為1 M Ohm之電阻R係遠小於100 MOhms至10 GOhms或更多之NV NT二極體1200電阻，且電壓V會出現跨過NV NT二極體1200；電阻器R’亦為1 M Ohm。
[0110]
於一例示性的訊號轉移操作，其中NV NT二極體1200係於一ON狀態，NV NT二極體1200之ON電阻係遠少於電阻R，且施加說明於圖25之讀取電壓波形2300－2至電路2400，造成電壓V分隔於兩個相等的1 M Ohm電阻值R及R’之間。V’OUT
由零轉移至約1伏特，當輸入V由0轉移至2伏特時。這是因為1 M Ohm之電阻R係大於NV NT二極體1200之ON電阻，以及電阻R’亦等於1 Mohm，具有NV NT二極體1200之訊號轉移電路2400，於ON狀態係用作為一2：1電壓分壓器。
[0111]
位元－可選擇的非揮發性奈米管－基底記憶體陣列，進一步敘述如下，包括複數個記憶體單元，每一單元接收一位元線及一字元線。各記憶體單元包括具有陽極及陰極端子(節點)之一選擇二極體。每一單元進一步包括一二端子非揮發性奈米管開關裝置，其狀態表現該單元之邏輯狀態。該組合之二極體及非揮發性奈米管開關係被視為一非揮發性奈米管二極體(NV NT二極體)，如進一步說明如上。各記憶體單元係使用一個非揮發性奈米管二極體形成。該非揮發性奈米管二極體之非揮發性奈米管開關－部分之狀態，可於一ON電阻狀態及一OFF電阻狀態之間被改變(循環)，該ON電阻狀態及該OFF電阻狀態相差至少10倍(one order of magnitude)，但通常相差至少102
至105
倍。非揮發性奈米管開關可於ON及OFF狀態之間循環，次數沒有使用之限制。
[0112]
各記憶體單元可使用具有一內部之陰極－至－非揮發性奈米管開關連接之一非揮發性奈米管二極體而形成，或具有一內部之陽極－至－非揮發性奈米管開關連接之一非揮發性奈米管二極體而形成，具有一水平的方位，或具有一垂直的(三維的)方位，以最大化密度。為了進一步最大化密度，記憶體陣列係整合於支援電路及互連件之上，該支援電路及互連件整合於一下層半導體基材之中及之上。
[0113]
於一些實施例中，一非揮發性奈米管二極體(NV NT二極體)為由兩個串聯之裝置形成之一二端子非揮發性裝置，一二極體(例如，一二端子蕭基或PN二極體)與一二端子非揮發性奈米管開關(NV NT開關)串聯。該兩串聯裝置中之每一者，具有一個共用的串聯電氣連接。一陰極－至－奈米管NV NT二極體之該陰極端子，係電氣連接至該兩個非揮發性奈米管開關端子中之一者。該NV NT二極體二端子非揮發性裝置之一個可用的端子連接至該蕭基或PN二極體之該陽極，及該第二個可用的端子連接至NV NT開關之自由的端子。一陰極－至－NT非揮發性奈米管二極體之實施例之概要，係說明於圖12。PIN二極體，FET二極體，以及其他二極體類型亦可使用。
[0114]
於一些實施例中，高密度的3D記憶體可使用每一單元一個NV NT二極體而形成。概要地說明使用具有陰極－至－NT連接之NV NT二極體之記憶體實施例，及記憶體操作係進一步敘述如下。說明3－D單元結構，包括製造方法。形成有兼具垂直的，且水平的方位之NV NT開關之NV NT二極體之單元，係進一步說明如下。
[0115]
一非揮發性記憶體2600之一個實施例係說明於圖26A。記憶體2600包括記憶體陣列2610，具有使用一非揮發性奈米管二極體形成之單元C00至C33，該非揮發性奈米管二極體相似於非揮發性奈米管二極體1200(NV NT二極體1200)，具有一二極體－陰極－至－非揮發性奈米管開關端子連接，例如說明於圖12。相似於NV NT二極體1200之二極體1205之一二極體係用作一單元選擇裝置及一非揮發性儲存開關，該非揮發性儲存開關相似於NV NT二極體1200之NV NT開關1210，係用於儲存一非揮發性ON(低電阻)狀態或一非揮發性OFF(高電阻)狀態。ON及OFF狀態分別地代表非揮發性邏輯“1”或“0”狀態。須注意，相對於低及高電阻狀態之邏輯“1”及邏輯“0”狀態分配，係任意的，且可為例如相反的。
[0116]
說明於圖26A之非揮發性記憶體2600包括記憶體陣列2610，記憶體陣列2610具有NV NT二極體單元C00至C33之一矩陣，NV NT二極體單元C00至C33相似於NV NT二極體1200，如上所進一步解釋者。非揮發性單元C00，如同陣列中之其他單元，包括一個NV NT二極體，稱為NV NT二極體C00，其係相似於NV NT二極體1200，如上所進一步說明者。NV NT二極體C00之陽極係連接至位元線BL0，並且NV NT二極體C00之其他端子、一NV NT開關端子係連接至字元線WL0。
[0117]
於說明之實施例中，記憶體陣列2610為一4－字元線乘4－位元線之16位元記憶體陣列，包括字元線WL0、WL1、WL2、及WL3與位元線BL0、BL1、BL2、及BL3。字元線驅動器電路2630連接至字元線WL0至WL3，且由字元解碼器及WL選擇邏輯2620選擇，在寫入0、寫入1、以及讀取操作期間提供刺激。BL驅動器及感測電路2640提供資料多工器(multiplexer)(MUXs)、BL驅動器及感測放大器/閂鎖器(latch)，及係連接至位元線BL0至BL3及由位元解碼器及BL選擇邏輯2650選擇，在寫入0、寫入1、以及讀取操作期間提供刺激；亦即，由記憶體陣列2610接收資料及傳送資料至記憶體陣列2610。於記憶體陣列2610之資料係儲存於一非揮發性狀態，致使供應至記憶體2600之電源(電壓)可被移除，而不會遺失資料。BL驅動器及感測電路2640亦連接至讀取/寫入緩衝器2660。讀取/寫入緩衝器2660由記憶體陣列2610傳送資料至讀取/寫入緩衝器2660，其接著傳送此資料至晶片之外(off－chip)。讀取/寫入緩衝器2660亦由晶片之外(off－chip)接受資料及傳送此資料至BL驅動器及感測電路2640，其接著傳送資料至非揮發性儲存之陣列2610。位址緩衝器2670提供位址位置資訊。
[0118]
一例示性的寫入0操作，沿著字元線WL0，同時地抹除單元C00、C01、C02、及C03，儲存於單元C00－C03之資料在抹除及資料儲存於相對應之感測放大器/閂鎖器之前可隨意地讀取。寫入0操作，沿著字元線WL0繼續進行位元線BL0、BL1、BL2、以及B3由零轉移至5伏特，位元線驅動器由相對應之於BL驅動器及感測電路2640中之BL驅動器控制。其次，WL驅動器電路2630驅動字元線WL0由5伏特至零伏特，藉此，分別地使單元C00、C01、C02、及C03之NV NT二極體C00、C01、C02、及C03朝順向偏壓。一寫入0電壓為約4.5伏特(抹除電壓5伏特減去少於0.5伏特之NV NT二極體導通電壓，如說明於圖21)，造成於一ON狀態之NV NT二極體，由一ON狀態轉移至一OFF狀態；於一OFF狀態之NV NT二極體維持於一OFF狀態。藉此，在沿著字元線WL0之一寫入0操作之後，NV NT二極體C00－C03皆處於一OFF狀態。未選擇的字元線WL1、WL2、及WL3皆維持未選擇的且於5伏特，以及儲存於相對應之單元之非揮發性資料維持不變。
[0119]
須注意，雖然圖26A說明一4x4記憶體陣列2610，陣列可以任意地加大(例如，形成~8 kB陣列)，以及相關的電子元件可以適當地修改。
[0120]
說明於圖26B之例示性的寫入0及寫入1操作，係相對於4.5伏特之寫入0(抹除)電壓及跨過NV NT開關之該兩端子施加之3.5伏特之寫入1(寫入)電壓敘述。然而，隨著NV NT開關通道長度(在20 nm以下)進一步縮減，及/或改良的奈米管元件WNT及/或MWNT材料，及/或改良的裝置結構，包括懸浮區域之NV NT開關，如進一步說明如上，寫入0及寫入1電壓可被縮減至例如1至3伏特範圍，或其他範圍。
[0121]
於此例中，一例示性的寫入操作係由一寫入0操作在先，如進一步說明如上。換言之，分別的相對應之單元C00－C03之NV NT二極體C00－C03，於OFF狀態中開始寫入操作。針對一例示性的寫入0操作至單元C00，例如，其中一邏輯0狀態將被儲存，NV NT二極體C00將維持於邏輯0高電阻狀態。因此，位元線BL0係保持零伏特，藉由相對應之BL驅動器及感測電路2640。其次，藉由來自WL驅動器2630之刺激，字元線WL0由4伏特轉移至零伏特。NV NT二極體C00在寫入0操作期間維持反向偏壓，及單元C00維持於一OFF(高電阻)邏輯0狀態。
[0122]
於一寫入1操作中，若NV NT二極體C00由一OFF(高電阻狀態)轉移至一ON(低電阻狀態)，代表一邏輯1，則藉由來自BL驅動器及感測電路2640中之相對應之BL驅動器提供之刺激，位元線BL0由零伏特轉移至4伏特。其次，字元線WL0由4伏特轉移至零伏特。約4伏特之一寫入1電壓，造成3.5伏特之一電壓跨過NV NT二極體C00之相對應之NV NT開關次－元件之端子(4伏特減去少於0.5伏特之NV NT二極體導通電壓，如說明於圖21)，造成NV NT二極體C00由一OFF狀態轉移至一ON狀態。
[0123]
針對一例示性的讀取操作，由例如單元C00－C03，於BL驅動器及感測電路2640中之位元線驅動器預充電(precharge)位元線BL0－BL3至一高電壓，例如一讀取電壓2伏特，例如。該讀取位元線電壓係被選擇為皆少於寫入0及寫入1電壓，以確保在一讀取操作期間儲存之邏輯狀態(位元)不會被擾亂(改變)。字元線驅動器電路2630驅動字元線WL0由2伏特至零伏特。若於單元C00中之NV NT二極體C00係於一OFF狀態(儲存一邏輯0)，則位元線BL0不會被擾亂且係維持於2伏特。BL驅動器及感測電路2640中之一相對應之感測放大器/閂鎖器，儲存一邏輯0。然而，若於單元C00中之NV NT二極體C00係於一ON狀態，則位元線BL0被放電。BL驅動器及感測電路2640中之一相對應之感測放大器/閂鎖器偵測該降低之電壓及閂鎖一邏輯1。
[0124]
圖26B說明操作波形2600’之實例，可在寫入0、寫入1、以及讀取操作(或模式)期間，施加至說明於圖26A之記憶體2600之一實施例。在一寫入0操作之前，一預－寫入0讀取操作可隨意地進行，以於相對應之閂鎖器中，沿著一選擇的字元線記錄單元狀態，例如字元線WL0。單元C00、C01、C02、及C03(幾乎)同時地接收寫入0脈衝。在一寫入0操作開始時，位元線BL0、BL1、BL2、及BL3由零轉移至5伏特，如圖26B中之波形2600’所說明。其次，字元線WL0由5伏特轉移至零伏特，藉此使NV NT二極體C00－C03順向－偏壓。約4.5伏特出現跨過NV NT二極體中之每一分別的NV NT開關，因為一少於0.5伏特順向－偏壓電壓降。若相對應之NV NT開關之寫入0電壓為4.5伏特(或更少)，則NV NT二極體由一ON(低電阻)狀態轉移至一OFF(高電阻)狀態；於一OFF狀態之NV NT二極體維持於一OFF狀態。藉此，在沿著字元線WL0之一寫入0操作之後，NV NT二極體C00－C03係皆於一OFF狀態。未選擇的字元線WL1、WL2、及WL3皆維持未選擇的且於5伏特。
[0125]
於此例中，一寫入操作係由一寫入0操作在先，如進一步說明如上參照圖26A。換言之，對延著字元線WL0之單元而言，NV NT二極體C00－C03在寫入操作開始時係於一OFF狀態。對由波形2600’說明之例示性的寫入操作而言，針對一寫入0操作，NV NT二極體C00及C03將維持於OFF狀態中，以及NV NT二極體C01及C02於一寫入1操作將由一OFF狀態轉移至一ON狀態。
[0126]
因此，在寫入循環開始時，位元線BL0及BL3維持於零伏特。其次，字元線WL0由4伏特轉移至零伏特。NV NT二極體C00及C03在寫入0操作期間維持背向偏壓的，以及因此NV NT二極體維持於儲存一邏輯0狀態之OFF狀態中。
[0127]
繼續例示性的寫入循環，單元C01及C02由一OFF狀態轉移至一ON狀態。位元線BL1及BL2由零轉移至4伏特。其次，字元線WL0由4伏特轉移至零伏特。NV NT二極體C01及C02在寫入1操作期間係順向偏壓的，且約3.5伏特出現跨過對應至NV NT二極體C01及C02之NV NT開關。NV NT二極體C01及C02由一OFF狀態轉移至儲存一邏輯1狀態之一ON狀態。
[0128]
針對一例示性的讀取操作，如圖26B中之波形2600’所說明，位元線BL0、BL1、BL2、及BL3被預充電至2伏特，例如，以及允許浮動(float)。然後，字元線WL0由2伏特轉移至零伏特。字元線WL1、WL2、及WL3維持於2伏特。對單元C00及C03而言，位元線BL0及BL3電壓維持不變，因為NV NT二極體C00及C03係於一OFF或高電阻狀態，且位元線BL0及BL3電容不能放電至接地(零伏特)。然而，對單元C01及C02而言，位元線BL1及BL2朝零伏特放電，因為NV NT二極體C01及C02係於一ON或低電阻狀態且BL1及BL2之位元線電容可朝向接地(零伏特)放電。對BL1及BL2而言，相對應之感測放大器/閂鎖器通常偵測於100 mV至200 mV範圍內之位元線電壓減少，雖然此值可能隨著感測/閂鎖器電路之特定特性(設計)感測/閂鎖器電路而改變。BL驅動器及感測電路2640中之相對應之感測放大器/閂鎖器決定BL1及BL2讀取電壓已被改變及閂鎖一邏輯1狀態，對應至形成單元C01及C02之NV NT二極體C01及C02之ON狀態。BL驅動器及感測電路2640中之相對應之感測放大器/閂鎖器決定BL0及BL3未被改變及閂鎖一邏輯0狀態，對應至形成單元C00及C03之NV NT二極體C00及C03之OFF狀態。
[0129]
非揮發性奈米管二極體1200及1300(NV NT二極體1200、1300)，以及形成有FET二極體之非揮發性奈米管二極體，稱為NV NT二極體1400、1500、1600、以及1700或亦稱為NV NTFET－二極體1400、1500、1600、以及1700，可被使用作為單元並互連進入陣列，以形成非揮發性奈米管隨機存取記憶體系統。此等陣列亦可被使用於製造非揮發性陣列－基底邏輯，例如PLAs、FPGAs、PLDs及其他此等邏輯裝置。
[0130]
圖27A說明製造本發明之一些實施例之方法2700之概要。雖然方法2700係相對於非揮發性奈米管二極體1200及1300進一步敘述如下，方法2700係足以涵蓋進一步說明如上之許多該非揮發性奈米管二極體之製造。這些方法2700亦可用於形成基於被排列為邏輯陣列之NV NT二極體之邏輯實施例，例如，具有邏輯支援電路(而非記憶體支援電路)之NAND及NOR陣列，當使用於PLAs、FPGAs、以及PLDs時，例如。
[0131]
通常，方法2710製造支援電路及互連件於一半導體基材之中及之上。此係包括具有汲極、源極、及閘極之NFET及PFET裝置，其係互連以形成記憶體支援電路例如，例如，說明於圖26A之電路2620、2630、2640、2650、2660，以及2670。此等結構及電路可使用已知的技術形成，其係不於本文中敘述。方法2710可使用已知的製造方法形成一基底層，非揮發性奈米管二極體控制裝置及電路係製造於該基底層之中及之上。
[0132]
方法2720製造一中間結構，包括一平坦化絕緣體，於該平坦化絕緣體表面上具有互連手段及非揮發性奈米管陣列結構。互連手段包括垂直地－配置的填滿的接觸件，或栓，用於互連記憶體支援電路，於一半導體基材之中及之上，於該平坦化絕緣體之下，於該平坦化絕緣體表面上方及之上具有非揮發性奈米管二極體陣列。
[0133]
字元線及位元線可使用於3D陣列結構，如下所進一步敘述者，以互連3－D單元並形成3－D記憶體，以及可約垂直於一X－Y平面，該X－Y平面約平行於下層記憶體支援電路。字元線方向被任意地分派為沿著X軸，及位元線方向被任意地分派為沿著Y軸，於說明3D陣列結構及3D陣列結構製造方法之圖中，如下所進一步敘述者。該Z軸，約垂直於該X－Y平面，顯示3D單元方位之垂直的方向，於“垂直的單元”實施例中，例如，更詳盡地敘述於下者。
[0134]
方法2750使用工業標準製造技術以完成半導體晶片之製造，依需要增加額外的導線層，以及保護該晶片及增加封裝互連手段。
[0135]
一旦支援電路及互連件被界定於半導體基材之中及之上，方法可接著使用於製造一非揮發性奈米管二極體陣列，例如，說明於支援電路及互連件區域上方之截面2800，如說明於圖28A。圖28A說明包括於數個可能之實施例中之單元C00及C01之一截面。
[0136]
進一步說明如上之方法2710可被使用於界定支援電路及互連件2801。
[0137]
其次，說明於圖27B之方法2730，沈積並平坦化絕緣體2803。穿過平坦的絕緣體2803之互連手段(未示於截面2800，但進一步顯示於下文中圖28C之截面2800”)可用於連接3－D陣列中之金屬陣列線至相對應之支援電路及互連件2801。藉由例示之方式，於BL驅動器及感測電路2640中之位元線驅動器，可被連接至說明於圖26A之記憶體2600之陣列2610中之位元線BL0。於製造製程之此時點，方法2740可用於形成一記憶體陣列於絕緣體2803表面上，與說明於圖28A之記憶體陣列支撐結構2805－1互連。
[0138]
方法2740說明於圖27B，沈積並平坦化金屬、多晶矽、絕緣體、以及奈米管元件，以形成非揮發性奈米管二極體，其中，於此例中，包括多個垂直地配置之二極體及垂直地配置之非揮發性奈米管開關串聯對(series pair)。為了消除會實質上增加單元面積之個別的層對準公差之累積，個別的單元外尺寸係於一單一蝕刻步驟形成，每一單元具有一單一NV NT二極體，在(除了WL0層之外)層已被沈積及平坦化之後，由一單一溝渠蝕刻步驟所界定。於X方向個別的單元尺寸為1F(1為最小特徵)，如說明於圖28A，以及於垂直於X方向之Y方向(未顯示)亦為1F，於X與Y方向具有一週期2F。因此，每一單元佔據之面積約4F2
。該垂直地－配置的(Z方向)NV NT開關元件(奈米管元件)於X方向R處之安置(placement)，係平行於溝渠－界定之外尺寸，R約相等於F/2，於此例中，其中NV NT開關(奈米管元件)之分隔距離係由自我對準的手段控制，進一步敘述如下參照圖34A－34FF。垂直地－配置的NV NT開關元件(奈米管元件)於Y方向之配置係通常不關鍵的，且通常不需要自我－對準手段。
[0139]
垂直地配置之奈米管元件安置(placement)R，於約F/2，假設奈米管膜厚度係遠少於單元尺寸F。對一45 nm技術節點而言，例如，一奈米管元件於厚度範圍0.5 nm至10 nm，例如。奈米管元件可使用一單一奈米管層形成，或可使用多層形成。此等奈米管元件層可被沈積例如，使用旋塗塗佈技術或噴塗塗佈技術，如併入之專利參考文件中所更詳盡敘述者。圖28A及28B 3－D記憶體陣列結構實施例及相對應之例示性的製造方法，參照圖34A－34FF說明，顯示3D陣列結構，假設垂直地配置之奈米管元件設置於R，R約相等於F/2。此等元件包括一底部接觸件、一側壁接觸件，藉由一垂直地配置之奈米管元件通道長度LSW－CH
而電氣分離，如進一步說明如下，參照圖28A，28B實施例及相對應之圖34A－34FF例示性的製造方法。
[0140]
於一可能的變化型中，對具有尺寸F之單元而言，安置(placement)於F/2，垂直地配置之奈米管元件厚度可能太厚。例如，對35 nm之單元尺寸F而言，例如，以及一奈米管膜厚度10－20 nm，垂直地配置之奈米管元件之安置(placement)可能於F/3例如，以同時容納該奈米管元件及一保護用的絕緣體，如進一步說明如下參照圖39。具有下方、側壁、及上方接觸件之垂直地配置之奈米管元件仍可使用。
[0141]
於其他可能之變化型中，一奈米管元件厚度可相等於全部之單元尺寸F。例如，對35 nm之單元尺寸F而言，一奈米管膜厚度35 nm可被使用。或是，例如，對22 nm之一單元尺寸F而言，一奈米管膜厚度22 nm可被使用。於此例中，該奈米管元件接觸件結構可被修改，致使側壁接觸件係被消除的，且僅由下方及上方接觸件取代，如進一步說明如下於圖40。該奈米管元件之厚度不需要以任何特定方式相關於橫向的(lateral)單元尺寸F。
[0142]
除了無須多重對準步驟而同時定義全部之單元尺寸之外，縮小的記憶體單元尺寸(面積)，於使用次－最小尺寸之記憶體單元邊界內，亦需要裝置元件之自我對準的安置(placement)，於此例中，單元邊界由隔離溝渠所界定。圖28A及28B之截面2800及2800’分別地說明例示性的非揮發性奈米管開關，相似於說明於圖7B之截面750，除了該奈米管通道元件位置R係自我對準至決定全部之單元尺寸之隔離溝渠之外。此外，下層、側壁、及上層接觸件係皆自我對準的，且符合於隔離溝渠邊界內。於界定之邊界內，裝置元件之自我對準的安置(placement)可藉由採用側壁分隔件(spacer)方法而達成，例如，揭露於美國專利4,256,514中者，其全部內容係併入本文中作為參考。
[0143]
於一些實施例中，方法係以一絕緣體填充溝渠，並接著平坦化該表面。然後，方法係於該平坦化表面上沈積並圖案化字元線。
[0144]
垂直地－配置的3D單元之製造繼續進行如下，於一些實施例中。參照圖28A，方法係沈積一位元線導線層於絕緣體2803之表面上，具有一厚度50至500 nm，例如，如下所進一步敘述者，參照圖34A－34FF。方法係蝕刻位元線導線層及界定個別的位元線，例如位元線2810－1(BL0)及2810－2(BL1)。位元線，例如BL0及BL1係被使用作為陣列導線導體，且亦可被使用作為蕭基二極體之陽極端子。或者，更最佳化之蕭基二極體接面2818－1及2818－2，可使用金屬或矽化物接觸件2815－1及2815－2與N多晶矽區域2820－1及2820－2相接觸而形成，同時亦與位元線2810－1及2810－2形成歐姆接觸，如下所進一步敘述者，參照圖34A－34FF。N多晶矽區域2820－1及2820－2可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
例如，以及可具有一厚度範圍例如20 nm至400 nm。接觸件2815－1及2815－2可於厚度範圍例如10 nm至500 nm。
[0145]
於一些實施例中，蕭基(及PN)二極體之電氣特性可被改良(低漏電，例如)，經由控制多晶矽之材料性質，例如沈積及圖案化多晶矽以形成多晶矽區域2820－1及2820－2。多晶矽區域可具有相當大的或相當小的晶粒邊界尺寸，其係由使用於半導體區域中之方法所決定。使用於半導體工業之SOI沈積方法可被使用，其造成多晶矽區域，為單晶(不再是多晶矽)，或幾乎為單晶，以進一步電氣性質提昇，例如低二極體漏電流。
[0146]
接觸件及導體材料之實例為元素金屬例如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。絕緣體可為SiO2
、SiNx
、Al2
O3
、BeO、聚醯亞胺、麥拉(Mylar，聚酯樹脂)或其他適合的絕緣材料。
[0147]
於一些實例中，導體，例如Al、Au、W、Cu、Mo、Ti、及其他，可同時被使用作為接觸件及導體材料以及蕭基二極體之陽極，該實例中分離的選用之蕭基陽極接觸件，例如2815－1及2815－2，係不需要的且可被省略。然而，於其他實例中，針對低順向電壓降及低二極體漏電，最佳化陽極材料係有利的。蕭基二極體陽極材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其他元素金屬。此外，矽化物，例如，CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
、及ZrSi2
可被使用。使用此等金屬及矽化物形成之蕭基二極體，係說明於參考文件NG,K.K.“Complete Guide to Semiconductor Devices”,Second Edition,John Wiley & Sons,2002m pp.31－41，其全部內容係併入本文中作為參考。
[0148]
其次，完成之蕭基二極體選擇裝置，形成N＋多晶矽區域2825－1及2825－2以分別地接觸於N多晶矽區域2820－1及2820－2，以及亦形成接觸件區域，用於歐姆接觸至接觸件2830－1及2830－2。N＋多晶矽係通常摻雜有砷或磷至例如1020
摻雜物原子/cm3
，以及具有例如一厚度20至400 nm。
[0149]
其次，方法係形成一非揮發性奈米管開關於每一單元中，使一個端子與陰極接觸件2830－1及2830－2公用，例如。為了提昇單元C00及C01之密度，說明於圖28A之該奈米管元件可至少部分地垂直地配置的，如說明於圖7。垂直地配置之奈米管開關於併入之專利參考文件中有更詳盡的敘述。包含絕緣及接觸件區域之垂直地配置的側壁，是在形成垂直地配置之奈米管元件2845－1及2845－2之前形成的。垂直地配置的側壁係使用自我對準的方法形成於位置R，約相等於F/2。然而，相似的自我對準的製造方法可使用於設置垂直地配置的側壁於任何位置，例如F/3、F/4、或任何其他想要的位置。
[0150]
形成奈米管元件2845－1及2845－2之方法可包括，首先，形成絕緣體2835－1及2835－2及側壁接觸件2840－1及2840－2，與相對應之絕緣體2835－1及2835－2相接觸，藉由等向性地蝕刻一開口穿過金屬及絕緣體區域兩者，以形成垂直側壁。絕緣體2835－1及2835－2之厚度決定該奈米管元件通道長度，如說明於圖28A。絕緣體2835－1及2835－2可於範圍由少於5 nm至大於250 nm。絕緣體2835－1及2835－2之垂直側壁及側壁接觸件2840－1及2840－2係相對於溝渠側壁自我對準的，該溝渠側壁係使用進一步敘述如下參照圖34A－34FF之製造方法，於後續之製程中被蝕刻。
[0151]
其次，方法係形成共形的奈米管元件2845－1及2845－2，如併入之專利參考文件中所更詳盡敘述者。
[0152]
然後，方法係分別地形成保護的共形的絕緣體2850－1及2850－2，於該共形的奈米管元件2845－1及2845－2之表面上。
[0153]
其次，方法係形成一開口，具有約F之X尺寸，及方法係以一導體材料填充於該開口，該導體材料形成上層接觸件2865－1及2865－2且分別地與側壁接觸件2840－1及2840－2相接觸。用以形成上層接觸件2865－1及2865－2方法，可相似於揭露於美國專利4,944,836及進一步敘述如下參照圖34A－34FF之方法。
[0154]
接觸件2865－1及2865－2分別地提供一導通途徑於側壁接觸件2840－1及2840－2以及字元線2871(WL0)之間，字元線2871(WL0)將在完成形成單元C00及C01之後形成。
[0155]
其次，在形成字元線2871(WL0)之前，單元C00及單元C01之尺寸可由一溝渠蝕刻界定，該溝渠蝕刻貫穿單元結構2800中之所有層，直到絕緣體2803頂表面。
[0156]
其次，方法係以一絕緣體2860填滿溝渠區域，並平坦化該結構，在沈積字元線2871(WL0)之前。
[0157]
然後，方法係沈積並圖案化字元線2871(WL0)。
[0158]
概要重疊於圖28A之截面2800之非揮發性奈米管二極體2880，為一等效電路，係對應於圖12之非揮發性奈米管二極體1200，單元C00及C01中之每一者。說明於圖28A之截面2800之單元C00及C01對應至概要地顯示於圖26A之記憶體陣列2610之相對應之單元C00及C01，以及對應至概要地說明於記憶體陣列2610之陣列線之位元線BL0及BL1及字元線WL0。
[0159]
說明於圖28B之截面圖2800’顯示記憶體陣列單元C00’及C01’之實施例，相似於說明於圖28A之記憶體陣列單元C00及C01，除了形成於相對應之單元C00’及C01’中之NV NT二極體C00’及NV NT二極體C01’係包括一具有PN二極體接面2819－1及2819－2之PN二極體，而非一具有一蕭基二極體接面2818－1及2818－2之蕭基二極體之外。
[0160]
P多晶矽區域2817－1及2817－2形成一二極體－陽極，且N多晶矽區域2820－1’及2820－2’形成一二極體陰極，一起(組合)形成PN二極體，具有PN二極體接面2819－1及2819－2。P多晶矽區域2817－1及2817－2亦分別地與位元線2810－1’(BL0)及2810－2’(BL1)形成歐姆或近－歐姆接觸。N多晶矽區域2820－1’及2820－2’亦與N＋多晶矽區域2825－1及2825－2形成歐姆接觸區域。單元C00’及C01’之其他結構係分別地相似於相對於單元C00及C01所說明及敘述者。
[0161]
說明於圖28B之記憶體陣列支撐結構2805－2包括支援電路及互連件2801’及平坦化絕緣體2803’，其係相似於說明於圖28A之記憶體支撐結構2801，除了可能需要之調整以適應具有PN二極體選擇手段，而非蕭基二極體選擇手段之記憶體單元之外。
[0162]
說明於圖27B之方法2720可被使用於沈積並平坦化金屬、多晶矽、絕緣體、及奈米管元件，以形成多個垂直地配置之二極體及水平地配置之非揮發性奈米管開關串聯對之非揮發性奈米管二極體，如圖28C之截面2800”說明者。
[0163]
圖28C之實施例中之單元C00”係形成於記憶體陣列支撐結構2805－3上，其係包括支援電路及互連件2801”及平坦化絕緣體2803”。支援電路及互連件2801”係相似於支援電路及互連件2801，及平坦化絕緣體2803”係相似於圖28A之平坦化絕緣體2803，除了所需之調整以適應單元C00”相對於單元C00之差異之外。此外，截面2800”包括填滿的－導孔接觸件(栓)2807，其係將位元線2810”(BL0)與支援電路及互連件2801”電路互連，如說明於圖28C之截面2800”。例如，填滿的－導孔接觸件(栓)2807可連接概要地說明於圖26A之位元線BL0與BL驅動器及感測電路2640。
[0164]
為了消除會實質上增加單元面積之個別的層對準公差之累積，個別的單元外尺寸係於一單一蝕刻步驟形成，每一單元具有一單一NV NT二極體，在(除了WL0層之外)層已被沈積及平坦化之後，由一單一溝渠蝕刻步驟所界定。個別的單元尺寸於X方向為2－3F(1F為最小特徵)，如說明於圖28C，因為水平的非揮發性奈米管開關方位通常需要更多面積，相較於具有一垂直的方位之非揮發性奈米管開關，例如說明於圖28A及28B者。最小Y方向(垂直於X方向，未圖示)，於Y方向尺寸1F是可能的。使用於X方向3－4F週期及於Y方向2F週期之單元，於一些實施例中每一單元佔據一範圍6－8F2
或更大之面積。在以一絕緣體填滿溝渠之後，接著平坦化，例如字元線2875之字元線被沈積及圖案化。
[0165]
說明於圖28C之截面2800”顯示記憶體陣列單元C00”之一實施例，其係相似於說明於圖28A之記憶體陣列單元實施例C00，除了NV NT二極體C00”之形成單元C00”包括一水平地配置之非揮發性奈米管開關，而非說明於圖28A中之截面2800之垂直地配置之非揮發性奈米管開關之外。
[0166]
於圖28C，截面2800”單元C00”選擇蕭基二極體包括蕭基二極體接面2821，對應至圖28A之截面2800中之蕭基二極體接面2818－1。蕭基二極體接面2821係藉由以位元線2810”(BL0)形成該陽極，且以N多晶矽2820”形成該陰極而形成。一選用之額外的金屬接觸件，例如金屬接觸件2815－1係未示於截面2800”，但可被加入。N＋多晶矽區域2825”被加入以用於接觸N多晶矽區域2820”，且係對應於圖28A之N＋多晶矽區域2825－1。
[0167]
方法係可用於製造一非揮發性奈米管開關，具有一水平的(而非一垂直的)方位，且使非揮發性奈米管開關之一側，電氣(非實體)接觸N＋多晶矽區域2825”，並使非揮發性奈米管開關之另一側電氣(非實體)接觸字元線2875。
[0168]
首先，方法係沈積絕緣體2830”及接觸件2835”。然後，方法係形成一開口，貫穿接觸件2835”及絕緣體2830”兩者，以暴露出N＋多晶矽區域2825”之表面。
[0169]
其次，方法係沈積一共形的絕緣層於下層開口之頂部、側壁、以及底部上。然後，方法係等向性的蝕刻共形的絕緣層，藉此形成側壁分隔件2840，側壁分隔件2840之厚度決定於單元C00”中非揮發性奈米管開關之通道長度LSW－CH
。截面2800”顯示兩個LSW－CH
區域。這兩個LSW－CH
區域係電氣並聯(未由截面2800”顯示)。例示性的製造方法係進一步說明如下，參考圖35A－S。
[0170]
其次，方法係以接觸件金屬填滿開口，接著進行平坦化，以形成接觸件2845，其係形成一歐姆接觸至N＋多晶矽區域2825”，及係藉由側壁分隔件2840而與接觸件2835”區域隔離。
[0171]
其次，方法係沈積奈米管元件2850，與接觸件2845、分隔件2840、以及側壁接觸件2835”實體及電氣接觸。接觸件2845及接觸件2835”之間之該間隔，藉由側壁分隔件2840之厚度而形成，其係決定非揮發性奈米管開關通道長度LSW－CH
。奈米管元件2850可隨意地被圖案化，如說明於圖28C，或可被圖案化，作為部分之一後溝渠蝕刻，該後溝渠蝕刻決定最終單元C00”尺寸。例示性的製造方法係進一步說明如下，參考圖35A－35S。
[0172]
其次，方法係沈積絕緣體2855。
[0173]
其次，方法係蝕刻絕緣體2855，形成一開口。然後，方法係蝕刻(移除)奈米管元件2850之暴露的部分，例如，如併入之專利參考文件中所更詳盡敘述者。
[0174]
其次，該開口以接觸件金屬2865填滿。方法係形成接觸件金屬2865，藉由金屬沈積，然後平坦化。接觸件2865實體及電氣接觸接觸件2835”及奈米管元件2850兩者。
[0175]
其次，方法係蝕刻一溝渠穿過所有的層，停止於絕緣體2803”之表面上，藉此界定單元C00”之尺寸。
[0176]
其次，方法係沈積並平坦化一絕緣層，形成絕緣體2874。
[0177]
然後，方法係沈積並圖案化字元線2875(WL0)，完成單元C00”。例示性的製造方法係進一步說明如下，參考圖35A－35S。
[0178]
於圖28C之非揮發性奈米管二極體實施例2885為一等效電路，其係對應於圖12單元C00”中之非揮發性奈米管二極體1200。單元C00”係對應相應之單元C00，概要地顯示於說明於圖26A之記憶體陣列2610實施例，以及位元線BL0及字元線WL0係對應至概要地說明於記憶體陣列2610之陣列線。
[0179]
於一些實施例中，一非揮發性奈米管二極體(NV NT二極體)為一二端子非揮發性裝置，由兩個串聯之裝置形成，一二極體(例如，一二端子蕭基或PN二極體)串聯一二端子非揮發性奈米管開關(NV NT開關)。該兩串聯裝置中之每一者具有一個共用的串聯電氣連接。一陽極－至－奈米管NV NT二極體，係使該陽極端子電氣連接至該兩個非揮發性奈米管開關端子中之一者。該NV NT二極體二端子非揮發性裝置，具有一個可用的端子連接至蕭基或PN二極體之該陰極，及該第二可用的端子連接至該NV NT開關之自由的端子。一概要之一陽極－至－NT非揮發性奈米管二極體，係說明於圖13。PIN二極體，FET二極體，以及其他二極體類型亦可使用。
[0180]
於一些實施例中，高密度的3D記憶體可使用每一單元一個NV NT二極體而形成。使用具有陽極－至－NT連接之NV NT二極體的記憶體之實施例係概要地說明及記憶體操作係進一步敘述如下。說明例示性的3－D單元結構，包括製造方法。例示性的單元，具有以NV NT開關與垂直地配向之開關形成之NV NT二極體，係進一步說明如下。
[0181]
一非揮發性記憶體2900之一實施例，係說明於圖29A。記憶體2900包括記憶體陣列2910，單元C00至C33係使用非揮發性奈米管二極體形成，相似於使用二極體－陽極－至－非揮發性奈米管開關端子連接形成之非揮發性奈米管二極體1300(NV NT二極體1300)，例如說明於圖13。一二極體相似於NV NT二極體1300之二極體1305，係用作一單元選擇裝置，及相似於NV NT二極體1300之NV NT開關1310之一非揮發性儲存開關，係用於儲存一非揮發性ON(低電阻)狀態或一非揮發性OFF(高電阻)狀態。ON及OFF狀態，分別地代表非揮發性邏輯“1”或“0”狀態。須注意，相對於低及高電阻狀態之邏輯“1”及邏輯“0”狀態分配，係任意的及可為相反的，例如。
[0182]
說明於圖29A之非揮發性記憶體2900包括記憶體陣列2910，具有NV NT二極體單元C00至C33之一矩陣，相似於NV NT二極體1300，如上所進一步解釋者。非揮發性單元C00，如同陣列中之其他單元，包括一個NV NT二極體稱為NV NT二極體C00，其係相似於NV NT二極體1300，如上所進一步說明者。NV NT二極體C00之陰極係連接至字元線WL0，且NV NT二極體C00之其他端子、一NV NT開關端子係連接至位元線BL0。
[0183]
於說明之實施例中，記憶體陣列2910為一4－字元線乘4－位元線之16位元記憶體陣列，其包括字元線WL0、WL1、WL2、及WL3及位元線BL0、BL1、BL2、及BL3。字元線驅動器電路2930連接至字元線WL0至WL3及由字元解碼器及WL選擇邏輯2920選擇，在寫入0、寫入1、以及讀取操作期間，字元線驅動器電路2930提供刺激。BL驅動器及感測電路2940提供資料多工器(MUXs)、BL驅動器及感測放大器/閂鎖器，係連接至位元線BL0至BL3及由位元解碼器選擇，且BL選擇邏輯2950在寫入0、寫入1、以及讀取操作期間提供刺激；亦即，由記憶體陣列2910接收資料及傳送資料至記憶體陣列2910。記憶體陣列2910中之資料係儲存於一非揮發性狀態，致使供應至記憶體2900之電源(電壓)可被移除而不會遺失資料。BL驅動器及感測電路2940亦連接至讀取/寫入緩衝器2960。讀取/寫入緩衝器2960由記憶體陣列2910傳送資料至讀取/寫入緩衝器2960，其接著傳送此資料至晶片之外(off－chip)。讀取/寫入緩衝器2960亦由晶片之外(off－chip)接受資料及傳送此資料至BL驅動器及感測電路2940，其接著傳送資料至用於非揮發性儲存之陣列2910。位址緩衝器2970提供位址位置資訊。
[0184]
須注意，雖然圖29A說明一4x4記憶體陣列2910，陣列可以被任意地加大(例如，形成~8 kB陣列)，以及相關的電子元件可適當地修改。
[0185]
針對沿著字元線WL0之一例示性的寫入0操作，同時地抹除單元C00、C01、C02、及C03，儲存於單元C00－C03之資料，在抹除以及儲存於相對應之感測放大器/閂鎖器之資料之前可隨意地讀取。寫入0操作，沿著字元線WL0繼續進行位元線BL0、BL1、BL2、以及B3由零轉移至5伏特，位元線驅動器由相對應之於BL驅動器及感測電路2940中之BL驅動器控制。其次，WL驅動器電路2930驅動字元線WL0由5伏特至零伏特，藉此分別地使形成單元C00、C01、C02、及C03之NV NT二極體C00、C01、C02、及C03朝順向偏壓。一寫入0電壓為約4.5伏特(寫入0電壓5伏特減去少於0.5伏特之NV NT二極體導通電壓)，造成於一ON狀態之NV NT二極體，由一ON狀態轉移至一OFF狀態；於一OFF狀態之NV NT二極體維持於一OFF狀態。藉此，在沿著字元線WL0之一寫入0操作之後，NV NT二極體C00－C03係皆於一OFF狀態。未選擇的字元線WL1、WL2、及WL3皆維持未選擇的且於5伏特，以及儲存於相對應之單元之非揮發性資料維持不變。
[0186]
於此例中，一寫入操作係由一寫入0操作在先，如進一步說明如上。換言之，分別的相對應之單元C00－C03之NV NT二極體C00－C03，於OFF狀態中開始寫入操作。針對一例示性的寫入0操作至單元C00，例如，其中一邏輯0狀態將被儲存，NV NT二極體C00將維持於邏輯0高電阻狀態。因此，位元線BL0係保持零伏特，藉由相對應之BL驅動器及感測電路2940。其次，藉由來自WL驅動器2930之刺激，字元線WL0由4伏特轉移至零伏特。NV NT二極體C00在寫入0操作期間維持反向偏壓，且單元C00維持於一OFF(高電阻)邏輯0狀態。[0187]於一寫入1操作中，若NV NT二極體C00由一OFF(高電阻狀態)轉移至一ON(低電阻狀態)，代表一邏輯1，則，藉由來自BL驅動器及感測電路2940中之相對應之BL驅動器提供之刺激，位元線BL0由零伏特轉移至4伏特。其次，字元線WL0由4伏特轉移至零伏特。約4伏特之一寫入1電壓，造成3.5伏特之一電壓跨過NV NT二極體C00之相對應之NV NT開關次－元件之端子(4伏特減去少於0.5伏特之NV NT二極體導通電壓)，造成NV NT二極體C00由一OFF狀態轉移至一ON狀態。[0188]針對一例示性的讀取操作，由例如單元C00－C03，於BL驅動器及感測電路2940中之位元線驅動器預充電位元線BL0－BL3至一高電壓，例如一讀取電壓2伏特，例如。該讀取位元線電壓係被選擇為皆少於寫入0及寫入1電壓，以確保在一讀取操作期間儲存之邏輯狀態(位元)不會被擾亂(改變)。字元線驅動器電路2930驅動字元線WL0由2伏特至零伏特。若於單元C00中之NV NT二極體C00係於一OFF狀態(儲存一邏輯0)，則位元線BL0不會被擾亂且係維持於2伏特。於BL驅動器及感測電路2940中之一相對應之感測放大器/閂鎖器，儲存一邏輯0。然而，若於單元C00中之NV NT二極體C00係於一ON狀態，則位元線BL0被放電。於BL驅動器及感測電路2940中之一相對應之感測放大器/閂鎖器偵測該降低之電壓及閂鎖一邏輯1。
[0189]
圖29B說明操作波形2900’之實例，可在寫入0、寫入1、以及讀取操作(或模式)期間，施加至說明於圖29A之記憶體2900之實施例。在一寫入0操作之前，一預－寫入0讀取操作可隨意地進行，以於相對應之閂鎖器中，沿著一選擇的字元線記錄單元狀態，例如字元線WL0。單元C00、C01、C02、及C03(幾乎)同時地接收寫入0脈衝。在一寫入0操作開始時，位元線BL0、BL1、BL2、及BL3由零轉移至5伏特，如圖29B中之波形2900’所說明。其次，字元線WL0由5伏特轉移至零伏特，藉此使NV NT二極體C00－C03順向－偏壓。約4.5伏特出現跨過NV NT二極體中之每一分別的NV NT開關，因為一少於0.5伏特順向－偏壓電壓降。若相對應之NV NT開關之寫入0電壓為4.5伏特(或更少)，則NV NT二極體由一ON(低電阻)狀態轉移至一OFF(高電阻)狀態；於一OFF狀態之NV NT二極體維持於一OFF狀態。藉此，在沿著字元線WL0之一寫入0操作之後，NV NT二極體C00－C03係皆於一OFF狀態。未選擇的字元線WL1、WL2、及WL3皆維持未選擇的且於5伏特。
[0190]
於此例中，一寫入操作係由一寫入0操作居先，如進一步說明如上參照圖29A。換言之，對延著字元線WL0之單元而言，NV NT二極體C00－C03在寫入操作開始時係於一OFF狀態。對由波形2900’說明之例示性的寫入操作而言，針對一寫入0操作，NV NT二極體C00及C03將維持於OFF狀態中，以及NV NT二極體C01及C02於一寫入1操作將由一OFF狀態轉移至一ON狀態。
[0191]
因此，在寫入(程式化)循環開始時，位元線BL0及BL3維持於零伏特。其次，字元線WL0由4伏特轉移至零伏特。NVNT二極體C00及C03在寫入0操作期間維持背向偏壓的，以及因此NV NT二極體維持於儲存一邏輯0狀態之OFF狀態中。
[0192]
繼續例示性的寫入循環，單元C01及C02由一OFF狀態轉移至一ON狀態。位元線BL1及BL2由零轉移至4伏特。其次，字元線WL0由4伏特轉移至零伏特。NV NT二極體C01及C02在寫入1操作期間係順向偏壓的，且約3.5伏特出現跨過對應至NV NT二極體C01及C02之NV NT開關。NV NT二極體C01及C02由一OFF狀態轉移至儲存一邏輯1狀態之一ON狀態。
[0193]
針對一例示性的讀取操作，如圖29B中之波形2900，所說明，位元線BL0、BL1、BL2、及BL3被預充電至2伏特，例如，以及允許浮動(float)。然後，字元線WL0由2伏特轉移至零伏特。字元線WL1、WL2、及WL3維持於2伏特。對單元C00及C03而言，位元線BL0及BL3電壓維持不變，因為NV NT二極體C00及C03係於一OFF或高電阻狀態，且位元線BL0及BL3電容不能放電至接地(零伏特)。然而，對單元C01及C02而言，位元線BL1及BL2朝零伏特放電，因為NV NT二極體C01及C02係於一ON或低電阻狀態且BL1及BL2之位元線電容可朝向接地(零伏特)放電。對BL1及BL2而言，相對應之感測放大器/閂鎖器通常偵測於100 mV至200 mV範圍內之位元線電壓減少，雖然此值可能隨著感測/閂鎖器電路之特定特性(設計)感測/閂鎖器電路而改變。驅動器及感測電路2940中之相對應之感測放大器/閂鎖器決定BL1及BL2讀取電壓已被改變及閂鎖一邏輯1狀態，對應至形成單元C01及C02之NV NT二極體C01及C02之ON狀態。驅動器及感測電路2940中之相對應之感測放大器/閂鎖器決定BL0及BL3未被改變及閂鎖一邏輯0狀態，對應至形成單元C00及C03之NV NT二極體C00及C03之OFF狀態。
[0194]
圖30A說明製造具有垂直地配置之NT開關之NV NT二極體之實施例之一例示性的方法3000。雖然方法3000係相對於非揮發性奈米管二極體1300進一步敘述如下，如說明於圖13，方法3000係足以涵蓋進一步說明如上之許多該非揮發性奈米管二極體之製造。亦須知，雖然方法3000於下文中以記憶體實施例作描述，方法3000亦可用於形成基於被排列為邏輯陣列之NV NT二極體之邏輯實施例，例如，具有邏輯支援電路之NAND及NOR陣列，當使用於PLAs、FPGAs、以及PLDs時，例如。
[0195]
通常，方法3010製造支援電路及互連件於一半導體基材之中及之上。此係包括具有汲極、源極、及閘極之NFET及PFET裝置，其係互連以形成記憶體支援電路例如，例如，說明於圖29A之電路2920、2930、2940、2950、2960、以及2970。此等結構及電路可使用已知的技術形成，其係不於本文中敘述。方法3010可用使用已知的製造方法形成一基底層，非揮發性奈米管二極體控制裝置及電路係製造於該基底層之中及之上。
[0196]
方法3020製造一中間結構，包括一平坦化絕緣體，於該平坦化絕緣體表面上具有互連手段及非揮發性奈米管陣列結構。互連手段包括垂直地－配置的填滿的接觸件，或栓，用於互連記憶體支援電路，於一半導體基材之中及之上，於該平坦化絕緣體之下，於該平坦化絕緣體表面上方及之上具有非揮發性奈米管二極體陣列。
[0197]
字元線及位元線可使用於3D陣列結構，如下所進一步敘述者，以互連3－D單元並形成3－D記憶體，以及可約垂直於一X－Y平面，該X－Y平面約平行於下層記憶體支援電路。字元線方向被任意地分派為沿著X軸，及位元線方向被任意地分派為沿著Y軸，於說明例示性的3D陣列結構及3D陣列結構製造方法之圖中，如下所進一步敘述者。該Z軸，約垂直於該X－Y平面，顯示3D單元方位之方向。
[0198]
方法3050使用工業標準製造技術以完成半導體晶片之製造，依需要增加額外的導線層，以及保護該晶片及增加封裝互連手段。
[0199]
一旦支援電路及互連件被界定於半導體基材之中及之上，方法可接著使用於製造一非揮發性奈米管二極體陣列，例如，說明於支援電路及互連件區域上方之截面3100，如說明於圖31A。圖31A說明包括於數個可能之實施例中之單元C00及C10之一截面。
[0200]
進一步說明如上之方法3010，係被使用於界定支援電路及互連件3101。
[0201]
其次，說明於圖30B之方法3030，沈積並平坦化絕緣體3103。穿過平坦的絕緣體3103之互連手段(未示於截面3100，但進一步顯示於上文中圖28C之截面2800”)可用於連接陣列中之導線金屬線至相對應之支援電路及互連件3101。藉由例示之方式，WL驅動器2930中之字元線驅動器，可被連接至說明於圖29A之記憶體2900之陣列2910中之字元線WL0。於製造製程之此時點，方法可用於形成一記憶體陣列於絕緣體3103表面上，與說明於圖31A之記憶體陣列支撐結構3105－1互連。
[0202]
方法3040說明於圖30B，沈積並平坦化金屬、多晶矽、絕緣體、及奈米管元件，以形成非揮發性奈米管二極體，其中，於此例中，包括多個垂直地配置之二極體及垂直地配置之非揮發性奈米管開關串聯對。製造方法係更詳細地進一步敘述如下，參照圖36A－36FF。為了消除會實質上增加單元面積之個別的層對準公差之累積，個別的單元外尺寸係於一單一蝕刻步驟形成，每一單元具有一單一NV NT二極體，在(除了BL0層之外)層已被沈積及平坦化之後，由一單一溝渠蝕刻步驟所界定。於Y方向個別的單元尺寸為1F(1為最小特徵)，如說明於圖31A，以及於垂直於Y方向之X方向(未顯示)亦為1F，於X與Y方向具有一週期2F。因此，每一單元佔據之面積至少約4F2
。形成每一單元之非揮發性奈米管二極體係配置於Z(垂直的)方向。
[0203]
除了無須多重對準步驟而同時定義全部之單元尺寸，於一些實施例中，縮小的記憶體單元尺寸(面積)，於該記憶體單元邊界內，亦需要裝置元件之自我對準的安置(placement)。
[0204]
方法係以一絕緣體填充溝渠，並接著平坦化該表面。方法係於該平坦化表面上沈積並圖案化字元線。
[0205]
垂直地－配置的3D單元之一些實施例之製造繼續進行如下。方法係沈積一字元線導線層於絕緣體3103之表面上，具有一厚度50至500nm，例如，如下所進一步敘述者，參照圖36A－36FF。方法係蝕刻字元線導線層及界定個別的字元線，例如字元線3110－1(WL0)及3110－2(WL1)。字元線，例如3110－1及3110－2係被使用作為陣列導線導體，且亦可被使用作為至N＋多晶矽區域3120－1及3120－2之個別的單元接觸件。N＋多晶矽區域3120－1及3120－2接觸由N多晶矽區域3125－1及3125－2形成之陰極。蕭基二極體接面3133－1及3133－2可使用金屬或矽化物3130－1及3130－2區域與N多晶矽區域3125－1及3125－2相接觸而形成。N多晶矽區域3125－1及3125－2可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
例如，以及可具有一厚度範圍20 nm至400 nm，例如。N＋多晶矽係通常例如摻雜有砷或磷至1020
摻雜物原子/cm3
，以及例如具有一厚度20至400 nm。
[0206]
接觸件及導體材料之實例為元素金屬例如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。絕緣體可為SiO2
、SiNx
、Al2
O3
、BeO、聚醯亞胺、麥拉或其他適合的絕緣材料。
[0207]
於一些實例中，導體，例如Al、Au、W、Cu、Mo、Ti、及其他，可被使用作為蕭基二極體之陽極3130－1及3130－2。然而，於其他實例中，針對低順向電壓降及低二極體漏電，最佳化陽極3130－1及3130－2材料係有利的。蕭基二極體陽極材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其他元素金屬。此外，矽化物，例如，CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
、及ZrSi2
可被使用。使用此等金屬及矽化物形成之蕭基二極體，係說明於參考文件NG、K.K.“Complete Guide to Semiconductor Devices”,Second Edition,John Wiley & Sons,2002m pp.31－41，其全部內容係併入本文中作為參考。
[0208]
於例示性的製程中之此時點，蕭基二極體選擇裝置已經形成。其次，一個非揮發性奈米管開關係形成於每一單元中，使一個端子與陽極金屬3130－1及3130－2公用，例如。為了提昇單元C00及C10之密度，相對應之非揮發性奈米管開關中之該奈米管元件係垂直地配置的，如說明於圖31A之說明於圖7之相對應之奈米管開關700。垂直地配置之奈米管開關於併入之專利參考文件中有更詳盡的敘述。包含絕緣及接觸件區域之垂直地配置的側壁，是在形成垂直地配置之奈米管元件3145－1及3145－2之前形成。垂直地配置的側壁係使用自我對準的方法形成於安置R，其中R係約相等於F/2，於此例中，然而，相似的自我對準的製造方法可用於設置垂直地配置的側壁於任何位置，例如F/3、F/4、或任何其他想要的位置。
[0209]
形成奈米管元件3145－1及3145－2之方法包括，首先，形成絕緣體3135－1及3135－2及接觸件3140－1及3140－2，與相對應之絕緣體3135－1及3135－2相接觸，藉由等向性地蝕刻一開口穿過金屬及絕緣體區域兩者，以形成垂直側壁。絕緣體3135－1及3135－2之垂直側壁及側壁接觸件3140－1及3140－2係相對於溝渠側壁自我對準的，該溝渠側壁係使用進一步敘述如下參照圖36A－36FF，於後續之製程中被蝕刻。絕緣體3135－1及3135－2之厚度決定通道長度LSW－CH
，如說明於圖31A。絕緣體3135－1及3135－2可於範圍由少於5 nm至大於250 nm，例如。
[0210]
其次，方法係形成共形的奈米管元件3145－1及3145－2，如併入之專利參考文件中所更詳盡敘述者。
[0211]
然後，方法係分別地形成保護的共形的絕緣體3150－1及3150－2，於該共形的奈米管元件3145－1及3145－2之表面上。
[0212]
其次，方法係以一絕緣材料填滿該開口，及方法係平坦化該表面，暴露出側壁接觸件3140－1及3140－2之頂表面。
[0213]
然後，方法係形成接觸件3165－1及3165－2。接觸件3165－1及接觸件3165－2分別地提供一導通途徑於側壁接觸件3140－1及3140－2以及位元線3171(BL0)之間，位元線3171(BL0)將在完成形成單元C00及C10之後形成。接觸件3165－1及3165－2對應至一犧牲層之尺寸，在接觸件3165－1及3165－2形成之前，該犧牲層用作為一最小尺寸F之溝渠－蝕刻遮罩層，如下所進一步敘述者，參照圖36A－36FF，其係自我對準至NV NT開關元件3145－1及3145。
[0214]
然後，方法係蝕刻溝渠區域，以一絕緣體填充溝渠，在接觸件3165－1及3165－2形成之前，並接著平坦化該表面以形成絕緣體3160，進一步敘述如下，參照圖36A－36FF。
[0215]
然後，方法係沈積並圖案化位元線3171(BL0)。
[0216]
概要重疊於圖31A之截面3100之非揮發性奈米管二極體3190，為一等效電路，係對應於圖13之非揮發性奈米管二極體1300，單元C00及C10中之每一者。說明於圖31A之截面3100之單元C00及C10對應至概要地顯示於圖29A之記憶體陣列2910之相對應之單元C00及C10，以及對應至概要地說明於記憶體陣列2910中之陣列線之字元線WL0及WL1及位元線BL0。
[0217]
說明於圖31B之截面3100’顯示記憶體陣列單元C00’及C10’之實施例，係相似於說明於圖31A之記憶體陣列單元C00及C10之實施例，除了形成於相對應之單元C00’及C10’中之NV NT二極體C00’及NV NT二極體C10’係包括具有PN二極體接面3128－1及3128－2之一PN二極體，而非一具有一蕭基二極體接面3133－1及3133－2之蕭基二極體之外。
[0218]
P多晶矽區域3127－1及3127－2形成一陽極，且N多晶矽區域3125－1’及3125－2’形成一陰極，一起(組合)形成PN二極體，具有PN二極體接面3128－1及3128－2。P多晶矽區域3127－1及3127－2亦與接觸件3130－1’及3130－2’形成歐姆或近－歐姆接觸。N多晶矽區域3125－1’及3125－2’亦與相對應之N＋多晶矽區域形成歐姆接觸區域。單元C00’及C10’之其他結構係分別地相似於相對於單元C00及C10所說明及敘述者。
[0219]
說明於圖31B之實施例之記憶體陣列支撐結構3105，包括支援電路及互連件3101’及平坦化絕緣體3103’，其係相似於說明於圖31A之記憶體支撐結構3101，除了可能需要之調整以適應具有PN二極體選擇手段，而非蕭基二極體選擇手段之記憶體單元之外。
[0220]
非揮發性奈米管二極體3190’為一等效電路，其係對應於圖13之非揮發性奈米管二極體1300，單元C00’及C10’中之每一者。單元C00’及C10’對應至概要地顯示於圖29A之記憶體陣列2910之相對應之單元C00及C10，以及對應至概要地說明於記憶體陣列2910中之陣列線之字元線WL0及WL1及位元線BL0。
[0221]
說明於圖31C之截面3100”顯示記憶體陣列單元C00”及C10”之實施例，係相似於說明於圖31A之記憶體陣列單元C00及C10之實施例，除了形成於相對應之單元C00”及C101”中之NV NT二極體C00”及NV NT二極體C10”係包括PN二極體及蕭基二極體接面兩者並聯之二極體接面3147－1及3147－2之外。
[0222]
P－類型半導體奈米管元件，NT元件3145－1”及3145－2”之次組合(subset)，與N多晶矽區域3125－1”及3125－2”實體及電氣接觸，形成一PN二極體－陽極，以及N多晶矽區域3125－1”及3125－2”，形成一陰極，其係一起形成PN二極體，具有PN二極體作為PN及蕭基二極體接面3147－1及3147－2組合之部分。金屬類型奈米管元件，亦為NT元件3145－1”及3145－2”之次組合(subset)，與N多晶矽區域3125－1”及3125－2”實體及電氣接觸，形成一蕭基二極體－陽極，且N多晶矽區域3125－1”及3125－2”形成蕭基二極體之一陰極，該蕭基二極體具有蕭基二極體接面作為組合之PN及蕭基二極體接面3147－1及3147－2之部分。因此，組合之PN及蕭基二極體接面3147－1及3147－2係由PN－類型二極體及蕭基－類型二極體並聯組成，及係藉由奈米管元件3145－1”及3145－2”分別地與N多晶矽區域3125－1”及3125－2”相接觸而形成。
[0223]
N多晶矽區域3125－1”及3125－2”亦分別地與相對應之N＋多晶矽區域3120－1”及3120－2”形成歐姆接觸區域。奈米管元件3145－1”及3145－2”亦與側壁接觸件3140－1”及3140－2”實體及電氣接觸。側壁接觸件3140－1”及3140－2”係分別地與上層接觸件3165－1”及3165－2”相接觸，其係與位元線位元線3171‘’(BL0)相接觸。上層接觸件之形成進一步簡要地說明如上，參照圖31A及進一步更詳細地說明如下，參照圖36A－36FF。單元C00”及C10”之其他結構係分別地相似於相對於單元C00及C10所說明及敘述者。
[0224]
說明於圖31C之實施例之記憶體陣列支撐結構3105－3，包括支援電路及互連件3101”及平坦化絕緣體3103”，其係相似於說明於圖31A之記憶體支撐結構3101及平坦化絕緣體3103，除了可能需要之調整以適應具有並聯之PN二極體選擇手段及蕭基二極體選擇手段之記憶體單元之外。
[0225]
非揮發性奈米管二極體3190”為一等效電路，係對應於圖13之非揮發性奈米管二極體1300，單元C00”及C10”中之每一者。說明於圖31C之實施例之截面3100”之單元C00”及C10”，對應至概要地顯示於圖29A之實施例中之記憶體陣列2910之相對應之單元C00及C10，以及對應至概要地說明於記憶體陣列2910之陣列線之字元線WL0及WL1及位元線BL0。
[0226]
圖32說明製造一實施例之一例示性的方法3200，該實施例具有兩個互相堆疊的記憶體陣列，於一支援電路上之絕緣層上，該支援電路形成於該絕緣層及堆疊陣列下方，以及具有穿過該絕緣層之通訊手段。雖然方法3200係相對於非揮發性奈米管二極體1200及1300進一步敘述如下，方法3200係足以涵蓋進一步說明如上之許多非揮發性奈米管二極體之製造。亦須知，雖然方法3200係以3D記憶體實施例敘述，方法3200亦可用於形成基於被排列為邏輯陣列之NV NT二極體之3D邏輯實施例，例如，具有邏輯支援電路(而非記憶體支援電路)之NA ND及NOR陣列，當使用於PLAs、FPGAs、以及PLDs時，例如。
[0227]
圖33A說明一3D立體圖3300，包括一實施例，具有一雙－高堆疊之三維陣列、一下方陣列3302及一上方陣列3304。下方陣列3302包括非揮發性奈米管二極體單元C00、C01、C10、及C11。上方陣列3304包括非揮發性奈米管二極體單元C02、C12、C03、及C13。字元線WL0及WL1係沿著X方向配置，且位元線BL0、BL1、BL2、及BL3係沿著Y方向配置且係約垂直於字元線WL1及WL2。奈米管元件通道長度LSW－CH
及通道寬度WSW－CH
係示於3D立體圖3300。可用作單元C00、C01、C02及C03之實施例之截面係進一步說明如下，於圖33B及圖33C；以及，可用作單元C00、C02、C12、及C10之實施例係進一步說明如下，於圖33B’。
[0228]
通常，方法3210製造支援電路及互連件於一半導體基材之中及之上。此包括具有汲極、源極、及閘極之NFET及PFET裝置，其係互連以形成記憶體(或邏輯)支撐(或選擇)電路。此等結構及電路可使用已知的技術形成，其係不於本文中敘述。方法3210係用於形成一支援電路及互連件3301層，如部分之說明於圖33B之截面3305及說明於圖33B’之截面3305’，使用已知的製造方法，其中非揮發性奈米管二極體控制及電路係製造於該支援電路及互連件3301層之中及之上。支援電路及互連件3301係相似於進一步說明如上之支援電路及互連件2801及3101，例如，但係經過修改以容納兩個堆疊的記憶體陣列。須注意，雖然於圖33A－33D係說明雙－高堆疊的記憶體陣列，可形成(製造)超過雙－高3D陣列堆疊，包括但不限例如於4－高及8高堆疊。
[0229]
其次，方法3210係亦使用以製造一中間結構，包括一平坦化絕緣體，於該平坦化絕緣體表面上具有互連手段及非揮發性奈米管陣列結構，例如絕緣體3303，說明於圖33B之截面3305及相對應之於圖33B’之截面3305’。互連手段包括垂直地－配置的填滿的接觸件，或栓，用於互連記憶體支援電路，於一半導體基材之中及之上，於該平坦化絕緣體之下，於該平坦化絕緣體表面上方及之上具有非揮發性奈米管二極體陣列。平坦化絕緣體3303係使用相似於說明於圖27B之方法2730之方法形成，其中方法係沈積並平坦化絕緣體3303。穿過平坦的絕緣體3303之互連手段(未示於截面3300)係相似於說明於圖28C之接觸件2807，可用於連接第一記憶體陣列3310及第二記憶體陣列3320中之陣列線至相對應之支援電路及互連件3301，如以下所進一步敘述者。支援電路及互連件3301及絕緣體3303形成記憶體陣列支撐結構3305－1。
[0230]
其次，方法3220，相似於方法2740，係被使用以製造一第一記憶體陣列3310，使用基於一非揮發性奈米管二極體陣列之二極體陰極－至－奈米管開關，該非揮發性奈米管二極體陣列相似於說明於圖28A之截面2800之一非揮發性奈米管二極體陣列，且相對應之製造方法進一步敘述如下，參照圖34A－34FF。
[0231]
其次，方法3230，相似於說明於圖30B之方法3040，係於第一記憶體陣列3310之平坦表面上製造一第二記憶體陣列3320，但係使用基於一非揮發性奈米管二極體陣列之二極體陽極－至－奈米管開關，該非揮發性奈米管二極體陣列相似於說明於圖31A截面3100之一非揮發性奈米管二極體陣列，且相對應之製造方法進一步敘述如下，參照圖36A－36FF。
[0232]
圖33B說明一截面3305，包括第一記憶體陣列3310及第二記憶體陣列3320，兩陣列皆共用公用(common)字元線3330，根據一些實施例。字元線，例如3330，可以在一溝渠蝕刻期間被界定(蝕刻)，其中，溝渠蝕刻係定義記憶體陣列(單元)，當形成陣列3320時。截面3305說明，於字元線中，或X方向，組合之第一記憶體陣列3310及第二記憶體陣列3320，具有共用的字元線3330(WL0)，四條位元線BL0、BL1、BL2、及BL3，及相對應之單元C00、C01、C02、及C03。該陣列於X方向之週期為2F，其中F為一技術節點(世代generation)之一最小尺寸。
[0233]
圖33B’說明一截面3305’，包括第一記憶體陣列3310’及第二記憶體陣列3320’，兩陣列皆共用公用(commOn)字元線3330’及3332，根據一些實施例。字元線3330’為字元線3330之一截面圖。字元線，例如3330’及3332，可以在一溝渠蝕刻期間被界定(蝕刻)，該溝渠蝕刻定義記憶體陣列(單元)，當形成陣列3320’時。截面3305’說明，於位元線中，或Y方向，組合之第一記憶體陣列3310’及第二記憶體陣列3320’，具有共用的字元線3330’(WL0)及3332(WL1)，兩條位元線BL0及BL2，以及相對應之單元C00、C10、C02、及C12。該陣列於Y方向之週期為2F，其中F為一技術節點(世代generation)之一最小尺寸。
[0234]
1個位元之記憶體陣列單元面積，對陣列3310而言，可被降至4F2
，因為在X與Y方向之該2F週期。1個位元之記憶體陣列單元面積，對陣列3320而言，可被降至4F2
，因為在X與Y方向之該2F週期。因為記憶體陣列3320及3310係堆疊的，每位元之記憶體陣列單元面積，可被降至2F2
。若四個記憶體陣列(未顯示)係堆疊的，則每位元之記憶體陣列單元面積，可被降至1F2
。
[0235]
再次參考圖32，方法3240使用工業標準製造技術完成半導體晶片之製造，依需要增加額外的導線層，以及保護該晶片及增加封裝互連手段。
[0236]
說明於圖33B之截面3305顯示第一記憶體陣列3310及第二記憶體陣列3320之堆疊，字元位置對準垂直的(Z)方向，根據一些實施例，然而，偏移(offsetting)堆疊的記憶體陣列，可能有互連及/或製造優點。圖33C說明具有一截面3350”之一實施例，相似於說明於圖33B之截面3305，其中第二記憶體陣列3320”，相對於第一記憶體陣列3310”及共用字元線3330”中之單元，每隔一個單元位置(半－週期)被移位。支援電路及互連件3301’及絕緣體3303’形成記憶體陣列支撐結構3305－2，其係相似於說明於圖33B之記憶體陣列支撐結構3305－1。
[0237]
在操作中，說明於圖33B之四個堆疊的單元，對應至概要地說明於記憶體陣列2610之單元C00及C01陰極－至－奈米管單元，記憶體陣列2610形成概要地說明於記憶體陣列2910之記憶體陣列3310、及C02及C03陽極－至－奈米管單元，記憶體陣列2910形成記憶體陣列3320。全部四個單元共用記憶體陣列截面3300中之公用(common)字元線WL0。單元C00、C01、C02、及C03亦示於說明於圖33A之3D立體圖3300。相較於例如說明於圖28A之陰極－至－NT截面2800或說明於圖31A之陽極－至－NT截面3100之記憶體陣列，在每位元之基礎上，記憶體陣列3305係約2倍更高密度的。可增加額外的字元線及位元線(未顯示)，以形成一大記憶體陣列，於megabit及gigabit範圍。字元線WL0及位元線BL0、BL1、BL2、及BL3操作，係進一步敘述如下，利用說明於圖33D之字元線WL0被選擇之波形3375。
[0238]
針對沿著字元線WL0之一例示性的寫入0操作，同時地抹除單元C00、C01、C02、及C03，儲存於單元C00－C03之資料，在抹除以及儲存於相對應之感測放大器/閂鎖器之資料之前可隨意地讀取。寫入0操作，沿著字元線WL0繼續進行位元線BL0、BL1、BL2、以及B3由零轉移至5伏特，位元線電壓由相對應之BL驅動器控制。其次，WL驅動器電路驅動字元線WL0由5伏特至零伏特，藉此分別地使形成單元C00、C01、C02、及C03之NV NT二極體C00、C01、C02、及C03朝順向偏壓。一寫入0電壓約4.5伏特(抹除電壓5伏特減去少於0.5伏特之NV NT二極體導通電壓，如說明於圖21A－21E)，造成於一ON狀態之NV NT二極體，由一ON狀態轉移至一OFF狀態；於一OFF狀態之NV NT二極體維持於一OFF狀態。藉此，在沿著字元線WL0之一寫入0操作之後，NV NT二極體C00－C03係皆於一OFF狀態。未選擇的字元線WL1、WL2、及WL3(未示於圖33B)維持未選擇的且於5伏特，以及儲存於相對應之單元之非揮發性資料維持不變。
[0239]
於此例中，一寫入操作係由一寫入0操作在先，如進一步說明如上。換言之，分別的相對應之單元C00－C03之NV NT二極體C00－C03，於OFF狀態中開始寫入操作。針對一例示性的寫入0操作至單元C00及C03，例如，其中一邏輯0狀態將被儲存，NV NT二極體C00及C03將維持於邏輯0高電阻狀態。因此，位元線BL0及BL3係保持在零伏特，藉由相對應之BL驅動器及感測電路。其次，藉由相對應之WL驅動器之刺激，字元線WL0由4伏特轉移至零伏特。NV NT二極體C00及C03在寫入0操作期間維持背向偏壓的，且單元C00及C03維持於一OFF(高電阻)邏輯0狀態。
[0240]
於一寫入1操作中，若NV NT二極體C01及C02由一OFF(高電阻狀態)轉移至一ON(低電阻狀態)，代表一邏輯1，則，藉由來自相對應之BL驅動器提供的刺激，位元線BL1及BL2由零伏特轉移至4伏特。其次，字元線WL0由4伏特轉移至零伏特。約4伏特之一寫入1電壓，造成3.5伏特之一電壓跨過NV NT二極體C01及C02之相對應之NV NT開關次－元件之端子(4伏特減去少於0.5伏特之NV NT二極體導通電壓，如說明於圖21)及造成NV NT二極體C01及C02由一OFF狀態轉移至一ON狀態。
[0241]
針對一例示性的讀取操作，由例如單元C00－C03，相對應之BL驅動器及感測電路預充電位元線BL0－BL3中之相對應之位元線驅動器至一高電壓，例如一讀取電壓2伏特，例如。該讀取位元線電壓係被選擇為皆少於寫入0及寫入1電壓，以確保在一讀取操作期間儲存之邏輯狀態(位元)不會被擾亂(改變)。字元線驅動器驅動字元線WL0由2伏特至零伏特。相對應之單元C01及C03中之NV NT二極體C00及C03係於一OFF狀態(儲存一邏輯0)，以及位元線BL0及BL3未被放電且係維持於2伏特。相對應之感測放大器/閂鎖器儲存相對應之邏輯0狀態。然而，由於相對應之單元C01及C02中之NV NT二極體C01及C02係於一ON狀態，則位元線BL1及BL2被放電。相對應之感測放大器/閂鎖器偵測一降低之電壓，且閂鎖器儲存相對應之邏輯1狀態。
[0242]
須注意，說明於圖33C之截面3350”之記憶體陣列，可以相似於說明於截面3305之記憶體陣列的方式操作，進一步說明如上參照圖33B。
[0243]
參考圖34A－34FF，進一步說明如下，製造使用NV NT裝置之非揮發性單元之三維單元結構之實施例之例示性的方法，該NV NT裝置具有垂直地配置之二極體及具有陰極－至－NT開關連接之垂直地配置之NV NT開關，如例如說明於圖28A之截面2800及說明於圖28B之截面2800’所述者。
[0244]
參考圖35A－35，進一步說明如下，製造使用NV NT裝置之非揮發性單元之三維單元結構之實施例之例示性的方法，該NV NT裝置具有垂直地配置之二極體及具有陰極－至－NT開關連接之水平地配置之NV NT開關，如例如說明於圖28C之截面2800”所述者。
[0245]
參考圖36A－FF，進一步說明如下，製造使用NV NT裝置之非揮發性單元之三維單元結構之實施例之例示性的方法，該NV NT裝置具有垂直地配置之二極體及具有陽極－至－NT開關連接之垂直地配置之
NV NT開關，如例如說明於圖31A之截面3100、說明於圖31B之截面3100’、及說明於圖31C之截面3100”所述者。
[0246]
製造方法之組合，參照圖34A－FF及36A－FF，進一步敘述如下，基於使用NV NT裝置之非揮發性單元之三維單元結構之堆疊陣列實施例之例示性的製造方法，該NV NT裝置具有垂直地配置之二極體及同時使用陰極－至－NT開關及陽極－至－NT開關連接之單元類型兩者的垂直地配置之
NV NT開關，例如示於說明於圖33A之截面3300、說明於圖33A’之截面3300’、及說明於圖33B之截面3300’。
[0247]
說明於圖27A及27B之方法2700，可用於製造使用NV NT二極體裝置之記憶體之實施例，該NV NT二極體裝置具有陰極－至－NT開關連接之垂直地配置之
NV NT開關，例如，示於說明於圖28A之截面2800及說明於圖28B之截面2800’，如下所進一步敘述者，參照圖34A－34FF。例如截面2800及2800’之結構可用於製造，例如，記憶體2600，概要地說明於圖26A。
[0248]
製造截面2800及2800’之方法通常需要於X方向關鍵對準(critical alignment)之製程步驟。於Y方向沒有關鍵對準，因為於此例中溝渠之間的距離決定了該奈米管元件之寬度。然而，藉由使用相似於進一步敘述如下者之方法，相對於X方向，該奈米管元件之寬度可被形成至係少於溝渠－至－溝渠間距。於X方向，關鍵對準需求被消除了，藉由使用形成自我對準的內部之單元垂直側壁之方法，該自我對準的內部之單元垂直側壁界定垂直的奈米管通道元件位置、垂直的通道元件長度(LSW_CH
)、以及相對於一溝渠側壁形成奈米管通道元件接觸件，該溝渠側壁於後續製程中被蝕刻，以界定外單元尺寸，使用進一步敘述如下之製造方法，參照圖34A－34FF。於此例中，NV NT二極體單元結構佔據一最小尺寸F於X與Y方向，其中F為一最小光微影尺寸。於此例中，內部之單元垂直側壁被定位(藉由自我對準技術)於距離溝渠側壁約R之距離，該溝渠側壁係由距離F所分隔及係界定外單元尺寸，如進一步說明如下參照圖34A－34FF。圖34A－34FF說明具有一間距R約為F/2。然而，使用自我對準技術之方法，進一步敘述如下參照圖34A－34FF，可定位一垂直側壁於任何位置R，於寬度F之單元區域內，使用R值F/4、F/3、F/2、3F/4等，例如。
[0249]
說明於圖27A及27B之方法2700，亦可使用於製造使用NV NT二極體裝置之記憶體之實施例，該NV NT二極體裝置具有陰極－至－NT開關連接之水平地配置之
NV NT開關，例如，示於說明於圖28C之截面2800”，如下所進一步敘述者，參照圖35A－35S。例如截面2800”之結構亦可用於製造記憶體，例如，記憶體2600，概要地說明於圖26A。
[0250]
說明於圖27A之方法2710可被使用於界定支援電路及互連件，相似於相對於記憶體2600說明於圖26A者，如進一步說明如上。方法2710應用習知半導體工業技術設計及製造技術，以製造支援電路及互連件3401於一半導體基材之中及/或之上，如說明於圖34A。支援電路及互連件3401包括於一半導體基材中之FET裝置以及於一半導體基材上之互連件，例如導孔及導線。
[0251]
其次，說明於圖27B之方法2730沈積並平坦化絕緣體3403於支援電路及互連件3401之表面上。穿過平坦的絕緣體3403之互連手段，未示於圖34A，係進一步顯示如下參照圖35A－35S。支援電路及互連件3401及平坦化絕緣體3403之組合係被視為記憶體支撐結構3405，如說明於圖34A。
[0252]
其次，方法係沈積一導體層3410，於絕緣體3403之平坦化表面上，如說明於圖34A，通常50至500 nm厚，使用已知的工業方法。導體層材料之實例為元素金屬例如，Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。於一些實例中，例如使用於導體層3410中之材料，亦可使用作為蕭基二極體之陽極，該實例中一分離層，例如用於形成蕭基二極體之陽極之接觸件層3415，係不需要的且可由製造方法中省略。
[0253]
其次，方法係沈積一選用之導通蕭基陽極接觸件層3415，具有一厚度範圍10至500 nm，例如，於導體層3410之表面上。陽極接觸件層3415可使用相似的材料，如使用於形成導體層3410(或接觸件層3415可被完全地省略，且導體層3410可用於形成一蕭基陽極)者，或陽極接觸件層3415材料可被選擇以最佳化陽極材料，以提昇蕭基二極體性質，例如降低順向電壓降及/或降低二極體漏電。陽極接觸件層3415可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其他元素金屬。此外，矽化物，例如，CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
、及ZrSi2
可被使用。
[0254]
其次，方法係沈積一N多晶矽層3420，厚度10 nm至500 nm，於陽極接觸件層3415表面上。N多晶矽層3420可摻雜例如有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
。N多晶矽層3420可用於形成蕭基二極體之陰極。除摻雜程度外，N多晶矽層3420之多晶矽結晶尺寸(或晶粒結構)，亦可由已知的工業沈積方法控制。此外，已知的工業SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶。
[0255]
其次，具有完成之記憶體支撐結構3405，接著沈積導體層3410，其可被使用作為一陣列導線層，以及接著完成蕭基二極體形成層3415及3420之沈積，方法係沈積N＋多晶矽層3425於N多晶矽層3420表面上，如說明於圖34A，以形成一歐姆接觸層。N＋多晶矽層3425係例如通常摻雜有砷或磷至1020
摻雜物原子/cm3
，以及例如具有一厚度20至400 nm。
[0256]
此時於該製程中，其餘的方法可用於製造使用蕭基二極體－基底陰極－至－NT開關結構之NV NT二極體，例如說明於圖28A者。然而，如進一步說明如上參照圖28B，例如，NV NT二極體可使用PN二極體而非蕭基二極體而形成。因此，擇一地，一PN二極體替代方案製造方法係說明於圖34A’。
[0257]
進一步說明如上，以及參照圖34A之方法2700，亦可被使用於敘述圖34A’之製造。說明於圖34A’之支援電路及互連件3401’對應至說明於圖34A之支援電路及互連件3401，除了可能的小改變，可能被導入個別的電路中，以適應二極體特性之差異，例如蕭基二極體及PN二極體之間之導通電壓。
[0258]
其次，方法係沈積平坦化絕緣體3403’於支援電路及互連件3401’之表面上，如說明於圖34A’。平坦化絕緣體3403’係對應平坦化絕緣體3403，除了可能的小改變，可能被導入絕緣體3403’中，以適應二極體特性之差異。記憶體支撐結構3405’因此係相似於支撐結構3405，除了小改變，可能被導入支援電路及互連件3401’及平坦化絕緣體3403’，如進一步說明如上參照圖34A’。
[0259]
其次，方法係沈積導體層3410’，與平坦化絕緣體3403’之表面相接觸，如說明於圖34A’，於厚度及材料，其係相似於導體層3410，進一步說明如上參照圖34A。
[0260]
其次，方法係沈積一P多晶矽層3417，厚度10 nm至500 nm，於導體層3410’之表面上，如說明於圖34A’。P多晶矽層3417可摻雜有硼，於例如範圍1014
至1017
摻雜物原子/cm3
。P多晶矽層3417可用於形成PN二極體之陽極。除摻雜程度外，P多晶矽層3417之多晶矽結晶尺寸，亦可由已知的工業沈積方法控制。此外，已知的工業SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶。
[0261]
其次，方法係沈積一N多晶矽層3420’，厚度10 nm至500 nm，於P多晶矽層3417之表面上，其可用於形成PN二極體之陰極。N多晶矽層3420’可摻雜有砷或磷，例如於範圍1014
至1017
摻雜物原子/cm3
。除摻雜程度外，N多晶矽層3420’之多晶矽結晶尺寸(晶粒結構)，亦可由已知的工業沈積方法控制。此外，已知的工業SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶。
[0262]
其次，具有完成之記憶體支撐結構3405’，接著沈積導體層3410’，其可被使用作為一陣列導線層，以及然後完成PN二極體形成層3417及3420’之沈積，N＋多晶矽層3425’係沈積於N多晶矽層3420’上，以形成一歐姆接觸層，如說明於圖34A’。N＋多晶矽層3425’係通常例如摻雜有砷或磷至1020
摻雜物原子/cm3
，以及具有例如一厚度20至400 nm。
[0263]
製造方法之說明繼續相對於參照圖34A說明之蕭基－二極體－基底結構，以形成NV NT二極體單元結構，對應至說明於圖28A之截面2800。然而，此等製造方法亦可應用至參照圖34A’說明之PN二極體－基底結構，以形成NV NT二極體單元結構，對應至說明於圖28B之截面2800’。
[0264]
於製造製程之此時點，方法係沈積接觸件層3430於N＋多晶矽層3425之表面上，如說明於圖34B。接觸件層3430可為10至500 nm之厚度，例如。接觸件層3430可使用下列者形成：Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，例如氧化物，或矽化物，例如RuN、RuO、TiN、TaN、CoSix
及TiSix
。
[0265]
其次，方法係沈積一絕緣體層3435於接觸件層3430上，如說明於圖34B。絕緣體層3435之厚度可被妥善控制，且於一些實施例中可被使用於決定垂直地配置之非揮發性奈米管開關之通道長度，如進一步說明如下參照圖34I。絕緣體層3435之厚度，可由少於5 nm變化至大於250 nm之厚度，例如。絕緣體3435可由CMOS工業或封裝工業中之任何已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃，phosphosilicate glass)、光阻劑、PVDF(聚偏二氟乙烯，polyvinylidene fluoride)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如。美國專利申請案No.11/280,786包括多種介電材料之一些實例。
[0266]
其次，方法係沈積接觸件層3440於絕緣體層3435上，如說明於圖34B。接觸件層3440例如可於範圍10至500 nm厚，以及可使用多種導體材料而形成，相似於相對於接觸件3430進一步說明如上之材料。
[0267]
其次，方法係沈積犧牲層3441於接觸件層3440上，如說明於圖34C。犧牲層3441可於範圍10至500 nm厚，例如，以及可使用導體、半導體、或絕緣體材料形成，例如相對於接觸件層3430、半導體層3420及3425、及絕緣體層3435進一步說明如上之材料。
[0268]
其次，方法係沈積並圖案化一遮罩層，例如遮罩層3442，遮罩層3442係沈積於犧牲層3441之頂表面上，如說明於圖34C，使用已知的工業方法。該遮罩開口可被對準至例如平坦的絕緣層3403中之對準標記(alignment mark)；此對準係非關鍵的。
[0269]
然後，方法係等向性地蝕刻犧牲層3441以形成一開口，該開口係具有尺寸DOPEN－1
於X方向，貫穿犧牲層3441，停止於接觸件層3440之表面，使用已知的工業方法如說明於圖34D。如以下所進一步說明者，係形成兩個記憶體單元，包括垂直的奈米管通道元件，相對於犧牲區域3441’及3441”之垂直的邊緣自我對準及定位。於X方向之尺寸DOPEN－1
係約為3F，其中F為一最小光微影尺寸。對一65 nm技術節點而言，DOPEN－1
為195 nm，其係為一非－最小及因此非－關鍵尺寸，於任何技術節點。此時於該製程中，側壁分隔件技術係被使用，以由犧牲區域3441’及3441”之內表面，定位垂直側壁於一距離R，如以下所進一步敘述者。
[0270]
其次，方法係沈積一共形的犧牲層3443，如說明於圖34E。於一些實施例中，共形的犧牲層3443之厚度係被選擇為R，於此例中其係被選擇為約F/2。於此例中，由於R係約為F/2，以及由於F係約65 nm，則共形的犧牲層3443之厚度係約32.5 nm。共形的犧牲層3443可使用導體、半導體、或絕緣體材料形成，相似於用於形成犧牲層3441之材料，進一步說明如上。
[0271]
其次，方法係等向性地蝕刻共形的犧牲層3443，使用反應性離子蝕刻(RIE)例如，使用已知的工業方法，形成尺寸為DOPEN－2
之開口3444及犧牲區域3443’及3443”，犧牲區域3443’及3443”具有垂直側壁，於X方向以一距離R，分別地自我對準且分離於犧牲區域3441’及3441”之內垂直側壁，如說明於圖34F。距離R係約相等於F/2，或約32.5 nm，於此例中。開口3444之尺寸DOPEN－2
係約2F，或約130 nm，對一65 nm技術節點而言，為一非－關鍵尺寸。
[0272]
其次，方法係等向性地蝕刻一開口，貫穿接觸件層3440至絕緣體層3435之頂表面。等向性的蝕刻使用RIE，例如，形成一開口具有尺寸DOPEN－2
為約2F(130 nm，於此例中)，於接觸件層3440中，以及形成側壁接觸件區域3440’及3440”，如說明於圖34G。
[0273]
其次，方法係等向性地蝕刻一開口，貫穿絕緣體層3435，至接觸件層3430之頂表面。等向性的蝕刻使用RIE，例如，形成一開口3444’，具有尺寸DOPEN－2
為約2F(130 nm，於此例中)於絕緣體層3435中，以及形成絕緣體區域3435’及3435”，如說明於圖34H。
[0274]
其次，方法係沈積共形的奈米管元件3445，於開口3444’之側壁上具有垂直的(Z)方位，如說明於圖34I。開口3444’之尺寸係約相同於開口3444之尺寸。共形的奈米管元件3445可為0.5至20 nm厚，例如，以及可被製造為一單一層或為多層，使用沈積方法，例如，旋塗及噴塗方法。奈米管元件製造方法於併入之專利參考文件中有更詳盡的敘述。
[0275]
由於奈米管元件3445係與接觸件層3430及側壁接觸件區域3440’及3440”之側壁相接觸，側壁接觸件區域3440’及3440”分別地由絕緣體區域3435’及3435”之厚度分離，兩個非揮發性奈米管開關通道區域係部分地形成(通道寬度尚未被界定)，具有通道長度LSW－CH
於Z方向，對應至絕緣體區域3435’及3435”之厚度，於範圍5 nm至250 nm，如說明於圖34I。奈米管元件3445之該垂直的(Z－軸)部分，以一自我對準的距離R，由犧牲區域3441’及3441”之內垂直側壁分離。此等部分地形成之垂直的非揮發性奈米管開關，係分別地相似於記憶體儲存區域760A及760B之垂直地配置之非揮發性奈米管元件765及765’，說明於圖7B。共形的奈米管元件3445亦與犧牲區域3443’及3443”及犧牲區域3441’及3441”相接觸，如說明於圖34I。
[0276]
其次，方法係沈積共形的絕緣體層3450於奈米管元件3445上，作為一絕緣及保護層及縮減開口3444’為開口3451，如說明於圖34J。開口3451係相似於開口3444’，除了增加了共形的絕緣體3450及共形的奈米管元件3445之外。共形的絕緣體3450可為5至200 nm厚，例如，以及可由CMOS工業或封裝工業中之任何已知的絕緣體材料形成，例如，例如SiO2
、SiN、A12
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如。絕緣體3450被沈積至一足夠的厚度，以確保保護奈米管元件3445阻擋高密度電漿(HDP)沈積。
[0277]
此時於該製程中，係期望部分地填充開口3451，藉由在水平的表面上於垂直的(Z方向)增加絕緣體3450之底部部分厚度，在絕緣體3450之側壁(垂直的表面)上，有少量或沒有厚度增加，以形成絕緣體3450’。例示性的工業方法係使用HDP沈積，以一介電層填充於開口，揭露於美國專利4,916,087，其全部內容係併入本文中作為參考，例如。然而，美國專利4,916,087係藉由於水平的且垂直的表面上沈積介電材料而填充開口。等向性的HDP絕緣體沈積之其他方法可被替代使用，例如，藉由等向性地沈積一介電材料，致使超過90%之絕緣體材料被沈積於水平的表面上，及少於10%之絕緣體材料被沈積於垂直的表面上，有良好的厚度控制。一短暫的等向性(isotropic)蝕刻可用於移除沈積於垂直的表面上之絕緣體材料。該額外的介電材料之厚度係非關鍵的。該額外的介電材料可相同於共形的絕緣體3450或可為一不同的介電材料。相對於奈米管元件之介電材料選擇係更詳盡地敘述於美國專利申請案No.11/280,786。
[0278]
其次，方法係等向性地沈積一絕緣體材料於開口3451中，使用已知的工業方法，例如，選擇性HDP絕緣體沈積及主要地於水平的表面上增加絕緣體厚度，如於圖34K中所說明，於開口3451’中及於頂表面上之絕緣體3450’。
[0279]
其次，方法係沈積並平坦化一絕緣體3452，例如填充於開口3451’之TEOS，如說明於圖34L。
[0280]
其次，方法係平坦化說明於圖34L之結構，以移除絕緣體3450’之頂部部分及下層奈米管元件3445之頂部部分，如說明於圖34M。犧牲區域3441’、3441”、3443’、及3443”之該頂部可被使用作為CMP蝕刻停止參考層。絕緣體3450”係相同於絕緣體3450’，除了該頂部之水平的層已被移除。奈米管元件3445’係相同於奈米管元件3445，除了該頂部之水平的層已被移除。絕緣體3452’係相同於絕緣體3452，除了絕緣體厚度已被降低。
[0281]
其次，方法係蝕刻(移除)犧牲區域3443’及3443”及絕緣體3452’。奈米管元件3445’之暴露的垂直側壁及共形的絕緣體3450”保持原狀，如說明於圖34N。
[0282]
其次，方法係蝕刻(移除)奈米管元件3445’之該暴露的部分，形成奈米管元件3445”，如說明於圖34O。蝕刻奈米管織物及元件之方法，於併入之專利參考文件中有更詳盡的敘述。
[0283]
然後，方法，例如，等向性蝕刻，係移除絕緣體3450’之暴露的部分，以形成絕緣體3450'''。
[0284]
此時於該製程中，施加側壁分隔件方法，如進一步說明如下，以形成自我對準的犧牲區域，進一步沿著製造製程，如進一步說明如下，由一導體材料所取代，以形成奈米管元件接觸件之上方部分，及亦界定自我對準的溝渠區域，將使用於沿著X方向界定自我對準的單元尺寸，如亦進一步說明如下者。使用側壁分隔件方法，以形成自我對準的結構，不需要遮罩及對準，係造成最小單元面積。
[0285]
於此例中，參照圖34P及34Q，X尺寸為F之一自我對準的犧牲區域，係使用相似於使用於圖34E及34F之方法形成。其次，方法係沈積一共形的犧牲層3455，如說明於圖34P。共形的犧牲層3455之厚度係被選擇為F。於此例中，由於F係約65 nm，則共形的犧牲層3455之厚度係約65 nm。共形的犧牲層3455可使用導體、半導體、或絕緣體材料形成，相似於用於形成犧牲層3441及3443之材料者，進一步說明如上。
[0286]
其次，方法係等向性地蝕刻共形的犧牲層3455，使用反應性離子蝕刻(RIE)例如，使用已知的工業方法，形成尺寸約F之開口3451”，於此例中係約65 nm，如說明於圖34Q。開口3451”之該內側壁係由犧牲區域3455’及3455”界定，及係自我對準於犧牲區域3441’及3441”之內壁並分離約F之距離。此等內壁將被使用，如進一步說明如下，以形成一奈米管接觸件區域之一上方部分的一側，及於X方向界定一單元之一側。
[0287]
其次，方法係沈積並平坦化一犧牲層，以形成犧牲區域3456，與犧牲區域3455’、3455”、3441’、及3441”共平面，如說明於圖34R。
[0288]
其次，方法應用CMP蝕刻以降低犧牲區域3456之厚度，以形成犧牲區域3458；分別地降低犧牲區域3455’及3455”之厚度，以形成犧牲區域3455－1及3455－2；以及分別地降低犧牲區域3441’及3441”之厚度，以形成犧牲區域3458’及3458”，如說明於圖34。共平面犧牲區域3458、3458’、3458”、3455－1、及3455－2具有厚度值於範圍10 nm至200 nm，例如。
[0289]
此時於該製程中，犧牲區域3455－1及3455－2可被使用作為溝渠之等向性的蝕刻之遮罩層，溝渠之等向性的蝕刻係使用沿著X方向界定外單元尺寸之方法，針對使用具有陰極－至－奈米管連接之一個NV NT二極體的3D單元。美國專利5,670,803之共同發明人Bertin揭露一3－D陣列(於此例中，3D－SRAM)結構，具有同時地溝渠－界定之側壁尺寸。此結構包括垂直側壁，同時地由切割貫穿過多層摻雜矽及絕緣區域之溝渠所界定，以避免多重對準步驟。此一溝渠等向性的選擇性蝕刻方法可切割貫穿過多層導體、半導體、及氧化物層，並停止於介於該3D陣列結構及一下層半導體基材之間之一支撐絕緣體(SiO2
)層之頂表面上。溝渠3459係先形成及然後以一絕緣體填滿並平坦化。然後，溝渠3459’、及3459”係同時地形成及然後填滿並平坦化，如以下所進一步說明者。其他相對應之溝渠(未顯示)亦被蝕刻，當形成記憶體陣列結構時。可用於形成溝渠區域3459、3459’、及3459”及然後填滿該溝渠，以形成隔離溝渠區域之例示性的方法步驟，係進一步敘述如下。
[0290]
界定溝渠區域3459’及3459”(如下所進一步敘述形成)位置之犧牲區域3458’及3458”，可利用一犧牲非關鍵遮罩層(未顯示)而阻擋(blocked)，同時方法係使用已知的等向性的選擇性蝕刻方法形成溝渠3469，例如，反應性離子蝕刻(RIE)。溝渠3459於X方向形成兩個相對之垂直側壁中之第一者，以定義NV NT二極體單元之一側。或者，定義溝渠區域3459(進一步形成如下)位置之犧牲區域3458，可以對犧牲區域3458’及3458”選擇性蝕刻，而不需要一非關鍵遮罩層。
[0291]
首先，方法係等向性地選擇性地蝕刻(移除)犧牲區域3458之暴露之區域(部分)，使用已知的工業方法，如說明於圖34T。
[0292]
其次，方法選擇性地蝕刻共形的絕緣體3450'''之暴露之區域(部分)，使用已知的工業方法，並形成共形的絕緣體3450－1及3450－2，如說明於圖34U。
[0293]
其次，方法選擇性地蝕刻奈米管元件3445”之暴露之區域及形成奈米管元件3445－1及3445－2，如說明於圖34U。奈米管元件之蝕刻方法於併入之專利參考文件中有更詳盡的敘述。
[0294]
其次，方法選擇性地蝕刻接觸件層3430之暴露之區域，使用已知的工業方法。
[0295]
其次，方法選擇性地蝕刻N＋多晶矽層3425之暴露之區域，使用已知的工業方法。
[0296]
其次，方法選擇性地蝕刻N多晶矽層3420之暴露之區域，使用已知的工業方法。
[0297]
其次，方法選擇性地蝕刻接觸件層3415之暴露之區域，使用已知的工業方法。
[0298]
然後，方法係蝕刻導體層3410之暴露之區域，使用已知的工業方法，形成溝渠3459。等向性的蝕刻停止於平坦的絕緣體3403之表面。
[0299]
其次，方法以一絕緣體，例如TEOS，填滿及平坦化溝渠3459，形成絕緣體3460，使用已知的工業方法，如說明於圖34V。
[0300]
其次，方法係形成一非關鍵遮罩區域(未顯示)覆蓋於絕緣體3460上。
[0301]
其次，犧牲區域3458’及3458”被選擇性地蝕刻(移除)，如說明於圖34W。藉由犧牲區域3458’及3458”移除及絕緣體3460由一遮罩層(未顯示)所保護，方法係形成溝渠3469’及3469”，使用已知的等向性的選擇性蝕刻技術，例如RIE。溝渠3459’及3459”形成一第二垂直的(Z)側壁於NVNT二極體單元之X方向。
[0302]
首先，方法係等向性地選擇性地蝕刻(移除)接觸件3440’及3440”之暴露的部分，使用已知的工業方法，並暴露出半導體層3435’及3435”之頂表面之一部分及界定接觸件3440－1及3440－2區域，如說明於圖34X。
[0303]
其次，方法選擇性地蝕刻絕緣體區域3435’及3435”之暴露的部分，使用已知的工業方法，並形成絕緣體區域3435－1及3435－2。
[0304]
其次，方法選擇性地蝕刻接觸件區域3430’及3430”之暴露的部分，使用已知的工業方法，並形成接觸件區域3430－1及3430－2。
[0305]
其次，方法選擇性地蝕刻N＋多晶矽層3425’及3425”之暴露的部分，使用已知的工業方法，並形成N＋多晶矽區域3425－1及3425－2。
[0306]
其次，方法選擇性地蝕刻N多晶矽層3420’及3420”之暴露的部分，使用已知的工業方法，並形成N多晶矽區域3420－1及3420－2，如說明於圖34X。
[0307]
其次，方法選擇性地蝕刻接觸件層3415’及3415”之暴露之區域，使用已知的工業方法，並形成接觸件區域3415－1及3415－2。
[0308]
然後，方法選擇性地蝕刻導體層3410’及3410”之暴露的部分，使用已知的工業方法，並形成位元線3410－1(BL0)及3410－2(BL1)。等向性的蝕刻停止於平坦的絕緣體3403之表面，如說明於圖34X。
[0309]
其次，方法係沈積並平坦化一絕緣體，例如TEOS，及分別地以絕緣體3460’及3460”填滿溝渠開口3459’及3459”，如說明於圖34Y。
[0310]
其次，方法係蝕刻(移除)犧牲區域3455－1及3455－2。
[0311]
其次，方法係沈積並平坦化導體3465’，以形成上層接觸件3465－1及3465－2，如說明於圖34Z及34AA。
[0312]
其次，方法係沈積並平坦化導體層3471，使用已知的工業方法，以形成截面3470，如說明於圖34BB。截面3470係對應說明於圖28A之截面2800。進一步說明如上之該方法，形成一截面(未顯示)對應至說明於圖28B之截面2800’，若製程製造開始於圖34A’而非圖34A。
[0313]
此時於該製程中，說明於圖34BB之截面3470已被製造，以及包括NV NT二極體單元尺寸1F(其中F為一最小特徵尺寸)，界定於X方向以及相對應之陣列位元線。其次，用以於Y方向界定尺寸之單元尺寸係藉由等向性的溝渠蝕刻製程形成，相似於相對於說明於圖34BB之截面3470進一步說明如上者。用以於Y方向界定尺寸之溝渠係約垂直於用以於X方向界定尺寸之溝渠。於此例中，於Y方向之單元特性，相對於X方向尺寸，不需要進一步說明如上之自我對準技術。於Y方向之結構之截面係相對於說明於圖34BB之截面A－A’敘述。
[0314]
其次，方法係沈積並圖案化一遮罩層，例如遮罩層3473，於字元線層3471之表面上，如說明於圖34CC。遮罩層3473可為非－關鍵地對準至平坦的絕緣體3403中之對準標記。遮罩層3473中之開口3474、3474’、及3474”決定溝渠等向性的蝕刻區域之位置，於此例中，溝渠係約垂直於位元線，例如位元線3410－1(BL0)。
[0315]
其次，方法係分別地形成對應至遮罩層3473中之開口3474、3474’、及3474”之溝渠3475、3475’、及3475”。溝渠3475、3475’、及3475”形成Y方向之垂直側壁之兩側，定義出NV NT二極體單元之兩個相對側，如說明於圖34DD。
[0316]
然後，方法係等向性地選擇性地蝕刻(移除)字元線層3471暴露的部分，說明於圖34DD，使用已知的工業方法，以形成字元線3471－1(WL0)及3471－2(WL1)，說明於圖34DD。
[0317]
其次，方法選擇性地蝕刻接觸件區域3465－1暴露的部分，說明於圖34CC，使用已知的工業方法，以形成接觸件3465－1’及3465－1”，如說明於圖34DD。
[0318]
其次，方法選擇性地蝕刻接觸件區域3440－1、奈米管元件3455－1、及共形的絕緣體3450－1之暴露的部分，說明於圖34BB，使用已知的工業方法，以形成接觸件3440－1’及3440－1”、共形的絕緣體區域(未示於圖34DD截面A－A’)、以及奈米管元件3445－1’及3445－1”，如說明於圖34DD。
[0319]
其次，方法選擇性地蝕刻絕緣體3435－1、奈米管元件3455－1、及共形的絕緣體3450－1之暴露之區域，說明於圖34BB，使用已知的工業方法，以形成絕緣體區域及共形的絕緣體區域(未示於圖34DD截面A－A’)及奈米管元件3445－1’及3445－1”，說明於圖34DD。
[0320]
其次，方法選擇性地蝕刻接觸件區域3430－1及3430－2暴露的部分，說明於圖34BB及34CC，使用已知的工業方法，並形成接觸件3430－1’及3430－1”，說明於圖34DD(截面A－A’)。
[0321]
其次，方法選擇性地蝕刻N＋多晶矽區域3425－1及3425－2之暴露的部分，說明於圖34BB，使用已知的工業方法，並形成N＋多晶矽區域3425－1’及3425－1”，說明於圖34DD(截面A－A’)。
[0322]
其次，方法選擇性地蝕刻N多晶矽區域3420－1及3420－2之暴露的部分，說明於圖34BB，使用已知的工業方法，並形成N多晶矽區域3420－1’及3420－1”，說明於圖34DD(截面A－A’)。
[0323]
然後，方法選擇性地蝕刻接觸件區域3415－1及3415－2之暴露的部分，說明於圖34BB，使用已知的工業方法，並形成絕緣體3415－1’及3415－1”，說明於圖34DD(截面A－A’)。等向性的蝕刻停止於位元線3410－1之表面。
[0324]
其次，方法係沈積絕緣體3476，使用已知的工業方法，如說明於圖34EE。絕緣體3476可為TEOS，例如。
[0325]
然後，方法係平坦化絕緣體3476以形成絕緣體3476’，使用已知的工業方法，並形成說明於圖34FF之截面3470’。說明於圖34FF之截面3470’及說明於圖34BB之截面3470為相同之被保護的NV NT二極體垂直地配置的單元之兩個截面的代表。說明於圖34BB之截面3470係對應說明於圖28A之截面2800。
[0326]
此時於該製程中，說明於圖34BB及34FF之截面3470及3470’，已分別地被製造，非揮發性奈米管元件垂直地－配置的通道長度LSW－CH
及水平地－配置的通道寬度WSW－CH
被界定，包括全部之NV NT二極體單元尺寸為1F於X方向及1F於Y方向，以及相對應之位元及字元陣列線。截面3470為兩個相鄰之垂直地配置之陰極－至－奈米管類型非揮發性奈米管二極體－基底單元於X方向之一截面，及截面3470’為單元中之兩個相鄰之垂直地配置之陰極－至－奈米管類型非揮發性奈米管二極體－基底單元於Y方向之一截面。截面3470及3470’包括相對應之字元線及位元線陣列線。該非揮發性奈米管二極體形成操縱(steering)及儲存元件於每一單元中，說明於截面3470及3470’，每一個係佔據1F乘1F之面積。相鄰單元之間之間距為1F，因此單元週期於X與Y方向皆可低至2F。因此一個位元可佔據之一面積係低至4F2
。在65 nm技術節點，例如，該單元面積係少於0.02 um2
。
[0327]
說明於圖27A之方法2710可被使用於界定支援電路及互連件，相似於相對於記憶體2600說明於圖26A者，如進一步說明如上。例示性的方法2710應用習知半導體工業設計及製造技術，以製造支援電路及互連件3501於一半導體基材之中及之上，如說明於圖35A。支援電路及互連件3501可包括，例如，於一半導體基材中之FET裝置以及於一半導體基材上之互連件，例如導孔及導線。
[0328]
其次，說明於圖27B之方法2730沈積並平坦化絕緣體3503表面of於支援電路及互連件3501層之表面上。
[0329]
其次，方法係形成互連接觸件3507，穿過平坦的絕緣體3503，如說明於圖35A。穿過平坦的絕緣體3503之接觸件3507係與支援電路及互連件3501相接觸。支援電路及互連件3501及平坦化絕緣體3503之該組合係被視為記憶體支撐結構3505，如說明於圖35A。
[0330]
其次，方法係沈積一導體層3510，於絕緣體3503之平坦化表面上，如說明於圖35A，通常50至500 nm厚，使用已知的工業方法。穿過平坦的絕緣體3503之接觸件3507係利用支援電路及互連件3501連接導體層3510。導體層3510及接觸件3507材料之實例為元素金屬例如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
材料，例如使用於導體層3410之材料，可用於形成陣列線，及亦可形成蕭基二極體之陽極。
[0331]
其次，方法係沈積一N多晶矽層3520，厚度10 nm至500 nm，於導體3510表面上。N多晶矽層3520可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
，例如。N多晶矽層3520可用於形成蕭基二極體之陰極。除摻雜程度外，N多晶矽層3420之多晶矽結晶尺寸(或晶粒結構)，亦可由已知的工業沈積方法控制。此外，已知的工業SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶。
[0332]
其次，方法係沈積N＋多晶矽層3525於N多晶矽層3520表面上，如說明於圖35A，以形成一歐姆接觸層。N＋多晶矽層3525係通常摻雜有砷或磷至1020
摻雜物原子/cm3
，例如，以及具有一厚度20至400 nm，例如。
[0333]
其次，方法係沈積一絕緣體層3530於N＋層3525上，如說明於圖35B。絕緣體層3530之厚度可由10 nm變化至大於400 nm之厚度，例如。絕緣體3530可由CMOS工業或封裝工業中之任何已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如。美國專利申請案No.11/280,786提供多種介電材料之一些實例。
[0334]
於製造製程之此時點，方法係沈積接觸件層3535於絕緣體層3530表面上，如說明於圖35B。接觸件層3535可為10至500 nm之厚度，例如。接觸件層3535可使用下列者形成：Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
，例如。
[0335]
其次，方法係等向性地蝕刻開口3537，貫穿接觸件層3535及絕緣體層3530，至N＋多晶矽層3525頂表面，如說明於圖35C。等向性的蝕刻可使用RIE，例如。
[0336]
其次，方法係沈積共形的絕緣體層3540’，與接觸件3535之表面區域及N＋多晶矽層3525及接觸件3535之暴露的側壁表面區域及絕緣體3530相接觸，如說明於圖35D。共形的絕緣體3540’可為5至250 nm厚，例如，以及可由CMOS工業或封裝工業中之任何已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如。絕緣體3540’係沈積至形成奈米管元件通道長度區域之一厚度，如相對於圖35I進一步敘述如下者，且係絕緣一接觸件(進一步敘述如下參照圖35G)，使其與接觸件3535不接觸。
[0337]
其次，方法係等向性地蝕刻絕緣體3540’，使用已知的工業方法，例如，RIE，及形成側壁分隔件區域3540，說明於圖35E，界定奈米管元件通道長度，如進一步敘述如下參照圖35I。
[0338]
其次，方法係沈積並平坦化導體3545’以形成接觸件3545，如說明於圖35F及35G。
[0339]
其次，方法係沈積共形的奈米管元件3550於一共平面表面，共平面表面由接觸件3535、側壁3540、及接觸件3545形成，如說明於圖35H。共形的奈米管元件3550可為0.5至20 nm厚，例如，以及可被製造為一單一層或為多層，使用沈積方法，例如，旋塗及噴塗方法。奈米管元件製造方法係敘述於併入之專利參考文件。
[0340]
其次，方法係沈積絕緣體層3555於奈米管元件3550上，作為一絕緣及保護層，如說明於圖35I。奈米管元件3550之該通道長度LSW－CH
係由側壁分隔件3540之表面尺寸所界定。絕緣體層3555可為5至200 nm厚，例如，以及可由CMOS工業或封裝工業中之任何適當之已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如。相對於奈米管元件之介電材料選擇係敘述於美國專利申請案No.11/280,786。
[0341]
其次，方法圖案化及蝕刻開口3560，如說明於圖35J，至接觸件3535之頂部。方法係蝕刻開口3560之一部分，使用已知的工業方法。方法接著蝕刻奈米管元件3550之暴露之區域，使用灰化(ashing)，例如，或其他手段，敘述於併入之專利參考文件。
[0342]
其次，方法係沈積並平坦化導體3565’以形成接觸件3565，如說明於圖35K及35L。
[0343]
其次，遮罩層3570於X方向被圖案化，如說明於圖35L，及定義等向性的選擇性溝渠蝕刻之開口，以形成溝渠區域3572及3572’，進一步敘述如下參照圖35M。
[0344]
其次，方法選擇性地蝕刻絕緣體3555之暴露的部分，使用已知的工業方法，並形成絕緣體區域3555’。
[0345]
其次，方法選擇性地蝕刻奈米管元件3550暴露之區域及形成奈米管元件3550’，如說明於圖35M。奈米管元件之蝕刻方法於併入之專利參考文件中有更詳盡的敘述。
[0346]
其次，方法選擇性地蝕刻接觸件3535暴露的部分，使用已知的工業方法，並形成接觸件區域3535’.
[0347]
其次，方法選擇性地蝕刻絕緣體3530暴露的部分，及形成絕緣體區域3530’。
[0348]
其次，方法選擇性地蝕刻N＋多晶矽層3525暴露的部分，使用已知的工業方法，並形成N＋多晶矽區域3525’。
[0349]
其次，方法選擇性地蝕刻N多晶矽層3520暴露的部分，使用已知的工業方法，並形成N多晶矽區域3520’，如說明於圖35M。
[0350]
然後，方法選擇性地蝕刻導體層3510暴露的部分，使用已知的工業方法，並形成位元線3510’(BL0)。等向性的蝕刻停止於平坦的絕緣體3503表面，如說明於圖35M。
[0351]
其次，方法係沈積一絕緣體3574，例如TEOS，例如，以填滿溝渠開口3572及3572’，及接著方法係平坦化絕緣體3574，以形成絕緣體3574’，如說明於圖35N及35O。
[0352]
其次，方法係沈積並平坦化對應至陣列字元線WL0之導體層3575，使用已知的工業方法，以形成截面3580，如說明於圖35P。截面3580係對應說明於圖28C之截面2800”。字元線WL0方位係沿著X方向，以及位元線BL0方位係沿著Y軸，如以下所進一步顯示者。
[0353]
此時於該製程中，說明於圖35P之截面3580已被製造，以及包括NV NT二極體單元尺寸2－3F(其中F為一最小特徵尺寸)，界定於X方向以及相對應之陣列位元線。其次，用以於Y方向界定尺寸之單元尺寸係藉由等向性的溝渠蝕刻製程形成，相似於相對於說明於圖35P之截面3580進一步說明如上者。用以於Y方向界定尺寸之溝渠係約垂直於用以於X方向界定尺寸之溝渠。於Y方向之結構之截面係相對於說明於圖35P之截面X－X’敘述。
[0354]
其次，方法係沈積並圖案化一遮罩層，例如遮罩層3581，於字元線層3575’之表面上，如說明於圖35Q。遮罩層3581可為非－關鍵地對準至平坦的絕緣體3503中之對準標記。遮罩層3581中之開口決定溝渠等向性的蝕刻區域之位置，於此例中，溝渠係約垂直於位元線，例如位元線3510’(BL0)。
[0355]
其次，方法係形成對應至遮罩層3581中之開口之溝渠3582及3582’。溝渠3582及3582’形成Y方向之垂直側壁之兩側，定義出NV NT二極體單元之兩個相對側，如說明於圖35Q。
[0356]
其次，方法係等向性地選擇性地蝕刻(移除)字元線層3575暴露的部分，說明於圖35P，使用已知的工業方法，以形成字元線3575’(WL0)，說明於圖35Q(截面X－X’)。
[0357]
其次，方法選擇性地蝕刻絕緣體3555’暴露的部分，如說明於圖35Q(截面X－X’)，及亦選擇性地蝕刻接觸件3565(未示於圖35Q)暴露的部分，使用已知的工業方法，以形成絕緣體區域3555”，如說明於圖35Q，及亦以形成一修飾(modified)接觸件3565，未示於圖35Q(截面X－X’)。
[0358]
其次，方法選擇性地蝕刻(移除)奈米管元件3550’暴露的部分，形成奈米管元件3550”，如說明於圖35Q。奈米管元件之蝕刻方法於併入之專利參考文件中有更詳盡的敘述。
[0359]
其次，方法選擇性地蝕刻暴露的接觸件3545部分，形成接觸件3545’，如說明於圖35Q(截面X－X’)；方法亦選擇性地蝕刻側壁分隔件3540暴露的部分，以形成修飾側壁分隔件3440，未說明於圖35Q；以及方法亦選擇性地蝕刻接觸件3535暴露的部分，以形成修飾接觸件3535，未說明於圖35Q。
[0360]
其次，方法選擇性地蝕刻絕緣體3530’暴露的部分，以形成一修飾絕緣體3530’，未說明於圖35Q(截面X－X’)。
[0361]
其次，方法選擇性地蝕刻N＋多晶矽區域3525’暴露的部分，使用已知的工業方法說明，並形成N＋多晶矽區域3525”，說明於圖35Q(截面X－X’)。
[0362]
其次，方法選擇性地蝕刻N多晶矽區域3520’暴露的部分，使用已知的工業方法說明，並形成N＋多晶矽區域3520”，說明於圖35Q(截面X－X’)。等向性的選擇性蝕刻停止於位元線3510’(BL0)之表面。
[0363]
其次，方法係沈積絕緣體3585，使用已知的工業方法，如說明於圖35R。絕緣體3585可為TEOS，例如。
[0364]
然後，方法係平坦化絕緣體3585，以形成絕緣體3585’，使用已知的工業方法，並形成截面3580’，說明於圖35S。說明於圖35S之截面3580’及說明於圖35P之截面3580為被保護的NV NT二極體之相同的實施例之兩個截面的代表，該NV NT二極體具有一垂直地配置之二極體及一水平地非揮發性奈米管開關。說明於圖35P之截面3480係對應說明於圖28C之截面2800”。
[0365]
說明於圖30A及30B之例示性的方法3000，可用於製造使用NV NT二極體裝置之記憶體之實施例，該NV NT二極體裝置具有陽極－至－NT開關連接之垂直地配置之
NV NT開關，例如，示於說明於圖31A之截面3100、說明於圖31B之截面3100’、及說明於圖31C之截面3100”，如下所進一步敘述者，參照圖36。例如截面3000、3000’、及3000”之結構可用於製造記憶體2900，概要地說明於圖29A。
[0366]
製造截面3000、3000’、及3000”之例示性的方法可使用於Y方向關鍵對準之製程步驟進行。於X方向沒有關鍵對準，因為於此例中溝渠之間的距離決定了該奈米管元件之寬度。然而，藉由使用相似於進一步敘述如下者之方法，相對於Y方向，該奈米管元件之寬度可被形成至係少於溝渠－至－溝渠間距。於Y方向，關鍵對準需求被消除了，藉由使用形成自我對準的內部之單元垂直側壁之方法，該自我對準的內部之單元垂直側壁界定垂直的奈米管通道元件位置、垂直的通道元件長度(LSW_CH
)、以及相對於一溝渠側壁形成奈米管通道元件接觸件，該溝渠側壁於後續製程中被蝕刻，以界定外單元尺寸，使用進一步敘述如下之製造方法，參照圖36。於此例中，NV NT二極體單元結構佔據一最小尺寸F於X與Y方向，其中F為一最小光微影尺寸。於此例中，內部之單元垂直側壁被定位(藉由自我對準技術)於距離溝渠側壁約R之距離，該溝渠側壁係由距離F所分隔及係界定外單元尺寸，如進一步說明如下參照圖36A－36FF。圖36A－36FF說明具有一間距R為約F/2。然而，使用自我對準技術之方法，例如參照圖36A－36FF進一步敘述如下者，可定位一垂直側壁於任何位置R，於寬度F之單元區域內，使用R值F/4、F/3、F/2、3F/4等，例如。於一些實施例中，R係與F無任何特定之關係。
[0367]
說明於圖30A之例示性的方法3010可被使用於界定支援電路及互連件，相似於相對於記憶體2900說明於圖29A者，如進一步說明如上。方法3010應用習知半導體工業技術設計及製造技術，以製造支援電路及互連件3601於一半導體基材之中及之上，如說明於圖36A。支援電路及互連件3601包括於一半導體基材中之FET裝置以及於一半導體基材上之互連件，例如導孔及導線。
[0368]
其次，說明於圖30B之方法3030沈積並平坦化絕緣體3603於支援電路及互連件3601層之表面上。穿過平坦的絕緣體3603之互連手段，未示於圖36A，係進一步顯示如下參照圖35A－35S。支援電路及互連件3601及平坦化絕緣體3603之該組合係被視為記憶體支撐結構3605，如說明於圖34A。
[0369]
其次，方法係沈積一導體層3610，於絕緣體3603之平坦化表面上，如說明於圖36A，通常50至500 nm厚，使用已知的工業方法。導體層材料之實例為元素金屬例如，Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、COSix
及TiSix
。
[0370]
其次，方法係沈積N＋多晶矽層3620於導體層3610之表面上，如說明於圖36A，以形成一歐姆接觸層。N＋多晶矽層3620係通常摻雜有砷或磷至1020
摻雜物原子/cm3
，例如，以及具有一厚度20至400 nm，例如。
[0371]
其次，方法係沈積一N多晶矽層3625，厚度10 nm至500 nm於N＋多晶矽層3620之表面上。N多晶矽層3625可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
，例如。N多晶矽層3625可用於形成蕭基二極體之陰極。除摻雜程度外，N多晶矽層3625之多晶矽結晶尺寸(或晶粒結構)，亦可由已知的工業沈積方法控制。此外，已知的工業SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶。
[0372]
其次，方法係沈積接觸件層3630，於N多晶矽層3625之表面上，形成一蕭基二極體陽極層。接觸件層3630亦可用於形成奈米管元件之下層接觸件，如進一步說明如下參照圖36I。接觸件層3630可具有一厚度範圍10至500 nm，例如。接觸件層3630可使用相似的材料，如使用於形成導體層3610者；或接觸件層3630材料可被選擇以最佳化陽極材料，以提昇蕭基二極體性質，例如降低順向電壓降及/或降低二極體漏電。陽極接觸件層3630可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其他元素金屬。此外，矽化物，例如，CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
、及ZrSi2
可被使用；或接觸件層3630可被形成於層中，以包括於一下方層上之形成最佳化蕭基二極體特性之導通材料，及於一上方層上之最佳化至奈米管元件之歐姆接觸之導通材料。
[0373]
此時於該製程中，其餘方法可用於製造使用蕭基二極體－基底陽極－至－NT開關結構之NV NT二極體，例如說明於圖31A者。然而，如進一步說明如上參照圖31B，例如，NV NT二極體可使用PN二極體而非蕭基二極體而形成。因此，擇一地，一PN二極體替代方案製造方法係說明於圖34A’。
[0374]
進一步說明如上，以及參照圖36A之方法3000，亦可被使用於敘述圖36A’之製造。說明於圖36A’之支援電路及互連件3601’對應至說明於圖36A之支援電路及互連件3601，除了可能的小改變，可能被導入個別的電路中，以適應二極體特性之差異，例如，蕭基二極體及PN二極體之間之導通電壓。
[0375]
其次，方法係沈積平坦化絕緣體3603’於支援電路及互連件3601’之表面上，如說明於圖36A’。平坦化絕緣體3603’係對應平坦化絕緣體3603，除了可能的小改變，可能被導入絕緣體3603’中，以適應二極體特性之差異。記憶體支撐結構3605’因此係相似於支撐結構3605，除了小改變，可能被導入支援電路及互連件3601’及平坦化絕緣體3603’，如進一步說明如上參照圖36A’。
[0376]
其次，方法係沈積導體層3610’，與平坦化絕緣體3603’之表面相接觸，如說明於圖36A’，於厚度及材料，其係相似於導體層3610，進一步說明如上參照圖36A。
[0377]
其次，方法係沈積N＋多晶矽層3620’於導體層3610’之表面上，如說明於圖36A’，以形成一歐姆接觸層。N＋多晶矽層3620’係通常摻雜有砷或磷至1020
摻雜物原子/cm3
，例如，以及具有一厚度20至400 nm，例如。
[0378]
其次，方法係沈積一N多晶矽層3625’，厚度10 nm至500 nm，於N＋多晶矽層3620’之表面上。N多晶矽層3625’可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
，例如。N多晶矽層3625’可用於形成蕭基二極體之陰極。除摻雜程度外，N多晶矽層3625’之多晶矽結晶尺寸(或晶粒結構)，亦可由已知的工業沈積方法控制。此外，已知的工業SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶。
[0379]
其次，方法係沈積一P多晶矽層3627，厚度10 nm至500 nm，於N多晶矽層3625’之表面上，如說明於圖36A’。P多晶矽層3627可摻雜有硼，於範圍1014
至1017
摻雜物原子/cm3
，例如。P多晶矽層3627可用於形成PN二極體之陽極。除摻雜程度外，P多晶矽層3627之多晶矽結晶尺寸，亦可由已知的工業沈積方法控制。此外，已知的工業SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶。
[0380]
其次，方法係沈積接觸件層3630’於P多晶矽層3627之表面上，形成一歐姆接觸於接觸件層3630’及P多晶矽層3627之間。接觸件層3630’亦可用於形成奈米管元件之下層接觸件，如進一步說明如下參照圖36I。
[0381]
此時於該製程中，其餘方法可用於製造使用PN二極體－基底陽極－至－NT開關結構之NV NT二極體，例如說明於圖31B者。然而，如進一步說明如上參照圖31C，例如，NV NT二極體可使用蕭基二極體及PN二極體並聯而形成。因此，擇一地，並聯蕭基二極體及PN二極體之組合之替代方案製造方法係說明於圖34A”。
[0382]
進一步說明如上，以及參照圖36A之方法3000，亦可被使用於敘述圖36A”之製造。說明於圖36A”之支援電路及互連件3601”對應至說明於圖36A之支援電路及互連件3601，除了可能的小改變，可能被導入個別的電路中，以適應二極體特性之差異，例如導通電壓，例如，介於蕭基二極體及組合之並聯的蕭基二極體及PN二極體之間。
[0383]
其次，方法係沈積導體層3610”，與平坦化絕緣體3603”之表面相接觸，如說明於圖36A”，於厚度及材料，其係相似於導體層3610，進一步說明如上參照圖36A。
[0384]
其次，方法係沈積N＋多晶矽層3620”於導體層3610”之表面上，如說明於圖36A”，以形成一歐姆接觸層。N＋多晶矽層3620”係通常摻雜有砷或磷至1020
摻雜物原子/cm3
，例如，以及具有一厚度20至400 nm，例如。
[0385]
其次，方法係沈積一N多晶矽層3625”，厚度10 nm至500 nm，於N＋多晶矽層3620”之表面上。N多晶矽層3625”可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
，例如。N多晶矽層3625”可同時用於形成並聯之蕭基二極體及PN二極體的陰極。除摻雜程度外，N多晶矽層3625”之多晶矽結晶尺寸(或晶粒結構)，亦可由已知的工業沈積方法控制。此外，已知的工業SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶。
[0386]
此時於該製程中，其餘方法可用於製造使用蕭基二極體及PN二極體並聯以形成陽極－至－NT開關結構之NV NT二極體，例如說明於圖31C者。蕭基二極體及PN二極體並聯可被形成，如進一步說明如下參照圖36I，若接觸件層3630被從結構中省略。
[0387]
蕭基二極體及PN二極體並聯係因為一奈米管元件而形成，例如奈米管元件3645，進一步說明如下參照圖36I，接觸件層3630被從結構中省略，奈米管元件3645會與N poly層3625相接觸。P－類型半導體奈米管元件，NT元件3645之次組合(subset)，會與N多晶矽層3625實體及電氣接觸，以及會形成PN二極體－陽極，且與形成陰極之N多晶矽層3625，一起形成PN二極體。金屬類型奈米管元件，亦為NT元件3645之次組合(subset)，亦會與N多晶矽層3625實體及電氣接觸，以及會形成蕭基二極體－陽極，且N多晶矽層3625會形成蕭基二極體之陰極，該蕭基二極體具有蕭基二極體接面作為並聯組合之PN及蕭基二極體接面之部分。
[0388]
製造方法之說明繼續相對於蕭基－二極體－基底結構說明，參照圖36A，以形成NV NT二極體單元結構，對應至說明於圖31A之截面3100。然而，此等製造方法亦可應用至參照圖36A’說明之PN二極體－基底結構，以形成NV NT二極體單元結構，對應至說明於圖31B之截面3100’。此外，此等製造方法亦可應用至參照圖36A”之結構，以形成NV NT二極體單元結構，對應至說明於圖31C之截面3100”。
[0389]
此時於該製程中，製造繼續使用方法以沈積一絕緣體層3635於接觸件層3630上，如說明於圖36B。絕緣體層3635之厚度可被妥善控制，且用於決定垂直地配置之非揮發性奈米管開關之通道長度，如進一步說明如下參照圖36I。絕緣體層3635之厚度可由少於5 nm變化至大於250 nm之厚度，例如。絕緣體3635可由CMOS工業或封裝工業中之任何適當之已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如。美國專利申請案No.11/280,786包括多種介電材料之一些實例。
[0390]
其次，方法係沈積接觸件層3640於絕緣體層3635上，如說明於圖36B。接觸件層3640可於範圍10至500 nm厚，例如，以及可使用多種導體材料而形成，相似於相對於接觸件3630進一步說明如上之材料。
[0391]
其次，方法係沈積犧牲層3641於接觸件層3640上，如說明於圖36C。犧牲層3641可於範圍10至500 nm厚及使用導體、半導體、或絕緣體材料形成，例如相對於接觸件層3630、半導體層3620及3625、及絕緣體層3635進一步說明如上之材料。
[0392]
其次，方法係沈積並圖案化一遮罩層，例如遮罩層3642，遮罩層3642係沈積於犧牲層3641之頂表面上，如說明於圖36C，使用已知的工業方法。該遮罩開口可被對準至平坦的絕緣層3603中之對準標記，例如；此對準係非關鍵的。
[0393]
然後，方法係等向性地蝕刻犧牲層3641，以形成一開口，該開口具有尺寸DOPEN－1’
於Y方向，貫穿犧牲層3641，停止於接觸件層3640之表面，使用已知的工業方法，如說明於圖36D。如以下所進一步說明者，係形成兩個記憶體單元，包括垂直的奈米管通道元件，相對於犧牲區域3641’及3641”之垂直的邊緣自我對準及定位。於Y方向之尺寸DOPEN－1’
係約3F，其中F為一最小光微影尺寸。對一65 nm技術節點而言，DOPEN－1’
為195 nm，其係為一非－最小及因此非－關鍵尺寸於任何技術節點。此時於該製程中，側壁分隔件技術係被使用，以由犧牲區域3641’及3641”之內表面，定位垂直側壁於一距離R，如以下所進一步敘述者。
[0394]
其次，方法係沈積一共形的犧牲層3643，如說明於圖36E。共形的犧牲層3643厚度可被選擇為R，於此例中其係被選擇為約F/2。於此例中，由於R係約F/2，以及由於F係約65 nm，則共形的犧牲層3643厚度係約32.5 nm。共形的犧牲層3643可使用導體、半導體、或絕緣體材料形成，相似於用於形成犧牲層3641之材料，進一步說明如上。
[0395]
其次，方法係等向性地蝕刻共形的犧牲層3643，使用反應性離子蝕刻(RIE)例如，使用已知的工業方法，形成尺寸為DOPEN－2’
之開口3644及犧牲區域3643’及3643”，犧牲區域3643’及3643”皆具有垂直側壁，於Y方向以一距離R，分別地自我對準且分離於犧牲區域3641’及3641”之內垂直側壁，如說明於圖36F。距離R係約相等於F/2，或約32.5 nm，於此例中。開口3644之尺寸DOPEN－2’
係約2F，或約130 nm，對一65 nm技術節點而言，為一非－關鍵尺寸。
[0396]
其次，方法係等向性地蝕刻一開口，貫穿接觸件層3640至絕緣體層3635之頂表面。等向性的蝕刻使用RIE，例如，形成一開口具有尺寸DOPEN－2’
為約2F(130 nm，於此例中)，於接觸件層3640中，以及形成側壁接觸件區域3640’及3640”，如說明於圖36G.
[0397]
其次，方法係等向性地蝕刻一開口，貫穿絕緣體層3635至接觸件層3630之頂表面。等向性的蝕刻使用RIE，例如，形成一開口3644’，具有尺寸DOPEN－2’
為約2F(130 nm，於此例中)於絕緣體層3635中，以及形成絕緣體區域3635’及3635”，如說明於圖36H。
[0398]
其次，方法係沈積共形的奈米管元件3645，於開口3644’之側壁上具有垂直的(Z)方位，如說明於圖36I。開口3644’之尺寸係約相同於開口3644之尺寸。共形的奈米管元件3645可為0.5至20 nm厚，例如，以及可被製造為一單一層或為多層，使用沈積方法，例如，旋塗及噴塗方法。奈米管元件製造方法於併入之專利參考文件中有更詳盡的敘述。
[0399]
由於奈米管元件3645係與接觸件層3630及側壁接觸件區域3640’及3640”之側壁相接觸，側壁接觸件區域3640’及3640”分別地由絕緣體區域3635’及3635”之厚度分離，兩個非揮發性奈米管開關通道區域係部分地形成(通道寬度尚未被界定)，具有通道長度LSW－CH
於Z方向，對應至絕緣體區域3635’及3635”之厚度，於範圍5 nm至250 nm，如說明於圖36I。奈米管元件3645之該垂直的(Z－軸)部分，以一自我對準的距離R，由犧牲區域3641’及3641”之內垂直側壁分離。此等部分地形成之垂直的非揮發性奈米管開關，係分別地相似於記憶體儲存區域760A及760B之垂直地配置之非揮發性奈米管元件765及765’，說明於圖7B。共形的奈米管元件3645亦與犧牲區域3643’及3643”及犧牲區域3641’及3641”相接觸，如說明於圖36I。
[0400]
其次，方法係沈積共形的絕緣體層3650於奈米管元件3645上，作為一絕緣及保護層及縮減開口3644’至開口3651，如說明於圖36J。開口3651係相似於開口3644’，除了增加了共形的絕緣體3650及共形的奈米管元件3645。共形的絕緣體3650可為5至200 nm厚，例如，以及可由CMOS工業或封裝工業中之任何已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如。絕緣體3650被沈積至一足夠的厚度，以確保保護奈米管元件3645阻擋高密度電漿(HDP)沈積。
[0401]
此時於該製程中，係期望部分地填充開口3651，藉由在水平的表面上於垂直的(Z方向)增加絕緣體3650之底部部分厚度，在絕緣體3650側壁(垂直的表面)上，有少量或沒有厚度增加，如上所述者。該額外的介電材料之厚度係非關鍵的。該額外的介電材料可相同於共形的絕緣體3650或可為一不同的介電材料。相對於奈米管元件之介電材料選擇係更詳盡地敘述於美國專利申請案No.11/280,786。
[0402]
其次，方法係等向性地沈積一絕緣體材料於開口3651中，使用已知的工業方法，例如，等向性的HDP絕緣體沈積及主要地於水平的表面上增加絕緣體厚度，如於圖36K中所說明，於開口3651中及於頂表面之絕緣體3650’，形成開口3651’。
[0403]
其次，方法係沈積並平坦化一絕緣體3652，例如填充於開口3651’之TEOS，如說明於圖36L。
[0404]
其次，方法係平坦化說明於圖36L之結構，以移除絕緣體3650’之頂部部分及下層奈米管元件3645之頂部部分，如說明於圖36M。犧牲區域3641’、3641”、3643’、及3643”之該頂部，可被使用作為CMP蝕刻停止參考層。絕緣體3650”係相同於絕緣體3650’，除了該頂部之水平的層已被移除。奈米管元件3645’係相同於奈米管元件3645，除了該頂部之水平的層已被移除。絕緣體3652’係相同於絕緣體3652，除了絕緣體厚度已被降低。
[0405]
其次，方法係蝕刻(移除)犧牲區域3643’及3643”及絕緣體3652’。奈米管元件3645’之暴露的垂直側壁及共形的絕緣體3650”保持原狀，如說明於圖36N。
[0406]
其次，方法係蝕刻(移除)奈米管元件3645’之暴露的部分，形成奈米管元件3645”，如說明於圖36O。形成奈米管元件之方法於併入之專利參考文件中有更詳盡的敘述。
[0407]
然後，方法，例如，等向性蝕刻，係移除絕緣體3650’之暴露的部分，以形成絕緣體3650'''，如說明於圖36O。
[0408]
此時於該製程中，施加側壁分隔件方法，如進一步說明如下，以形成自我對準的犧牲區域，進一步沿著製造製程，如進一步說明如下，由一導體材料所取代，以形成奈米管元件接觸件之上方部分，及亦界定自我對準的溝渠區域，將使用於沿著Y方向界定自我對準的單元尺寸，如亦進一步說明如下者。使用側壁分隔件方法，以形成自我對準的結構，不需要遮罩及對準，可造成具有縮小之尺寸之單元面積。
[0409]
於此例中，參照圖36P及36Q，X尺寸為F之一自我對準的犧牲區域，係使用相似於使用於圖圖36E及36F之方法形成。其次，方法係沈積一共形的犧牲層3655，如說明於圖36P。共形的犧牲層3655之厚度係被選擇為F。於此例中，由於F係約65 nm，則共形的犧牲層3655之厚度係約65 nm。共形的犧牲層3655可使用導體、半導體、或絕緣體材料形成，相似於用於形成犧牲層3641及3643之材料者，進一步說明如上。
[0410]
其次，方法係等向性地蝕刻共形的犧牲層3655，使用反應性離子蝕刻(RIE)例如，使用已知的工業方法，形成尺寸約F之開口3651”，於此例中係約65 nm，如說明於圖36Q。開口3651”之該內側壁係係自我對準於犧牲區域3641’及3641”之內壁並分離約F之距離。此等內壁將被使用，如進一步說明如下，以形成一奈米管接觸件區域之一上方部分的一側，及於Y方向界定一單元之一側。
[0411]
其次，方法係沈積並平坦化一犧牲層，以形成犧牲區域3656，與犧牲區域3655’、3655”、3641’、及3641”共平面，如說明於圖36R。
[0412]
其次，方法應用CMP蝕刻以降低犧牲區域3656之厚度，以形成犧牲區域3658；分別地降低犧牲區域3655’及3655”之厚度，以形成犧牲區域3655－1及3655－2；以及分別地降低犧牲區域3641’及3641”之厚度，以形成犧牲區域3658’及3658”，如說明於圖36。共平面犧牲區域3658、3658’、3658”、3655－1、及3655－2具有厚度值於範圍10 nm200 nm，例如。
[0413]
此時於該製程中，犧牲區域3655－1及3655－2可被使用作為溝渠之等向性的蝕刻之遮罩層，溝渠之等向性的蝕刻係使用沿著Y方向界定外單元尺寸之方法，針對使用具有陰極－至－奈米管連接之一個NV NT二極體的3D單元。溝渠3659係先形成及然後以一絕緣體填滿並平坦化。然後，溝渠3659’、及3659”係同時地形成及然後填滿並平坦化，如以下所進一步說明者。其他相對應之溝渠(未顯示)亦被蝕刻，當形成記憶體陣列結構時。例示性的方法步驟可用於形成溝渠區域3659、3659’、及3659”及然後填滿該溝渠，以形成隔離溝渠區域，係進一步敘述如下。
[0414]
界定溝渠區域3659’及3659”(如下所進一步敘述形成)位置之犧牲區域3658’及3658”，可利用一犧牲非關鍵遮罩層(未顯示)而阻擋(blocked)，同時方法係使用已知的等向性的選擇性蝕刻方法形成溝渠3659，例如，反應性離子蝕刻(RIE)。溝渠3659於Y方向形成兩個相對之垂直側壁中之第一者，以定義NV NT二極體單元之一側。或者，定義溝渠區域3659(進一步形成如下)位置之犧牲區域3658，可以對犧牲區域3658’及3658”選擇性蝕刻，而不需要一非關鍵遮罩層。
[0415]
首先，方法係等向性地選擇性地蝕刻(移除)犧牲區域3658暴露之區域(部分)，使用已知的工業方法，如說明於圖36T。
[0416]
其次，方法選擇性地蝕刻共形的絕緣體3650'''暴露之區域(部分)，使用已知的工業方法，並形成共形的絕緣體3650－1及3650－2，如說明於圖36U。
[0417]
其次，方法選擇性地蝕刻奈米管元件3645”暴露之區域及形成奈米管元件3645－1及3645－2，如說明於圖36U。奈米管元件之蝕刻方法於併入之專利參考文件中有更詳盡的敘述。
[0418]
其次，方法選擇性地蝕刻接觸件層3630暴露之區域，使用已知的工業方法，形成接觸件層區域3630’及3630”。
[0419]
其次，方法選擇性地蝕刻N多晶矽層3625暴露之區域，形成區域3625’及3625”，使用已知的工業方法。
[0420]
其次，方法選擇性地蝕刻N＋多晶矽層3620暴露之區域，形成區域3620’及3620”，使用已知的工業方法。
[0421]
然後，方法係蝕刻導體層3610暴露之區域，使用已知的工業方法，形成導體區域3610’及3610”。等向性的蝕刻停止於平坦的絕緣體3603之表面。
[0422]
其次，方法以一絕緣體，例如TEOS，填滿及平坦化溝渠3659，形成絕緣體3660，使用已知的工業方法，如說明於圖36V。
[0423]
其次，方法係形成一非關鍵遮罩區域(未顯示)覆蓋於絕緣體3660上。
[0424]
其次，犧牲區域3658’及3658”被選擇性地蝕刻，如說明於圖36W。藉由犧牲區域3658’及3658”移除及絕緣體3660由一遮罩層(未顯示)所保護，方法係形成溝渠3659’及3659”，使用已知的等向性的選擇性蝕刻技術，例如RIE，如示於圖36 X者。溝渠3659’及3659”形成一第二垂直的(Z)側壁於NV NT二極體單元之Y方向。
[0425]
為了形成溝渠3659’及3659”，方法係等向性地選擇性地蝕刻(移除)接觸件3640’及3640”暴露的部分，使用已知的工業方法，並暴露出絕緣體層3635’及3635”之頂表面之一部分及界定接觸件3640－1及3640－2區域，如說明於圖36X。
[0426]
其次，方法選擇性地蝕刻絕緣體區域3635’及3635”暴露的部分，使用已知的工業方法，並形成絕緣體區域3635－1及3635－2。
[0427]
其次，方法選擇性地蝕刻接觸件區域3630’及3630”暴露的部分，使用已知的工業方法並形成接觸件區域3630－1及3630－2。
[0428]
其次，方法選擇性地蝕刻N多晶矽層3625’及3625”暴露的部分，使用已知的工業方法，並形成N多晶矽區域3625－1及3625－2。
[0429]
其次，方法選擇性地蝕刻N＋多晶矽層3620’及3620”暴露的部分，使用已知的工業方法，並形成N＋多晶矽區域3620－1及3620－2，如說明於圖36X。
[0430]
然後，方法選擇性地蝕刻導體層3410’及3410”暴露的部分，使用已知的工業方法，並形成字元線3610－1(WL0)及3610－2(WL1)。等向性的蝕刻停止於平坦的絕緣體3603之表面，如說明於圖36X。
[0431]
其次，方法係沈積並平坦化一絕緣體，例如TEOS，及分別地以絕緣體3660’及3660”填滿溝渠開口3659’及3659”，如說明於圖36Y。
[0432]
其次，方法係蝕刻(移除)犧牲區域3655－1及3655－2。
[0433]
其次，方法係沈積並平坦化導體3665’，以形成上層接觸件3665－1及3665－2，如說明於圖36Z及36AA。
[0434]
其次，方法係沈積並平坦化導體層3671，使用已知的工業方法，以形成截面3670，如說明於圖36BB。截面3670係對應說明於圖31A之截面3100。於一些實施例中，進一步說明如上之方法係形成一截面(未顯示)對應至說明於圖31B之截面3100’，若製程製造開始於圖34A’而非圖34A。此外，於一些實施例中，進一步說明如上之方法係形成一截面(未顯示)對應至說明於圖31C之截面3100”，若製程製造開始於圖34A”。
[0435]
此時於該製程中，說明於圖36BB之截面3670已被製造，以及包括NV NT二極體單元尺寸1F(其中F為一最小特徵尺寸)，界定於Y方向以及相對應之陣列位元線。其次，用以於X方向界定尺寸之單元尺寸係藉由等向性的溝渠蝕刻製程形成，相似於相對於說明於圖36BB之截面3670進一步說明如上者。用以於X方向界定尺寸之溝渠係約垂直於用以於Y方向界定尺寸之溝渠。於此例中，於X方向之單元特性，相對於Y方向尺寸，不需要進一步說明如上之自我對準技術。於X方向之結構之截面係相對於說明於圖36BB之截面B－B’敘述。
[0436]
其次，方法係沈積並圖案化一遮罩層，例如遮罩層3673，於位元線導體層3671之表面上，如說明於圖36CC。遮罩層3673可為非－關鍵地對準至平坦的絕緣體3603中之對準標記。遮罩層3673中之開口3674、3674’、及3674”決定溝渠等向性的蝕刻區域之位置，於此例中，溝渠係約垂直於位元線，例如字元線3410－1(WL0)。
[0437]
其次，方法係分別地形成對應至遮罩層3673中之開口3674、3674’、及3674”之溝渠3675、3675’、及3675”。溝渠3675、3675’、及3675”形成X方向之垂直側壁之兩側，定義出NV NT二極體單元之兩個相對側，如說明於圖36DD。
[0438]
方法係等向性地選擇性地蝕刻(移除)位元線導體層3671暴露的部分，說明於圖36DD，使用已知的工業方法，以形成位元線3671－1(BL0)及3671－2(BL1)，說明於圖36DD。
[0439]
其次，方法選擇性地蝕刻接觸件區域3665－1及3665－2暴露的部分，說明於圖36CC，使用已知的工業方法，以形成接觸件3665－1’及3665－1”，如說明於圖36DD。
[0440]
其次，方法選擇性地蝕刻接觸件區域3640－1及3640－2、奈米管元件3645－1及3645－2、及共形的絕緣體3650－1及3650－2暴露的部分，說明於圖36BB，使用已知的工業方法，以形成接觸件3640－1’及3640－1”、共形的絕緣體區域(未示於圖36DD截面B－B’)、及奈米管元件3645－1’及3645－1”，如說明於圖36DD。
[0441]
其次，方法選擇性地蝕刻絕緣體3635－1及3635－2暴露之區域，使用已知的工業方法，以形成絕緣體區域3635－1’及3635－1”，說明於圖36DD。
[0442]
其次，方法選擇性地蝕刻接觸件區域3630－1及3630－2暴露的部分，說明於圖36BB及36CC，使用已知的工業方法，並形成接觸件3630－1’及3630－1”，說明於圖36DD(截面B－B’)。
[0443]
其次，方法選擇性地蝕刻N多晶矽區域3625－1及3625－2暴露的部分，說明於圖36BB，使用已知的工業方法，並形成N多晶矽區域3625－1’及3625－1”，說明於圖36DD(截面B－B’)。
[0444]
其次，方法選擇性地蝕刻N＋多晶矽區域3620－1及3620－2暴露的部分，說明於圖36BB，使用已知的工業方法，並形成N＋多晶矽區域3620－1’及3620－1”，說明於圖36DD(截面B－B’)。等向性的蝕刻停止於字元線3610－1(WL0)表面。
[0445]
其次，方法係沈積絕緣體3676，使用已知的工業方法，如說明於圖36EE。絕緣體3676可為TEOS，例如。
[0446]
然後，方法係平坦化絕緣體3676以形成絕緣體3676’，使用已知的工業方法，並形成說明於圖36FF之截面3670’。說明於圖36FF之截面3670’及說明於圖36BB之截面3670為相同之被保護的NV NT二極體垂直地配置的單元之兩個截面的代表。說明於圖36BB之截面3670係對應說明於圖31A之截面3100。
[0447]
此時於該製程中，說明於圖36BB及36FF之截面3670及3670’，已分別地被製造，非揮發性奈米管元件垂直地－配置的通道長度LSW－CH
及水平地－配置的通道寬度WSW－CH
被界定，包括全部之NV NT二極體單元尺寸為1F於Y方向及1F於X方向，以及相對應之位元及字元陣列線。截面3670為兩個相鄰之垂直地配置之陽極－至－奈米管類型非揮發性奈米管二極體－基底單元於Y方向之一截面，及截面3670’為單元中之兩個相鄰之垂直地配置之陽極－至－奈米管類型非揮發性奈米管二極體－基底單元於X方向之一截面。截面3670及3670’包括相對應之字元線及位元線陣列線。該非揮發性奈米管二極體形成操縱(steering)及儲存元件於每一單元中，說明於截面3670及3670’，及每一個係佔據1F乘1F之面積。相鄰單元之間之間距為1F，因此單元週期於X與Y方向皆為2F。因此一個位元佔據之面積為4F2
。在65 nm技術節點，該單元面積係少於0.02 um2
。
[0448]
製造堆疊的記憶體陣列之方法之一些實施例，係示於說明於圖32及進一步說明如上之方法3200。首先，方法3210製造支援電路及互連件於半導體基材上，然後絕緣並平坦化，如進一步說明如上參照圖34及36。
[0449]
其次，陰極－上－奈米管製造方法係形成下方陣列3310(說明於圖33B)及相對應之下方陣列3310’(說明於圖33B’)，進一步說明如上參照圖34。
[0450]
其次，陽極－上－奈米管製造方法係形成上方陣列3320(說明於圖33B)及相對應之上方陣列3320’，具有共用的字元線3330及相對應之字元線3330’，進一步說明如上參照圖36。唯一之差異在於說明於圖36之方法被施加於下方陣列3310及3310’之平坦化頂表面上，下方及上方陣列之間係共用共用的字元線導線。
[0451]
垂直地－配置的陰極－至－NT及陽極－至－NT非揮發性奈米管二極體－基底3D結構(進一步說明如上)，說明一薄奈米管元件，其中該等薄奈米管元件係通常少於10 nm厚(1－5 nm，例如)，以及薄度係相對於該非揮發性奈米管二極體單元邊界水平的尺寸。陰極－至－奈米管非揮發性奈米管二極體實例，係說明於截面2800(於圖28A)及截面3470(說明於圖34BB)。陽極－至－奈米管非揮發性奈米管二極體實例係說明於截面3100(說明於圖31A)及截面3670(說明於圖36BB)。形成非揮發性奈米管二極體資料儲存部分之非揮發性奈米管開關係相同於陰極－上－NT及陽極－上－NT二極體。因此，進一步敘述如下之單元結構，說明多種非揮發性奈米管開關組態(configuration)，顯示非揮發性奈米管裝置結構之選擇(操縱)二極體部分，以概要之形式。
[0452]
圖6A－6B及7A－7B分別地說明水平地及垂直地－配置的奈米管(奈米織物)層，由奈米管之網狀物構成，該奈米管之網狀物形成奈米管(奈米織物)層及奈米管元件，當圖案化時。隨著單元尺寸被縮減，由約150至20 nm例如，針對相同的奈米管密度(每單位面積之奈米管)，與奈米管端子(接觸件)相接觸之奈米管之數目被縮減了。為了補償奈米管－至－更小的端子連接之數目之縮減，奈米管密度(每單位面積之奈米管)可被增加，藉由最佳化個別的層沈積及藉由沈積多重奈米管層，使用旋塗及/或噴塗奈米管沈積技術，如併入之專利參考文件中所更詳盡敘述者。其結果係奈米管(奈米織物)層及圖案化之奈米管元件可隨著單元尺寸減少而增加厚度。奈米管(奈米織物)層提昇係進一步敘述如下參照圖38。
[0453]
結構的(幾何的)細節(進一步敘述如下)說明非揮發性奈米管開關之多種選擇物(option)。多種厚度之非揮發性奈米管開關of可被形成於隔離溝渠－界定單元邊界內，使用具有不同的厚度之奈米管元件，以最佳化非揮發性奈米管開關性質，如進一步說明如下參照圖37、39、及40。
[0454]
多種厚度之非揮發性奈米管開關亦可形成於隔離溝渠區域內、隔離溝渠－界定單元邊界外，使用具有不同的厚度之奈米管元件，如進一步說明如下參照圖42A－42H及43A－43B。
[0455]
多種厚度之非揮發性奈米管開關亦可皆形成於隔離溝渠－界定單元邊界內及隔離溝渠區域內，如進一步說明如下參照圖44A－44B。
[0456]
可達到兩倍(2X)儲存密度而無須堆疊陣列，如進一步說明如上參照圖33，藉由每一3D單元儲存兩個位元，該3D單元使用共用一個選擇(操縱)二極體之兩個非揮發性奈米管開關，如進一步說明如下參照圖45及46。
[0457]
圖37說明截面3700，包括兩個鏡影像單元，單元1及單元2，及絕緣溝渠A、B、及C，形成單元1及2之邊界。單元1及2係垂直地－配置的非揮發性奈米管二極體。該選擇(操縱)二極體部分係概要地使用代表圖形3725代表之，藉由二極體D1－1及D1－2；非揮發性奈米管開關儲存元件係說明於鏡影像截面。選擇(操縱)二極體D1－1與非揮發性奈米管開關3705組合，形成一陰極－上－NT非揮發性奈米管二極體單元；選擇(操縱)二極體D1－2與非揮發性奈米管開關3705組合，形成一陽極－上－NT奈米管二極體單元。單元2中之非揮發性奈米管開關3705’為單元1中之非揮發性奈米管開關3705之一鏡影像。截面3700將主要地相對於單元1及非揮發性奈米管開關3705作說明。
[0458]
說明於圖37之截面3700係說明相當薄的奈米管元件3745與一垂直側壁相接觸，該垂直側壁位於一距離R為約F/2，其中F為一最小尺寸，對相對應之技術節點而言。截面3700(說明於圖37)係對應截面2800(於圖28)及截面3470(說明於圖34BB)，若選擇(操縱)二極體D1－1係被選擇的，以及截面3700係對應截面3100(於圖31A)及截面3670(於圖36BB)，若選擇(操縱)二極體D1－2係被選擇的。兩種情況中，非揮發性奈米管開關3705係相同的。
[0459]
針對使用二極體D1－1形成之單元1，陣列線3710(說明於截面3700)係對應陣列位元線2810－1(示於截面2800說明於圖28A)；二極體D1－1(概要地說明於圖37)係對應一蕭基二極體，具有接面2818－1及相應之結構(於圖28A)。然而，二極體D1－1亦可對應至一PN二極體，具有接面2819－1及相應之結構(說明於圖28B)。下層接觸件3730(說明於圖37)係對應下層接觸件2830－1(說明於圖28A)；絕緣體3735係對應絕緣體2835－1，使用於界定奈米管元件通道長度LSW－CH
；側壁接觸件3740係對應側壁接觸件2840－1；奈米管元件3745係對應奈米管元件2845－1；上層接觸件3765係對應上層接觸件2865－1；絕緣體3750係對應絕緣體2850－1；以及陣列線3771係對應陣列字元線2871。
[0460]
針對使用二極體D1－2形成之單元1，陣列線3710(說明於截面3700)係對應陣列字元線3110－1(示於截面3100說明於圖31A)；二極體D1－2(概要地說明於圖37)係對應一蕭基二極體，具有接面3133－1及相應之結構(於圖31A)。然而，二極體D1－2亦可對應至一PN二極體，具有接面3128－1及相應之結構(說明於圖31B)。此外，二極體D1－2亦可對應至組合之蕭基及PN二極體，具有接面3147－1及相應之結構(說明於圖31C)。下層接觸件3730(說明於圖37)係對應下層接觸件3130－1(說明於圖31A)；絕緣體3735係對應絕緣體3135－1，使用於界定奈米管元件通道長度LSW－CH
；側壁接觸件3740係對應側壁接觸件3140－1；奈米管元件3745係對應奈米管元件3145－1；上層接觸件3765係對應上層接觸件3165－1；絕緣體3750係對應絕緣體3150－1；以及陣列線3771係對應陣列位元線3171。
[0461]
奈米管之網狀物形成相當薄的奈米管(奈米織物)層及相對應之奈米管元件，通常具有一奈米管密度約500奈米管每平方微米(um2
)。奈米管層及相對應之奈米管元件通常包括空洞(void)，空洞為奈米管之間之區域。空洞區域可能係相當大的，大於0.0192 um2
例如，或可能係相當小的，少於0.0192 um2
例如。隨著單元尺寸被縮減，藉由相對應之空洞區域增加及奈米管層及相對應之奈米管元件厚度增加，奈米管密度係增加的。圖6A－6B及7A－7B分別地說明相當薄的奈米管元件630及相當薄的奈米管層700，藉由旋塗方法施加於一基材上，於一奈米管密度高至500奈米管每um2
，係具有相當大的空洞區域。圖38說明藉由噴塗方法形成於一基材上之奈米管層3800，具有相當小的空洞區域。例如，奈米管層3800不具有大於0.0192 um2
之空洞(void)。奈米管層3800亦不具有介於0.0096及0.0192 um2
之間之空洞區域；不具有介於0.0048及0.0096 um2
之間之空洞區域；一相當小的數目之空洞區域3810係介於0.0024及0048 um2
之間；大部分之空洞區域，例如空洞區域3820係少於0.0024 um2
。
[0462]
針對一技術節點(generation)具有F約45 nm及一奈米管元件厚度約10 nm例如，一垂直側壁之位置R可位於約F/2或約22 nm，如奈米管元件3745所說明，奈米管元件3745係說明於圖37之截面3700之非揮發性奈米管開關3705中。於此例中，側壁接觸件3740係約22 nm及絕緣體3750係約13 nm。上層接觸件3765之一區域至側壁接觸件3740係約22 nm。下層接觸件3730之一區域至奈米管元件3745係約22 nm。
[0463]
圖39說明截面3900，以及係包括非揮發性奈米管開關3905，其中奈米管元件3745’之厚度係實質上大於奈米管元件3745(說明於圖37)之厚度。非揮發性奈米管開關結構3705及3905係使用自我對準的製造方法製造，如進一步說明如上參照圖34及36。針對一技術節點(generation)具有F約32 nm及一奈米管元件厚度約15 nm例如，一垂直側壁之位置R可位於約F/3或約10 nm，如奈米管元件3745’所說明，奈米管元件3745’係說明於圖39之截面3900之非揮發性奈米管開關3905中。於此例中，側壁接觸件3740’係約10 nm及絕緣體3750’係約7 nm。上層接觸件3765’之一區域至側壁接觸件3740’係約10 nm。下層接觸件奈米管元件3745’之一區域係約22 nm。
[0464]
圖40說明截面4000，以及係包括奈米管開關4005，其中奈米管元件4050厚度係相等於單元尺寸F。於此例中，奈米管元件4050可被沈積，藉由噴塗製造方法例如。針對一技術節點(generation)具有F約22 nm及一奈米管元件厚度約22 nm例如，奈米管區域係填滿可用的單元區域。一側壁接觸件係被消除的，且下層接觸件4030及上層接觸件4065形成至奈米管4050之二端子(接觸件)區域。
[0465]
進一步說明如上之圖37、39、及40顯示，隨著技術節點(generations)縮減至最小尺寸F，以及奈米管元件增加厚度以縮減空洞區域，於一些實施例中奈米管元件可最終地填滿於絕緣溝渠－界定單元區域內之可用的區域，及藉此避免進一步增加奈米管元件厚度。其係可能繼續增加奈米管元件全部之厚度，藉由亦形成奈米管元件於隔離溝渠區域內，如以下所進一步說明者。或者，奈米管元件可被完全地設置於隔離溝渠區域外及不於單元邊界內，如以下所進一步說明者。
[0466]
圖41A－41B為一製程之代表，該製程選擇性地形成具有控制的尺寸之垂直側壁元件於一凹面(溝渠)結構之一垂直側壁之中及之上，如敘述於美國專利5,096,849者，其全部內容係併入本文中作為參考(共同發明人Bertin)。敘述於美國專利5,096,849之該製程包括以一阻劑(resist)材料填滿一溝渠，該阻劑材料係將被移除的，或擇一地，以一絕緣體填滿一溝渠，例如，該絕緣體會留在溝渠區域內。其次，RIE係用於精確地移除該阻劑或絕緣體，至一控制的深度d1，由一參考頂表面起算量測。然後，具有控制的厚度之一共形的材料層被沈積。其次，RIE使用以移除水平的表面上之共形的層，留下溝渠之垂直側壁上之共形的層。其次，一第二阻劑或絕緣體填滿剩餘的溝渠開口。其次，RIE係用於精確地移除側壁膜及阻劑或絕緣體，至一控制的深度d2。於此製程之此時，具有垂直的尺寸d1－d2及控制的厚度之垂直側壁元件已被形成。若溝渠係以阻劑填滿，該阻劑可被移除。若溝渠係以一絕緣體材料填滿，該絕緣體材料會留在該溝渠中。然後，該溝渠係以具有一絕緣體填滿及平坦化。
[0467]
圖41A說明具有外壁4110之一溝渠之一代表。溝渠之一下方部分係以一絕緣體4115(SiO2
例如)填滿，相對於該溝渠表面，該絕緣體4115之頂表面係於一控制的深度d1。一共形的層被沈積，且RIE移除水平的表面上之共形的層材料，留下部分地完成之垂直的元件4120及4120’。一阻劑或絕緣體4130填滿在阻劑或絕緣體4115頂表面上之該溝渠區域。
[0468]
圖41B說明圖41A之一代表，在使用RIE移除阻劑或絕緣體材料4130及接著垂直側壁元件4120及4120’至一控制的深度d2及形成填滿的區域4130’及垂直側壁元件4145及4145’之後。垂直側壁元件4145及4145’具有垂直的尺寸d1－d2及控制的由共形的層材料厚度所界定之已知厚度。阻劑或絕緣體4130’可被移除或可被留在原地。然後，溝渠開口可以絕緣材料填滿及平坦化。
[0469]
圖42A－42H說明用於採用美國專利5,096,849之元件(說明於圖41)以形成奈米管元件於隔離溝渠內之製造方法，進一步說明如上參照圖28A－28C、31A－31C、33A－33D、34A－34FF、36A－36FF、37、39、及40。
[0470]
圖42A說明一開口4205，形成於一絕緣溝渠內，使用方法例如一選擇性控制的蝕刻(使用RIE，例如)，開口4205具有一側壁區域，該側壁區域界定下層接觸件4210及4210’、上層接觸件4220及4220’、及絕緣體4215及4215’(分別介於上層及下層接觸件之間)之垂直的表面，其中絕緣體4215及4215’之厚度界定奈米管元件之通道長度LSW－CH
，如進一步顯示於圖42D。
[0471]
首先，方法以一絕緣體4225(TEOS例如)填滿溝渠開口4205，如說明於圖42B。
[0472]
其次，方法選擇性地蝕刻絕緣體4225，使用一選擇性及控制的RIE蝕刻，至一深度D1(相對於一參考表面)，如說明於圖42C。
[0473]
其次，方法係沈積共形的奈米管層4235，使用更詳盡地敘述於併入之專利參考文件中之方法。此時於該製程中，通道長度LSW－CH
係被界定，如說明於圖42D。
[0474]
然後，方法係沈積一保護的共形的絕緣體層4240，如說明於圖42D。共形的絕緣體4240可為5至50 nm厚，例如，以及可由CMOS工業或封裝工業中之任何適當之已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如，例如敘述於美國專利申請案No.11/280,786。絕緣體4240被沈積至一足夠的厚度，以確保保護奈米管元件4235抵擋RIE蝕刻。
[0475]
其次，方法直接地蝕刻共形的絕緣體4240及奈米管層4235，使用RIE，及移除頂部水平的表面上及於溝渠開口4241之底部水平的表面上之共形的層材料，留下部分地完成之垂直的元件4240’、4240”、4235’、及4235”，如說明於圖42E。
[0476]
其次，方法以一絕緣體4242填滿溝渠開口4241，例如TEOS例如，如說明於圖42F。
[0477]
其次，方法選擇性地蝕刻絕緣體4242、共形的絕緣體4240’及4240”、及奈米管元件4235’及4235”，使用一選擇性及控制的RIE蝕刻，至一深度D2(相對於一表面參考)，如說明於圖42G。此時於該製程中，絕緣體4242’被形成；奈米管元件4245及4245’被形成；共形的絕緣體4250及4250’被形成，以及溝渠開口4255維持原狀。
[0478]
然後，方法係以一絕緣體(例如TEOS)填滿溝渠開口4255及方法係平坦化，以形成絕緣體4260。於製程中之此時點，截面4275被形成，包括奈米管通道元件4270及4270’。奈米管通道元件4270包括奈米管元件4245及共形的絕緣體4250，以及奈米管通道元件4270’包括奈米管元件4245’及共形的絕緣體4250’。奈米管通道元件4270及4270’係與一上層接觸件及一下層接觸件之垂直側壁之一部分相接觸，以及亦與定義LSW－CH
之絕緣層相接觸。例如，奈米管通道元件4270係與上層接觸件4220、下層接觸件4210、及絕緣體4215相接觸，以及奈米管通道元件4270’係與上層接觸件4220’、下方接觸件4210’、及絕緣體4215相接觸’。
[0479]
奈米管通道元件4270及4270’可被用於替代奈米管元件3745(說明於圖37)及奈米管元件3745’(說明於圖39)，以形成新的非揮發性奈米管開關結構，如說明於圖43A、43B，以及43C。新的單元結構可為陰極－上－NT或陽極－上－NT類型單元。圖43A、43B、及43C係顯示陰極－上－NT類型單元，易於與進一步說明如上之圖28A及圖34A－34FF作比較。
[0480]
圖43A說明截面4300，其中非揮發性奈米管通道元件儲存裝置被定位於隔離溝渠B內，如非揮發性通道元件4370－1(位於單元1之一區域之側壁上)及4370－2(位於單元2之一區域上)所說明，其係分別地對應至非揮發性通道元件4270及4270’，說明於截面4275(於圖42H)。截面4300(說明於圖43A)顯示相當薄的奈米管元件4345－1及4345－2可為，例如，少於10 nm厚。奈米管通道元件4370－1之奈米管元件4345－1包括至單元1之下層接觸件4330－1及上層接觸件4365－1之側壁接觸件。非揮發性奈米管開關4305－1係藉由下層接觸件4330－1及上層接觸件4365－1而形成，皆與奈米管通道元件4370－1之奈米管元件4345－1相接觸。奈米管通道元件4370－2之奈米管元件4345－2包括至單元2之下層接觸件4330－2及上層接觸件4365－2之側壁接觸件。非揮發性奈米管開關4305－2係藉由下層接觸件4330－2及上層接觸件4365－2而形成，皆與奈米管通道元件4370－2之奈米管元件4345－2相接觸。於X方向，單元1及單元2係大於最小尺寸F，然而，全部之單元週期維持2F，且陣列密度維持不變。
[0481]
圖43B說明截面4300’，其中非揮發性奈米管通道元件儲存裝置被定位於隔離溝渠B’內，如非揮發性通道元件4370－1’(位於單元1’之一區域之側壁上)及4370－2’(位於單元2’之一區域上)所說明，其係分別地對應至非揮發性通道元件4270及4270’，說明於截面4275(於圖42H)。截面4300’(說明於圖43B)顯示相當厚的奈米管元件4345－1’及4345－2’，其係可為，例如，15 nm厚。of奈米管通道元件4370－1’之奈米管元件4345－1’包括至單元1’之下層接觸件4330－1’及上層接觸件4365－1’之側壁接觸件。非揮發性奈米管開關4305－1’係藉由下層接觸件4330－1’及上層接觸件4365－1’而形成，皆與奈米管通道元件4370－1’之奈米管元件4345－1’相接觸。奈米管通道元件4370－2’之奈米管元件4345－2’包括至單元2’之下層接觸件4330－2’及上層接觸件4365－2’之側壁接觸件。非揮發性奈米管開關4305－2’係藉由下層接觸件4330－2’及上層接觸件4365－2’而形成，皆與奈米管通道元件4370－2’之奈米管元件4345－2’相接觸。於X方向，單元1’及單元2’係大於最小尺寸F，然而，全部之單元週期維持2F，且陣列密度維持不變。
[0482]
圖43C說明截面4300”，其中非揮發性奈米管通道元件儲存裝置被定位於隔離溝渠A”、溝渠B”、及溝渠C”內，如非揮發性通道元件4370－1”及4370－3(位於單元1”之區域之側壁上)及非揮發性通道元件4370－2”及4370－4(位於單元2”之區域之側壁上)所說明。截面4300”(說明於圖43C)顯示相當厚的通道元件4345－1”、4345－2”、4345－3、及4345－4，其係可為，例如，15 nm厚。奈米管通道元件4370－1”及4370－3之奈米管元件包括至單元1”之下層接觸件4330－1”及上層接觸件4365－1”之側壁接觸件。非揮發性奈米管開關4305－1”係藉由下層接觸件4330－1”及上層接觸件4365－1”而形成，皆分別地與奈米管通道元件4370－1”及4370－3之奈米管元件4345－1”及4345－3相接觸，針對一有效(effective)通道元件厚度30 nm，例如。奈米管通道元件4370－2”及4370－4之奈米管元件包括至單元2”之下層接觸件4330－2”及上層接觸件4365－2”之側壁接觸件。非揮發性奈米管開關4305－2”係藉由下層接觸件4330－2”及上層接觸件4365－2”而形成，皆分別地與奈米管通道元件4370－2”及4370－4之奈米管元件4345－2”及4345－4相接觸，針對一有效通道元件厚度30 nm，例如。於X方向，單元1”及單元2”係大於最小尺寸F，然而，全部之單元週期維持2F且陣列密度維持不變。隨著單元變得更小，例如，22 nm及甚至更小，則接觸件之間之奈米管之數目元件減少且電阻上升。每層奈米管可達到之密度係有限制。因此，尋找增加奈米管層之方式可能係有幫助的，藉由放置更多的並聯奈米管層，以嘗試保持奈米管之數目幾乎相同(若可能的話)。換言之，該奈米管元件可被擴充以保持跟上半導體之尺寸縮減。
[0483]
包括於非揮發性奈米管開關中之奈米管元件可被合併於由隔離溝渠界定之單元邊界內，如進一步說明如上，參照圖37及39，以及亦相對於說明於圖28A－28C及31A－31C之結構及相對於參照圖34A－34FF及36A－36FF說明之製造方法。此外，包括於非揮發性奈米管開關中之奈米管元件亦可被合併於隔離溝渠區域內及單元邊界之外，如進一步說明如上參照圖43A－43C及參照圖42A－42H之製造方法所述。然而，其係可能組合於單元邊界內之奈米管元件及於隔離溝渠中且於單元邊界外之其他奈米管元件，以形成包括兩種類型之奈米管組態(configuration)之非揮發性奈米管開關。隨著單元變得更小，例如，22 nm及甚至更小，則接觸件之間之奈米管元件之數目減少及電阻上升。每層奈米管可達到之密度係有限制。因此，尋找增加奈米管層之方式可能係有幫助的，藉由放置更多的並聯奈米管層，以嘗試保持奈米管之數目幾乎相同(若可能的話)。換言之，該奈米管元件可被擴充以保持跟上半導體之尺寸縮減。
[0484]
圖44A說明單元1及鏡影像單元2，具有非揮發性奈米管開關4405及4405’。由於單元2為單元1之一鏡影像，只有單元1將詳細地被敘述。非揮發性奈米管開關4405係藉由組合非揮發性奈米管開關4468(對應至非揮發性奈米管開關3905，說明於圖39)及奈米管通道元件4470(對應至奈米管通道元件4370－3，說明於圖43C)而形成。非揮發性奈米管開關4405可藉由首先形成非揮發性奈米管開關4468而形成，使用參照圖34A－34FF進一步說明如上之製造方法。其次，奈米管通道元件4470被形成，使用參照圖42A－42H敘述之製造方法。奈米管通道元件4470之奈米管元件4445係與奈米管元件4445’共用下層接觸件4430，以及與奈米管元件4445’共用側壁接觸件4440及上層接觸件4465。兩奈米管元件4445及4445’皆具有約相同的通道長度LSW－CH
，於範圍少於5 nm至大於250 nm例如。奈米管元件4445及4445’之厚度值可為不同的值。於此例中，最小尺寸F被假設為32 nm及每一奈米管元件厚度可為15 nm，針對組合之奈米管元件4445及4445’之有效厚度30 nm。組合之奈米管元件4445及4445’之該有效厚度30 nm係約相等於單元尺寸F 32 nm，因為於隔離溝渠區域內，奈米管元件係皆被使用於單元邊界內、以及單元邊界外。雖然本實例說明陰極－上－NT類型單元，陽極－上－NT單元亦可形成。
[0485]
包括於非揮發性奈米管開關中之奈米管元件可被合併於由隔離溝渠界定之單元邊界內，如進一步說明如上，參照圖40。此外，包括於非揮發性奈米管開關中之奈米管元件亦可亦可被合併於隔離溝渠區域內及單元邊界之外，如進一步說明如上參照圖43A－43C及參照圖42A－42H敘述之製造方法。然而，其係可能組合於單元邊界內之奈米管元件及於隔離溝渠中且於單元邊界外之其他奈米管元件，以形成包括兩種類型之奈米管組態(configuration)之非揮發性奈米管開關。
[0486]
圖44B說明單元1及單元2，具有非揮發性奈米管開關4405”及4405'''。由於單元2係相同於單元1，只有單元1將被詳細地敘述。非揮發性奈米管開關4405”係藉由組合非揮發性奈米管開關4469(對應至非揮發性奈米管開關4050，說明於圖40)及奈米管通道元件4470－1及4470－2(分別地對應至奈米管通道元件4370－3及4370－1”，說明於圖43C)而形成。非揮發性奈米管開關4405”可藉由首先形成非揮發性奈米管開關4469而形成，使用相似於圖40之製造方法。其次，奈米管通道元件4470－1及4470－2係使用參照圖42敘述之製造方法形成。奈米管通道元件4470－1之奈米管元件4445－1及奈米管通道元件4470－2之奈米管元件4445－2係與奈米管元件4445－3共用下層接觸件4430，以及與奈米管元件4445－3共用上層接觸件4465。奈米管元件4445－1、4445－2及4445－3具有約相同的通道長度LSW－CH
，於範圍少於5 nm至大於150 nm例如。奈米管元件4445－1、4445－2、及4445－3之厚度值可為不同的值。於此例中，最小尺寸F被假設為22 nm及奈米管元件4445－1及4445－2之厚度可各為6 nm及奈米管元件4445－3可為22 nm，針對組合之奈米管元件4445－1、4445－2、及4445－3之一組合有效厚度34 nm。組合之奈米管元件4445－1、4445－2、及4445－3之該有效厚度34 nm係大於單元尺寸F 22 nm約50%，因為於隔離溝渠區域內，奈米管元件係皆被使用於單元邊界內，以及於單元邊界外。雖然本實例說明陰極－上－NT類型單元，陽極－上－NT單元亦可形成。隨著單元變得更小，例如，22 nm及甚至更小，則接觸件之間之奈米管元件之數目減少及電阻上升。每層奈米管可達到之密度係有限制。因此，尋找增加奈米管層之方式可能係有幫助的，藉由放置更多的並聯奈米管層，以嘗試保持奈米管之數目幾乎相同(若可能的話)。換言之，該奈米管元件可被擴充以保持跟上半導體之尺寸縮減。
[0487]
圖33A－33D說明兩個堆疊的記憶體陣列，一個陰極－上－NT類型陣列以及另一個陽極－上－NT類型陣列，以使位元密度加倍。於堆疊件中之每一單元具有一個選擇(操縱)二極體及一個非揮發性奈米管開關。參照圖43C及44A－44B敘述如上之單元，每一單元使用兩個並聯連接之奈米管元件，以增加有效奈米管元件厚度。然而，每一單元具有兩個奈米管元件，藉由儲存兩個資料狀態(位元)於兩個奈米管元件(共用一個選擇(操縱)二極體而毋須堆疊兩個陣列)中之相同的單元中，其係可使位元密度加倍，如進一步說明如上參照圖33A－33D。
[0488]
說明於圖45之記憶體陣列截面4500顯示單元1及單元2具有相同的非揮發性奈米管開關。由於單元1及單元2係相同的，只有單元1將被詳細地敘述。圖45說明單元1，其係儲存兩個位元。一個選擇(操縱)二極體4525連接字元線WL0及下層接觸件4530。單元1包括兩個非揮發性奈米管開關4505－1及4505－2，共用選擇(操縱)二極體4525。
[0489]
奈米管通道元件4570－1係形成於溝渠A內及係相似於奈米管通道元件4370－3(說明於圖43C)。奈米管元件4545－1係與共用的下層接觸件4530及上層接觸件4565－1相接觸。上層接觸件4565－1係與位元線BL0－A相接觸。奈米管元件4545－1可經由其電阻狀態儲存資訊。
[0490]
奈米管通道元件4570－2係形成於溝渠B。奈米管元件4545－2係與共用的下層接觸件4530及上層接觸件4565－2相接觸。上層接觸件4565－2係與導孔介質4567相接觸，導孔介質4567係與位元線BL0－B相接觸。奈米管元件4545－2亦可經由其電阻狀態儲存資訊。
[0491]
單元1包括儲存一個位元之非揮發性奈米管開關4505－1，例如，以及非揮發性奈米管開關4505－2亦儲存一個位元，例如，使得單元1係儲存兩個位元，例如。說明於圖45之截面4500說明每一單元儲存兩個位元之一3D記憶體陣列，一個位元於非揮發性奈米管開關4505－1中及另一個位元於非揮發性奈米管開關4505－2中。相較於示於圖33A－33C之堆疊陣列，說明於圖45之記憶體陣列截面4500具有相同的密度，而不需要堆疊兩個分離的陣列。雖然本實例說明陽極－上－NT類型單元，陰極－上－NT單元亦可被替代使用。
[0492]
圖45說明圖43C之一修飾型式，其中次－最小上層接觸件4565－1及4565－2及接觸件導孔介質4567係使用對應至自我對準的分隔件技術、犧牲形狀、及填滿及平坦化技術之製造方法形成，以形成次－最小絕緣體與導體區域，如進一步說明如上參照圖36A－36FF。更具體地，自我對準的分隔件技術係進一步說明如上參照圖36E及36F；形成次－最小犧牲層係參照圖36P至36S敘述；以及形成最小及次－最小接觸件區域係參照圖36Y、36Z、及36AA敘述。
[0493]
圖33A－33C說明兩個堆疊陣列，一個陰極－上－NT類型陣列以及另一個陽極－上－NT類型陣列，以使位元密度加倍。於堆疊件中之每一單元具有一個選擇(操縱)二極體及一個非揮發性奈米管開關。參照圖43C及44A－B敘述如上之單元，每一單元使用兩個並聯連接之奈米管元件，以增加有效奈米管元件厚度。然而，每一單元具有兩個奈米管元件，藉由儲存兩個資料狀態(位元)於兩個奈米管元件(共用一個選擇(操縱)二極體而毋須堆疊兩個陣列)中之相同的單元中，其係可使位元密度加倍，如進一步說明如上參照圖33A－33C。
[0494]
說明於圖46之記憶體陣列截面4600顯示單元1及單元2具有相同的非揮發性奈米管開關組態(configuration)。由於單元1及單元2係相同的，只有單元1將被詳細地敘述。圖46說明單元1，其係儲存兩個位元，例如。一個選擇(操縱)二極體4625連接字元線WL0及下層接觸件4630。單元1包括兩個非揮發性奈米管開關4605－1及4605－2，共用選擇(操縱)二極體4625。
[0495]
奈米管通道元件4670－1係形成於溝渠A內及係相似於奈米管通道元件4470(說明於圖44A)。奈米管元件4645－1係與共用的下層接觸件4630及上層接觸件4665－1相接觸。上層接觸件4665－1係與位元線BL0－A相接觸。奈米管元件4645－1可經由其電阻狀態儲存資訊。
[0496]
奈米管元件4645－2為部分之非揮發性奈米管開關4605－2，其形成於單元1邊界內，如相對於非揮發性奈米管4468(說明於圖44A)進一步說明如上者，除了修飾了上層接觸件結構，進一步敘述如下。奈米管元件4645－2係與共用的下層接觸件4630及上層接觸件4665－2相接觸。上層接觸件4665－2係與導孔介質4667相接觸導孔介質4667係與位元線BL0－B相接觸。奈米管元件4645－2亦可經由其電阻狀態儲存資訊。
[0497]
單元1包括儲存一個位元之非揮發性奈米管開關4605－1，例如，以及非揮發性奈米管開關4605－2亦儲存一個位元，例如，使得單元1係儲存兩個位元，例如。說明於圖46之截面4600說明每一單元可儲存兩個位元之一3D記憶體陣列，一個位元於非揮發性奈米管開關4605－1中及另一個位元於非揮發性奈米管開關4605－2中，例如。相較於示於圖33A－33C之堆疊陣列，說明於圖46之記憶體陣列截面4600具有相同的密度，而不需要堆疊兩個分離的陣列。雖然本實例說明陽極－上－NT類型單元，陰極－上－NT單元亦可被替代使用。
[0498]
圖46說明圖44A－44B之一修飾型式，其中次－最小上層接觸件4665－1及4665－2及接觸件導孔介質4667係使用對應至自我對準的分隔件技術、犧牲形狀、及填滿及平坦化技術之製造方法形成，以形成次－最小絕緣體與導體區域，如進一步說明如上參照圖36A－36FF。更具體地，自我對準的分隔件技術係進一步說明如上參照圖36E及36F；形成次－最小犧牲層係參照圖36P至36S敘述；以及形成最小及次－最小接觸件區域係參照圖36Y、36Z、及36AA敘述。
[0499]
圖40說明截面4000，包括奈米管開關4005，其中奈米管元件4050之厚度可相等於單元尺寸F。通常，該奈米管元件之厚度不需要以任何特定方式相關於橫向的(lateral)單元尺寸F。於此例中，奈米管元件4050可被沈積，藉由噴塗製造方法例如。針對一技術節點(generation)具有F約22 nm及一奈米管元件厚度約22 nm例如，奈米管區域係填滿可用的單元區域。一側壁接觸件係被消除的，且下層接觸件4030及上層接觸件4065形成至奈米管4050之二端子(接觸件)區域。垂直的通道長度LSW－CH
係經由上層接觸件4065及下層接觸件4030之間之間隔決定。雖然截面4000達到高準位之3D單元密度，通道長度LSW－CH
之尺寸縮減係被限制的，因為奈米管元件4050係多孔性的。於一些實施例中，LSW－CH
必須維持數百奈米之一間隔，以確保通過該奈米管元件上層接觸件4065及下層接觸件4030之間不發生短路。然而，多種方法及組態(configuration)可被使用以縮減該奈米管元件之厚度，以及藉此縮減LSW－CH
，而同時仍避免上層及下層接觸件之間之短路。用於達到此目的之一些例示性的方法及組態(configuration)係更詳盡地敘述如下。
[0500]
說明於圖47之截面4785顯示水平地－配置的非揮發性奈米管元件，藉由絕緣區域，而與上層接觸件及下層接觸件分離。奈米管元件終端－接觸件係被使用，以連接奈米管元件與於一個終端上之相對應之上層接觸件及於另一個終端上之相對應之下層接觸件(使用溝渠側壁導線)。此一結構致使單元之奈米管元件通道長度(LSW－CH
)、通道寬度(WSW－CH
)、以及高度(厚度)之尺寸縮減。陰極－上－NT 3D記憶體陣列之製造方法係敘述於圖48A－48BB。
[0501]
圖49繪示使用終端－接觸件之一非揮發性奈米管開關。圖50說明終端接觸之非揮發性奈米管開關(繪示於圖49)之操作。
[0502]
圖51及52顯示使用於陽極－上－NT 3D記憶體陣列中之奈米管元件終端接觸之開關之截面。
[0503]
圖53及54A及54B說明一雙－高記憶體堆疊件，使用組合之陰極－上－NT及陽極－上－奈米管3D記憶體陣列(基於新的3D單元，敘述於圖47、48A－48BB、51、及52)。
[0504]
圖55A－55F說明溝渠側壁導線之結構及相對應之製造方法，該溝渠側壁導線使用溝渠區域中之共形的導體形成。圖48A－48BB使用之製造方法，當形成溝渠側壁導線時，係使用一導體溝渠填滿方法。
[0505]
圖47說明截面4785，包括單元C00及C01，於一3－D記憶體實施例中。奈米管層被水平地沈積於一平坦的絕緣體表面上，該平坦的絕緣體表面位於預先界定之二極體－形成層(如說明於進一步顯示如上之圖34A及34B)上。自我－對準方法(相似於自我－對準方法進一步說明如上參照圖34A－34FF及36A－36FF)決定使用於界定單元邊界之溝渠之尺寸及位置。自我對準的溝渠側壁導線，連接水平地－配置的奈米管元件至垂直地－配置的二極體及亦連接至陣列導線。
[0506]
進一步說明如上參照圖27A之方法2710係被使用於界定支援電路及互連件3401。
[0507]
其次，說明於圖27B之方法2730沈積並平坦化絕緣體3403。穿過平坦的絕緣體3403之互連手段(未示於截面4785，但係進一步顯示如上，相對於圖28C之截面2800”)可用於連接3－D陣列中之金屬陣列線至相對應之支援電路及互連件3401。藉由例示之方式，於BL驅動器及感測電路2640中之位元線驅動器可被連接至記憶體2600之陣列2610中之位元線BL0及BL1(說明於圖26A進一步說明如上，以及說明於圖47之截面4785)。於製造製程之此時點，方法2740可用於形成一記憶體陣列，於絕緣體3403之表面上，互連至記憶體陣列支撐結構3405－1(說明於圖47)。
[0508]
說明於圖27B之方法2740沈積並平坦化金屬、多晶矽、絕緣體、及奈米管元件，以形成非揮發性奈米管二極體，於此例中，其係包括多個垂直地配置之二極體及水平地－配置的非揮發性奈米管開關串聯對。為了消除會實質上增加單元面積之個別的層對準公差之累積，個別的單元邊界係於一單一蝕刻步驟形成，每一單元具有一單一NV NT二極體，在(除了WL0層之外)層已被沈積及平坦化之後，由一單一溝渠蝕刻步驟界定之。於X方向個別的單元尺寸為F(1最小特徵)，如說明於圖47，以及於垂直於X方向之Y方向(未顯示)亦為F，於X與Y方向具有一週期2F。因此，每一單元佔據之面積約4F2
。
[0509]
於一第一單元側壁上之垂直地－配置的(Z方向)溝渠側壁單元導線，係連接一垂直地－配置的二極體及一水平地－配置的奈米管元件之一個終端；以及於一第二單元側壁上之垂直地－配置的溝渠側壁單元導線，係使水平地－配置的奈米管元件之另一終端與陣列導線連接。例示性的形成垂直地－配置的溝渠側壁單元導線之方法可採用於溝渠側壁上圖案化形狀之方法，例如揭露於美國專利5,096,849之方法，其全部內容係併入本文中作為參考。水平地－配置的NV NT開關元件(奈米管元件)於X與Y方向之尺寸係由溝渠蝕刻所界定。於X或Y方向，該奈米管元件係沒有對準的需求。奈米管元件厚度(Z方向)係通常於5至40 nm範圍。然而，奈米管元件厚度可為任何期望的厚度，少於5 nm或大於40 nm例如。
[0510]
水平地－配置的奈米管元件可使用一單一奈米管層形成，或可使用多層形成。此等奈米管元件層可被沈積例如，使用旋塗塗佈技術或噴塗塗佈技術，如併入之專利參考文件中所更詳盡敘述者。圖47說明於X方向之3－D記憶體陣列截面4785以及係對應至參照圖48說明之製造方法。奈米管元件長度尺寸LSW－CH
及寬度尺寸WSW－CH
係由蝕刻溝渠壁間距決定。於X與Y方向，若溝渠壁間距係實質上相等於最小技術節點尺寸F，則例如對技術節點90 nm、65nm、45nm、及22 nm而言，LSW－CH
及WSW－CH
將為約90 nm、65 nm、45 nm、及22 nm例如。[0511]方法以一絕緣體填充溝渠；以及然後方法係平坦化該表面。然後，方法於該平坦化表面上沈積並圖案化字元線。
[0512]
說明於圖47之垂直地－配置的3D單元之製造繼續進行如下。方法係沈積一位元線導線層於絕緣體3403之表面上，具有一厚度50至500 nm，例如，如下所進一步敘述者，參照圖48。結構4785之垂直地－配置的二極體部分之製造，係相同於圖34A及34B(進一步說明如上)，及係合併於參照圖48敘述之製造方法中。方法係蝕刻位元線導線層及界定個別的位元線，例如位元線導體3410－1(BL0)及3410－2(BL1)。位元線，例如BL0及BL1係被使用作為陣列導線導體，且亦可被使用作為蕭基二極體之陽極端子。或者，蕭基二極體接面3418－1及3418－2可使用金屬或矽化物接觸件(未顯示)與N多晶矽區域3420－1及3420－2相接觸而形成，同時亦與位元線導體3410－1及3410－2形成歐姆接觸，N多晶矽區域3420－1及3420－2可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
例如，以及可具有一厚度範圍20 nm至400 nm，例如。
[0513]
圖47說明一陰極－至－NT類型之NV NT二極體，以蕭基二極體形成。然而，PN或PIN二極體可被使用於替代蕭基二極體，如進一步敘述如下參照圖48A。
[0514]
蕭基(及PN、PIN)二極體之電氣特性可為改良的(低漏電，例如)，經由控制多晶矽之材料性質，例如沈積及圖案化多晶矽以形成多晶矽區域3420－1及3420－2。多晶矽區域可具有相當大的或相當小的晶粒邊界尺寸，其係由使用於半導體區域中之方法所決定。例如，使用於半導體工業中之SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶，用於進一步電氣性質之提昇，例如低二極體漏電流。
[0515]
接觸件及導體材料之實例包括元素金屬，例如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。絕緣體可為SiO2
、SiNx
、Al2
O3
、BeO、聚醯亞胺、麥拉或其他適合的絕緣材料。
[0516]
於一些實例中，導體，例如Al、Au、W、Cu、Mo、Ti、及其他，可同時被使用作為接觸件及導體材料以及蕭基二極體之陽極。然而，於其他實例中，針對低順向電壓降及低二極體漏電，最佳化陽極材料係有利的。蕭基二極體陽極材料(未顯示)可分別地被添加於導體3410－1及3410－2及多晶矽區域3420－1及3420－2之間。此等陽極材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其他元素金屬。此外，矽化物，例如，CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
、及ZrSi2
可被使用。使用此等金屬及矽化物形成之蕭基二極體係說明於參考文件NG,K.K.“Complete Guide to Semiconductor Devices”,Second Edition,John Wiley & Sons,2002m pp.31－41，其全部內容係併入本文中作為參考。
[0517]
其次，具有完成之蕭基二極體選擇裝置，方法係形成N＋多晶矽區域3425－1及3425－2，以分別地接觸N多晶矽區域3420－1及3420－2，以及亦形成接觸件區域，以歐姆接觸至接觸件3430－1及3430－2。N＋多晶矽係通常摻雜有砷或磷至1020
摻雜物原子/cm3
，例如，以及具有一厚度20至400 nm，例如。N及N＋多晶矽區域尺寸係由接近製造流程之末端之溝渠蝕刻所界定。
[0518]
其次，方法係分別地形成平坦的絕緣區域4735－1及4735－2，於下層接觸件(接觸件)3430－1及3430－2之表面上，通常為SiO2
例如，具有厚度20至500 nm例如，及X與Y尺寸係由接近製造流程之末端之溝渠蝕刻所界定。
[0519]
其次，方法係分別地形成水平地－配置的奈米管元件4740－1及4740－2，於絕緣體區域4735－1及4735－2之表面上，奈米管元件長度及寬度，係由接近製造流程之末端之溝渠蝕刻所界定，及奈米管元件係分別地絕緣以避免直接與下層接觸件3430－1及3430－2接觸。為了改良單元C00及C01之密度，說明於圖47之奈米管元件4740－1及4740－2係水平地－配置的，溝渠－界定終端－接觸件4764及4779與奈米管元件4740－1相接觸，以及終端－接觸件4764’及4779’與奈米管元件4740－2相接觸，如以下所進一步敘述者。水平地－配置的奈米管元件及其製造方法，於併入之專利參考文件中有更詳盡的敘述。
[0520]
然後，方法係分別地形成保護用的絕緣體4745－1及4745－2，於共形的奈米管元件4740－1及4740－2之表面上，X與Y尺寸係由接近製造流程之末端之溝渠蝕刻所界定。例示性的形成保護用的絕緣體4745－1及4745－2之方法係進一步說明如下，參考圖48B。
[0521]
其次，方法係分別地形成上層接觸件4750－1及4750－2，於保護用的絕緣體4745－1及4745－2之表面上，X與Y尺寸係由接近製造流程之末端之溝渠蝕刻所界定。
[0522]
其次，方法係形成(蝕刻)溝渠開口，具有寬度F，形成單元C00及C01及相對應之下層及下層接觸件、奈米管元件、以及絕緣體之內側壁，進一步說明如上。
[0523]
其次，方法係形成側壁之垂直的導線4762及4762’。垂直側壁導線4762形成並連接奈米管元件4740－1之終端－接觸件4764與下層接觸件3430－1之終端－接觸件4766；垂直側壁導線4762’形成形成並連接奈米管元件4740－2之終端－接觸件4764’與下層接觸件3430－2之終端－接觸件4766’。
[0524]
其次，方法完成溝渠形成(蝕刻)，至絕緣體3403之表面。
[0525]
其次，方法以一絕緣體，例如TEOS，填滿溝渠開口並平坦化該表面，以完成溝渠填充物4769。
[0526]
其次，方法係形成(蝕刻)溝渠開口，具有寬度F，其係形成單元C00及C01及相對應之上層及下層接觸件、奈米管元件、及絕緣體之外側壁，進一步說明如上。
[0527]
其次，方法係形成側壁之垂直的導線4776及4776’。垂直側壁導線4776形成並連接奈米管元件4740－1之終端－接觸件4778與上層接觸件4750－1之終端－接觸件區域；垂直側壁導線4776’形成並連接奈米管元件4740－2之終端－接觸件4778’與上層接觸件4850－2之終端－接觸件區域。
[0528]
其次，方法完成溝渠形成(蝕刻)，至絕緣體3403之表面。
[0529]
其次，方法以一絕緣體，例如TEOS，填滿溝渠開口，並平坦化該表面，以完成溝渠填充物4882及4882’。
[0530]
其次，方法係分別地等向性地蝕刻並形成字元線接觸件4784C－1及4784C－2，於上層接觸件4750－1及4750－2之表面上，藉由沈積及平坦化一字元線層。
[0531]
其次，方法係圖案化字元線4784。
[0532]
非揮發性奈米管二極體形成單元C00及C01，對應至圖12之非揮發性奈米管二極體1200，每一單元C00及C01中各有一個。說明於圖47之截面4785之單元C00及C01對應至概要地顯示於圖26A中之記憶體陣列2610之相對應之單元C00及C01，以及位元線BL0及BL1及字元線WL0對應至概要地說明於記憶體陣列2610中之陣列線。
[0533]
說明於圖27A及27B之方法2700可用於製造記憶體，使用具有陰極－至－NT開關連接之水平地－配置的
自我對準的NV NT開關之NV NT二極體裝置，例如，示於說明於圖47之截面4785者，如下所進一步敘述者，參照圖48。結構，例如截面4785，可用於製造概要地說明於圖26A之記憶體2600。
[0534]
說明於圖27A之方法2710係被使用以界定支援電路及互連件，相似於相對於記憶體2600說明於圖26A者，如進一步說明如上。方法2710應用習知半導體工業技術設計及製造技術，以製造支援電路及互連件3401於一半導體基材之中及之上，如說明於圖48A。支援電路及互連件3401包括於一半導體基材中之FET裝置以及於一半導體基材上之互連件，例如導孔及導線。圖48A係對應圖34A，說明一蕭基二極體結構，除了一選用之導通蕭基陽極接觸件層3415係示於圖34A，而係未示於圖48A。須注意，圖34A’可被用於替代圖34A’，若一開始一PN二極體結構係想要的。若於圖34A’之N多晶矽層3417被以一本質摻雜(intrinsically doped)多晶矽層(未顯示)所取代，則一P IN二極體會被形成，而非一PN二極體。因此，雖然說明於圖48A之結構說明一蕭基二極體結構，該結構亦可使用一PN二極體或一PIN二極體製造。
[0535]
說明於圖48之支援電路及互連件3401、絕緣體3403、記憶體陣列支撐結構3405、導體層3410、N多晶矽層3420、N＋多晶矽層3425、及下層接觸件層3430之元件及結構之製造方法係進一步說明如上，參照圖34A及34B。
[0536]
其次，製造方法係沈積絕緣體層4835，如說明於圖48B，於下層接觸件層3430之表面上。絕緣體層4835係通常為SiO2
，具有一厚度範圍20至500 nm例如。
[0537]
其次，方法係沈積一水平地－配置的奈米管層4840，於絕緣體層4835之平坦表面上，如說明於圖48B。水平地－配置的奈米管層4840可使用一單一奈米管層而形成，或可使用多重奈米管層而形成。此等奈米管層可被沈積例如，使用旋塗塗佈技術或噴塗塗佈技術，如併入之專利參考文件中所更詳盡敘述者。
[0538]
其次，方法係形成保護用的絕緣體層4845，於奈米管層4840之表面上，如說明於圖48B。保護用的絕緣體層4845可使用CMOS工業中之適當之已知的材料形成，包含但不限於：PVDF(聚偏二氟乙烯)、聚醯亞胺、PSG(磷矽玻璃)氧化物、奧立龍(Orion)氧化物、LTO(平坦化低溫氧化物；planarizing low temperature oxide)、濺鍍氧化物或氮化物、流填(flowfill)氧化物、ALD(原子層沈積；atomic layer deposition)氧化物。CVD(化學汽相沈積；chemical vapor deposition)氮化物亦可使用，以及該等材料可被互相結合使用，例如，一PVDF層或PVDF混合物及其他共聚物(copolymer)可被置於奈米管層4840之頂部，及此一複合物(complex)可覆蓋有ALD Al2
O3
層，然而，任何不含氧之高溫聚合物可被使用作為保護(passivation)層。於一些實施例中鈍化材料，例如PVDF，可被與其他有機或介電材料混合或配製，例如PC7，以產生特定鈍化性質，例如以提供延長的生命期及可靠度。多種材料及方法係敘述於美國專利申請案No.11/280,786。
[0539]
於製造製程之此時點，方法係沈積上層接觸件層4850於絕緣體層4845之表面上，如說明於圖48B。上層接觸件層4850可為10至500 nm之厚度，例如。上層接觸件層4850可使用下列而形成：Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
，例如。
[0540]
其次，方法係沈積犧牲層4852(犧牲層1)於上層接觸件層4850上，如說明於圖48C。犧牲層4852可於範圍10至500 nm厚及使用導體、半導體、或絕緣體材料形成，例如相對於下層接觸件層3430、半導體層3420及3425、及絕緣體層4835及4845進一步說明如上之材料。
[0541]
其次，方法係沈積並圖案化一遮罩層(未顯示)，該遮罩層係沈積於犧牲層4852之頂表面上，使用已知的工業方法。該遮罩開口可被對準至平坦的絕緣層3403中之對準標記，例如；此對準係非關鍵的。
[0542]
然後，方法係等向性地蝕刻犧牲層4852，以形成一開口，具有尺寸DX1，貫穿過犧牲層4852，停止於上層接觸件層4850表面，使用已知的工業方法，如說明於圖48D。如以下所進一步說明者，係形成兩個記憶體單元，包括水平的奈米管通道元件，相對於犧牲覆蓋層(cap)1區域4852’及犧牲覆蓋層(cap)1區域4852”之垂直的邊緣自我對準及定位。尺寸DX1係約3F，其中F為一最小光微影尺寸。對一65 nm技術節點而言，DX1係約195 nm；對一45 nm技術節點而言，DX1係約135 nm；以及對一22 nm技術節點而言，DX1係約66 nm。該等DX1尺寸係遠大於技術最小尺寸F及係因此非－關鍵尺寸，於任何技術節點。
[0543]
其次，方法係沈積一第二共形的犧牲層4853(犧牲層2)，如說明於圖48E。共形的犧牲層4853之厚度係被選擇為F。於此例中，若F為45 nm，則共形的犧牲層4853之厚度係約45 nm；若F為22 nm，則共形的犧牲層4853之厚度係約22 nm。共形的犧牲層4853可使用導體、半導體、或絕緣體材料形成，相似於用於形成犧牲層4852之材料，進一步說明如上。
[0544]
其次，方法係等向性地蝕刻共形的犧牲層4853，使用反應性離子蝕刻(RIE)例如，使用已知的工業方法，形成尺寸約F之開口4855，其係於此例中可於一範圍22至45 nm，如說明於圖48F。開口4855中之第二犧牲覆蓋層(cap)2區域4853’及第二犧牲覆蓋層(cap)2區域4953”之內側壁，係自我對準至犧牲區域4852’及4852”之內壁，及分離約F之距離。
[0545]
此時於該製程中，犧牲區域4853’及4853”可被使用作為溝渠之等向性的蝕刻之遮罩層，溝渠之等向性的蝕刻係使用沿著X方向界定3D單元之單元邊界之方法，該3D單元使用每一單元具有一內部之陰極－至－奈米管連接的一個NV NT二極體。美國專利5,670,803，其全部內容係併入本文中作為參考，共同發明人Bertin，揭露一3－D陣列(於此例中，3D－SRAM)結構，具有同時地溝渠－界定之側壁尺寸。此結構包括垂直側壁，同時地由切割貫穿過多層摻雜矽及絕緣區域之溝渠所界定，以避免多重對準步驟。此一溝渠等向性的選擇性蝕刻方法可切割貫穿過多層導體、半導體、及氧化物層，如進一步說明如上，相對於形成於圖34A－34FF及36A－36FF之溝渠者。於此例中，選擇性的等向性的溝渠蝕刻(RIE)移除上層接觸件層4850暴露之區域，以形成上層接觸件區域4850’及4850”；移除保護用的絕緣體層4845暴露之區域，以形成保護用的絕緣體區域4845’及4845”；移除奈米管層4840暴露之區域，以形成奈米管區域4840’及4840”；移除絕緣層4835暴露之區域，以形成絕緣區域4835’及4835”；移除下層接觸件層3430暴露之區域，以形成下層接觸件區域3430’及3430”；以及選擇性的等向性的蝕刻停止於N＋多晶矽層3425之頂表面上，以形成溝渠開口4857，如說明於圖48G。
[0546]
其次，方法，例如，蒸鍍(evaporation)或濺鍍(sputtering)導體材料4858以填滿溝渠4857，如說明於圖48H。導體層材料之實例為元素金屬例如，Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。導體材料被形成至側壁導線區域內，如進一步說明如下。因為導線距離很短，產生之溝渠側壁導線的片電阻(sheet resistance)不必憂慮。溝渠側壁導線及奈米管區域4840’及4840”之終端之間之奈米管接觸件電阻值、奈米管接觸件電阻差異、及奈米管接觸件電阻可靠度，為選擇導體類型時之有用的準則。大截面積之奈米管區域通常造成降低全部之接觸件電阻，因為多重並聯之奈米管。至奈米管終端區域及下層金屬側壁區域之溝渠側壁接觸件，係被用於形成一單元陰極－至－NT連接。具有終端－唯一(end－only)接觸件之一非揮發性奈米管開關，係進一步敘述如下參照圖49及50。
[0547]
其次，方法選擇性地等向性地蝕刻導體4858至一深度DZ1，深度DZ1係位於犧牲覆蓋層(cap)2區域4853’及4853”之頂表面下方，如說明於圖48I。DZ1被選擇以確保完全接觸奈米管終端區域，而不接觸上層接觸件區域。此時於該製程中，導體4858’之側壁係與奈米管區域4840’之一個終端及下層導體3430’之一個終端電氣接觸，以及亦與奈米管區域4840”之一個終端及下層導體3430”之一個終端電氣接觸。兩個分離的側壁導線區域可被形成，如以下所進一步說明者。
[0548]
其次，方法係沈積一共形的絕緣體層4860，如說明於圖48J。共形的絕緣體4860可為5至50 nm厚，例如，以及可由CMOS工業或封裝工業中之任何適當之已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如，例如敘述於美國專利申請案No.11/280,786。絕緣體4860被沈積至一膜厚度，該膜厚度決定溝渠側壁導線之厚度，如以下所進一步敘述者。
[0549]
其次，方法直接地蝕刻共形的絕緣體4860，使用RIE，及移除頂部水平的表面上及溝渠開口底部之底部水平的表面上之共形的層材料，以形成溝渠開口4861，具有側壁絕緣體4860’及4860”及導體4858’，如說明於圖48K。
[0550]
其次，方法係等向性地蝕刻導體4858’，使用側壁絕緣體4860’及4860”作為遮罩區域並停止於N＋多晶矽層3425之頂表面，如說明於圖48L。側壁絕緣體4860’及4860”之厚度決定了溝渠側壁導線區域之厚度，如下所說明者。溝渠側壁導線4862被形成，其係形成接觸件4864，於溝渠側壁導線4862及奈米管區域4840’之一個終端之間。溝渠側壁導線4862亦形成接觸件4866，具有下層接觸件3430’之一個側壁(終端)。溝渠側壁導線4862’被形成，其係形成接觸件4864’，於溝渠側壁導線4862’及奈米管區域4840”之一個終端之間。溝渠側壁導線4862’亦形成接觸件4866’，具有下層接觸件3430”之一個側壁(終端)。
[0551]
其次，方法係等向性地蝕刻N＋多晶矽層3425暴露之區域，以形成N＋多晶矽區域3425’及3425”；蝕刻多晶矽層3420暴露之區域，以形成N多晶矽區域3420’及3420”；以及蝕刻導體層3410暴露之區域，以形成導體區域3410’及3410”，停止於絕緣體3403之表面。側壁絕緣體4860’及4860”與溝渠側壁導體4862及4862’係被使用為遮罩。等向性的蝕刻停止於絕緣體3403之頂表面，形成溝渠開口4867’，如說明於圖48M。
[0552]
其次，方法以一絕緣體4869，例如TEOS，填滿溝渠開口4867’，並平坦化，如說明於圖48N。
[0553]
於製程中之此時點，一第二單元邊界係沿著3D記憶體單元之X方向形成。方法移除(蝕刻)犧牲覆蓋層1區域4852’及4852”，暴露出上層接觸件區域4850’及4850”之表面之一部分，如說明於圖48O。
[0554]
此時於該製程中，犧牲區域4853’及4853”可被使用作為溝渠之等向性的蝕刻之遮罩層，溝渠之等向性的蝕刻係使用沿著X方向界定3D單元之其他單元邊界之方法，該3D單元使用每一單元具有一內部之陰極－至－奈米管連接之一個NV NT二極體，如進一步說明如上參照圖48F。此結構包括垂直側壁，同時地由切割貫穿過多層摻雜矽及絕緣區域之溝渠所界定，以避免多重對準步驟。此一溝渠等向性的選擇性蝕刻方法可切割貫穿過多層導體、半導體、及氧化物層，如進一步說明如上，相對於形成於圖48F及亦於圖34A－34FF及36A－36FF之溝渠。於此例中，選擇性的等向性的溝渠蝕刻(RIE)移除上層接觸件區域4550’及4850”暴露之區域，以分別地形成上層接觸件4850－1及4850－2；移除保護用的絕緣體區域4845’及4845”暴露之區域，以分別地形成保護用的絕緣體4845－1及4845－2；移除奈米管區域4840’及4840”暴露之區域，以分別地形成奈米管元件4840－1及4840－2；以及選擇性的等向性的蝕刻停止於絕緣體區域4835’及4835”之頂表面上，形成溝渠開口4871及4871’，如說明於圖48P。
[0555]
其次，方法，例如，蒸鍍或濺鍍一導體材料4872，以填滿溝渠4871及4871’，如說明於圖48Q，以及亦進一步說明如上參照圖48H。
[0556]
其次，方法選擇性地等向性地蝕刻導體4872至一深度DZ2，深度DZ1係位於犧牲覆蓋層(cap)2區域4853’及4853”之頂表面下方，如說明於圖48R。DZ2被調整以確保完全接觸奈米管終端區域，同時亦接觸上層接觸件。此時於該製程中，導體4872’及4872”之側壁係分別地與每一奈米管元件4840－1及4840－2之一個終端電氣接觸，以及分別地與上層導體4850－1及4850－2之一個終端電氣接觸。側壁導線區域可被形成，如以下所進一步說明者。
[0557]
其次，方法係沈積一共形的絕緣體層4874，如說明於圖48。共形的絕緣體4874可為5至50 nm厚，例如，以及可由CMOS工業或封裝工業中之任何已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料及介電材料之組合，例如覆蓋有一Al2
O3
層之PVDF，例如，例如敘述於美國專利申請案No.11/280,786。絕緣體4874被沈積至一膜厚度，該膜厚度決定溝渠側壁導線之厚度，如以下所進一步敘述者。
[0558]
其次，方法直接地蝕刻共形的絕緣體4874，使用RIE，及移除頂部水平的表面上及溝渠開口底部之底部水平的表面上之共形的層材料，以形成溝渠開口，具有側壁絕緣體4874’及4874”及導體4872’及4872”，如說明於圖48T。
[0559]
其次，方法係分別地等向性地蝕刻導體4872’及4872”，分別地使用側壁絕緣體4874’及4874”以及於溝渠4880A及4880B之其他側上之相對應之絕緣體(未顯示)作為遮罩區域，並分別地停止於絕緣體區域4835’及4835”頂表面，如說明於圖48U。側壁絕緣體4874’及4874”之厚度決定溝渠側壁導線區域之厚度，如下所說明者。溝渠側壁導線4876被形成，其係接著形成接觸件4879，於溝渠側壁導線4876及奈米管元件4840－1之一個終端之間。溝渠側壁導線4876亦形成接觸件4878，具有上層接觸件4850－1之一個側壁(終端)。溝渠側壁導線4876’被形成，其係接著形成接觸件4879’，於溝渠側壁導線4876’及奈米管元件4840－2之一個終端之間。溝渠側壁導線4876’亦形成接觸件4878’，具有上層接觸件4850－2之一個側壁(終端)。
[0560]
其次，方法係分別地等向性地蝕刻絕緣體區域4835’及4835”暴露之區域，以形成絕緣體4835－1及4835－2；下層接觸件區域3430’及3430”，以形成下層接觸件3430－1及3430－2，分別地；N＋多晶矽區域3425’及3425”，以形成N＋多晶矽區域3425－1及3425－2，分別地；多晶矽區域3420’及3420”暴露之區域，以形成N多晶矽區域3420－1及3420－2；以及導體區域3410’及3410”暴露之區域，以形成導體3410－1及3410－2，分別地，停止於絕緣體3403之表面。側壁絕緣體4874’及4874”及溝渠側壁導體4876及4876’係被使用為遮罩。等向性的蝕刻停止於絕緣體3403之頂表面，形成溝渠開口4880A’及4880B’，如說明於圖48V。
[0561]
其次，方法以一絕緣體4882，例如TEOS，填滿溝渠開口4880A’及4880B’，並平坦化，如說明於圖48W。
[0562]
其次，方法移除(蝕刻)犧牲覆蓋層(cap)2區域4853’及4853”，以形成開口4883及4883’，分別地，暴露出上層接觸件5850－1及5850－2之頂表面，分別地，如說明於圖48X。
[0563]
其次，方法係沈積並平坦化一導體層4884，導體層4884亦形成接觸件4884C－1及4884C－2，分別地接觸上層接觸件4850－1及4850－2，如說明於圖48Y。
[0564]
其次，導體層4884被圖案化，以形成字元線，垂直於導體(位元線)3410－1及3410－2，如以下所進一步說明者。
[0565]
此時於該製程中，說明於圖48Y之截面4885已被製造，以及包括NV NT二極體單元尺寸F(其中F為一最小特徵尺寸)及單元週期2F界定於X方向以及相對應之陣列位元線。其次，使用以於Y方向界定尺寸之單元尺寸係藉由等向性的溝渠蝕刻製程而形成，相似於相對於說明於圖48Y之截面4885進一步說明如上者。用以於Y方向界定尺寸之溝渠係約垂直於用以於X方向界定尺寸之溝渠。於此例中，相對於X方向尺寸，於Y方向之單元特性不需要自我對準技術，進一步說明如上。Y(位元線)方向之結構之截面係相對於截面X－X’說明於圖48Y。
[0566]
其次，方法係沈積並圖案化一遮罩層，例如遮罩層4884A，於字元線層4884之表面上，如說明於圖48Z。遮罩層4884A可為非－關鍵地對準至平坦的絕緣體3403中之對準標記。遮罩層4884A中之開口決定溝渠等向性的蝕刻區域之位置，於此例中，溝渠係約垂直於位元線例如導體3410－1(BL0)。
[0567]
此時於該製程中，遮罩層4884A中之開口可被使用於溝渠之等向性的蝕刻，沿著3D單元之Y方向界定新的單元邊界，該3D單元使用每一單元具有一內部之陰極－至－奈米管連接之一個NV NT二極體。所有溝渠及相應之單元邊界可被同時地形成。此結構包括垂直側壁，同時地由溝渠所界定。此等溝渠等向性的選擇性蝕刻方法可切割貫穿過多層導體、半導體、及氧化物層，如進一步敘述如下及亦進一步說明如上，相對於形成於圖48F至48M及亦於圖34A－34FF及36A－36FF之溝渠。於此例中，選擇性的等向性的溝渠蝕刻(RIE)移除導體層4884暴露之區域，以形成字元線導體4884－1(WL0)及4884－2(WL1)；接觸件區域4884C－1暴露之區域，以形成接觸件4884C－1’及4884C－1”；上層接觸件區域4850－1及4850－2暴露之區域，以形成上層接觸件4850－1’及4850－1”；移除保護用的絕緣體區域4845－1及4845－2暴露之區域，以形成保護用的絕緣體4845－1’及4845－1”；移除奈米管區域4840－1及4840－2暴露之區域，以形成奈米管元件4840－1’及4840－1”；移除絕緣體區域4835－1及4835－2暴露之區域，以形成絕緣體4835－1’及4835－1”；移除下層接觸件區域3430－1及3430－2暴露之區域，以形成下層接觸件3430－1’及3430－1”；移除N＋多晶矽區域3425－1及3425－2暴露之區域，以形成N＋多晶矽區域3425－1’及3425－1”；以及移除多晶矽區域3420－1及3420－2暴露之區域，以形成N多晶矽區域3420－1’及3420－1”。等向性的蝕刻停止於導體3410－1之頂表面，形成溝渠開口4886，如說明於圖48AA。
[0568]
然後方法係以一絕緣體4888，例如TEOS，填滿溝渠4886例如，以及平坦化該表面，如說明於圖48BB之截面4885’。截面4885’(說明於圖48BB)及截面4885(說明於圖48Y)為相同的3D非揮發性記憶體陣列之兩個截面的代表，該3D非揮發性記憶體陣列具有由NV NT二極體形成之單元，該NV NT二極體具有垂直地配置之操縱(選擇)二極體及水平地－配置的奈米管元件，係藉由溝渠側壁導線而接觸至每一終端上。說明於圖48Y之截面4885係對應說明於圖47之截面4785。
[0569]
此時於該製程中，說明於圖48Y及48BB之截面4885及4885’，分別地被製造，非揮發性奈米管元件水平地－配置的通道長度LSW－CH
被界定，包括全部之NV NT二極體單元尺寸為1F於X方向及1F於Y方向，以及相對應之位元及字元陣列線。截面4885為兩個相鄰之陰極－至－奈米管類型非揮發性奈米管二極體－基底單元於X方向之一截面，及截面4885’為兩個相鄰之陰極－至－奈米管類型非揮發性奈米管二極體－基底單元於Y方向之一截面。截面4885及4885’包括相對應之字元線及位元線陣列線。該非揮發性奈米管二極體形成操縱(steering)及儲存元件於每一單元中，說明於截面4885及4885’，以及每一單元具有1F乘1F之尺寸。相鄰單元之間之間距為1F，因此單元週期於X與Y方向皆為2F。因此一個位元佔據之面積4F2
。在45 nm技術節點，該單元面積係少於0.01 um2
。
[0570]
圖49說明NV NT開關4900包括一圖案化之奈米管元件4910，於絕緣體4920上，該絕緣體4920由基材4930所支撐。圖案化之保護用的絕緣體4935係與奈米管元件4910之頂表面相接觸。奈米管元件4910及保護用的絕緣體4935之實例係進一步說明如上參照圖48A－48BB。端子(導體元件)4940及4950被沈積相鄰於奈米管元件4910之終端－區域及分別地形成端子－至－奈米管終端－區域接觸件4960及4965。接觸至奈米管元件之終端－區域之實例係進一步說明如上參照圖48L及48U。該非揮發性奈米管開關通道長度LSW－CH
為奈米管元件終端－區域接觸件4960及4965之間之間隔。基材4930可為一絕緣體，例如陶瓷或玻璃，一半導體，或一有機之剛性的或可撓的基材。絕緣體4920可為SiO2、SiN、Al2
O3
，或其他絕緣體材料。端子(導體元件)4940及4950可使用多種接觸件及互連件元素金屬形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。
[0571]
於圖50圖表(graph)5000說明個別的非揮發性奈米管開關4900實驗測試結果，具有奈米管元件4910通道長度約250 nm及由TiPd形成之端子(導電元件)4940及4950。非揮發性奈米管開關4900之100 ON/OFF循環週期之切換結果顯示，大部分的ON電阻值係於範圍10 kOhms至100 kOhms，有少部分的ON電阻值800 kOhms，如電阻值5010所說明者，以及OFF電阻值係於範圍500 MOhms至100 Gohms，如電阻值5020所說明者。於少部分的實例5030，ON電阻值係大於100 MOhm。
[0572]
若一3D記憶體陣列係使用於一非揮發性快閃(Flash)記憶體應用，快閃架構可使用於偵測實例5030，其ON電阻值係大於OFF電阻值5010，及依需要施加一個或數個額外的循環週期，以確保ON電阻值少於1 Mohm，如說明於圖表5000。
[0573]
非揮發性奈米管開關4900 ON/OFF電阻值論證降低ON電阻值之散佈及使ON電阻值之分佈集中，在數十(或數百)循環之後。圖表5010及5020於80至100 ON/OFF循環範圍，顯示ON電阻值於10 kOhms及少於1 Mohms之間，例如，以及OFF電阻值大於80 MOhm。此一非揮發性奈米管開關可被用於任何記憶體架構。施加數十或數百循環週期至初－製造之非揮發性奈米管開關4900，可被使用作為部分之記憶體陣列預燒(burn－in)操作。施加電壓及電流導致ON及OFF電阻值之間之循環之實例係進一步說明如上參照圖11A及11B。
[0574]
圖51說明截面5185包括單元C00及C10，於一3－D記憶體實施例中。奈米管層被水平地沈積於一平坦的絕緣體表面上，該平坦的絕緣體表面位於預先界定之二極體－形成層(如說明於進一步顯示如上之圖36A及36B)上。自我－對準方法(相似於自我－對準方法進一步說明如上參照圖34A－34FF、36A－36FF、及48A－48BB)決定使用於界定單元邊界之溝渠之尺寸及位置。自我對準的溝渠側壁導線，連接水平地－配置的奈米管元件至垂直地－配置的二極體及亦至陣列導線。
[0575]
進一步說明如上參照圖30A之方法3010係被使用於界定支援電路及互連件3601。
[0576]
其次，說明於圖30B之方法3030沈積並平坦化絕緣體3603。穿過平坦的絕緣體3603之互連手段(未示於截面5185，但係進一步顯示如上，相對於圖28C之截面2800”)可用於連接3－D陣列中之金屬陣列線至相對應之支援電路及互連件3601。藉由例示之方式，WL驅動器及感測電路2930中之字元線驅動器可被連接至記憶體2900之陣列2910中之字元線WL0及WL1(說明於圖29A進一步說明如上，以及說明於圖51之截面5185)。於製造製程之此時點，方法3040可用於形成一記憶體陣列，於絕緣體3603之表面上，互連至記憶體陣列支撐結構3605－1(說明於圖51)。
[0577]
說明於圖30B之例示性的方法3040沈積並平坦化金屬、多晶矽、絕緣體、及奈米管元件，以形成非揮發性奈米管二極體，於此例中，其係包括多個垂直地配置之二極體及水平地－配置的非揮發性奈米管開關串聯對。為了消除會實質上增加單元面積之個別的層對準公差之累積，個別的單元邊界係於一單一蝕刻步驟形成，每一單元具有一單一NV NT二極體，在(除了BL0層之外)層已被沈積及平坦化之後，由一單一溝渠蝕刻步驟界定之。於Y方向個別的單元尺寸為F(1最小特徵)，如說明於圖51，以及於垂直於Y方向之X方向(未顯示)亦為F，於X與Y方向具有一週期2F。因此，每一單元佔據之面積約4F2
。
[0578]
於一第一單元側壁上之垂直地－配置的(Z方向)溝渠側壁單元導線，係連接一垂直地－配置的二極體及一水平地－配置的奈米管元件之一個終端；以及於一第二單元側壁上之垂直地－配置的溝渠側壁單元導線，係使水平地－配置的奈米管元件之另一終端與陣列導線連接。例示性的形成垂直地－配置的溝渠側壁單元導線之方法可採用於溝渠側壁上圖案化形狀之方法，例如方法揭露於美國專利5,096,849。水平地－配置的NV NT開關元件(奈米管元件)於X與Y方向之尺寸係由溝渠蝕刻所界定。於X或Y方向，該奈米管元件係沒有對準的需求。奈米管元件厚度(Z方向)係通常於5至40 nm範圍。然而，奈米管元件厚度可為任何期望的厚度，少於5 nm或大於40 nm例如。
[0579]
水平地－配置的奈米管元件可使用一單一奈米管層形成，或可使用多層形成。此等奈米管元件層可被沈積例如，使用旋塗塗佈技術或噴塗塗佈技術，如併入之專利參考文件中所更詳盡敘述者。圖51說明於Y方向之3－D記憶體陣列截面5185以及係對應參照圖48A－48BB說明之製造方法，但具有一小改變在於圖36A及36B取代圖34A及34B，以形成一陽極－上－NT 3D記憶體單元(而非一陰極－上－NT記憶體單元)。NV NT開關係使用與參照圖48A－48BB進一步說明如上之製造方法相同之製造方法形成。奈米管元件長度尺寸LSW－CH
及寬度尺寸WSW－CH
係由蝕刻溝渠壁間距決定。若溝渠壁間距係相等於最小技術節點尺寸F，於X與Y方向，則針對技術節點90 nm、65nm、45nm、及22 nm例如，LSW－CH
及WSW－CH
將為約90 nm、65 nm、45 nm、及22 nm例如。
[0580]
方法以一絕緣體填充溝渠；以及然後方法係平坦化該表面。然後，方法係於該平坦化表面上沈積並圖案化位元線。
[0581]
說明於圖51之垂直地－配置的3D單元之製造繼續進行如下。方法係沈積一字元線導線層於絕緣體3603之表面上，具有一厚度50至500 nm，例如，如進一步說明如上參照圖48A－48BB(於圖51之字元線導線層係對應於圖48A－48BB之位元線導線層)。結構5185之垂直地－配置的二極體部分之製造，係相同於圖36A及36B(進一步說明如上)及係合併於參照圖51敘述之製造方法。方法係蝕刻字元線導線層及界定個別的字元線，例如字元線導體3610－1(WL0)及3610－2(WL1)。字元線，例如WL0及WL1係被使用作為陣列導線導體，且亦可被使用作為至N＋區域3620－1及3620－2之接觸件，其係與形成蕭基二極體陰極之N區域3625－1及3625－2相接觸。N＋多晶矽區域3620－1及3620－2可摻雜有砷或磷為1020
摻雜物原子/cm3
或更多，以及N多晶矽區域3625－1及3625－2可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
例如，以及可具有一厚度範圍20 nm至400 nm，例如。
[0582]
圖51說明一陽極－至－NT類型之NV NT二極體，以蕭基二極體形成。然而，PN或PIN二極體可被用於替代蕭基二極體。
[0583]
蕭基(及PN、PIN)二極體電氣特性可為改良的(低漏電，例如)，經由控制多晶矽之材料性質，例如沈積及圖案化多晶矽以形成多晶矽區域3625－1及3625－2。多晶矽區域可具有相當大的或相當小的晶粒邊界尺寸其係由使用於半導體區域中之方法所決定。例如，半導體工業中之SOI沈積方法使用可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶，針對進一步電氣性質之提昇，例如低二極體漏電流。
[0584]
方法係形成下層接觸件3630－1及3630－2。接觸件導體材料之實例包括元素金屬，例如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。絕緣體可為SiO2
、SiNx
、Al2
O3
、BeO、聚醯亞胺、麥拉或其他適合的絕緣材料。
[0585]
下層接觸件3630－1及3630－2亦形成具有蕭基二極體接面3618－1及3618－2之蕭基二極體之陽極。於一些實例中，導體，例如Al、Au、W、Cu、Mo、Ti、及其他，可同時被使用作為接觸件導體材料以及蕭基二極體之陽極。然而，於其他實例中，針對低順向電壓降及低二極體漏電，最佳化陽極材料係有利的。蕭基二極體陽極材料(未顯示)可分別地被添加於下層接觸件(及蕭基二極體陽極)3630－1及3630－2與多晶矽區域3625－1及3625－2之間。此等陽極材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其他元素金屬。此外，矽化物，例如，CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
、及ZrSi2
可被使用。使用此等金屬及矽化物形成之蕭基二極體係說明於參考文件NG,K.K.“Complete Guide to Semiconductor Devices”,Second Edition,John Wiley & Sons,2002m pp.31－41，其全部內容係併入本文中作為參考。
[0586]
其次，方法係分別地形成平坦的絕緣區域4735－1及4735－2，於下層接觸件(接觸件)3630－1及3630－2之表面上，通常為SiO2
例如，具有厚度20至500 nm例如，及X與Y尺寸係由接近製造流程之末端之溝渠蝕刻所界定。
[0587]
其次，方法係分別地形成水平地－配置的奈米管元件4740－1及4740－2，於絕緣體區域4735－1及4735－2之表面上，奈米管元件長度及寬度，係由接近製造流程之末端之溝渠蝕刻所界定，及奈米管元件係分別地絕緣以避免直接與下層接觸件3430－1及3430－2接觸。為了最大化單元C00及C10之密度，說明於圖51之奈米管元件4740－1及4740－2係水平地－配置的，溝渠－界定終端－接觸件4764及4779與奈米管元件4740－1相接觸，以及終端－接觸件4764’及4779’與奈米管元件4740－2相接觸，如下所進一步敘述者，水平地－配置的奈米管元件於併入之專利參考文件中有更詳盡的敘述。
[0588]
然後，方法係分別地形成保護用的絕緣體4745－1及4745－2，於共形的奈米管元件4740－1及4740－2之表面上，X與Y尺寸係由接近製造流程之末端之溝渠蝕刻所界定。例示性的形成保護用的絕緣體4745－1及4745－2之方法係進一步說明如上，參照圖48B。
[0589]
其次，方法係分別地形成上層接觸件4750－1及4750－2，於保護用的絕緣體4745－1及4745－2之表面上，X與Y尺寸係由接近製造流程之末端之溝渠蝕刻所界定。
[0590]
其次，方法係形成(蝕刻)溝渠開口，具有寬度F，形成單元C00及C10及相對應之上層及下層接觸件、奈米管元件、及絕緣體之內側壁，進一步說明如上。
[0591]
其次，方法係形成側壁之垂直的導線4762及4762’。垂直側壁導線4762形成並連接奈米管元件4740－1之終端－接觸件4764與下層接觸件3630－1之終端－接觸件4766；垂直側壁導線4762’形成並連接奈米管元件4740－2之終端－接觸件4764’與下層接觸件3630－2之終端－接觸件4766’。
[0592]
其次，方法完成溝渠形成(蝕刻)，至絕緣體3403之表面。
[0593]
其次，方法以一絕緣體，例如TEOS，填滿溝渠開口並平坦化該表面，以完成溝渠填充物4769。
[0594]
其次，方法係形成(蝕刻)溝渠開口，具有寬度F，其係形成單元C00及C10及相對應之上層及下層接觸件、奈米管元件、及絕緣體之外側壁，進一步說明如上。
[0595]
其次，方法係形成側壁之垂直的導線4776及4776’。垂直側壁導線4776形成並連接奈米管元件4740－1之終端－接觸件4779與上層接觸件4750－1之終端－接觸件區域4778；垂直側壁導線4776’形成並連接奈米管元件4740－2之終端－接觸件4779’與上層接觸件4850－2之終端－接觸件區域4778’。
[0596]
其次，方法完成溝渠形成(蝕刻)，至絕緣體3403之表面。
[0597]
其次，方法以一絕緣體，例如TEOS，填滿溝渠開口，並平坦化該表面，以完成溝渠填充物4882及4882’。
[0598]
其次，方法係分別地等向性地蝕刻並形成位元線接觸件5184C－1及5184C－2，於上層接觸件4750－1及4750－2之表面上，藉由沈積及平坦化一位元線層。
[0599]
其次，方法係圖案化位元線5184。
[0600]
非揮發性奈米管二極體形成單元C00及C10，對應至圖13之非揮發性奈米管二極體1300，每一單元C00及C10中各有一個。說明於圖51之截面5185之單元C00及C10對應至概要地顯示圖29A中之記憶體陣列2910之相對應之單元C00及C10，以及字元線WL0及WL1及位元線BL0對應至概要地說明於記憶體陣列2910之陣列線。
[0601]
在製造了說明於圖51之截面5185之後，3D記憶體單元於X方向之邊界係藉由同時地溝渠蝕刻而形成，溝渠以一絕緣體填滿及平坦化。至上層接觸件之位元線及位元線接觸件係接著被形成，以完成於圖52之截面5185’(係對應於圖51之截面5185)。
[0602]
說明於圖52之截面5185’說明支援電路及互連件3601及絕緣體3603，如進一步說明如上參照圖51。截面5185’係於X方向沿著字元線WL0。
[0603]
N＋多晶矽區域3620－1’及3620－1”分別地形成字元線3610－1(WL0)及N多晶矽3625－1’及3625－1”之間之接觸件，以形成二極體陰極區域。下層接觸件3430－1’及3430－1”作為陽極，以分別地形成蕭基二極體接面3618－1’及3618－1”以及至奈米管元件4840－1’及4840－1”之接觸件。奈米管元件及下層接觸件之間之接觸件係說明於相對應之截面5185(於圖51)。
[0604]
絕緣體4835－1’及4835－1”係分別地用於分離奈米管元件4840－1’及4840－1”，以避免電氣接觸下層接觸件3630－1’及3630－1”。
[0605]
保護用的絕緣體4845－1’及4845－1”提供一保護區域於該奈米管元件上，以及亦分別地電氣分離奈米管元件4840－1’及4840－1”，以避免電氣接觸上層接觸件4850－1’及4850－1”。奈米管元件及上層接觸件之間之接觸件係說明於相對應之截面5185。
[0606]
位元線接觸件5184－1’及5184－1”分別地連接上層接觸件4850－1’及4850－1”至位元線5184－1(BL0)及5184－2(BL1)，分別地。
[0607]
說明於圖51及52之相應之截面5185及5185’，分別地顯示一陽極－至－NT 3D記憶體陣列具有水平地－配置的奈米管元件。奈米管通道長度及通道寬度(WSW－CH
)係對應至NV NT二極體單元尺寸1F於X方向及1F於Y方向，以及相對應之位元及字元陣列線。截面5185為兩個相鄰之陽極－至－奈米管類型非揮發性奈米管二極體－基底單元於Y方向之一截面，及截面5185’為兩個相鄰之陽極－至－奈米管類型非揮發性奈米管二極體－基底單元於X方向之一截面。截面5185及5185’包括相對應之字元線及位元線陣列線。該非揮發性奈米管二極體形成操縱(steering)及儲存元件於每一單元中，說明於截面5185及5185’，以及每一單元具有1F乘1F之尺寸。相鄰單元之間之間距為1F，因此單元週期於X與Y方向皆為2F。因此一個位元佔據之面積為4F2
。在45 nm技術節點，該單元面積係少於0.01 um2
。
[0608]
說明於圖51及52之相應之截面5185及5185’之製造方法係對應至參照圖48A－48BB敘述之製造方法，除了N多晶矽及N＋矽層該垂直的位置是互換的。製造NV NT開關之製造方法係相同的。唯一之差異在於，當形成溝渠於截面5185及5185’時，N多晶矽層在N＋多晶矽層之前被蝕刻。
[0609]
圖32說明製造一實施例之方法3200，該實施例具有兩個互相堆疊的記憶體陣列及，於一支援電路上之絕緣層上，該支援電路形成於該絕緣層及堆疊陣列下方，以及具有穿過該絕緣層之通訊手段。雖然方法3200係相對於非揮發性奈米管二極體1200及1300進一步敘述如下，方法3200係足以涵蓋進一步說明如上之許多非揮發性奈米管二極體之製造。亦須知，雖然方法3200係係以3D記憶體實施例敘述，方法3200亦可用於形成基於被排列為邏輯陣列之NV NT二極體之3D邏輯實施例，例如，具有邏輯支援電路(而非記憶體支援電路)之NAND及NOR陣列，當使用於PLAs、FPGAs、以及PLDs時，例如。
[0610]
圖53說明一3D立體圖5300，包括一雙－高堆疊之三維陣列、一下方陣列5302及一上方陣列5304。下方陣列5302包括非揮發性奈米管二極體單元C00、C01、C10、及C11。上方陣列5304包括非揮發性奈米管二極體單元C02、C12、C03、及C13。字元線WL0及WL1係沿著X方向配置，且位元線BL0、BL1、BL2、及BL3係沿著Y方向配置及係約垂直於字元線WL1及WL2。奈米管元件通道長度LSW－CH
係水平地配置的，如示於3D立體圖5300。單元C00、C01、C02及C03之截面係進一步說明如下於圖54A，及單元C00、C02、C12、及C10係進一步說明如下於圖54B。
[0611]
通常，方法3210製造支援電路及互連件於一半導體基材之中及之上。此包括具有汲極、源極、及閘極之NFET及PFET裝置，其係互連以形成記憶體(或邏輯)支援電路。此等結構及電路可使用已知的技術形成，其係不於本文中敘述。方法3210之一些實施例係用於形成一支援電路及互連件5401層，如部分之截面5400及5400’(說明於圖54A及54B)，使用已知的製造方法，其中非揮發性奈米管二極體控制及電路係被製造於該支援電路及互連件5401層之中及之上。支援電路及互連件5401係相似於支援電路及互連件3401(說明於圖47)及3601(說明於圖51)，例如，但係經過修改以容納兩個堆疊的記憶體陣列。須注意，雖然於圖54係說明雙－高堆疊的記憶體陣列，可形成(製造)超過雙－高3D陣列堆疊，包括但不限於4－高及8高堆疊，例如。
[0612]
其次，方法3210亦使用於製造一中間結構，包括一平坦化絕緣體，於該平坦化絕緣體表面上具有互連手段及非揮發性奈米管陣列結構，例如絕緣體5403，分別地說明於截面5400及5400’(於圖54A及54B)，以及係相似於絕緣體3403(說明於圖47)及絕緣體3601(說明於圖51)，但係經過修改以容納兩個堆疊的記憶體陣列。互連手段包括垂直地－配置的填滿的接觸件，或栓，用於互連記憶體支援電路，於一半導體基材之中及之上，於該平坦化絕緣體之下，於該平坦化絕緣體表面上方及之上具有非揮發性奈米管二極體陣列。平坦化絕緣體5403係使用相似於說明於圖27B之方法2730之方法形成。穿過平坦的絕緣體5403之互連手段(未示於截面5400)係相似於接觸件2807(說明於圖28C)及可用於連接第一記憶體陣列5410及第二記憶體陣列5420中之陣列線至相對應之支援電路及互連件5401。支援電路及互連件5401及絕緣體5403形成記憶體陣列支撐結構5405－1。
[0613]
其次，方法3220，相似於方法2740，係被使用於製造一第一記憶體陣列5410，使用基於一非揮發性奈米管二極體陣列之二極體陰極－至－奈米管開關，該非揮發性奈米管二極體陣列相似於說明於圖47之截面4785及相對應之製造方法之一非揮發性奈米管二極體陣列。
[0614]
其次，方法3230，相似於說明於圖30B之方法3040，係於第一記憶體陣列5410之平坦表面上製造一第二記憶體陣列5420，但係使用基於一非揮發性奈米管二極體陣列之二極體陽極－至－奈米管開關，該非揮發性奈米管二極體陣列相似於說明於圖51之截面5185及相對應之製造方法之一非揮發性奈米管二極體陣列。
[0615]
圖54A說明截面5400，包括第一記憶體陣列5410及第二記憶體陣列5420，兩陣列皆共用公用(common)字元線5430。字元線，例如5430，在一溝渠蝕刻期間被界定(蝕刻)，其中，溝渠蝕刻係定義記憶體陣列(單元)，當形成陣列5420時。截面5400說明，於字元線中，或X方向，組合之第一記憶體陣列5410及第二記憶體陣列5420，具有共用的字元線5430(WL0)，四條位元線BL0、BL1、BL2、及BL3，及相對應之單元C00、C01、C02、及C03。該陣列於X方向之週期為2F，其中F為一技術節點(generation)之一最小尺寸。
[0616]
圖54B說明一截面5400’，包括第一記憶體陣列5410’及第二記憶體陣列5420’，兩陣列皆共用公用(common)字元線5430’及5432。字元線5430’為字元線5430之一截面圖。字元線，例如5430’及5432，可以在一溝渠蝕刻期間被界定(蝕刻)，該溝渠蝕刻定義記憶體陣列(單元)，當形成陣列5420’時。截面5400’說明，於位元線中，或Y方向，組合之第一記憶體陣列5410’及第二記憶體陣列5420’，具有共用的字元線5430’(WL0)及5432(WL1)，兩條位元線BL0及BL2，以及相對應之單元C00、C10、C02、及C12。該陣列於Y方向之週期為2F，其中F為一技術節點(generation)之一最小尺寸。
[0617]
1個位元之記憶體陣列單元面積，對陣列5410而言為4F2
，因為在X與Y方向之該2F週期。1個位元之記憶體陣列單元面積，對陣列5420而言為4F2
，因為在X與Y方向之該2F週期。因為記憶體陣列5420及5410係堆疊的，每位元之記憶體陣列單元面積為2F2
。若四個記憶體陣列(未顯示)係堆疊的，則每位元之記憶體陣列單元面積為1F2
。
[0618]
於一些實施例中，方法3240使用工業標準製造技術完成半導體晶片之製造，依需要增加額外的導線層，以及保護該晶片及增加封裝互連手段。
[0619]
在操作中，說明於圖54A之記憶體截面5400及說明於圖54B之相對應之記憶體截面5400’，係對應至說明於圖33B之記憶體截面3305及說明於圖33B’之相對應之記憶體截面3305’之操作。記憶體截面5400及相對應之記憶體截面5400’之操作係相同於相對於波形3375說明於圖33D敘述者。
[0620]
圖48G說明一溝渠開口4857，其係接著以導體4858填滿，如說明於圖48H。溝渠側壁導線係接著形成，如進一步說明於圖48A－48BB之製造方法敘述者。
[0621]
共形的導體沈積可被用於替代一溝渠填充物導體，以建立溝渠側壁導線，如說明於圖55A－55F。例示性的製造方法係說明於圖55A－55F，基於採用美國專利5,096,849(說明於圖41A－41B)。
[0622]
一些方法係沈積一共形的導體層5510，於開口4857(圖48G)中，如說明於圖55A，以及形成溝渠開口5515。導體層材料之實例為元素金屬例如，Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。導體材料被形成至側壁導線區域內，如進一步說明如下。因為導線距離很短，產生之溝渠側壁導線的片電阻(sheet resistance)不必憂慮。
[0623]
其次，方法以一犧牲材料5520填滿溝渠開口5515，如說明於圖55B。犧牲材料5520可為一導體、半導體、或一絕緣體。若一絕緣體經選擇，犧牲材料5520可由CMOS工業或封裝工業中之任何已知的絕緣體材料形成，例如，例如SiO2
、SiN、Al2
O3
、BeO、聚醯亞胺、PSG(磷矽玻璃)、光阻劑、PVDF(聚偏二氟乙烯)、濺鍍玻璃、環氧樹脂玻璃，以及其他介電材料。
[0624]
其次，方法係蝕刻(RIE)犧牲材料5520至一深度DZ10，深度DZ1係位於上層接觸件4850’及4850”之底部之下方，如說明於圖55C，留下犧牲材料5520’。
[0625]
其次，方法移除(蝕刻)共形的溝渠側壁導體暴露之區域，使用已知的工業方法，如說明於圖55D，並留下犧牲材料5520’。
[0626]
其次，方法移除(蝕刻)剩餘的犧牲材料5520’，使用已知的工業方法，如說明於圖55E。
[0627]
其次，方法RIE剩餘的共形的導體，以形成溝渠側壁導線5535及5535’。然後，方法係等向性地蝕刻剩餘的半導體及金屬層，以形成溝渠側壁導線5535及5535’(對應至側壁導線4862及4862’，於圖48L)，以及形成溝渠5550。
[0628]
製造方法使用共形的導體沈積，而非導體溝渠填充物，如參照圖55A－55F敘述者，可施加至參照圖48A－48BB敘述之製造方法，以形成說明於圖48Y之3D記憶體截面4885及說明於圖48BB之3D記憶體截面4885’。
[0629]
製造方法使用共形的導體沈積，如參照圖55A－55F敘述者，亦可用於形成說明於圖51之3D記憶體截面5185及說明於圖52之3D記憶體截面5185’。
[0630]
非揮發性奈米管開關(NV NT開關)係詳細地敘述於美國專利申請案No.11/280,786，以及開關之實例及操作係簡要地總括於本發明中，如上說明於圖3－11B者。圖3－6B說明水平地－配置的NV NT開關300、400、500、及600，以及圖7B說明垂直地－配置的NV NT開關750。該等開關係藉由厚度於範圍0.5至10 nm之奈米管元件而形成，例如，該奈米管元件係接觸金屬端子(與位於該圖案化之奈米管元件之相反端之表面區域相接觸。
[0631]
圖26A及29A說明非揮發性奈米管二極體－基底記憶體陣列及電路，分別地使用陰極－上－NT及陽極－上－NT類型非揮發性奈米管二極體，如進一步說明如上參照圖12及13。係期望製造儘可能最高密度之記憶體陣列，於每一技術節點F，其中F為最小技術節點微影尺寸。若每一單元為F x F及相鄰的單元分離一尺寸F，則單元－至－單元週期為2F及針對一技術節點F之最小單元面積為4F2
。若個別的單元可存有超過一個位元，或若陣列可被互相堆疊的，則有效記憶體單元可為2F2
或1F2
，例如。
[0632]
圖28C說明截面2800”，其中NV NT二極體單元包括一垂直地－配置的二極體操縱(選擇)裝置，與一水平地－配置的奈米管相接觸，該水平地－配置的奈米管於X方向係大於一最小特徵尺寸F，因為位於奈米管元件2850相反端之水平地－配置的奈米管元件接觸件延伸超出最小特徵F。圖28A及28B以及及31A、31B、及31C顯示垂直地－配置的奈米管，具有與最小特徵尺寸F相容之底部及側/頂部接觸件。
[0633]
然而，即使是具有垂直地－配置的奈米管，縮減至小的尺寸，例如技術節點F＝22 nm(或更小的)於一些實施例中可由該奈米管元件之奈米管織物密度所限制，該奈米管織物密度係於該元件之寬度方向中可用的個別的奈米管之數目。表達奈米管織物密度之另一個方式係量測空洞(void)區域之尺寸，如說明於圖38。圖39說明增加厚度之奈米管元件，以增加具有最小特徵寬度F之一裝置之可用的奈米管之數目，最小特徵寬度F係可為45 nm、35nm、或22 nm例如。圖40說明一高密度的記憶體單元，其中一奈米管元件4050具有一截面F x F。該奈米管厚度決定通道長度LSW－CH
，其係由奈米管開關4005之上層接觸件4065及下層接觸件4030之間之間隔所界定。上層接觸件亦可被視為頂部接觸件及下層接觸件，亦可被視為底部接觸件。較厚的奈米管元件，例如奈米管元件4050可被視為一非揮發性奈米管區塊。NV NT二極體陣列之製造係使用NV奈米管區塊，例如奈米管元件4050，具有上層及下層接觸件，如進一步說明如上於圖40者，以及進一步說明如下參照圖57、67及68者，造成一相當簡單的自我對準的三維NV記憶體陣列結構。
[0634]
非揮發性奈米管區塊(“NV NT區塊”)可被視為包括3－D體積之奈米管織物之奈米管元件。專有名詞NV NT區塊係用於區別相當厚的奈米管元件與相當薄的奈米管元件，例如，說明於圖3－7B者。例如，NV NT區塊可具有厚度範圍，例如，由約10 nm至200 nm(或更多)，例如，由約10至50 nm。藉此，區塊之厚度係通常實質上大於區塊中之個別的奈米管之直徑，例如，至少大於個別的奈米管直徑10倍，形成一3－D體積之奈米管。相對地，一些其他類型之奈米管元件係相當薄的，例如具有約相同於奈米管直徑本身的厚度(例如，約1 nm)，形成一單層。於許多實例中，相當薄的元件可被視為本質上“2－D”(雖然於奈米等級之儀器下3－D圖案特徵當然可被觀察到)。通常，相當薄的奈米管織物，以及相當厚的NV NT區塊(例如，超過一寬廣範圍之厚度，例如由少於約1 nm至200 nm或更多)皆包括一奈米管之網狀物(network)。
[0635]
在許多實施例中，NV NT區塊係被成形(shaped)、按尺寸排列(sized)、及/或形成足夠高密度，以使端子可接觸區塊之任何表面(複數表面)上，包括底部、頂部、側邊部、以及端部，或於任何表面之組合。形成區塊之織物之尺寸及/或密度係實質上避免端子通過織物而彼此互相接觸及短路。換言之，織物之尺寸及/或密度實體分離了端子彼此。如相對於圖38討論如上者，確保形成NV NT區塊之織物有足夠高密度的一個方法係控制織物內之空洞(void)之尺寸之分布。如以下將更詳盡地討論者，NV NT區塊之織物之密度可由選擇適當的沈積參數控制。例如，形成織物之奈米管可被高密度地沈積，使用噴塗塗佈技術，或藉由使用旋轉－塗佈以塗佈多層於彼此上。或，如更詳盡地敘述如下者，更薄的層可藉由合併至奈米管織物一犧牲材料而形成，例如無論在奈米管織物沈積期間或在奈米管織物沈積之後。當端子被形成時，此一犧牲材料實質上避免端子彼此接觸，亦即，實體分離了端子。該犧牲材料可在稍後被實質上移除，留下該奈米管織物。該奈米管織物不需要如其他實施例中一般地高密度或厚，因為端子間已經形成具有一給定之實體間隔。
[0636]
於一些實施例中，形成NV NT區塊之奈米管織物內之許多奈米管實質上平躺在平行於其所被設置之表面。於一些實施例中，例如若該奈米管被旋轉－塗佈於一表面上，至少有一些奈米管亦可通常橫向地延伸於一給定方向，雖然其方位並不限於該方向。若有另一層之奈米管被旋轉－塗佈於該層之頂部，該奈米管可通常於與前一層相同的方向延伸，或於一不同的方向。額外地，雖然該額外的層之許多奈米管將亦通常平行於該表面，有一些奈米管可向下彎曲以填滿前一奈米管層中之空洞(void)。於其他實施例中，例如若該奈米管被噴塗－塗佈於一表面上，該奈米管將通常平躺在平行於其所被設置之表面，雖然他們可於橫向的方向相對於彼此具有通常隨機的方位。於其他實施例中，該奈米管可隨機地朝所有方向延伸。
[0637]
於許多實施例中，NV NT區塊具有一厚度或高度，為其橫向尺寸之10倍或更多倍。例如，如更詳盡地敘述如下者，NV NT區塊之一個或更多尺寸可由微影所界定，以及一個尺寸由形成NV NT區塊之奈米管織物之初－沈積厚度所界定。微影界定尺寸(s)係隨技術節點(F)縮減，使能製造具有最小橫向尺寸約F之裝置，例如，約65 nm(針對F＝65 nm)、約45 nm(針對F＝45 nm)、約32 nm(針對F＝32 nm)、約22 nm(針對F＝22 nm)、或以下。例如，針對F＝22 nm，一NV NT區塊可具有尺寸為約22 nm x 22 nm x 35 nm，假設形成NV NT區塊之奈米管織物係約35 nm厚。其他尺寸及厚度是可能的。依端子之排列以及形成NV NT區塊之奈米管織物之厚度與初－沈積的特性而異，端子之間之距離(亦即，開關通道長度)可由NV NT區塊之一微影界定尺寸界定。或者，端子之間之距離可由形成NV NT區塊之織物之厚度界定，其係於一些情況下可為次－微影的(sub－lithographic)。或者，開關通道長度可由提供端子之一排列方式界定，該排列方式非直接地相關於NV NT區塊本身之一尺寸，而是藉由圖案化該端子，以具有彼此分離一特定距離的圖案特徵。通常，如更詳盡地說明於下者，NV NT區塊使製造之開關元件具有至少下降至1F2
之面積。
[0638]
須注意，一“NV NT區塊”不必為方塊狀的(cube－shaped)，例如，一體積具有所有尺寸約相等，或甚至具有平行側，雖然一些實施例將具有該些特徵。例如，於特定實施例中，界定於最小尺寸之遮罩層之形狀，可能具有圓角，致使所繪之方形形狀初－製造時可能係約圓形的，或可能通常為方形但具有圓形特徵。一約圓形的遮罩層造成一約圓柱形之非揮發性奈米管元件，於本發明中，其係亦視為一NV NT區塊。因此，圖40之截面4000所說明之奈米管元件4050，可具有一初－製造之方形截面F x F，若使用於界定溝渠邊界之遮罩層為一F x F方形，如進一步說明如下於圖57A。或者，說明於截面4000之奈米管元件4050可具有一初－製造約圓形的截面，具有直徑約F，作為部分之圓柱狀NV NT區塊元件，如進一步說明如下於圖57A’。
[0639]
個別的NT－至－NT重疊區域被估計為介於0.5 x 0.5 nm至10 x 10 nm之尺寸之間，其係低於可用的SEM解析度限制。圖3說明一NV NT開關300，係對應NV NT開關600/600’(說明於圖6A及6B)。參照圖6A，NV NT開關600係於一ON狀態，致使施加至端子620之電壓被傳送至端子610，藉由於一電氣連續的ON狀態之具有一NV NT網狀物之圖案化之奈米管元件630，如SEM電壓對比影像所說明者。圖6B說明NV NT開關600’，其係對應NV NT開關600，但係於一OFF狀態。於一OFF狀態，圖案化之奈米管元件630形成一NV NT網狀物於一電氣不連續的狀態，以及不電氣連接端子610及620。於圖6B之NV NT開關600’之SEM電壓對比影像說明圖案化之奈米管元件630，其中圖案化之奈米管元件區域630’係電氣連接至端子620(亮的區域)，及圖案化之奈米管元件區域630”係電氣連接至端子610’(暗的區域)，但是其中圖案化之奈米管元件區域630’及630”係未電氣連接至彼此。因為圖案化之奈米管元件區域630’及630”之間之NV NT網狀物之電氣不連續性，施加至端子620之電壓未到達端子610’，因此端子610’是暗的。須注意，端子610’係相同於端子610，除了其未電氣連接至NV NT開關600’之端子620之外。雖然NV NT網狀物之電氣不連續性係可觀察到的，以區域630’之亮部分及區域630’之暗部分的方式，形成NV NT網狀物之個別的奈米等級之NV NT開關係無法觀察到的，由於SEM解析度限制。
[0640]
在操作中，如於圖9A－9B進一步說明如上及測試電壓及時間(說明於圖11A－11B)者，開關300於ON及OFF狀態之間切換。於ON狀態中，在讀取操作期間量測之電阻係近－歐姆的。以多種厚度及端子(接觸件)組態(configuration)製造之NV NT元件係進一步說明如上參照圖49及50，以及進一步說明如下參照圖56A－65，產生相似於示於圖9A－9B之電氣切換特性，當施加相似於說明於圖11A－11B之測試條件時。奈米管元件切換顯然對於幾何之變異相當地不敏感，可能之例外為於較短的開關通道長度LSW－CH
降低電壓操作，如說明於圖10。
[0641]
以下，圖56A－56F及57A－57C進一步說明多種相當薄的NV奈米管元件及相當厚的NV奈米管元件(NV NT區塊)，具有多種端子接觸件位置組態(configuration)，於三維立體圖中。
[0642]
圖58A－65說明使用多種非揮發性奈米管元件製造之非揮發性開關，及相對應之量測電氣切換特性。該等非揮發性奈米管元件及端子接觸件組態(configuration)對應至說明於圖56A－56F及57A－57C者。
[0643]
圖66A－66C說明多種製造多種非揮發性奈米管區塊之方法，例如說明於圖40、47、49、56A－56F、57A－57C、及58A－65者。
[0644]
圖67及68A－68I說明製造記憶體單元之結構及方法，進一步說明如上，相對於截面4000(說明於圖40)。圖67及68A－68I係相對於陰極－上－NT NV NT二極體組態(configuration)敘述。圖69及70說明基於陽極－至－NT NV NT二極體組態(configuration)之記憶體單元之結構。
[0645]
圖71及72A－72B說明3－D NV NT二極體－基底單元之2－高堆疊陣列，包括共用的陣列線(例如共用的字元線)。圖73及74說明3－D NV NT二極體－基底單元之2－高堆疊陣列，不共用陣列線(例如共用的字元線)。
[0646]
圖75及76A－76D說明3－D NV NT二極體－基底結構及相對應之簡化的製造方法。簡化的製造方法使多－層陣列之4、8、16及更高數目之層成為可能，如說明於圖77之立體圖所說明者。
[0647]
說明於圖56A之3－D立體圖之NV NT開關5600A，顯示一NV NT開關具有相當薄的(例如，約0.5至少於10 nm)非揮發性奈米管元件5602A及頂部接觸件位置5605A及5607A。接觸件位置說明端子(未顯示)接觸奈米管元件5602A之表面之位置。NV NT開關5600A係對應NV NT開關300(說明於圖3)，其中奈米管元件5602A係對應奈米管元件330，接觸件位置5605A係對應端子310之位置，以及接觸件位置5607A係對應端子320之位置。
[0648]
說明於圖56B之3－D立體圖之NV NT開關5600B顯示一NV NT開關，具有薄的非揮發性奈米管元件5602B及底部接觸件位置5605B及5607B。接觸件位置說明端子(未顯示)接觸奈米管元件5602B之表面之位置。NV NT開關5600B係對應NV NT開關500(說明於圖5)，其中奈米管元件5602B係對應奈米管元件530，接觸件位置5605B係對應端子510之位置，以及接觸件位置5607B係對應端子520之位置。
[0649]
說明於圖56C之3－D立體圖之NV NT開關5600C顯示一NV NT開關，具有薄的非揮發性奈米管元件5602C及頂部接觸件位置5605C及底部接觸件位置5607C。接觸件位置說明端子(未顯示)接觸奈米管元件5602B之表面之位置。NV NT開關5600C組合頂部及底部接觸件於相同的奈米管元件。
[0650]
說明於圖56D之3－D立體圖之NV NT開關5600D顯示一NV NT開關，具有NV NT區塊(厚NV NT元件)5610及接觸件位置5612及5614。NV NT開關5600D係對應NV NT開關5800/5800’/5870，分別地具有結構及電氣切換結果進一步敘述如下參照圖58A－58D及59。於說明之實施例中，相對應之開關5800被縮減尺寸至使用於微影界定橫向尺寸之技術節點。例如，一技術節點F＝22 nm，可提供一開關通道長度約22 nm，以及一寬度約22 nm，針對此實施例。如上所討論者，於許多實施例中，係期望製造開關通道長度儘可能地小，例如，小至技術節點所允許者，雖然於其他實施例中，更大的通道長度可能會是想要的。NV NT區塊之厚度係定義了開關5600D之高度，其係於特定實施例中係約10 nm，雖然其他厚度是可能的如他處所討論者。接觸件位置5612於圖56D包括側接觸件位置5612－1及5612－2、一頂部接觸件位置5612－3、及一終端接觸件位置(不可視的)，以及係對應接觸件5830－1及5830－2(於圖58A－58D)。接觸件位置5614包括側接觸件位置5614－1、一第二側接觸件位置(不可視的)、頂部接觸件位置5614－2、及終端接觸件5614－3，以及係對應接觸件5840－1及5840－2。
[0651]
說明於圖56E之3－D立體圖之NV NT開關5600E顯示一NV NT開關，具有NV NT區塊5620及終端－接觸件位置5622及5625。NV NT區塊5620係對應奈米管元件4910，終端－接觸件位置5622係對應終端－區域接觸件4965，以及終端－接觸件位置5625係對應終端－區域接觸件4960，進一步說明如上，相對於NV NT開關49009(說明於圖49)。開關操作係說明於圖50。亦，如下所進一步敘述者，相對於NV NT開關6000/6000’/6050說明於圖60A－60C，NV NT區塊5620係對應奈米管元件6010，終端－接觸件位置5622係對應終端－區域接觸件6040，以及終端－接觸件位置5625係對應終端－區域接觸件6030。電氣切換特性係參照圖61敘述。
[0652]
說明於圖56F之3－D立體圖之NV NT開關5600F顯示一NV NT開關，具有NV NT區塊5630、底部接觸件位置5632、以及組合之終端－接觸件位置5634(包括組合之終端－接觸件位置5634－1及頂部接觸件位置5634－2)。NV NT開關5600F係對應NV NT開關6200/6200’進一步敘述如下參照圖62A－62B。NV NT區塊5630係對應NV NT區塊6210，底部接觸件位置5632係對應底部接觸件6230，以及組合之終端接觸件位置5634－1及頂部接觸件位置5634－2分別地對應至組合之終端接觸件6240－1及6240－2。電氣切換特性係參照圖63A－63B敘述。
[0653]
說明於圖57A之3－D立體圖之NV NT開關5700A顯示一NV NT開關，具有NV NT區塊5710及底部接觸件位置5715及頂部接觸件位置5720。NV NT開關5700A係對應NV NT開關6400/6400’/6450，其結構及電氣切換結果分別地進一步敘述如下參照圖64A－64C及65。NV NT區塊5710係對應NV NT區塊6410，底部接觸件位置5715係對應底部接觸件6427，以及頂部接觸件位置5720係對應頂部接觸件6437(說明於圖64B)。開關6400之切換結果說明，通過NV NT區塊於一給定的厚度，例如，35 nm，頂部接觸件－至－底部接觸件沒有短路。
[0654]
NV NT開關5700A亦係對應奈米管元件4050(說明於圖40)若一F x F遮罩層被使用於製造中。說明於圖57A’之一3－D立體圖之NV NT開關5700A’形成具有一約圓的遮罩層，具有直徑F，使用藉由遮罩層中之繪示影像之圓角化(corner－rounding)而造成，如進一步說明如上。NV NT區塊5710’係約圓柱狀之形狀，具有一圓形的截面約直徑F，底部接觸件位置5715’及頂部接觸件位置5720’。截面4000中之相對應之二極體區域係與奈米管元件4050同時形成及可具有一方形截面F x F或一圓形的截面具有直徑約F。換言之，形成截面4000中之儲存單元之3－D NV NT二極體，形成一堆疊物(stack)，具有一NV NT區塊開關於一操縱(選擇)二極體頂部，該堆疊物之截面形狀係約方形或約圓形的。
[0655]
空洞區域之尺寸及數目係足夠小的(如進一步說明如上，相對於奈米管層3800，說明於圖38)，可使用於製造NV NT區塊6410(說明於圖64A－64C，進一步如下)，而無短路於底部接觸件5425及頂部接觸件6435之間，該底部接觸件5425及頂部接觸件6435係分離一給定的距離，例如，約35 nm。NV NT區塊6410係對應NV NT區塊5710(於3－D立體圖中，說明於圖57A)。
[0656]
圖57B說明一3－D立體圖，顯示NV NT開關5700B，其中區塊5730具有更小的底部接觸件位置5735及頂部接觸件位置5740之間之間隔，相較於說明於圖57A之相對應之接觸件位置之間之相對應之間隔。區塊體積亦為色彩較暗的，顯示其係被製造不同於區塊5710。製造差異點將為進一步敘述如下參照圖66A－66C。然而，將提供顯著的差異之一簡短的概括。參照圖56A－56F、圖57A及圖57A’、及相對應之圖敘述之NV NT區塊，進一步說明如上，可使用一碳奈米管製造，該碳奈米管係沈積自CMOS相容、軌跡金屬自由的標準分散劑(於水溶性或非－水溶性溶劑中)，如併入之專利參考文件中所更詳盡敘述者。此等奈米管元件層可被使用旋塗塗佈技術或噴塗塗佈技術沈積。說明於圖57B之區塊5730可以一犧牲聚合物製造，例如聚碳酸丙烯酯，溶解於一有機溶劑，例如NMP或環己酮，進一步敘述如下參照圖66A－66C。頂部端子被形成與頂部接觸件區域5740相接觸。於NV NT區塊5730結構中存在有該犧牲聚合物使得頂部及底部接觸件能夠被製造得相當靠近，例如，少於約35 nm，例如約22 nm或更少，例如，約10 nm(例如，約10－22 nm)。在圖案化及絕緣之後，該犧牲聚合物(聚碳酸丙烯酯，例如)，被蒸發，通過一絕緣層，或在絕緣之前，留下實質上沒有殘餘物，於蒸發溫度範圍200至400℃，例如。NV NT開關5700B’(說明於圖57B’)顯示在犧牲聚合物材料移除之後(例如，在蒸發之後)之區塊5730’，以及具有底部接觸件區域5735’及頂部接觸件區域5740’。NV NT區塊5730B’係相似於NV NT區塊5700A，除了頂部及底部接觸件區域可更緊密地設置之外。
[0657]
圖57C說明一3－D立體圖，顯示NV NT開關5700C，其中NV NT區塊5750包括一色彩較暗的區域，顯示NV NT區塊5750於個別的奈米管之間包括額外的材料，如進一步敘述如下參照圖66A－66C。底部接觸件區域5755形成在NV NT區塊5750沈積之前，以及頂部接觸件區域5760係形成在NV NT區塊5750沈積之後。此額外的材料可提昇NV NT區塊5750之效能特性。此等額外的材料可為一聚合物，例如聚碳酸丙烯酯，不會被蒸發且會殘留成為NV NT區塊5750結構之一部分。或者，聚碳酸丙烯酯可被蒸發，如說明於圖57B’，且NV NT區塊5730’接著以一多孔性介電材料填滿，在頂部接觸件形成之前，以提昇NV NT開關5700C之切換性質。
[0658]
圖58A說明一NV NT開關5800之俯視圖及圖58B說明截面5800’(對應至截面Z1－Z1’，示於圖58A)。於特定實施例中，基材5820上之非揮發性奈米管區塊5810具有一全部之長度約800 nm，一寬度約24 nm，以及一厚度約10 nm。如上所討論者，截面尺寸係通常由技術節點決定，然而，垂直於截面之厚度尺寸可能不會對應至技術節點。端子5825接觸NV NT區塊5810於終端－接觸件(終端－區域接觸件)5830－1及頂部接觸件5830－2。側接觸件(未顯示)亦被使用，如說明於圖56D之一相對應之3－D圖。端子5835接觸NV NT區塊5810於終端－接觸件5840－1及頂部接觸件5840－2。側接觸件(未顯示)亦被使用，如說明於圖56D之一相對應之3－D圖。NV NT開關5800/5800’通道長度LSW－CH
係經由端子5825及5835之間隔決定，其係約22 nm例如。開關通道寬度WSW－CH
係約24 nm例如，以及係經由蝕刻決定。膜厚度HSW－CH
係約10 nm初沈積時，例如。區塊5810之電氣效能係由一NV NT網狀物部分地決定，該NV NT網狀物係含於約22 nm(LSW－CH
)x 24 nm(WSW－CH
)x 10 nm(HSW－CH
)之一體積中，於一些實施例中，以及係對應以縮減至一技術節點F 22 nm之一NV NT區塊尺寸形成之一NV NT開關。於此例中，端子5825及5835係使用Ti/Pd形成，然而，端子可使用多種接觸件及互連件元素金屬而形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。基材5820可為一絕緣體(例如陶瓷或玻璃)、具有一絕緣表面之一半導體、具有一絕緣表面之一金屬、或一有機之剛性的或可撓的基材。
[0659]
圖58C說明在保護(passivation)之前之一例示性的非揮發性奈米管開關5850之一SEM影像，及係對應非揮發性奈米管開關5800/5800’(說明於圖58A及58B)。非揮發性奈米管開關5850包括NV NT區塊5855對應至NV NT區塊5810，端子5860對應至端子5825，端子5865對應至端子5835，以及基材5868對應至基材5820。非揮發性奈米管開關5850係被製造，具有端子－至－端子通道長度LSW－CH
21.9 nm、通道寬度WSW－CH
24.4 nm，如說明於圖58C，以及厚度約10 nm(未示於圖58C)。圖58D說明用於形成NV NT區塊5855之奈米管層5875之一SEM影像。奈米管層5875係使用於一水溶性溶劑之奈米管18旋塗沈積而沈積，及具有一四點探針(four point probe)電阻量測值150 ohms。奈米管層5875之該SEM無法解析個別的奈米管，其係通常具有直徑於範圍約0.5 nm至約10 nm，依奈米管類型而異，例如SWNTs、DWNTs，以及MWNTs，或其組合。SEM影像中之奈米管顯然遠大於其實際直徑。奈米管層5875使用半導體及金屬－類型奈米管形成。
[0660]
非揮發性奈米管開關5850之實驗測試結果係由說明於圖59之圖表5900說明。非揮發性奈米管開關5850之100 ON/OFF循環週期之切換結果，顯示大部分ON電阻值5910係於一範圍50 kOhms至75 kOhms，以及OFF電阻值5920係大於500 MOhm。實驗測試係相似於進一步說明如上參照圖11A－11B之測試。
[0661]
圖60A說明NV NT開關6000之一俯視圖，及圖60B說明截面6000’，對應至截面Z2－Z2’(示於圖60A)，其係包括只具有終端接觸件之NV NT區塊6010。基材6020上之非揮發性奈米管區塊6010亦包括一保護用的絕緣體6015。於一例示性的實施例中，保護用的絕緣體6015為一SiO2
氧化物，厚度100 nm，及尺寸250 nm x 250 nm，雖然通常其他尺寸及絕緣材料可被使用。保護用的絕緣體6015可被使用作為一遮罩層，以圖案化NV NT區塊6010至期望的尺寸，例如，250 x 250 nm之橫向尺寸於說明之實施例中。NV NT 6010具有一給定的厚度，例如，約50 nm。端子6025係接觸NV NT區塊6010於終端－接觸件(終端－區域接觸件)6030。端子6035係接觸NV NT區塊6010於終端－接觸件6040。於說明於圖60A及60B之實施例中，NV NT開關通道長度LSW－CH
及WSW－CH
係直接地相關於NV NT區塊6010之橫向尺寸，例如，皆係約250 nm，使用上述提供之例示之區塊尺寸。端子6025及6035重疊保護用的絕緣體6015初製造時，然而，重疊區域實質上對於電氣操作不具有影響。NV NT開關5600E為圖56E之一3－D代表，對應至NV NT開關6000/6000’於圖60A及60B，具有NV NT開關5620對應至NV NT區塊6010。區塊6010之該電氣效能係經由一NV NT網狀物決定，該NV NT網狀物係含於區塊之體積中，例如，約250 nm(LSW－CH
)x 250 nm(WSW－CH
)x 50 nm(HSW－CH
)，使用上述提供之例示尺寸。於此例中，端子6025及6035係使用Ti/Pd形成，然而，端子可使用多種接觸件及互連件元素金屬而形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。基材6020可為一絕緣體(例如陶瓷或玻璃)、具有一絕緣表面之一半導體，具有一絕緣表面之一金屬，或一有機之剛性的或可撓的基材。
[0662]
圖60C說明在鈍化(passivation)之前之非揮發性奈米管開關6050之一SEM影像，及係對應非揮發性奈米管開關6000/6000’(說明於圖60A及60B)。非揮發性奈米管開關6050包括NV NT區塊6010(於此俯視圖中不可見)，保護用的絕緣體6055暴露的部分係對應至保護用的絕緣體6015，端子6065及突出(overhang)區域6060係對應至端子6025、端子6075，及突出區域6070係對應至端子6035，以及基材6080係對應至基材6020。非揮發性奈米管開關6050係被製造具有端子－至－端子通道長度LSW－CH
為約250 nm、通道寬度WSW－CH
為約250 nm、及一厚度約50 nm(未示於圖60C)。
[0663]
NV NT開關6000/6000’係對應NV NT開關4900進一步說明如上參照圖49，但提供更詳細之NV NT開關結構，包括一SEM影像。NV NT區塊6010係對應奈米管元件4910，保護用的絕緣體6015係對應保護用的絕緣體4935、端子6025及6035係分別地對應至端子4940及4950，除了端子6025及6035亦包括重疊保護用的絕緣體6015之區域之外。終端接觸件(終端－區域接觸件)6030及6040係分別地對應至終端－區域接觸件4960及4965，以及基材6020係對應至絕緣體4920及基材4930之組合。
[0664]
只具有終端－區域接觸件之奈米管開關6050之實驗ON/OFF切換測試結果，係對應NV NT開關4900之電氣特性，進一步說明如上，相對於圖表5000(說明於圖50)。非揮發性奈米管開關4900之100 ON/OFF循環週期之切換結果顯示大部分ON電阻值係於範圍10 kOhms至100 kOhms，有一部分的ON電阻值800 kOhms，如電阻值5010所說明，以及OFF電阻值係於範圍500 MOhms至100 Gohms，如電阻值5020所說明。於少數實例5030中，ON電阻值係大於100 MOhm。於ON狀態中之NV NT開關6050之I－V特性係由圖表6100(於圖61)說明，顯示一近－歐姆ON電阻現象。
[0665]
圖62A說明NV NT開關6200之一俯視圖，及圖62B說明截面6200’(對應至截面Z3－Z3’，示於圖62A)。於一個實施例中，基材6220上之非揮發性奈米管區塊6210具有尺寸約100 x 80 nm之截面及50 nm高，雖然其他尺寸是可能的。底部端子6225形成底部接觸件6230，及端子6235形成組合之終端接觸件6240－1及頂部接觸件6240－2。底部接觸件6230及頂部接觸件6240－2重疊約150 nm。NV NT開關6200通道長度LSW－CH
並未妥善界定於此組態(configuration)中，因為端子6225及6235之位置係接觸NV NT區塊6210。開關6200係說明於圖56F之一相對應之3－D立體圖，其中NV NT區塊5630係對應NV NT區塊6210，底部接觸件位置5632係對應底部接觸件6225，終端接觸件位置5634－1係對應終端接觸件6240－1，以及頂部接觸件位置5634－2係對應頂部接觸件6240－2。於此例中，端子6225及6235係使用Ti/Pd形成，然而，端子可使用多種接觸件及互連件元素金屬而形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。基材6220可為一絕緣體(例如陶瓷或玻璃)、具有一絕緣表面之一半導體、具有一絕緣表面之一金屬、或一有機之剛性的或可撓的基材。
[0666]
奈米管開關6200/6200’之實驗ON/OFF切換測試結果係相對於圖表6300(說明於圖63A)及圖表6350(說明於圖63B)敘述。測試條件係相似於進一步說明如上參照圖11A－11B者；寫入0係對應抹除，以及寫入1係對應程式化。圖表6300測試係施加一個寫入0電壓脈衝6伏特，一個寫入1電壓脈衝6 V，以及量測ON電阻於每一ON/OFF循環，達100循環。ON電阻值6310係於120 kOhm至1 MOhm範圍及OFF電阻值6320係超過100 MOhm。於兩個實例中，ON電阻值6330係超出1 Gohm，顯示切換至ON狀態失敗。圖表6350測試係施加一個寫入0電壓脈衝6伏特，五個寫入1電壓脈衝6 V，以及量測ON電阻於每一ON/OFF循環，達100循環。ON電阻值6360係於130 kOhm至1 MOhm範圍及OFF電阻值6370係超過800 MOhm。於一個實例中，ON電阻值6380係超出1 Gohm，顯示切換至ON狀態失敗。
[0667]
圖64A說明NV NT開關6400之一俯視圖，及圖64B說明一具有頂部及底部接觸件之NV NT區塊6410之截面6400’(對應至截面Z4－Z4’，示於圖64A)。非揮發性奈米管區塊6410係形成於絕緣體6415之表面上，其係位於基材6420上，以及重疊底部端子6425，底部端子6425係嵌入於絕緣體6415中，以形成底部接觸件6427。底部端子6425係以厚度25 nm之Ti/Pd形成。端子6425之水平的尺寸係不關鍵的。NV NT區塊6410可由一大奈米管結構6410’蝕刻。於一個實施例中，絕緣體6430為一SiO2
氧化物，約50 nm厚，約寬度WINSUL
of 200 nm，及重疊一部分之奈米管結構6410’。其他實施例可具有其他適合的絕緣體，具有其他適合的尺寸。頂部端子6435係約寬度WTOP CONTACT
，例如，100 nm，重疊一部分之絕緣體6430並延伸超出絕緣體6430以重疊一部分之奈米管結構6410’(超出絕緣體6430之邊緣)，以形成具有尺寸C1及C2之一頂部接觸件區域6440及形成頂部接觸件6437。由頂部端子6435、絕緣體6430、及奈米管結構6410’界定之邊界外之奈米管結構6410’暴露之區域6445，係使用奈米管蝕刻技術蝕刻(敘述於併入之參考文件中)，以形成NV NT區塊6410。NV NT區塊6410之ON/OFF切換係大部分發生於由一頂部接觸件區域中之尺寸C1及C2界定之一區域，該頂部接觸件區域係形成頂部接觸件6437於底部接觸件6427上。頂部接觸件6437及底部接觸件6427係以NV NT區塊6410之厚度分離，其係於一個實例中為約35 nm，雖然其他厚度是可能的。於一個實施例中，C1係約於範圍40至80 nm及C2係約100 nm。於ON及OFF狀態之間切換之該部分之NV NT網狀物，係大部分介於頂部及底部接觸件6437及6427之間，分別地具有大致的尺寸，例如約100 x 40 x 35 nm之NV NT區塊6410之體積(有一些尺寸於圖64A－64C不可見)，使用上述提供之例示的尺寸。該通道長度LSW－CH
係頂部及底部接觸件之間之距離，為約35 nm，於一個實施例中。說明於圖57A之NV NT開關5700A為一3－D代表，對應至NV NT開關6400/6400’(於圖64A及64B)，具有NV NT區塊5710對應至NV NT區塊6410。底部接觸件位置5715係對應底部接觸件6427，及頂部接觸件位置6720係對應頂部接觸件6437。區塊6410之該電氣效能係經由一NV NT網狀物決定，該NV NT網狀物大部分含於為約100 nm x 40 nm x 35 nm之一體積，如進一步說明如上，使用例示之尺寸。於此例中，端子6425及6435係使用Ti/Pd形成，然而，端子可使用多種接觸件及互連件元素金屬而形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。絕緣體6415 6430可為SiO2、AL2
O3
、SiN、聚醯亞胺，以及其他相容絕緣體材料。基材6420可為一絕緣體(例如陶瓷或玻璃)、具有一絕緣表面之一半導體，具有一絕緣表面之一金屬、或一有機之剛性的或可撓的基材。
[0668]
圖64C說明剛好在最終蝕刻及鈍化(passivation)之前之非揮發性奈米管開關6450之一SEM影像，係對應非揮發性奈米管開關6400/6400’(說明於圖64A及64B)。最終蝕刻定義區塊6410之尺寸。非揮發性奈米管開關6450係顯示剛好在NV NT區塊6410形成之前，絕緣體6455暴露的部分係對應至絕緣體6415，在最終蝕刻之前之奈米管結構6460係對應至奈米管結構6410’，絕緣體6465係對應至絕緣體6430，頂部端子6470係對應至頂部端子6435，以及頂部接觸件區域6475係對應至頂部接觸件區域6440。非揮發性奈米管開關6450係被製造具有一通道長度LSW－CH
為約35 nm，對應至頂部及底部接觸件之間之NV NT區塊之厚度。
[0669]
非揮發性奈米管開關6450之100 ON/OFF循環週期之切換結果之一圖表6500係說明於圖65。ON電阻值6510顯示大部分ON電阻值係於範圍100 kOhms至1 MOhm，以及OFF電阻值6520係約1 GOhm或更高。該測試條件係相似於進一步說明如上參照圖11者；寫入0係對應抹除及寫入1係對應程式化。說明於圖65之圖表6500使用一個7伏特寫入0脈衝，五個6伏特寫入1脈衝，以及於ON及OFF狀態之間切換NV NT開關達100循環。重疊之頂部及底部接觸件之間沒有觀察到短路。
[0670]
使用NV NT區塊作為開關元件之NV NT開關，驗證製造裝置之ON/OFF切換係涵蓋一寬廣範圍之水平的尺寸，例如，由22 nm至300 nm，及接觸之方案包含底部、頂部、終端、及側接觸件之多種組合。NV NT區塊可被用於多種整合的方案，以形成許多種的三維非揮發性奈米管二極體－基底記憶體陣列。例如，說明於圖40之截面4000顯示一NV NT區塊，被視為一奈米管元件4050，具有一頂部接觸件(稱為上層接觸件4065)及一底部接觸件(稱為下層接觸件4030)，形成非揮發性奈米管開關4005。說明於圖47之截面4785顯示NV NT區塊具有終端接觸件，被視為一奈米管元件4740－1，具有終端接觸件4779及4764，以及奈米管元件4740－2具有終端接觸件4779’及4764’。
[0671]
NV NT區塊之可撓性(flexibility)使得整合於多種結構及產品應用成為可能。例如，使用NV NT區塊形成之NV NT開關可被使用作為結構及電路中之可擴充之非揮發性奈米管開關，例如敘述於美國專利臨時申請案No.60/836,343中之結構及電路。此外，使用NV NT區塊形成之NV NT開關可被用於記憶體陣列，例如敘述於美國專利申請案No.11/280,786及11/274,967中之記憶體陣列。此外，使用NV NT區塊形成之NV NT開關可被用於非揮發性陰影子閂鎖器(shadow latch)，以形成邏輯電路中使用之暫存器檔案(register files)，例如敘述於美國專利申請案No.11/280,599之暫存器檔案。使用NV NT區塊形成之該等可擴充之NV NT開關可被用於替代DRAM單元中之堆疊的電容器，以建立一較不複雜之可擴充之非揮發性儲存結構。
[0672]
由分散於水溶性或非－水溶性溶液中之CNT(碳奈米管；carbon nanotube)沈積及圖案化一層或多數CNT層之碳奈米管(CNT)之方法之一些實施例，係可用於製造非揮發性奈米管區塊，敘述於併入之專利參考文件。此等NV NT區塊之實例係說明於圖56D、56E、56F、57A及57A’之3－D代表。此等方法可用於製造使用NV NT區塊之非揮發性奈米管開關，如進一步說明如上參照圖58A－65。此等方法亦可被使用於製造使用NV NT區塊之3－D記憶體單元，例如說明於圖40之截面4000，其中奈米管元件4050為具有頂部及底部接觸件之一NV NT區塊，以及說明於圖47之截面4785，其中奈米管元件4740－1及4740－2係具有終端接觸件之NV NT區塊。
[0673]
NV NT區塊製造方法之一些實施例，可延伸至包括由分散於溶解於一有機溶劑之一犧牲聚合物之CNT沈積一CNT層(或多層)，如相對於說明於圖66A之製造方法6600A敘述者。此等方法可，於一些實施例中，被使用以提昇電氣效能，例如可循環性(cyclability)(ON/OFF循環之次數)及/或使NV NT區塊製造成為可能，例如，NV NT區塊具有更佳緊密地設置之頂部及底部接觸件位置，如藉由比較NV NT區塊5730(示於圖57B之一3－D代表)與NV NT區塊5710(示於圖57A之一3－D代表)所說明者。較短的NV NT開關通道長度LSW－CH
(對應至頂部－至－底部接觸件間隔)可降低NV NT開關操作電壓，如進一步說明如上參照圖10。該犧牲聚合物可留在NV NT結構5730中(示於圖57B之一3－D代表)，或可藉由蒸發而由NV NT區塊移除，通常於溫度範圍200℃至400℃，如NV NT區塊5730’(示於圖57B’之一3－D代表)所說明者。
[0674]
NV NT區塊製造方法之一些實施例亦可延伸至包括添加效能增進材料，例如一多孔性電介質，例如，如相對於製造方法6600B(說明於圖66B)及製造方法6600C(說明於圖66C)敘述者。區塊5750(示於圖57C之一3－D代表)說明一NV NT區塊合併有效能增進材料，例如一多孔性電介質。
[0675]
圖66A說明某些提昇之NV NT區塊之製造方法6600A。通常，方法6605分離地製造支援電路及互連件於一半導體基材之中及之外，例如，以方法2710，進一步說明如上參照圖27A－27B。例示性的方法6605沈積並圖案化半導體、金屬、及絕緣層及在CNT層沈積之前形成結構。
[0676]
其次，方法6608沈積一CNT層(或多層)，由CNT分散於於溶解於一有機溶劑之一犧牲聚合物。例如，犧牲聚合物聚碳酸丙烯酯(PPC)溶解於一種或更多種有機溶劑中，例如工業中可用的NMP或環己酮。聚碳酸丙烯酯性質之敘述可於，例如，Empower Materials,Inc公司之參考技術資料中找到。雖然犧牲聚合物PPC係使用於此例中，其他犧牲聚合物，例如聯合(Unity)犧牲聚合物及聚碳酸乙烯酯(polyethylene carbonate)犧牲聚合物亦可使用。此時於該製程中，CNT層可被圖案化，繼續製造流程1A(說明於圖66A)。或者，額外的層可被添加，在圖案化多層(包含CNT層)之前，繼續製造流程2A(說明於圖66A)。例示性的方法將首先相對於CNT層圖案化(製造流程1A)敘述，以及接著敘述圖案化包含CNT層之多層(製造流程2A)之方法。
[0677]
繼續製造方法6600A之說明，使用製造流程1A，其次，方法6610接著圖案化(蝕刻)CNT層，使用奈米管蝕刻技術，敘述於併入之專利參考文件。於某些實施例中，方法係包括實質上移除(例如，蝕刻)於暴露之區域之犧牲聚合物，例如聚碳酸丙烯酯(PPC)。此移除可進行，例如，使用非等向性物理蝕刻，如Ar離子切割(Ar ion milling)蝕刻；或反應性離子蝕刻(RIE)，包含O2
電漿；或兩者之組合。
[0678]
其次，方法6612完成NV NT區塊製造。此等方法包括沈積及圖案化一導體層，以形成與NV NT區塊於頂部、側、或終端區域、或其接觸件之組合相接觸之端子，如說明於圖58A－58D，例如。或者，此方法可包括沈積及圖案化一絕緣層及接著沈積及圖案化一導體層，如說明於圖60A－60C。
[0679]
此時於該製程中，合併有NV NT區塊之NV NT開關已被形成，以及方法6680完成製造晶片(包括保護及封裝互連件手段)，使用已知的工業製造方法。密封的(encapsulated)NV NT區塊包括一犧牲聚合物，如相對於區塊5730(示於圖57B之一3－D代表)說明者。
[0680]
或者，方法6615可實質上移除，(例如，蒸發)該犧牲聚合物，例如聚碳酸丙烯酯例如，藉由加熱晶圓至一溫度於範圍200℃至400℃。於此例中，NV NT區塊5730變成類似NV NT區塊5730’(示於圖57B’之一3－D代表)，NV NT區塊具有實質上只有由個別的奈米管形成之CNT織物。
[0681]
然後，方法6680完成製造晶片(包括保護及封裝互連件手段)，使用已知的工業製造方法。該密封的NV NT區塊實質上不包括一犧牲聚合物，如相對於區塊5730’(示於圖57B’之一3－D代表)說明者。此時於該製程中，使用製造流程1A之製造方法6600A係終結了。
[0682]
於一替代方案製造程序中，製造方法6600A包括製造流程2A，使用方法6620以沈積額外的製造層，該額外的製造層係被添加至CNT層(或多層)(使用製造方法6608於一先前之步驟沈積)。
[0683]
其次，方法6622圖案化多層(包含CNT層)。已知的工業方法移除(蝕刻)金屬、絕緣體、及半導體層之暴露之區域。CNT層蝕刻之例示性的方法係敘述於併入之專利參考文件。一些方法係移除(蝕刻)於暴露之區域中之犧牲聚合物，例如聚碳酸丙烯酯(PPC)。例示性的方法可包括非等向性物理蝕刻，如Ar離子切割(Arion milling)蝕刻；或反應性離子蝕刻(RIE)，包含O2
電漿；或兩者之組合。
[0684]
藉由實例之方式，NV NT開關6400/6400’(說明於圖64A－64C)顯示NV NT區塊6410之形成，使用一頂部接觸件(及端子)導體及一絕緣層作為一遮罩，以移除(蝕刻)下層之CNT層。截面4000(說明於圖40)亦顯示NV NT區塊之形成，視為奈米管元件4050，藉由圖案化於該NV NT區塊表面之額外的層。然而，實質移除一犧牲聚合物暴露之區域，係未說明於此兩個實例中。
[0685]
此時於該製程中，合併有NV NT區塊之NV NT開關已被形成，以及方法6680完成製造晶片(包括保護及封裝互連件手段)，使用已知的工業製造方法。該密封的NV NT區塊包括一犧牲聚合物，如相對於區塊5730(示於圖57B之一3－D代表)所說明者。
[0686]
或者，方法6615實質上移除(例如，蒸發)犧牲聚合物，例如聚碳酸丙烯酯例如，藉由加熱晶圓至一溫度範圍於200℃至400℃。於此例中，NV NT區塊5730變成類似NV NT區塊5730’(示於圖57B’之一3－D代表)，NV NT區塊具有實質上只有由個別的奈米管形成之CNT織物。
[0687]
然後，方法6680完成製造晶片(包括保護及封裝互連件手段)，使用已知的工業製造方法。該密封的NV NT區塊實質上不包括一犧牲聚合物，如相對於區塊5730’(示於圖57B’之一3－D代表)說明者。此時於該製程中，使用製造流程2A之製造方法6600A係終結了。
[0688]
圖66B說明提昇之NV NT區塊之製造方法6600B。通常，方法6605製造支援電路及互連件於一半導體基材之中及之外，例如，使用方法2710，進一步說明如上參照圖27。方法6605沈積並圖案化半導體、金屬、及絕緣層及在CNT層沈積之前形成結構。
[0689]
其次，方法6608沈積一CNT層(或多層)，由CNT分散於於溶解於一有機溶劑之一犧牲聚合物。例如，犧牲聚合物聚碳酸丙烯酯(PPC)溶解於一有機溶劑，例如工業中可用的NMP或環己酮。此時於該製程中，製造流程之方法6600B可繼續進行製造流程1B。或者，製造流程之方法6600B可繼續進行製造流程2B。例示性的製造方法6600B將首先相對於製造流程1B敘述，以及接著敘述相對於製造流程2A之製造方法。
[0690]
繼續製造方法6600B之說明，使用製造流程1B，其次，方法6625接著圖案化(蝕刻)CNT層，使用奈米管蝕刻技術，敘述於併入之專利參考文件。於一些實施例中，方法實質上移除(例如，蝕刻)暴露之區域中之犧牲聚合物，例如聚碳酸丙烯酯(PPC)。例示性的方法包括非等向性物理蝕刻，如Ar離子切割(Ar ion milling)蝕刻；或反應性離子蝕刻(RIE)，包含O2
電漿；或兩者之組合。
[0691]
其次，方法6628實質上移除(例如，蒸發)犧牲聚合物，例如聚碳酸丙烯酯例如，藉由加熱晶圓至一溫度於範圍200℃至400℃。於此例中，NV NT區塊5730變成類似NV NT區塊5730’(示於圖57B’之一3－D代表)，NV NT區塊具有實質上只有由個別的奈米管形成之CNT織物。
[0692]
其次，方法6630形成一效能增進材料，例如一多孔性電介質。多孔性電介質可使用旋塗玻璃(SOG)及旋塗低－(low－)有機電介質而形成，如敘述於Thanawala等人之文獻“Reduction in the Efffective Dielectric Constant of Integrated Interconnect Structures Through an All－Spin－On Strategy”,available from Honeywell Electronic Materials,Honeywell International Inc.,Sunnyvale,CA 94089。或者，形成非揮發性奈米管區塊結構之個別的奈米管，可被共價地或非共價地衍生(derivitized)，以產生一修飾的表面，如敘述於美國專利公開案No.2006/0193093，其包括共同發明人Bertin及其全部內容係併入本文中作為參考。衍生之個別的奈米管可包括氧、氟、氯、溴、碘(或其他)原子，例如，藉此形成包括效能提昇目的之一多孔性電介質之非揮發性奈米管區塊。
[0693]
其次，方法6632完成NV NT區塊製造。此等方法包括沈積及圖案化一導體層，以形成與NV NT區塊於頂部、側、或終端區域、或其接觸件之組合相接觸之端子。於此例中，具有頂部及底部接觸件之密封的NV NT區塊係包括一效能增進材料，例如一多孔性電介質，如相對於區塊5750(示於圖57C之一3－D代表)說明者。
[0694]
此時於該製程中，合併有NV NT區塊之NV NT開關已被形成，以及方法6680完成製造晶片(包括保護及封裝互連件手段)，使用已知的工業製造方法。密封的NV NT區塊包括一效能增進材料，例如一多孔性電介質，如相對於區塊5750(示於圖57C之一3－D代表)說明者。
[0695]
於一替代方案製造程序中，製造方法6600B包括製造流程2B，使用方法6635以由CNT層實質上移除(例如，蒸發)犧牲聚合物，例如聚碳酸丙烯酯，例如，藉由加熱晶圓至一溫度範圍於200℃至400℃。
[0696]
其次，方法6638形成一效能增進材料，例如一多孔性電介質。多孔性電介質可使用旋塗玻璃(SOG)及旋塗低－(low－)有機電介質而形成，如敘述於Thanawala等人之文獻“Reduction in the Efffective Dielectric Constant of Integrated Interconnect Structures Through an All－Spin－On Strategy”,available from Honeywell Electronic Materials,Honeywell International Inc.,Sunnyvale,CA 94089。或者，形成非揮發性奈米管區塊結構之個別的奈米管，可被共價地或非共價地衍生，以產生一修飾的表面，如敘述於美國專利公開案No.2006/0193093。衍生之個別的奈米管可包括氧、氟、氯、溴、碘(或其他)原子，例如，藉此形成包括效能提昇目的之一多孔性電介質之非揮發性奈米管區塊。
[0697]
其次，製造方法6640沈積添加至該CNT層(或多層)之額外的製造層，例如導體、絕緣體、或半導體層沈積，使用工業製造方法。
[0698]
其次，方法6642圖案化多層(包含CNT層)。已知的工業方法移除(蝕刻)金屬、絕緣體、及半導體層之暴露之區域。CNT層蝕刻之例示性的方法係敘述於併入之專利參考文件。例示性的方法移除(蝕刻)效能增進材料之暴露的部分，例如一多孔性電介質，使用蝕刻介電材料之已知的工業方法。
[0699]
此時於該製程中，合併有NV NT區塊之NV NT開關已被形成，以及方法6680完成製造晶片(包括保護及封裝互連件手段)，使用已知的工業製造方法。該密封的NV NT區塊包括一效能增進材料，例如一多孔性電介質，如相對於區塊5750(示於圖57C之一3－D代表)說明者。
[0700]
圖66C說明提昇之NV NT區塊之製造方法6600C。通常，方法6605製造支援電路及互連件於一半導體基材之中及之外，例如，使用方法2710，進一步說明如上參照圖27。於一些實施例中，方法6605沈積並圖案化半導體、金屬、及絕緣層及在CNT層沈積之前形成結構。
[0701]
其次，方法6650沈積一CNT層(或多層)，由CNT分散於水溶性或非－水溶性溶液，係被使用於製造非揮發性奈米管區塊，如敘述於併入之專利參考文件。此時於該製程中，製造流程之方法方法6600C可繼續進行製造流程1C。或者，製造流程之方法6600C可繼續進行製造流程2C。例示性的製造方法6600C將首先相對於製造流程1C敘述，以及接著敘述相對於製造流程2C之製造方法6600C。
[0702]
繼續製造方法6600C之說明，使用製造流程1C，其次，方法6655接著圖案化(蝕刻)CNT層，使用奈米管蝕刻技術，敘述於併入之專利參考文件。
[0703]
其次，方法6658形成一效能增進材料，例如一多孔性電介質。多孔性電介質可使用旋塗玻璃(SOG)及旋塗低－(low－)有機電介質而形成，如敘述於Thanawala等人之文獻“Reduction in the Efffective Dielectric Constant of Integrated Interconnect Structures Through an All－Spin－On Strategy”,available from Honeywell Electronic Materials,Honeywell International Inc.,Sunnyvale,CA 94089。或者，形成非揮發性奈米管區塊結構之個別的奈米管，可被共價地或非共價地衍生，以產生一修飾的表面，如敘述於美國專利公開案No.2006/0193093。衍生之個別的奈米管可包括氧、氟、氯、溴、碘(或其他)原子，例如，藉此形成包括效能提昇目的之一多孔性電介質之非揮發性奈米管區塊。
[0704]
其次，方法6660完成NV NT區塊製造。此等方法包括沈積及圖案化一導體層，以形成與NV NT區塊於頂部、側、或終端區域、或其接觸件之組合相接觸之端子。於此例中，具有頂部及底部接觸件之密封的NV NT區塊係包括一效能增進材料，例如一多孔性電介質，如相對於區塊5750(示於圖57C之一3－D代表)說明者。
[0705]
此時於該製程中，合併有NV NT區塊之NV NT開關已被形成，以及方法6680完成製造晶片(包括保護及封裝互連件手段)，使用已知的工業製造方法。密封的NV NT區塊包括一效能增進材料，例如一多孔性電介質，如相對於區塊5750(示於圖57C之一3－D代表)說明者。
[0706]
於一替代方案製造程序中，製造方法6600C包括製造流程2C，使用方法6665以形成一效能增進材料，例如一多孔性電介質。多孔性電介質可使用旋塗玻璃(SOG)及旋塗低－(low－)有機電介質而形成，如敘述於Thanawala等人之文獻“Reduction in the Efffective Dielectric Constant of Integrated Interconnect Structures Through an All－Spin－On Strategy”,available from Honeywell Electronic Materials,Honeywell International Inc.,Sunnyvale,CA 94089。或者，形成非揮發性奈米管區塊結構之個別的奈米管，可被共價地或非共價地衍生，以產生一修飾的表面，如敘述於美國專利公開案No.2006/0193093。衍生之個別的奈米管可包括氧、氟、氯、溴、碘(或其他)原子，例如，藉此形成包括效能提昇目的之一多孔性電介質之非揮發性奈米管區塊。
[0707]
其次，製造方法6670沈積添加至該CNT層(或多層)之額外的製造層，例如導體、絕緣體、或半導體層沈積，使用工業製造方法。
[0708]
其次，方法6675圖案化多層(包含CNT層)。已知的工業方法移除(蝕刻)金屬、絕緣體、及半導體層之暴露之區域。CNT層蝕刻之例示性的方法係敘述於併入之專利參考文件。於一些實施例中，方法移除(蝕刻)效能增進材料之暴露的部分，例如一多孔性電介質，使用蝕刻介電材料之已知的工業方法，尤其是氧電漿及反應性離子蝕刻，具有氣體，能夠移除不受光阻劑或其他製程材料所保護之碳奈米管。此等蝕刻可為等向性(isotropic)或非等向性(anisotropic)，依所需之方位而異。
[0709]
此時於該製程中，合併有NV NT區塊之NV NT開關已被形成，以及方法6680完成製造晶片(包括保護及封裝互連件手段)，使用已知的工業製造方法。該密封的NV NT區塊包括一效能增進材料，例如一多孔性電介質，如相對於區塊5750(示於圖57C之一3－D代表)說明者。
[0710]
圖67說明截面6700，包括單元C00及C01，於一3－D記憶體實施例中。奈米管層藉由塗佈、噴塗、或其他手段被沈積於一平坦的接觸件表面上，該平坦的接觸件表面位於預先界定之二極體－形成層(如說明於進一步顯示如上之圖40)上。截面6700(說明於圖67)係對應結構4000(說明於圖40)，具有一些額外的細節，係相關於具有一陰極－上－NT安裝(implementation)及元件數目，以幫助說明製造方法。在絕緣體、半導體、導體、及奈米管層沈積之後的溝渠蝕刻，形成側壁邊界，界定非揮發性奈米管區塊－基底非揮發性奈米管二極體之3－D記憶體單元及界定非揮發性奈米管區塊尺寸、二極體尺寸、及三維非揮發性儲存單元中之所有其他結構之尺寸。所有單元結構之水平的3－D單元尺寸(X與Y約為垂直方向)係藉由溝渠蝕刻而形成及係因此在製造時自我對準的。該垂直的尺寸(Z)係經由用於形成3－D單元之垂直的層之厚度及數目決定。圖67說明截面6700沿著一字元線(X)方向。堆疊的串聯－連接之垂直地－配置的操縱二極體及非揮發性奈米管區塊開關係對稱的，且於X與Y方向皆具有約相同的截面的尺寸。截面6700說明陣列單元，其中操縱二極體係連接至一陰極－上－NT組態(configuration)之非揮發性奈米管區塊之底部(較下層)接觸件。字元線被沿著X軸和位元線(沿著Y軸)配置，如說明於圖33A之立體圖。
[0711]
參照圖27A進一步說明如上之方法2710之一些實施例，係被使用於界定支援電路及互連件6701。
[0712]
其次，說明於圖27B之方法2730沈積並平坦化絕緣體6703。穿過平坦的絕緣體6703之互連手段(未示於截面6700，但顯示於上文中圖28C之截面2800”)可用於連接3－D陣列中之金屬陣列線至相對應之支援電路及互連件6701。藉由例示之方式，於BL驅動器及感測電路2640中之位元線驅動器可被連接至位元線BL0及BL1(於說明於圖26A之記憶體2600之陣列2610中，進一步說明如上，以及於說明於圖67之截面6700中)。於製造製程之此時點，方法2740可用於形成一記憶體陣列於絕緣體6703之表面上，與說明於圖67之記憶體陣列支撐結構6705互連。記憶體陣列支撐結構6705係對應記憶體陣列支撐結構3405(說明於圖47)，以及支援電路及互連件6701係對應至支援電路及互連件3401，以及絕緣體6703係對應絕緣體3403，除了有一些改變，以適應包括具有頂部(較上層)及底部(較下層)接觸件之非揮發性奈米管區塊之3－D記憶體單元之一新的記憶體陣列結構。
[0713]
例示性的方法2740(說明於圖27B)沈積並平坦化金屬、多晶矽、絕緣體、及奈米管元件層，以形成非揮發性奈米管二極體，於此例中，其係包括多個垂直地配置之二極體及非揮發性奈米管區塊(NV NT區塊)開關陰極－上－NT串聯對。為了消除會實質上增加單元面積之個別的層對準公差之累積，針對X方向而言，個別的單元邊界係於一單一蝕刻步驟形成(及針對Y方向而言，一分離之單一蝕刻)，每一單元具有一單一NV NT二極體，在(除了WL0層之外)層已被沈積及平坦化之後，由一單一溝渠蝕刻步驟所界定。於X方向個別的單元尺寸為F(1最小特徵)，如說明於圖40及相對應之圖67，以及於約垂直於X方向之Y方向(未顯示)亦為F，於X與Y方向具有一週期2F。因此，每一單元佔據之面積約4F2
。
[0714]
具有頂部(較上層)及底部(較下層)接觸件之NV NT區塊，進一步說明如上於圖40及相對應之圖67(藉由奈米管元件4050－1及4050－2)，係進一步說明於如上之圖57A－57C之立體圖。NV NT區塊裝置結構及電氣ON/OFF切換結果，係參照圖64A－64C及65進一步敘述如上。具有頂部及底部接觸件之NV NT區塊之製造方法係分別地相對於方法6600A、6600B、及6600C(說明於圖66A、66B、及66C)敘述。具有頂部及底部接觸件之NV NT區塊具有通道長度LSW－CH
約相等於頂部及底部接觸件之間之間隔，35 nm例如。一NV NT區塊開關截面X乘Y可被形成，X＝Y＝F，其中F為一最小技術節點尺寸。針對一35 nm技術節點，一NV NT區塊可具有尺寸35 x 35 x 35 nm；針對一22 nm技術節點，一NV NT區塊可具有尺寸22 x 22 x 35 nm，例如。
[0715]
方法以一絕緣體填充溝渠；以及接著方法平坦化該表面。然後，方法於該平坦化表面上沈積並圖案化字元線。
[0716]
垂直地－配置的3D單元之製造(說明於圖67)繼續進行如下。於一些實施例中，方法係沈積一位元線導線層於絕緣體6703之表面上，具有一厚度50至500 nm，例如，如下所進一步敘述者，參照圖68A－68I。結構6700之垂直地－配置的二極體部分之製造可相同於圖34A及34B進一步說明如上，及係併入於參照圖68A－68I敘述之製造方法中。方法係蝕刻位元線導線層及界定個別的位元線，例如位元線導體6710－1(BL0)及6710－2(BL1)。位元線，例如BL0及BL1係被使用作為陣列導線導體，且亦可被使用作為蕭基二極體之陽極端子。或者，更最佳化之蕭基二極體接面可使用金屬或矽化物接觸件(未顯示)與N多晶矽區域6720－1及6720－2相接觸而形成，同時亦與位元線導體6710－1及6710－2形成歐姆接觸。N多晶矽區域6720－1及6720－2可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
例如，以及可具有一厚度範圍20 nm至400 nm，例如。
[0717]
圖67說明一陰極－至－NT類型之NV NT二極體，以蕭基二極體形成。然而，PN或PIN二極體可被用於替代蕭基二極體，如進一步敘述如下參照圖68A。
[0718]
蕭基(及PN、PIN)二極體之電氣特性可為改良的(低漏電，例如)，經由控制多晶矽之材料性質，例如沈積及圖案化多晶矽以形成多晶矽區域6820－1及6820－2。多晶矽區域可具有相當大的或相當小的晶粒邊界尺寸，其係由製造方法決定，例如退火(anneal)時間及溫度例如。於一些實施例中，半導體工業中之SOI沈積方法可被使用，其造成多晶矽區域為單晶(不再是多晶矽)，或幾乎為單晶，用於進一步電氣性質之提昇，例如低二極體漏電流。
[0719]
接觸件及導體材料之實例包括元素金屬，例如Al、Au、Pt、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，例如TiN，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。於一些實例中，導體，例如Al、Au、W、Cu、Mo、Ti、及其他，可同時被使用作為接觸件及導體材料以及蕭基二極體之陽極。然而，於其他實例中，針對低順向電壓降及低二極體漏電，最佳化陽極材料係有利的。蕭基二極體陽極材料(未顯示)可分別地被添加於導體6710－1及6710－2及多晶矽區域6720－1及6720－2之間。此等陽極材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Ta、Zn及其他元素金屬。此外，矽化物，例如，CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
、及ZrSi2
可被使用。使用此等金屬及矽化物形成之蕭基二極體係說明於參考文件NG,K.K.“Complete Guide to Semiconductor Devices”,Second Edition,John Wiley & Sons,2002,pp.31－41，其全部內容係併入本文中作為參考。
[0720]
其次，具有完成之蕭基二極體選擇裝置，方法係形成N＋多晶矽區域6725－1及6725－2，以分別地接觸N多晶矽區域6720－1及6720－2。N＋多晶矽係通常摻雜有砷或磷至1020
摻雜物原子/cm3
，例如，以及具有一厚度20至400 nm，例如。N及N＋多晶矽區域尺寸係由接近製造流程之末端之溝渠蝕刻所界定。
[0721]
其次，方法係分別地形成底部(較下層)接觸件區域4030－1及4030－2，具有歐姆或近歐姆接觸至多晶矽區域6725－1及6725－2。接觸件及導體材料之實例包括元素金屬，例如Al、Au、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，例如TiN，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。
[0722]
其次，方法係分別地形成NV NT區塊4050－1及4050－2於接觸件區域4030－1及4030－2之表面上，NV NT區塊之該奈米管元件長度係由垂直的Z方向中之奈米管厚度界定，及X－Y截面係由接近製造流程之末端之溝渠蝕刻所界定。須注意，NV NT區塊4050－1(於圖67)係對應奈米管元件4050(於圖40)。為了提昇單元C00及C01之密度，NV NT區塊4050－1及4050－2(說明於圖67)，於溝渠－界定單元邊界內，包括簡單的頂部及底部接觸件。
[0723]
其次，方法係分別地形成頂部(較上層)接觸件4065－1及4065－2於NV NT區塊4050－1及4050－2之頂表面上，X與Y尺寸係由接近製造流程之末端之溝渠蝕刻所界定。
[0724]
其次，方法係形成(蝕刻)溝渠開口4075、4075A、及4075B，各具有寬度F，藉此形成單元C00及C01及相對應之頂部(較上層)及底部(較下層)接觸件、奈米管元件、及絕緣體之內及外側壁。底部(較下層)接觸件4030－1及4030－2分別地於NV NT區塊4050－1及4050－2以及相對應之下層操縱二極體陰極端子之間形成一電氣連接，以及形成位元線6710－1及6710－2。溝渠形成(蝕刻)停止於絕緣體6703之表面。
[0725]
其次，方法分別地以一絕緣體4060、4060A、及4060B(例如TEOS)填滿溝渠開口4075、4075A、及4075B，並平坦化該表面。所有的溝渠可被同時地形成。
[0726]
其次，方法係沈積並平坦化一字元線層。
[0727]
其次，方法圖案化字元線6770。
[0728]
其次，說明於圖27A之方法2750完成製造半導體晶片(具有使用包括保護及封裝互連件手段之非揮發性奈米管二極體單元結構之非揮發性記憶體陣列)，使用已知的工業方法。
[0729]
形成單元C00及C01之非揮發性奈米管二極體係對應至非揮發性奈米管二極體1200(概要示於圖12)，亦概要地由NV NT二極體6780(於圖67)說明，每一單元C00及C01中各有一個。說明於圖67之截面6700之單元C00及C01係對應至概要地顯示於圖26A中之記憶體陣列2610之相對應之單元C00及C01，以及位元線BL0及BL1及字元線WL0係對應至概要地說明於記憶體陣列2610中之陣列線。
[0730]
說明於圖27A及27B之方法2700之實施例可用於製造非揮發性記憶體，使用具有陰極－至－NT開關連接至NV NT區塊開關之NV NT二極體裝置，例如，示於截面6700(說明於圖67)及，如進一步敘述如下參照圖68A－68I。結構，例如截面6700，可用於製造概要地說明於圖26A之記憶體2600。
[0731]
說明於圖27A之方法2710之實施例可用於界定支援電路及互連件，相似於相對於記憶體2600說明於圖26A者，如進一步說明如上。方法2710應用習知半導體工業技術設計及製造技術，以製造支援電路及互連件6801於一半導體基材之中及之上，如說明於圖68A。支援電路及互連件6801包括於一半導體基材中之FET裝置以及於一半導體基材上之互連件，例如導孔及導線。圖68A係對應圖34A，說明一蕭基二極體結構，除了一選用之導通蕭基陽極接觸件層3415係示於圖34A，而係未示於圖68A。須注意，圖34A’可被用於替代圖34A’，若一開始一PN二極體結構係想要的。若於圖34A’之N多晶矽層3417被以一本質摻雜多晶矽層(未顯示)所取代，則一PIN二極體會被形成，而非一PN二極體。因此，雖然說明於圖68A之結構說明一蕭基二極體結構，該結構亦可使用一PN二極體或一PIN二極體製造。
[0732]
說明於圖68A之支援電路及互連件6801、絕緣體6803、記憶體陣列支撐結構6805、導體層6810、N多晶矽層6820、N＋多晶矽層6825、以及底部(較下層)接觸件層6830之元件及結構之製造方法係進一步說明如上參照圖34A及34B，其中支援電路及互連件6801係對應至支援電路及互連件3401；絕緣體6803係對應至絕緣體3403；記憶體陣列支撐結構6805係對應至記憶體陣列支撐結構3405；導體層6810係對應至導體層3410；N多晶矽層6820係對應至N多晶矽層3420；N＋多晶矽層6825係對應至N＋多晶矽層3425；以及底部(較下層)接觸件層6830係對應至底部(較下層)接觸件層3430。
[0733]
其次，方法係沈積一奈米管層6835於接觸件層6830之平坦表面上，如說明於圖68B，使用多層旋塗、噴塗、或其他手段。奈米管層6835可於範圍10－200 nm例如。例示性的裝置具有35 nm厚度係被製造及於ON/OFF狀態之間切換，如說明於圖64A－64C及65。具有頂部及底部接觸件之NV NT區塊之製造方法係分別地相對於方法6600A、6600B、及6600C(說明於圖66A、66B、及66C)敘述。
[0734]
於製造製程之此時點，方法係沈積頂部(較上層)接觸件層6840於奈米管層6835之表面上，如說明於圖68B。頂部(較上層)接觸件層6840可為10至500 nm之厚度，例如。頂部(較上層)接觸件層6840可使用下列形成：Al、Au、Ta、W、Cu、Mo、Pd、Pt、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，例如TiN，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
，例如。
[0735]
其次，方法係沈積並圖案化一遮罩層6850於頂部(較上層)接觸件層6840上，如說明於圖68C，使用已知的工業方法。遮罩層6850可於範圍10至500 nm厚及可使用阻劑形成，例如光阻劑，電子束(e－beam)阻劑，或導體，半導體，或絕緣體材料。遮罩層6850之開口6855、6855A及6855B係暴露出下層區域，用於溝渠蝕刻之目的。該遮罩開口可被對準至平坦的絕緣層6803中之對準標記例如；此對準係非關鍵的。為了達到最小單元尺寸，遮罩層6850之開口6855、6855A、及6855B係約相等於最小容許技術尺寸F。F可為90 nm、65 nm、45 nm、35 nm、25 nm、12 nm、或次－10 nm，例如。
[0736]
此時於該製程中，遮罩層6850之開口6855、6855A、及6855B可被使用於溝渠之等向性的蝕刻，使用沿著一3D單元之X方向界定單元邊界之方法，該3D單元使用每一單元具有一內部之陰極－至－奈米管連接之一個NV NT二極體。美國專利5,670,803，其全部內容係併入本文中作為參考，共同發明人Bertin，揭露一3－D陣列(於此例中，3D－SRAM)結構，具有同時地溝渠－界定之側壁尺寸。此結構包括垂直側壁，同時地由切割貫穿過多層摻雜矽及絕緣區域之溝渠所界定，以避免多重對準步驟。此一溝渠等向性的選擇性蝕刻方法可切割貫穿過多層導體、半導體、氧化物、及奈米管層，如進一步說明如上，相對於形成於圖34A－34FF及36A－36FF之溝渠者。於此例中，選擇性的等向性的溝渠蝕刻(RIE)移除頂部(較上層)接觸件層6840之暴露之區域，以形成上層接觸件區域6840－1及6840－2；移除奈米管層6835暴露之區域，以形成奈米管區域6835－1及6835－2；移除底部(較下層)接觸件層6830暴露之區域，以形成底部(較下層)接觸件區域6830－1及6830－2；等向性的蝕刻移除N＋多晶矽層6825暴露之區域，以形成N＋多晶矽區域6825－1及6825－2；移除暴多晶矽層6820露之區域，以形成N多晶矽區域6820－1及6820－2；以及移除導體層6810暴露之區域，以形成導體區域6810－1及6810－2，停止於絕緣體6803之表面及同時地形成溝渠開口6860、6860A、及6860B，如說明於圖68D。
[0737]
其次，方法分別地以絕緣體6865、6865A、及6865B(例如TEOS)，填滿溝渠開口6860、6860A、及6860B，並平坦化，如說明於圖68E。
[0738]
其次，方法係沈積並平坦化一導體層6870，導體層6870係接觸頂部(較上層)接觸件6840－1及6840－2，如說明於圖68F。
[0739]
其次，導體層6870被圖案化以形成字元線(約垂直於導體(位元線)6810－1及6810－2)，如以下所進一步說明者。
[0740]
此時於該製程中，截面6875(說明於圖68F)已被製造，以及包括NV NT二極體單元尺寸F(其中F為一最小特徵尺寸)及單元週期2F(界定於X方向以及相對應之陣列位元線)。其次，使用於Y方向界定尺寸之單元尺寸係藉由等向性的溝渠蝕刻製程而形成，相似於進一步說明如上相對於截面6875說明於圖68F者。用以於Y方向界定尺寸之溝渠係約垂直於用以於X方向界定尺寸之溝渠。Y(位元線)方向中之結構之截面係相對於截面Y－Y’(說明於圖68F)說明。
[0741]
其次，方法係沈積並圖案化一遮罩層，例如具有開口6882、6882A、及6882B於字元線層6870之表面上之遮罩層6880，如說明於圖68G。遮罩層6880開口可被非－關鍵地對準至平坦的絕緣體6803中之對準標記。遮罩層6880中之開口6882、6882A、及6882決定溝渠等向性的蝕刻區域之位置，於此例中，溝渠係約垂直於位元線，例如位元線6810－1(BL0)。
[0742]
此時於該製程中，遮罩層6880中之開口6882、6882A、及6882B可被使用於溝渠之等向性的蝕刻，使用沿著3D單元之Y方向界定新的單元邊界之方法，該3D單元使用每一單元具有一內部之陰極－至－奈米管連接之一個NV NT二極體。所有的溝渠及相應之單元邊界可被同時地形成(例如，使用一個蝕刻步驟)，使用如參照圖68D敘述之用於形成X－方向溝渠之製造方法。此結構包括垂直側壁，同時地由溝渠界定；X與Y方向尺寸及材料係相同的。於此例中，選擇性的等向性的溝渠蝕刻(RIE)之方法係移除導體層6870暴露之區域，以形成字元線6870－1(WL0)及6870－2(WL1)(約垂直於位元線6810－1(BL0)及6810－2(BL1))；頂部(較上層)接觸件層6840－1，以形成上層接觸件區域6840－1’及6840－1”；移除奈米管層6835－1暴露之區域，以形成奈米管區域6835－1’及6835－1”；移除底部(較下層)接觸件層6830－1暴露之區域，以形成底部(較下層)接觸件區域6830－1’及6830－1”；選擇性的等向性的蝕刻移除N＋多晶矽層6825－1暴露之區域，以形成N＋多晶矽區域6825－1’及6825－1”；移除多晶矽層6820－1暴露之區域，以形成N多晶矽區域6820－1’及6820－1”；以及蝕刻係停止於導體層6810－1暴露之區域之表面，如說明於圖68H。
[0743]
其次，方法以一絕緣體6885、6885A、及6885B(例如TEOS)，填滿溝渠開口6884、6884A、及6884B例如，並平坦化，如說明於圖68I之截面6890所說明。此時於該製程中，非揮發性奈米管二極體－基底單元係完成地形成及係與位元線互連及係約垂直於字元線。截面6875(說明於圖68F)及截面6890(說明於圖68I)為相同的3D非揮發性記憶體陣列之兩個截面的代表，該3D非揮發性記憶體陣列之單元係以具有垂直地配置之操縱(選擇)二極體及非揮發性奈米管區塊之NV NT二極體形成。該二極體之陰極端子係接觸位於單元邊界內之該區塊之下面。該二極體之該陽極側係與一位元線相接觸，例如位元線6810－1(BL0)，及該區塊之頂面係與一約垂直之字元線相接觸，例如字元線6870－1(WL0)，如顯示於截面6890(於圖68I)者。
[0744]
此時於該製程中，分別地說明於圖68F及68I之截面6875及6890係對應至截面6700(說明於圖67)，且係以一單元被製造，該單元具有一垂直地－配置的操縱二極體及相對應之非揮發性奈米管區塊開關串聯，垂直地－配置的(Z方向)通道長度LSW－CH
係界定了包括：全部之NV NT二極體單元尺寸1F於X方向及1F於Y方向、及相對應之位元及字元陣列線。截面6875為兩個相鄰之陰極－至－奈米管類型非揮發性奈米管二極體－基底單元於X方向之一截面，及截面6890為兩個相鄰之陰極－至－奈米管類型非揮發性奈米管二極體－基底單元於Y方向之一截面。截面6875及6890包括相對應之字元線及位元線陣列線。該非揮發性奈米管二極體形成操縱(steering)及儲存元件於每一單元中，說明於截面6875及6890，以及每一單元係具有1F乘1F之尺寸。相鄰單元之間之間距為1F，因此單元週期於X與Y方向皆為2F。因此一個位元佔據之面積為4F2
。在45 nm技術節點，該單元面積係少於0.01 um2
，或約0.002 um2
於此例中。
[0745]
圖69說明截面6900，包括單元C00及C10，於一3－D記憶體實施例中。奈米管層藉由塗佈、噴塗、或其他手段被沈積於一平坦的接觸件表面上，該平坦的接觸件表面位於預先界定之二極體－形成層(如說明於進一步顯示如上之圖40)上。截面6900(說明於圖69)係對應結構4000(說明於圖40)，具有一些額外的細節，係相關於具有一陰極－上－NT安裝(implementation)及元件數目，以幫助說明製造方法。在絕緣體、半導體、導體、及奈米管層沈積之後的溝渠蝕刻，形成側壁邊界，界定非揮發性奈米管區塊－基底非揮發性奈米管二極體之3－D記憶體單元及界定非揮發性奈米管區塊尺寸、二極體尺寸、及三維非揮發性儲存單元中之所有其他結構之尺寸。所有單元結構之水平的3－D單元尺寸(X與Y約為垂直方向)係藉由溝渠蝕刻而形成及係因此在製造時自我對準的。該垂直的尺寸(Z)係經由用於形成3－D單元之垂直的層之厚度及數目決定。圖69說明截面6900沿著一位元線(Y)方向。堆疊的串聯－連接之垂直地－配置的操縱二極體及非揮發性奈米管區塊開關係對稱的，且於X與Y方向皆具有約相同的截面的尺寸。截面6900說明陣列單元，其中操縱二極體係連接至一陽極－上－NT組態(configuration)之非揮發性奈米管區塊之底部(較下層)接觸件。字元線係沿著X軸以及位元線係沿著Y軸配置，如說明於圖33A之立體圖。
[0746]
於一些實施例中，方法3010進一步說明如上參照圖30A，係被使用於界定支援電路及互連件6901。
[0747]
其次，說明於圖30B之方法3030沈積並平坦化絕緣體6903。穿過平坦的絕緣體6903之互連手段(未示於截面6900，但顯示於上文中圖28C之截面2800”)可用於連接3－D陣列中之金屬陣列線至相對應之支援電路及互連件6901。藉由例示之方式，字元線驅動器2930中之字元線驅動器可被連接至字元線WL0及WL1(說明於圖29A之記憶體2900之陣列2910中，進一步說明如上，以及說明於圖69之截面6900)。於製造製程之此時點，方法3040可用於形成一記憶體陣列於絕緣體6903之表面上，與說明於圖69之記憶體陣列支撐結構6905互連。記憶體陣列支撐結構6905係對應記憶體陣列支撐結構3605(說明於圖51)，以及支援電路及互連件6901對應至支援電路及互連件3601，以及絕緣體6903係對應絕緣體3603，除了有一些改變，以適應包括具有頂部(較上層)及底部(較下層)接觸件之非揮發性奈米管區塊之3－D記憶體單元之一新的記憶體陣列結構。
[0748]
於一些實施例中，說明於圖30B之方法3040沈積並平坦化金屬、多晶矽、絕緣體、及奈米管元件層，以形成非揮發性奈米管二極體，於此例中，其係包括多個垂直地配置之二極體及非揮發性奈米管區塊(NV NT區塊)開關陽極－上－NT串聯對。為了消除會實質上增加單元面積之個別的層對準公差之累積，個別的單元外尺寸係於一單一蝕刻步驟形成，每一單元具有一單一NV NT二極體，在(除了BL0層之外)層已被沈積及平坦化之後，由一單一溝渠蝕刻步驟所界定。個別的單元尺寸於X方向為F(1最小特徵)，如說明於圖40及相對應之圖67，以及於約垂直於X方向之Y方向亦為F，如說明於圖69，於X與Y方向具有一週期2F。因此，每一單元佔據之面積約4F2
。
[0749]
具有頂部(較上層)及底部(較下層)接觸件之NV NT區塊，進一步說明如上於圖69(藉由奈米管元件4050－1及4050－2)，係進一步說明於如上之圖57之立體圖。NV NT區塊裝置結構及電氣ON/OFF切換結果，係參照圖64及65進一步敘述如上。具有頂部及底部接觸件之NV NT區塊之製造方法係分別地相對於方法6600A、6600B、及6600C(說明於圖66A、66B、及66C)敘述。具有頂部及底部接觸件之NV NT區塊具有通道長度LSW－CH
約相等於頂部及底部接觸件之間之間隔，35 nm例如，如進一步說明如上參照圖64A－64C。一NV NT區塊開關截面X乘Y可被形成，X＝Y＝F，其中F為一最小技術節點尺寸。針對一35 nm技術節點，一NV NT區塊可具有尺寸35 x 35 x 35 nm；針對一22 nm技術節點，一NV NT區塊可具有尺寸22 x 22 x 35 nm，例如。該奈米管元件之厚度不需要以任何特定方式相關於F。
[0750]
方法以一絕緣體填充溝渠；以及然後方法平坦化該表面。然後，方法係於該平坦化表面上沈積並圖案化位元線。
[0751]
說明於圖69之垂直地－配置的3D單元之製造繼續進行如下。於一些實施例中，方法係沈積一字元線導線層於絕緣體6903之表面上，具有一厚度50至500 nm，例如。結構6900之垂直地－配置的二極體部分之製造係相同於圖36A(進一步說明如上)。於一些實施例中，方法係蝕刻字元線導線層及界定個別的字元線，例如字元線導體6910－1(WL0)及6910－2(WL1)。字元線，例如WL0及WL1係被使用作為陣列導線導體，且亦可被使用作為近－歐姆接觸至蕭基二極體之N＋ poly陰極端子。
[0752]
接觸件及導體材料之實例包括元素金屬，例如Al、Au、W、Ta、Cu、Mo、Pd、Pt、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn，以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，例如TiN，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。絕緣體可為SiO2
、SiNx
、Al2
O3
、BeO、聚醯亞胺、麥拉或其他適合的絕緣材料。
[0753]
其次，方法係形成N＋多晶矽區域6920－1及6920－2，以分別地接觸字元線區域6910－1及6920－2。N＋多晶矽係通常摻雜有砷或磷至1020
摻雜物原子/cm3
，例如，以及具有一厚度20至400 nm，例如。
[0754]
其次，N多晶矽區域6925－1及6925－2被形成，以分別地接觸N＋多晶矽區域6920－1及6920－2，以及可摻雜有砷或磷，於範圍1014
至1017
摻雜物原子/cm3
例如，以及可具有一厚度範圍20 nm至400 nm，例如。N多晶矽區域6925－1及6925－2係形成相對應之蕭基二極體之陰極區域。N及N＋多晶矽區域尺寸係由接近製造流程之末端之溝渠蝕刻所界定。
[0755]
其次，方法係分別地形成接觸件區域6930－1及6930－2於N多晶矽區域6925－1及6925－2上。接觸件區域6930－1及6930－2形成陽極區域，完成了形成垂直地配置之操縱二極體結構。接觸件區域6930－1及6930－2亦分別地形成NV NT區塊4050－1及4050－2之底部(較下層)接觸件。結構6900之垂直地－配置的二極體部分之製造係相似於參照圖36A進一步敘述如上之製造方法。雖然圖69說明以蕭基二極體形成之一陽極－上－NT類型之NV NT二極體，然而，PN或PIN二極體可被用於替代蕭基二極體，如進一步說明如上參照圖36A’。
[0756]
於一些實例中，導體，例如Al、Au、W、Cu、Mo、Ti、及其他，可同時被使用作為NV NT區塊接觸件及蕭基二極體之陽極。然而，於其他實例中，針對低順向電壓降及低二極體漏電，最佳化陽極材料係有利的。於此一實例中(未顯示)，一三明治結構(sandwich)可被形成，藉由蕭基二極體陽極材料與N多晶矽區域及NV NT區塊接觸件材料(形成底部(下方區域)接觸件)相接觸。此一陽極材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ta、Ti、W、Zn及其他元素金屬。此外，矽化物，例如，CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
、及ZrSi2
可被使用。使用此等金屬及矽化物形成之蕭基二極體係說明於參考文件NG,K.K.“Complete Guide to Semiconductor Devices”,Second Edition,John Wiley & Sons,2002,pp.31－41，其全部內容係併入本文中作為參考。亦與陽極材料相接觸之NV NT區塊接觸件及材料之實例，包括元素金屬，例如Al、Au、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，例如TiN，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。
[0757]
其次，方法係分別地形成NV NT區塊4050－1及4050－2接觸件區域6930－1及6930－2之表面上，該NV NT區塊之該奈米管元件長度係由垂直的Z方向中之奈米管厚度界定，及X－Y截面係由接近製造流程之末端之溝渠蝕刻所界定。須注意，NV NT區塊4050－1(於圖69)係對應奈米管元件4050(於圖40)。為了最大化單元C00及C10之密度，NV NT區塊4050－1及4050－2(說明於圖69)，於溝渠－界定單元邊界內，包括簡單的頂部及底部接觸件。
[0758]
其次，方法係分別地形成頂部(較上層)接觸件4065－1及4065－2於NV NT區塊4050－1及4050－2之頂表面上，X與Y尺寸係由接近製造流程之末端之溝渠蝕刻所界定。
[0759]
其次，方法係形成(蝕刻)溝渠開口6975、6975A、及6975B，各具有寬度F，藉此形成單元C00及C10及相對應之頂部(較上層)及底部(較下層)接觸件、奈米管元件、及絕緣體之內及外側壁。底部(較下層)接觸件6930－1及6930－2分別地於NV NT區塊4050－1及4050－2之間形成一電氣連接，以及亦形成下層操縱二極體陽極端子，以及形成字元線6910－1及6910－2。溝渠形成(蝕刻)停止於絕緣體6903之表面。
[0760]
其次，方法以一絕緣體6960、6960A、及6960B(例如TEOS)，填滿溝渠開口6975、6975A、及6975B，並平坦化該表面。所有的溝渠可被同時地形成。
[0761]
其次，方法係沈積並平坦化一位元線層。
[0762]
其次，方法圖案化位元線6970。
[0763]
形成單元C00及C10之非揮發性奈米管二極體係對應至非揮發性奈米管二極體1300(概要示於圖13)，亦概要地由NV NT二極體6980(於圖69)說明，每一單元C00及C10中各有一個。說明於圖69之截面6900之單元C00及C10係對應至概要地顯示於圖29A中之記憶體陣列2910之相對應之單元C00及C10，以及字元線WL0及WL1及位元線BL0係對應至概要地說明於記憶體陣列2910中之陣列線。
[0764]
此時於該製程中，於X方向相應之結構被形成以完成NV NT二極體－基底單元結構。圖70說明截面7000係沿著字元線WL0，字元線WL0係沿著字元線(X軸)方向。堆疊的串聯－連接之垂直地－配置的操縱二極體及非揮發性奈米管區塊開關係對稱的，且於X與Y方向皆具有約相同的截面。截面7000說明陣列單元，其中操縱二極體係連接至一陽極－上－NT組態(configuration)之非揮發性奈米管區塊之底部(較下層)接觸件。字元線係沿著X軸以及位元線係沿著Y軸配置，如說明於圖33A之立體圖。
[0765]
說明於圖70之截面7000說明支援電路及互連件6901及絕緣體6903，如進一步說明如上參照圖69。截面7000係於X方向沿著字元線6910－1(WL0)。
[0766]
N＋多晶矽區域6920－1’及6920－1”分別地形成字元線6910－1(WL0)及N多晶矽區域6925－1’及6925－1”(形成二極體陰極區域)之間之接觸件。底部(較下層)接觸件6930－1’及6930－1”係作為陽極，以分別地形成蕭基二極體之N多晶矽區域6925－1’及6925－1”，以及分別地接觸非揮發性奈米管區塊4050－1’及4050－1”，如說明於截面7000說明於圖70。
[0767]
於接觸件區域6930－1’及6930－1”之表面上之NV NT區塊4050－1’及4050－1”，分別地具有NV NT區塊之奈米管元件長度LSW－CH
，由垂直的Z方向中之奈米管厚度界定，及X－Y截面係由接近製造流程之末端之溝渠蝕刻所界定。須注意，NV NT區塊4050－1’(於圖70)係對應NV NT區塊4050－1(說明於圖69)。為了最大化單元C00及C01之密度，說明於圖70，NV NT區塊4050－1’及4050－1”於溝渠－界定單元邊界內，包括簡單的頂部及底部接觸件。
[0768]
NV NT區塊之頂表面之接觸件係說明於圖70，藉由分別地位於NV NT區塊4050－1’及4050－1”頂表面上之頂部(較上層)接觸件4065－1’及4065－1”。
[0769]
位元線6970－1(BL0)及6970－2係分別地與頂部(較上層)接觸件4065－1’及4065－1”直接接觸，如說明於圖70。
[0770]
其次，說明於圖30A之方法3050完成製造半導體晶片(具有使用包括保護及封裝互連件手段之非揮發性奈米管二極體單元結構之非揮發性記憶體陣列)，使用已知的工業方法。
[0771]
說明於圖69及70之相應之截面6900及7000，係分別地顯示具有非揮發性奈米管區塊－基底開關之一陽極－至－NT 3D記憶體陣列。奈米管通道長度LSW－CH
係對應至於Z方向之NV NT二極體單元尺寸，X－Y截面X＝Y＝F，以及相對應之位元及字元陣列線。截面6900為兩個相鄰之陽極－至－奈米管類型非揮發性奈米管二極體－基底單元於Y方向之一截面(包括一NV NT區塊－基底開關)，以及截面7000為兩個相鄰之陽極－至－奈米管類型非揮發性奈米管二極體－基底單元於X方向之一截面(包括一NV NT區塊－基底開關)。截面6900及7000包括相對應之字元線及位元線陣列線。該非揮發性奈米管二極體形成操縱(steering)及儲存元件於每一單元中，說明於截面6900及7000，以及每一單元係具有1F乘1F之尺寸。相鄰單元之間之間距為1F，因此單元週期於X與Y方向皆為2F。因此一個位元佔據之面積為4F2
。在45 nm技術節點，該單元面積係少於約0.01 um2
，或約0.002 um2
於此例中。
[0772]
說明於圖69及70之相應之截面6900及7000之製造方法，分別地對應至參照圖68敘述之製造方法，除了N多晶矽及N＋矽層之該垂直的位置係互換的。製造NV NT區塊開關之製造方法係相同的。唯一之差異在於，當形成溝渠於截面6900及7000中時，N多晶矽層在N＋多晶矽層之前被蝕刻。
[0773]
圖32說明製造一實施例之方法3200，該實施例具有兩個互相堆疊的記憶體陣列及，於一支援電路上之絕緣層上，該支援電路形成於該絕緣層及堆疊陣列下方，以及具有穿過該絕緣層之通訊手段。雖然方法3200係相對於非揮發性奈米管二極體1200及1300進一步敘述如下，方法3200係足以涵蓋進一步說明如上之許多非揮發性奈米管二極體之製造。亦須知，雖然方法3200係係以3D記憶體實施例敘述，方法3200亦可用於形成基於被排列為邏輯陣列之NV NT二極體之3D邏輯實施例，例如，具有邏輯支援電路(而非記憶體支援電路)之NAND及NOR陣列，當使用於PLAs、FPGAs、以及PLDs時，例如。
[0774]
圖71說明一3D立體圖7100，包括一雙－高堆疊之三維陣列，一下方陣列7102及一上方陣列7104。下方陣列7102包括非揮發性奈米管二極體單元C00、C01、C10、及C11。上方陣列7104包括非揮發性奈米管二極體單元C02、C12、C03、及C13。字元線WL0及WL1，係於上方及下方陣列之間共用的，係沿著X方向配置，且位元線BL0、BL1、BL2、及BL3係沿著Y方向配置及係約垂直於字元線WL1及WL2。奈米管元件通道長度LSW－CH
係垂直地配置，如示於3D立體圖7100者。對應至單元C00、C01、C02及C03之截面7200係進一步說明如下於圖72A及對應至單元C00、C02、C12、及C10之截面7200’係進一步說明如下於圖72B。
[0775]
通常，方法3210製造支援電路及互連件於一半導體基材之中及之上。此包括具有汲極、源極、及閘極之NFET及PFET裝置，其係互連以形成記憶體(或邏輯)支援電路。此等結構及電路可使用已知的技術形成，其係不於本文中敘述。於一些實施例中，方法3210係用於形成一支援電路及互連件7201層，如部分之截面7200及7200’(說明於圖72A及72B)，使用已知的製造方法，其中非揮發性奈米管二極體控制及電路係被製造於該支援電路及互連件7201層之中及之上。支援電路及互連件7201係相似於支援電路及互連件6701(說明於圖67)及6901(說明於圖69)，例如，但係經過修改以容納兩個堆疊的記憶體陣列。須注意，雖然於圖72A－72B係說明雙－高堆疊的記憶體陣列，可形成(製造)超過雙－高3D陣列堆疊，包括但不限於4－高及8高堆疊，例如。
[0776]
其次，方法3210亦使用於製造一中間結構，包括一平坦化絕緣體，於該平坦化絕緣體表面上具有互連手段及非揮發性奈米管陣列結構，例如絕緣體7203，分別地說明於截面7200及7200’於圖72A及72B，以及係相似於絕緣體6703(說明於圖67)及絕緣體6901(說明於圖69)，但係經過修改以容納兩個堆疊的記憶體陣列。互連手段包括垂直地－配置的填滿的接觸件，或栓，用於互連記憶體支援電路，於一半導體基材之中及之上，於該平坦化絕緣體之下，於該平坦化絕緣體表面上方及之上具有非揮發性奈米管二極體陣列。平坦化絕緣體7203係使用相似於說明於圖27B之方法2730之方法形成。穿過平坦的絕緣體7203之互連手段(未示於截面7200)係相似於接觸件2807(說明於圖28C)及可用於連接第一記憶體陣列7210及第二記憶體陣列7220中之陣列線至相對應之支援電路及互連件7201。支援電路及互連件7201及絕緣體7203形成記憶體陣列支撐結構7205。
[0777]
其次，方法3220，相似於方法2740，係被使用於製造一第一記憶體陣列7210，使用基於一非揮發性奈米管二極體陣列之二極體陰極－至－奈米管開關，該非揮發性奈米管二極體陣列相似於說明於圖67之截面6700及相對應之製造方法之一非揮發性奈米管二極體陣列。
[0778]
其次，方法3230，相似於說明於圖30B之方法3040，係於第一記憶體陣列7210之平坦表面上製造一第二記憶體陣列7220，但係使用基於一非揮發性奈米管二極體陣列之二極體陽極－至－奈米管開關，該非揮發性奈米管二極體陣列相似於說明於圖69之截面6900及相對應之製造方法之一非揮發性奈米管二極體陣列。
[0779]
圖72A說明截面7200，包括第一記憶體陣列7210及第二記憶體陣列7220，兩陣列皆共用公用(common)字元線7230。字元線，例如7230，在一溝渠蝕刻期間被界定(蝕刻)，其中，溝渠蝕刻係定義記憶體陣列(單元)，當形成陣列7220時。截面7200說明，於字元線，或X方向中，組合之第一記憶體陣列7210及第二記憶體陣列7220，具有共用的字元線7230(WL0)，四條位元線BL0、BL1、BL2、及BL3，以及相對應之單元C00、C01、C02、及C03。該陣列於X方向之週期為2F，其中F為一技術節點(generation)之一最小尺寸。
[0780]
圖72B說明截面7200’，包括第一記憶體陣列7210’及第二記憶體陣列7220’，兩陣列皆共用公用(common)字元線7230’及7232。字元線7230’為字元線7230之一截面圖。字元線，例如7230’及7232在一溝渠蝕刻期間被界定(蝕刻)，該溝渠蝕刻定義記憶體陣列(單元)，當形成陣列7220’時。截面7200’說明，於位元線中，或Y方向，組合之第一記憶體陣列7210’及第二記憶體陣列7220’，具有共用的字元線7230’(WL0)及7232(WL1)，兩條位元線BL0及BL2，以及相對應之單元C00、C10、C02、及C12。該陣列於Y方向之週期為2F，其中F為一技術節點(generation)之一最小尺寸。
[0781]
1個位元之記憶體陣列單元面積，對陣列7210而言為4F2
，因為在X與Y方向之該2F週期。1個位元之記憶體陣列單元面積，對陣列7220而言為4F2
，因為在X與Y方向之該2F週期。因為記憶體陣列7220及7210係堆疊的，每位元之記憶體陣列單元面積為2F2
。若四個記憶體陣列(未顯示)係堆疊的，則每位元之記憶體陣列單元面積為1F2
。
[0782]
例示性的方法3240使用工業標準製造技術完成半導體晶片之製造，依需要增加額外的導線層，以及保護該晶片及增加封裝互連手段。
[0783]
在操作中，說明於圖72A之記憶體截面7200及說明於圖72B之相對應之記憶體截面7200’，係對應至說明於圖33B之記憶體截面3305及說明於圖33B’之相對應之記憶體截面3305’之操作。記憶體截面7200及相對應之記憶體截面7200’之操作係相同於相對於波形3375說明於圖33D敘述者。
[0784]
圖71顯示具有共用的字元線WL0及WL1之一2－高堆疊的陣列之一3D立體圖7100。圖72A說明一相對應之2－高截面7200於X方向及圖72B說明一相對應之2－高截面7200’於Y方向。下方陣列中之單元C00及C01係使用陰極－至－NT NV NT二極體形成，及上方陣列中之單元C02及C03係使用陽極－至－NT NV NT二極體形成。一替代方案之堆疊的陣列結構，係不共用陣列導線(例如字元線)例如，係說明於圖73及74。不共用字元線之堆疊陣列可使用相同的NV NT二極體類型。例如，圖73及74上方及下方陣列均使用陰極－上－NT NV NT二極體。然而，陽極－上－NT NV NT二極體單元可被用於替代。若期望，堆疊可繼續使用陰極－上－NT及陽極－上－NT組合之NV NT二極體單元。藉由上方及下方陣列之間不共用陣列線，更大的製造彈性及互連彈性是可能的，如進一步說明如下參照圖75、76A－76D、及77。
[0785]
圖73說明一3D立體圖7300，包括一雙－高推疊之三維陣列，一下方陣列7302及一上方陣列7304，在上方陣列7204及下方陣列7302之間沒有共用的(common)陣列線。配置於X方向之字元線WL0及WL1與配置於Y方向之位元線BL0及BL1係互連單元C00、C01、C10、及C11，以形成下方陣列7302之陣列互連件。下方陣列7302之單元C00、C01、C10、及C11係藉由陰極－上－NT NV NT二極體而形成，然而，陽極－上－NT NV NT二極體可被用於替代。配置於X方向之字元線WL2及WL3以及配置於Y方向之位元線BL2及BL3係互連單元C22、C32、C23、及C33，以形成上方陣列7304之陣列互連件。上方陣列7304單元C22、C32、C23、及C33係藉由陰極－上－NT NV NT二極體而形成，然而，陽極－上－NT NV NT二極體可被用於替代。位元線係約平行的，字元線係約平行的，以及位元線及字元線係約垂直的。奈米管元件通道長度LSW－CH
係垂直地配置如示於3D立體圖7300者。說明於圖74之截面7400係對應至單元C00、C01、C22、及C23係進一步說明如下於圖74。
[0786]
圖74說明包括第一記憶體陣列7410及第二記憶體陣列7420之截面7400，第一記憶體陣列7410包括單元C00及C01、位元線BL0及BL1、及字元線WL0，以及第二記憶體陣列7420包括單元C22及C23、位元線BL2及BL3、及字元線WL2。下方陣列7410及上方陣列7420被一絕緣體及互連區域7440分隔開，且係不共用字元線。截面7400說明堆疊的第一記憶體陣列7210及第二記憶體陣列7220，於字元線，或X方向中，具有字元線WL0及WL2，四條位元線BL0、BL1、BL2、及BL3，以及相對應之單元C00、C01、C22、及C23。該陣列於X方向之週期為2F，其中F為一技術節點(generation)之一最小尺寸。對應至X方向截面7400之於Y方向之一截面係未圖示。然而，NV NT二極體單元於X與Y方向皆為對稱的，因此NV NT二極體單元看起來是相同的。只有位元線及字元線之方位改變了，由於有一90度之旋轉。
[0787]
1個位元之記憶體陣列單元面積，對陣列7410而言為4F2
，因為在X與Y方向之該2F週期。1個位元之記憶體陣列單元面積，對陣列7420而言為4F2
，因為在X與Y方向之該2F週期。因為記憶體陣列7420及7410係堆疊的，每位元之記憶體陣列單元面積為2F2
。若四個記憶體陣列(未顯示)係堆疊的，則每位元之記憶體陣列單元面積為1F2
。
[0788]
圖75說明非揮發性記憶體陣列7500之一3－D立體圖，包括四個3－D非揮發性記憶體單元C00、C01、C10、及C11，每一單元包括一3－D非揮發性奈米管二極體，以及由位元線BL0及BL1及字元線WL0及WL1形成之單元互連件。說明於圖75之非揮發性記憶體陣列7500係對應說明於圖40之截面4000，說明於圖67之截面6700，以及分別地說明於圖68F及圖68I之截面6875及6890，進一步顯示如上。用於形成截面6700、6875、及6890中之單元之該3－D NV NT二極體尺寸係於兩個遮罩步驟中界定。首先，一第一遮罩方法界定用於形成單元邊界之溝渠邊界，使用等向性的溝渠蝕刻方法。於一些實施例中，進一步說明如上參照圖68A－68I之製造方法，形成單元邊界於X方向，以一絕緣體填滿溝渠，以及平坦化該表面。然後，第二遮罩方法界定溝渠，以及然後進一步說明如上參照圖68A－68I之製造方法，形成單元邊界於Y方向，以一絕緣體填滿溝渠，以及平坦化該表面。單元邊界於X與Y方向係約垂直的。
[0789]
具有頂部(較上層)及底部(較下層)接觸件ㄓ一記憶體區塊結構(說明於圖40、67、及68A－68I)，於X與Y方向係對稱的。具有頂部(較上層)及底部(較下層)接觸件之NV NT區塊形成之3－D記憶體陣列，係使3－D對稱單元成為可能，其可被擴充至使簡化製造方法以圖案化及同時地製造3－D NV NT二極體之記憶體陣列成為可能。X與Y方向尺寸可被同時地界定，選擇性的等向性的蝕刻可用於同時地界定3－D NV NT二極體單元，然後以一絕緣體填滿該開口，並平坦化該表面。因此，例如，製造方法(對應至相對於說明於圖68D之結構敘述之製造方法)亦同時地形成說明於圖68H之結構。此等簡化的製造方法係促進了多層陣列之堆疊，因為每層係以較少的製程步驟製造。於此例中，X＝Y＝F，其中F為一最小技術尺寸，針對一選擇的技術節點。例如，針對F＝45 nm技術節點，X＝Y＝45 nm。陣列遮罩之設計進一步說明如下，相對於76C，說明FxF形狀(如繪示)之一平面圖，每一FxF形狀係於X與Y方向間隔一距離F。在將一遮罩層影像曝光於晶片表面上之製程期間，圓角通常發生在最小技術節點尺寸F，以及約為直徑F之圓之遮罩層影像，如說明於一平面圖進一步說明如下於圖76D。因為圓化效應，形成記憶體陣列7500之單元之3－D NV NT二極體將為約圓柱狀之形狀，如說明於圖75。說明於圖75之記憶體陣列7500使用陰極－上－NT類型之3－D NV NT二極體。然而，陽極－上－NT類型之3－D NV NT二極體，例如，說明於圖69及70者，可替代形成。
[0790]
非揮發性記憶體陣列之製造方法對應至進一步說明如上參照圖68A－68I之製造方法。然而，位元線尺寸係在3－D NV NT二極體單元形成之前界定，由於位元線係不再由與界定單元邊界同時之一蝕刻製程步驟界定，以及圖68A被修改了，如說明於圖76A。此外，說明於圖68C之遮罩6850尺寸只有X方向相等於F。然而，Y方向係與記憶體陣列或用於形成記憶體陣列之記憶體次－陣列等長。簡化的製造方法(進一步說明如下參照圖76C及76D)說明一遮罩於X與Y方向具有相同的尺寸。於一些實施例中，對應至參照圖68D、68E、及68F敘述之製造方法之製造方法，可用於完成製造記憶體陣列7500結構。
[0791]
在3－D NV NT二極體形成之前界定位元線BL0及BL1，需要使遮罩被對準至預－界定位元線BL0及BL1。使用半導體工業方法，對準可被達成於一範圍of約＋－F/3。因此，例如，針對F＝45 nm節點，對準將為於＋－15 nm內，以及位元線BL0及BL1係因此與該3－D NV NT二極體記憶體單元之陽極區域之大部分相接觸，如進一步說明如下參照圖76B。
[0792]
支援電路及互連件7501(說明於非揮發性記憶體陣列7500，說明於圖75)係對應支援電路及互連件6701(示於截面6700，說明於圖67)。
[0793]
平坦化絕緣體7503(說明於圖75)係對應平坦化絕緣體6703(說明於圖67)。穿過平坦的絕緣體7503之互連手段(未示於截面7500，但進一步顯示於上文中圖28C之截面2800”)可用於連接3－D陣列中之金屬陣列線至相對應之支援電路及互連件7501。藉由例示之方式，於BL驅動器及感測電路2640中之位元線驅動器可被連接至位元線BL0及BL1(於說明於圖26A之記憶體2600之陣列2610中，進一步說明如上，以及於說明於圖75之非揮發性記憶體陣列7500中)。
[0794]
位元線7510－1(BL0)及7510－2(BL1)被圖案化，如下所進一步敘述者，參照圖76A。單元C00、C01、C10、及C11係藉由相對應之3－D NV NT二極體而形成，該3－D NV NT二極體包括具有頂部(較上層)及底部(較下層)接觸件之NV NT區塊，如下所進一步敘述者，參照圖76A－76D。
[0795]
單元C00包括由一操縱二極體形成之一相對應之3－D NV NT二極體，該操縱二極體具有一陰極－至－NT串聯連接至一NV NT區塊之一底部(較下層)接觸件。陽極7515－1係與位元線7510－1(BL0)相接觸，以及NV NT區塊7550－1之頂部(較上層)接觸件7565－1係與字元線7570－1(WL0)相接觸。對應至單元C00之該NV NT二極體包括陽極7515－1與位元線7510－1(BL0)相接觸，以及亦與N多晶矽區域7520－1相接觸。N多晶矽區域7520－1係與N＋多晶矽區域7525－1相接觸。陽極7515－1、N多晶矽區域7520－1、及N＋多晶矽區域7525－1形成一蕭基－類型之操縱二極體。須注意，PN或PIN二極體(未顯示)可被用於替代。N＋多晶矽區域7525－1係與底部(較下層)接觸件7530－1相接觸，其係亦形成NV NT區塊7550－1之底部(較下層)接觸件。NV NT區塊7550－1亦與頂部(較上層)接觸件7565－1相接觸，其係接著與字元線7570－1(WL0)相接觸。NV NT區塊7550－1通道長度LSW－CH
係垂直地配置的且係約相等於頂部(較上層)接觸件7565－1及底部(較下層)接觸件7530－1之間之距離，其係可由NV NT區塊之厚度界定。
[0796]
單元C01包括由一操縱二極體形成之一相對應之3－DNV NT二極體，該操縱二極體具有一陰極－至－NT串聯連接至一NV NT區塊之一底部(較下層)接觸件。陽極7515－2係與位元線7510－2(BL1)相接觸，以及NV NT區塊7550－2之頂部(較上層)接觸件7565－2係與字元線7570－1(WL0)相接觸。對應至單元C01之該NV NT二極體包括陽極7515－2與位元線7510－2(BL1)相接觸，以及亦與N多晶矽區域7520－2相接觸。N多晶矽區域7520－2係與N＋多晶矽區域7525－2相接觸。陽極7515－2、N多晶矽區域7520－2、及N＋多晶矽區域7525－2形成一蕭基－類型之操縱二極體。須注意，PN或PIN二極體(未顯示)可被用於替代。N＋多晶矽區域7525－2係與底部(較下層)接觸件7530－2相接觸，其係亦形成NV NT區塊7550－2之底部(較下層)接觸件。NV NT區塊7550－2亦與頂部(較上層)接觸件7565－2相接觸，其係接著與字元線7570－1(WL0)相接觸。NV NT區塊7550－2通道長度LSW－CH
係垂直地配置的and係約相等於頂部(較上層)接觸件7565－2及底部(較下層)接觸件7530－2之間之距離，以及可由NV NT區塊之厚度界定。
[0797]
單元C10包括由一操縱二極體形成之一相對應之3－D NV NT二極體，該操縱二極體具有一陰極－至－NT串聯連接至一NV NT區塊之一底部(較下層)接觸件。陽極7515－3係與位元線7510－1(BL0)相接觸，以及NV NT區塊7550－3之頂部(較上層)接觸件7565－3(不可見的，於字元線7570－1後方)係與字元線7570－2(WL1)相接觸。對應至單元C10之該NV NT二極體包括陽極7515－3與位元線7510－1(BL0)相接觸，以及亦與N多晶矽區域7520－3相接觸。N多晶矽區域7520－3係與N＋多晶矽區域7525－3相接觸。陽極7515－3、N多晶矽區域7520－3、及N＋多晶矽區域7525－3形成一蕭基－類型之操縱二極體。須注意，PN或PIN二極體(未顯示)可被用於替代。N＋多晶矽區域7525－3係與底部(較下層)接觸件7530－3相接觸，其係亦形成NV NT區塊7550－3之底部(較下層)接觸件。NV NT區塊7550－3亦與頂部(較上層)接觸件7565－3相接觸，其係接著與字元線7570－2(WL1)相接觸。NV NT區塊7550－3通道長度LSW－CH
係垂直地配置的且係約相等於頂部(較上層)接觸件7565－3及底部(較下層)接觸件7530－3之間之距離，以及可由NV NT區塊之厚度界定。
[0798]
單元C11包括由一操縱二極體形成之一相對應之3－D NV NT二極體，該操縱二極體具有一陰極－至－NT串聯連接至一NV NT區塊之一底部(較下層)接觸件。陽極7515－4係與位元線7510－2(BL1)相接觸，以及NV NT區塊7550－4之頂部(較上層)接觸件7565－4(不可見的，於字元線7570－1後方)係與字元線7570－2(WL1)相接觸。對應至單元C11之該NV NT二極體包括陽極7515－4與位元線7510－2(BL1)相接觸，以及亦與N多晶矽區域7520－4相接觸。N多晶矽區域7520－4係與N＋多晶矽區域7525－4相接觸。陽極7515－4、N多晶矽區域7520－4、及N＋多晶矽區域7525－4形成一蕭基－類型之操縱二極體。須注意，PN或PIN二極體(未顯示)可被用於替代。N＋多晶矽區域7525－4係與底部(較下層)接觸件7530－4相接觸，其係亦形成NV NT區塊7550－4之底部(較下層)接觸件。NV NT區塊7550－4亦與頂部(較上層)接觸件7565－4相接觸，其係接著與字元線7570－2(WL1)相接觸。NV NT區塊7550－4通道長度LSW－CH
係垂直地配置的且係約相等於頂部(較上層)接觸件7565－4及底部(較下層)接觸件7530－4之間之距離，以及可由NV NT區塊之厚度界定。3－D NV NT二極體－基底單元C00、C01、C10、及C11之間之該開口7575，係以一絕緣體，例如TEOS(未顯示)，填滿。
[0799]
形成單元C00、C01、C10、及C11之非揮發性奈米管二極體係對應至非揮發性奈米管二極體1200(概要示於圖12)。說明於圖75之非揮發性記憶體陣列7500之單元C00 C01、C10、及C11係對應至相對應之單元C00、C01、C10、及C11(概要地顯示於記憶體陣列2610，於圖26A)，以及位元線BL0及BL1與字元線WL0及WL1係對應至概要地說明於記憶體陣列2610之陣列線。
[0800]
於一些實施例中，方法2710說明於圖27A係被使用以界定支援電路及互連件，相似於相對於記憶體2600說明於圖26A者，如進一步說明如上。例示性的方法2710應用習知半導體工業技術設計及製造技術，以製造支援電路及互連件7601於一半導體基材之中及之上，如說明於圖76A。支援電路及互連件7601包括於一半導體基材中之FET裝置以及於一半導體基材上之互連件，例如導孔及導線。圖76A係對應圖34A，說明一蕭基二極體結構，包括一選用之導通蕭基陽極接觸件層3415(示於圖34A及示於圖76A)，作為陽極接觸件層7615。須注意，圖34A’可被用於替代圖34A’，若一開始一PN二極體結構係想要的。若於圖34A’之N多晶矽層3417被以一本質摻雜(intrinsically doped)多晶矽層(未顯示)所取代，則一PIN二極體會被形成，而非一PN二極體。因此，雖然說明於圖76A之結構說明一蕭基二極體結構，該結構亦可使用一PN二極體或一PIN二極體製造。
[0801]
形成記憶體陣列支撐結構7605之支援電路及互連件7601及絕緣體7603之元件及結構之製造方法係對應至製造方法進一步說明如上參照圖34A及34B，其中支援電路及互連件7601對應至支援電路及互連件3401；絕緣體7603係對應絕緣體3403。形成記憶體陣列支撐結構7605之支援電路及互連件7601及絕緣體7603之元件及結構之製造方法亦係對應支援電路及互連件6801，且絕緣體7603係對應絕緣體6803，如說明於圖68A，以及亦分別地對應至支援電路及互連件7501及絕緣體7503，於圖75。
[0802]
此時於該製程中，製造方法圖案化導體層7610，以形成位元線7610－1及位元線7610－2及被一絕緣區域7612所分離之其他位元線，如說明於圖76A。位元線7610－1及7610－2分別地對應至位元線7510－1(BL0)及7510－2(BL1)，說明於圖75。絕緣區域7612對應至絕緣區域7512，說明於圖75。於一些實施例中，方法係形成一遮罩層(未顯示)，使用半導體工業中習知之遮罩方法。其次，方法(例如等向性的蝕刻)界定位元線7610－1及7610－2，使用半導體工業中習知之方法。然後，方法係沈積並平坦化一絕緣區域(例如TEOS)，形成絕緣區域7612，使用半導體工業中習知之方法。
[0803]
導體(及接觸件)材料之實例包括元素金屬，例如Al、Au、Pt、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，例如TiN，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
。
[0804]
於一些實例中，材料，例如使用於導體層7610中者，亦可使用作為蕭基二極體之陽極，於該實例中，一分離層，例如接觸件(陽極)層7615可能係不需要的。於其他實例中，一分離之接觸件(陽極)層7615可被使用，以提昇二極體特性。例如，接觸件層3415說明於圖34A，對應至接觸件(陽極)層7615於圖76A，係用於形成蕭基二極體之陽極。
[0805]
於一些實施例中，方法可沈積蕭基二極體陽極材料，以形成接觸件(陽極)層7615於導體層7610上，如於圖76A，具有一厚度範圍10至500 nm，例如。此陽極材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Ta、Zn及其他元素金屬。此外，矽化物，例如，CoSi2
、MoSi2
、Pd2
Si、PtSi、RbSi2
、TiSi2
、WSi2
、及ZrSi2
可被使用。使用此等金屬及矽化物形成之蕭基二極體係說明於參考文件NG,K.K.“Complete Guide to Semiconductor Devices”,Second Edition,John Wiley & Sons,2002,pp.31－41，其全部內容係併入本文中作為參考。
[0806]
此時於該製程中，方法係沈積N多晶矽層7620於接觸件(陽極)層7615上；沈積N＋多晶矽層7625於N多晶矽層7620上；以及沈積底部(較下層)接觸件層7630於N＋多晶矽層7625上，如說明於圖76A。
[0807]
說明於圖76A之N多晶矽層7620之例示性的製造方法係進一步說明如上，相對於相對應之N多晶矽層6820(說明於圖68A)及相對應之N多晶矽層3420(說明於圖34A)；N＋多晶矽層7625係對應N＋多晶矽層6825(說明於圖68A)及N＋多晶矽層3425(說明於圖34A)；底部(較下層)接觸件層7630係對應底部(較下層)接觸件層6830(說明於圖68A)及底部(較下層)接觸件層3430(說明於圖34B)。
[0808]
其次，方法係沈積一奈米管層7650於接觸件(陽極)層7630之平坦表面上，如說明於圖76B，使用多層的旋塗、噴塗、或其他手段。奈米管層7650可於範圍10－200 nm例如。奈米管層7650係對應奈米管層6835(說明於圖68B)。例示性的裝置具有35 nm厚度係被製造及於ON/OFF狀態之間切換，如說明於圖64及65。具有頂部及底部接觸件之NV NT區塊之製造方法係分別地相對於方法6600A、6600B、及6600C(說明於圖66A、66B、及66C)敘述。
[0809]
於製造製程之此時點，方法係沈積頂部(較上層)接觸件層7665於奈米管層7650之表面上，如說明於圖76B。頂部(較上層)接觸件層7665可為10至500 nm之厚度，例如。頂部(上方接觸件)層7665可使用下列形成：Al、Au、Ta、W、Cu、Mo、Pd、Pt、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金屬合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其他適合的導體，或導電氮化物，例如TiN，氧化物，或矽化物，例如，RuN、RuO、TiN、TaN、CoSix
及TiSix
，例如。頂部(較上層)接觸件層7665係對應頂部(較上層)接觸件層6840(說明於圖68B)。
[0810]
其次，方法係沈積並圖案化一遮罩層7672於頂部(較上層)接觸件層7650上，如說明於圖76B，使用已知的工業方法。遮罩層7672可於範圍10至500 nm厚及使用阻劑形成，例如光阻劑、電子束阻劑，或導體，半導體，或絕緣體材料。遮罩層7672開口暴露出下層區域，用於溝渠蝕刻之目的。該遮罩開口可被對準至導體層7610中之對準標記，方法對準遮罩開口至一對準精確度AL為＋或－ F/3或更佳，使用已知的半導體方法。針對一F＝45 nm技術節點，對準AL係相等於或優於＋或－ 15 nm，相對於一位元線邊緣(edge)，例如說明於圖76B之位元線7610－1之邊緣，例如。為了達成縮減之單元尺寸，遮罩層7672開口可被排列為約相等於最小容許技術尺寸F。F可為90 nm、65 nm、45 nm、35 nm、25 nm、12 nm，或次－10 nm，例如。
[0811]
圖76C說明遮罩層7672之一平面圖，具有如繪示之形狀於頂部(較上層)接觸件層7665上。每一遮罩圖案7672－1、7672－2、7672－3、及7672－4形狀係約F x F(如繪示)，以及所有形狀係互相分離一距離F。
[0812]
圖76D說明當方法圖案化遮罩區域於頂部(較上層)接觸件層7665之表面上時之圓角效應，於技術節點最小尺寸F，使用已知的半導體工業方法。初－繪示之形狀7672－1變成初－圖案化之約圓形的形狀7672－1R，直徑約F；初－繪示之形狀7672－2變成初－圖案化之約圓形的形狀7672－2R，直徑約F；初－繪示之形狀7672－3變成初－圖案化之約圓形的形狀7672－3R，直徑約F；以及初－繪示之形狀7672－4變成初－圖案化之約圓形的形狀7672－4R，直徑約F。
[0813]
此時於該製程中，方法選擇性地等向性地蝕刻遮罩形狀7672－1R、7672－2R、7672－3R、及7672－4R之間之暴露之區域，開始於頂部(較上層)接觸件層7665，結束於導體層7610之表面，位於位元線(例如位元線7610－1及7610－2)之頂表面，藉此形成開口7675(未顯示)及同時地形成3－D NV NT二極體(形成單元C00、C01、C10、及C11，於圖75)之所有表面(邊界)。於一些實施例中，方法以一絕緣體(例如TEOS)(未顯示)填滿開口7675，並平坦化該表面。開口7675係對應於圖75之開口7575。若係期望一矩形的(例如，方形)截面，遮罩形狀7672－1、7672－2、7672－3、及7672－4可被使用以替代7672－1R、7672－2R、7672－3R、及7672－4R。
[0814]
美國專利5,670,803，其全部內容係併入本文中作為參考，共同發明人Bertin，揭露一3－D陣列(於此例中，3D－SRAM)結構，具有同時地溝渠－界定之側壁尺寸。此結構包括垂直側壁，同時地由切割貫穿過多層摻雜矽及絕緣區域之溝渠所界定，以避免多重對準步驟。此一溝渠等向性的選擇性蝕刻方法可切割貫穿過多層導體、半導體、氧化物、及奈米管層，如進一步說明如上，相對於溝渠形成於圖34A－34FF、36A－36FF、及68A－68I例如。於此例中，選擇性的等向性的溝渠蝕刻(RIE)移除頂部(較上層)接觸件層7665暴露之區域，以形成頂部(較上層)接觸件7565－1、7565－2、7565－3、及7565－4(說明於圖75)；移除奈米管層7650暴露之區域，以形成NV NT區塊7550－1、7550－2、7550－3、及7550－4(說明於圖75)；移除底部(較下層)接觸件層7630暴露之區域，以形成底部(較下層)接觸件7530－1、7530－2、7530－3、及7530－4(說明於圖75)；等向性地蝕刻移除N＋多晶矽層7625暴露之區域，以形成N＋多晶矽區域7525－1、7525－2、7525－3、及7525－4，如說明於圖75；移除多晶矽層7620暴露之區域，以形成N多晶矽區域7520－1、7520－2、7520－3、及7520－4，如說明於圖75。of選擇性的等向性的蝕刻之例示性的方法停止於導體層7610之頂表面及位元線7610－1及7610－2之頂表面，如說明於圖76B及75。
[0815]
選擇性地等向性地蝕刻遮罩形狀7672－1R、7672－2R、7672－3R、及7672－4R之間之暴露之區域之例示性的方法，係對應至形成溝渠區域於圖68D之等向性地蝕刻之方法，除了係蝕刻停止於位元線BL0及BL1之表面之外，由於位元線BL0及BL1已經於一較早的步驟中被圖案化，如說明於圖76B。
[0816]
其次，方法以一絕緣體填滿溝渠開口7675，並平坦化，該絕緣體為，例如TEOS，例如填滿區域7575(填充物未圖示)說明於圖75。填滿及平坦化溝渠開口7675之例示性的方法係對應至填滿及平坦化溝渠開口6860、6860A、及6860B之方法，參照圖68E敘述。
[0817]
其次，方法係沈積，平坦化，以及圖案化(形成)導體，例如字元線7570－1(WL0)及7570－2(WL1)，說明於圖75。例示性的形成字元線7570－1及7570－2之方法對應至形成字元線WL0及WL1之方法，如參照圖68I進一步敘述如上者。
[0818]
簡化的三維非揮發性記憶體陣列7500使得堆疊多層之基於記憶體陣列7500之次－陣列成為可能，以達到每單位面積之高密度位元儲存。非揮發性記憶體陣列7500具有一單元面積4F2
及4F2
/bit之位元密度。然而，一2－高堆疊在相同的4F2
面積中保有兩個位元及達到2F2
/bit之位元密度。同樣地，一4－高堆疊達到1F2
/bit之位元密度，一8－高堆疊達到0.5F2
/bit之密度，以及一16－高堆疊達到0.25F2
/bit之密度。
[0819]
圖77說明一概要之堆疊的非揮發性記憶體陣列7700，基於非揮發性記憶體陣列7500(說明於圖75)。說明於堆疊的非揮發性記憶體陣列7700(說明於圖77)之支援電路及互連件7701係對應支援電路及互連件7501(示於截面7500，說明於圖75)，除了電路修改以容納堆疊陣列之外。BL驅動器及感測電路7705，支援電路及互連件7701之次組合(subset)，係被使用於至堆疊的非揮發性記憶體陣列7700中之位元線之介面(interface)。
[0820]
平坦化絕緣體7707(說明於圖77)係對應平坦化絕緣體7503(說明於圖75)。穿過平坦的絕緣體7707之互連手段(未示於堆疊的非揮發性記憶體陣列7700，但進一步顯示於上文中圖28C之截面2800”)可用於連接3－D陣列中之金屬陣列線(位元線於此例中)至相對應之BL驅動器及感測電路7705及其他電路(未顯示)。藉由例示之方式，於BL驅動器及感測電路2640中之位元線驅動器可被連接至位元線BL0及BL1(於說明於圖26A之記憶體2600之陣列2610中，進一步說明如上，以及於說明於圖77之堆疊的非揮發性記憶體陣列7700中)。
[0821]
三堆疊層次之具有左及右－側3－D次－陣列，對應至非揮發性記憶體陣列7500(於圖75)，係具有如上之額外的記憶體堆疊(未顯示)。具有8、16、32、及64及更多非揮發性記憶體堆疊之記憶體可被形成。於此例中，一第一堆疊的記憶體層次被形成，包括非揮發性記憶體陣列7710L包括m x n NV NT二極體單元(由m字元線WL0_LA至WLM_LA及n位元線BL0_LA至BLN_LA互連)，以及非揮發性記憶體陣列7710R包括m x n NV NT二極體單元(由m字元線WL0_RA至WLM_RA及n位元線BL0_RA至BLN_RA互連)。其次，一第二堆疊的記憶體層次被形成，包括非揮發性記憶體陣列7720L包括m x n NV NT二極體單元(由m字元線WL0_LB至WLM_LB及n位元線BL0_LB至BLN_LB互連)，以及非揮發性記憶體陣列7720R包括m x n NV NT二極體單元(由m字元線WL0_RB至WLM_RB及n位元線BL0_RB至BLN_RB互連)。其次，一第三堆疊的記憶體層次被形成，包括非揮發性記憶體陣列7730L包括m x n NV NT二極體單元(由m字元線WL0_LC至WLM_LC及n位元線BL0_LC至BLN_LC互連)，以及非揮發性記憶體陣列7730R包括m x n NV NT二極體單元(由m字元線WL0_RC至WLM_RC及n位元線BL0_RC至BLN_RC互連)。額外的堆疊之非揮發性記憶體陣列係被包括的(但未示於圖77)。
[0822]
次－陣列位元線區段(segments)係由垂直的互連件互連以及然後驅動(fanned out)至BL驅動器及感測電路7705，如說明於堆疊的非揮發性記憶體陣列7700，於圖77。例如，BL0_L互連位元線BL0－LA、BL0_LB、BL0－LC區段，以及其他位元線區段(未顯示)，以及連接該等位元線區段至BL驅動器及感測電路7705。此外，BLN_L互連位元線BLN－LA、BLN_LB、BLN－LC區段，以及其他位元線區段(未顯示)，以及連接該等位元線區段至BL驅動器及感測電路7705。此外，BL0_R互連位元線BL0－RA、BL0_RB、BL0－RC區段，以及其他位元線區段(未顯示)，以及連接該等位元線區段至BL驅動器及感測電路7705。此外，BLN_R互連位元線BLN－RA、BLN_RB、BLN－RC區段，以及其他位元線區段(未顯示)，以及連接該等位元線區段至BL驅動器及感測電路7705。
[0823]
BL驅動器及感測電路7705可用於讀取或寫入至字元位置(於說明於圖77之堆疊的非揮發性記憶體陣列7700中之任何堆疊的層次上)。字元線亦可由支援電路及互連件7701(未示於此例中)選擇。
[0824]
當形成非揮發性記憶體陣列時，可能需要於溫度範圍700至800℃退火多晶矽層達約一小時，以控制晶粒邊界尺寸及達到期望的電氣參數，例如操縱二極體之順向電壓降及崩潰電壓。針對3－D陣列而言，此一退火可以在NV NT區塊開關形成之前或之後進行。當堆疊記憶體陣列以形成堆疊的非揮發性記憶體陣列7700時，可能需要於溫度範圍700至800℃退火達一小時，以改良NV NT區塊開關形成之後之操縱二極體電氣性質，因為該二極體層可能被安置於該NV NT區塊上方。底部(較下層)及頂部(較上層)接觸件材料可能需要承受高達800℃之溫度而不形成碳化物(carbides)(注意，奈米管承受之溫度係遠超過800℃)。選擇一區塊接觸件材料，例如Pt，可助於確保碳化物不形成，因為Pt於碳中係不可溶的。此外，選擇高熔點材料，例如Mo、Cr、及Nb，亦可避免碳化物形成。Mo及Nb碳化物形成於超過1000℃，以及Cr碳化物形成於超過1200℃。其他高－熔點金屬亦可使用。藉由選擇既不形成碳化物或形成碳化物於超過800℃之接觸件金屬，可進行堆疊的非揮發性記憶體陣列(其中二極體被安置於NV NT區塊及其相關接觸件之上及/或之下)之退火，而不造成接觸件－至－奈米管之劣化(degradation)。藉此，至少本發明之一些實施例，對高溫度製程係有恢復力的，而不會劣化。多種金屬及碳之相圖(Phase diagrams)可於多種參考文件中找到。
[0825]
本發明可以其他特定形式實施，而不悖離其精神或基本特性。提供之實施例因此係將被視為例示性的及非限制性的。例如，進一步說明如上之3D實例可用於形成獨立式記憶體陣列。或者，進一步說明如上之3D實例可被使用作為邏輯晶片中之嵌入式記憶體。此外，進一步說明如上之3D實例可堆疊於於一邏輯晶片上之一個或更多微處理器上，致使位址、時序、及資料線長度係幾乎垂直地配置的且距離最短，以提昇降低電源之效能。亦，例如，敘述如上之許多實施例係相對於最小技術節點F敘述。然而，其可用於製造記憶體元件於最小技術節點所容許之最小尺寸，實施例可被製造於最小技術節點所容許之任何尺寸(例如，大於最小特徵尺寸)。
[0826]
下列共同擁有的參考文件，於本文中稱為"所併入之專利參考資料"，係敘述用於製造奈米管元件(奈米管織物物件及開關)之多種技術，例如，建造及圖案化奈米管織物，其整個內容以參考的方式併入本文：[0827]
2001年7月25日提出申請之美國專利申請案No.09/915,093，現為美國專利No.6,919,592，標題"使用奈米管帶狀元件之機電記憶體陣列及其製造方法"；[0828]
2001年7月25日提出申請之美國專利申請案No.09/915,173，現為美國專利No.6,643,165，標題"以奈米管技術組建之具單元選擇電路的機電記憶體"；[0829]
2001年7月25日提出申請之美國專利申請案No.09/915,095，現為美國專利No.6,574,130，標題"具奈米管機電記憶體的混合電路"；[0830]
2001年12月28日提出申請之美國專利申請案No.10/033,323，現為美國專利No.6,911,682，標題"機電三軌接面裝置"；[0831]
2001年12月28日提出申請之美國專利申請案No.10/033,032，現為美國專利No.6,784,028，標題"機電三軌接面裝置的製造方法"；[0832]
2002年4月23日提出申請之美國專利申請案No.10/128,118，現為美國專利No.6,706,402，標題"奈米管膜及物件"；[0833]
2002年4月23日提出申請之美國專利申請案No.10/128,117，現為美國專利No.6,835,591，標題"奈米管膜及物件的方法"；[0834]
2003年1月13日提出申請之美國專利申請案No.10/341,005，標題"碳奈米管膜、層、組織、帶狀元件、元件及物件的製造方法"；[0835]
2003年1月13日提出申請之美國專利申請案No.10/341,055，標題"使用薄金屬層以製造碳奈米管膜、層、組織、帶狀元件、元件及物件的方法"；[0836]
2003年1月13日提出申請之美國專利申請案No.10/341,054，標題"使用預先形成之奈米管以製造碳奈米管膜、層、組織、帶狀元件、元件及物件的方法"；[0837]
2003年1月13日提出申請之美國專利申請案No.10/341,130，標題"碳奈米管膜、層、組織、帶狀元件、元件及物件"；[0838]
2004年6月9日提出申請之美國專利申請案No.10/864,186，現為美國專利No.7,115,901，標題"非揮發性機電場效裝置與其電路及其形成方法"；[0839]
2004年2月11日提出申請之美國專利申請案No.10/776,059，現為美國專利刊物No.2004/0181630，標題"具水平配置之奈米組織物件的裝置及其製造方法"；[0840]
2004年2月11日提出申請之美國專利申請案No.10/776,572，現為美國專利No.6,924,538，標題"具垂直配置之奈米組織物件及其製造方法"；以及[0841]
2004年9月8日提出申請之美國專利申請案No.10/936,119，現為美國專利刊物No.2005/0128788，標題"圖形化奈米觀察儀器物件及其製造方法"。
1000．．．曲線
105．．．半導體基材
110．．．支援電路及互連件
1100’．．．波形
115．．．絕緣體
120．．．導體
1200．．．非揮發性奈米管二極體
1205．．．二極體
1210．．．開關
1215．．．陽極
122．．．N＋多晶矽導體
1220．．．陰極
1225．．．接觸件
1230．．．端子(接觸件)
1235．．．接觸件
125．．．圖案化層(半導體)
130．．．絕緣體
1300．．．二極體
1305．．．二極體
1310．．．開關
1315．．．陽極
1320．．．陰極
1325．．．接觸件
1330．．．接觸件
1335．．．接觸件
140．．．導體
1400．．．二極體
1405．．．二極體
1410．．．開關
1415．．．接觸件
142．．．蕭基二極體
1420．．．擴散區域
1425．．．接觸件
1430．．．接觸件
1435．．．接觸件
145．．．接面
150．．．材料
1500．．．二極體
1505．．．二極體
1510．．．開關
1515．．．端子
1525．．．接觸件
1530．．．接觸件
1535．．．接觸件
155．．．反熔件
160．．．障壁層
1600．．．二極體
1605．．．二極體
1610．．．開關
1615．．．端子
1620．．．接觸件
1625．．．接觸件
1630．．．接觸件
1635．．．接觸件
170．．．導體
1700．．．二極體
1705．．．二極體
1710．．．開關
1715．．．接觸件
1720．．．擴散區域
1725．．．接觸件
1730．．．接觸件
1735．．．接觸件
1800．．．電路
1810．．．刺激電路
1820．．．刺激電路
1900．．．電路
1910．．．刺激電路
1920．．．刺激電路
2000－1．．．波形
2000－2．．．波形
2000－3．．．波形
2000－4．．．波形
200和200’．．．CMOS結構
2100．．．電路
2110．．．刺激電路
2120．．．I－V電氣特性
2140．．．I－V電氣特性
2200－1．．．波形
2200－2．．．波形
2300．．．電路
2300－1．．．波形
2300－2．．．波形
2310．．．刺激電路
2400．．．電路
2410．．．刺激電路
2600．．．記憶體
2600’．．．波形
2610．．．陣列
2620、2630、2640、2650、2660，以及2670．．．電路
2700．．．方法
2710．．．方法
2720．．．方法
2730．．．方法
2740．．．方法
2750．．．方法
2800．．．結構
2800．．．截面
2800’．．．截面圖
2800”．．．截面
2801．．．支援電路及互連件(記憶體支撐結構)
2801’．．．支援電路及互連件
2801”．．．支援電路及互連件
2803．．．絕緣體
2803’．．．絕緣體
2803”．．．絕緣體
2805－1．．．記憶體陣列支撐結構
2805－2．．．記憶體陣列支撐結構
2805－3．．．記憶體陣列支撐結構
2807．．．接觸件(栓)
2810”(BL0)．．．位元線
2810－1’(BL0)及2810－2’(BL1)．．．位元線
2810－1及2810－2．．．位元線
2815－1及2815－2．．．接觸件
2817－1及2817－2．．．P多晶矽區域
2818－1及2818－2．．．接面
2819－1及2819－2．．．接面
2820”．．．N多晶矽區域
2820－1’及2820－2’．．．N多晶矽區域
2820－1及2820－2．．．多晶矽區域
2821．．．接面
2825”．．．N＋多晶矽區域
2825－1．．．N＋多晶矽區域
2825－2．．．N＋多晶矽區域
2830－1及2830－2．．．接觸件
2835”．．．接觸件
2835－1及2835－2．．．絕緣體
2840．．．分隔件
2840－1及2840－2．．．接觸件
2845．．．接觸件
2845－1及2845－2．．．奈米管元件
2850．．．奈米管元件
2855．．．絕緣體
2860．．．絕緣體
2865．．．金屬
2865－1及2865－2．．．接觸件
2871(WL0)．．．字元線
2875．．．字元線
2880．．．二極體
2885．．．二極體
2900．．．記憶體
2900’．．．波形
2910．．．陣列
2920、2930、2940、2950、2960、以及2970．．．電路
300、400、500．．．非揮發性奈米管開關(NV NT開關)
310．．．端子
320．．．端子
330．．．奈米管元件
340．．．絕緣體
350．．．基材
3000．．．方法
3010．．．方法
3020．．．方法
3030．．．方法
3040．．．方法
3050．．．方法
3100．．．截面
3100’．．．截面
3100”．．．截面
3101．．．支援電路及互連件(記憶體支撐結構)
3101’．．．支援電路及互連件
3101”．．．支援電路及互連件
3103．．．絕緣體
3103’．．．絕緣體
3103”．．．絕緣體
3105．．．記憶體陣列支撐結構
3105－1．．．記憶體陣列支撐結構
3105－3．．．記憶體陣列支撐結構
310及320．．．端子
3110－1(WL0)及3110－2(WL1)．．．字元線
3120－1”及3120－2”．．．N＋多晶矽區域
3120－1及3120－2．．．N＋多晶矽區域
3125－1”及3125－2”．．．N多晶矽區域
3125－1’及3125－2’．．．N多晶矽區域
3125－1及3125－2．．．N多晶矽區域
3127－1及3127－2．．．P多晶矽區域
3128－1及3128－2．．．接面
3130－1’及3130－2’．．．接觸件
3130－1及3130－2．．．陽極
3133－1及3133－2．．．接面
3135－1及3135－2．．．絕緣體
3140－1”及3140－2”．．．接觸件
3140－1及3140－2．．．接觸件
3145－1”及3145－2”．．．奈米管元件
3145－1及3145－2．．．奈米管元件
3147－1及3147－2．．．接面
3150－1及3150－2．．．絕緣體
3160．．．絕緣體
3165－1”及3165－2”．．．接觸件
3165－1及3165－2．．．接觸件
3171(BL0)．．．位元線
3190．．．二極體
3190’．．．二極體
3190”．．．二極體
3200．．．方法
3210．．．方法
3220．．．方法
3230．．．方法
3240．．．方法
330．．．奈米管元件
3300．．．3D立體圖
3301．．．支援電路及互連件
3302．．．陣列
3303．．．絕緣體
3304．．．陣列
3305．．．截面
3305’．．．截面
3305－1．．．記憶體陣列支撐結構
3310．．．記憶體陣列
3310’．．．記憶體陣列
3320．．．記憶體陣列
3320’．．．記憶體陣列
3330．．．字元線
3330’及3332．．．字元線
340．．．絕緣體
350．．．基材
400．．．NV NT開關
410及420．．．端子(導電元件)
430．．．奈米管元件
440．．．絕緣體
450．．．基材
500．．．NV NT開關
510及520．．．端子(導電元件)
530．．．奈米管元件
535．．．絕緣體
540．．．絕緣體
550．．．基材
560．．．重疊長度
600．．．非揮發性奈米管開關(NV NT開關)
600’．．．NV NT開關
610’．．．端子
610及620．．．端子(接觸件)
630．．．奈米管元件
630’．．．奈米管元件
630”．．．奈米管元件
640．．．絕緣體
660．．．重疊長度
700．．．結構
735．．．方位
750．．．截面
760A及760B．．．記憶體單元儲存區域
765及765’．．．奈米管元件
770及770’，以及
775、775’，以及
775”．．．絕緣體材料
780及780’．．．接觸件
785及785’．．．接觸件
790．．．絕緣體
795．．．絕緣體
800．．．非揮發性奈米管開關
810及820．．．端子(接觸件)
900．．．圖表
BL0、BL1、BL2、及BL3．．．位元線
C00、C01、C02、及C03．．．單元
C00”及C10”．．．記憶體陣列單元
C00’及C01’．．．記憶體陣列單元
C00’及C10’．．．單元
C00至C33．．．單元
F．．．單元尺寸
T1．．．端子
T2．．．端子
WL0、WL1、WL2、及WL3．．．字元線
LSW－CH
．．．通道長度
N＋Poly．．．N＋多晶矽區域
N Poly．．．N多晶矽區域
P Poly．．．P多晶矽區域
[0842]
圖1說明採用一3D－EPROM單元之先前技術，其中陣列係位於一絕緣層上，絕緣層位於形成於一下層半導體基材中及上之記憶體支援電路之上。
[0843]
圖2說明先前技術CMOS結構，具有平坦化之導線及堆疊的垂直的導孔。
[0844]
圖3說明本質上於水平的方位之一非揮發性奈米管開關之一實施例，其中係各於一圖案化之奈米管通道元件之相反端，沈積兩端子。
[0845]
圖4說明本質上於水平的方位之一非揮發性奈米管開關之一實施例，其中係於預先界定之端子區域上，沈積一共形(conformal)的奈米管通道元件。
[0846]
圖5說明一非揮發性奈米管開關之一實施例，其中一奈米管通道元件係沈積於本質上於水平的方位，於預先界定之端子區域上，該端子區域包括介於該等端子之間的一共平面絕緣體區域。
[0847]
圖6A－6B說明非揮發性奈米管開關之實施例之SEM視圖，於一ON導通狀態及於一OFF不導通狀態，相似於說明於圖3之非揮發性奈米管開關之實施例。
[0848]
圖7A說明一共形的奈米織物層之一實施例，具有一本質上垂直的方位，在一梯狀(stepped)區域上。
[0849]
圖7B係3－D記憶體單元之一代表實施例之截面，具有一垂直地－配置的非揮發性奈米管開關儲存元件。
[0850]
圖8說明一非揮發性奈米管開關之一實施例的概要圖。
[0851]
圖9A－9B針對例示性的奈米管通道元件通道長度250 nm及22 nm，說明ON及OFF電阻值。
[0852]
圖10針對複數個例示性的奈米管開關，說明隨非揮發性奈米管通道長度變化之非揮發性奈米管開關抹除電壓。
[0853]
圖11A－11B針對一例示性的奈米管開關之抹除、程式化、以及讀取操作模式，說明非揮發性奈米管開關電壓及電流操作波形。
[0854]
圖12說明一二端子非揮發性奈米管二極體之實施例的概要圖，其係藉由一二極體與一非揮發性奈米管開關串聯而形成，具有一陰極－至－奈米管電氣連接。
[0855]
圖13說明一二端子非揮發性奈米管二極體之實施例的概要圖，其係藉由一二極體與一非揮發性奈米管開關串聯而形成，具有一陽極－至－奈米管電氣連接。
[0856]
圖14及15說明二端子非揮發性奈米管二極體之實施例的概要圖，其係藉由NFET－二極體與一非揮發性奈米管開關串聯而形成。
[0857]
圖16和17說明二端子非揮發性奈米管二極體之實施例之概要圖，其係藉由PFET－二極體與一非揮發性奈米管開關串聯而形成。
[0858]
圖18說明具有圖12之該非揮發性奈米管二極體與兩個刺激源之實施例。
[0859]
圖19說明具有圖15之該非揮發性奈米管二極體與兩個刺激源之實施例。
[0860]
圖20A－20B說明根據一些實施例改變非揮發性奈米管二極體之非揮發性狀態的模式設定波形。
[0861]
圖21A－21E說明根據一些實施例非揮發性奈米管二極體之一電路及裝置電氣特性，相似於說明於圖12之該非揮發性奈米管二極體。
[0862]
圖22說明示於圖21A之根據一些實施例之該電路的電路操作波形。
[0863]
圖23A說明使用非揮發性奈米管二極體之一電路之一實施例，相似於說明於圖15之該非揮發性奈米管二極體。
[0864]
圖23B說明示於圖23A之根據一些實施例之該電路的電路操作波形。
[0865]
圖24說明使用一非揮發性奈米管二極體之一轉移電路之一實施例，其係對應至圖12之該非揮發性奈米管二極體。
[0866]
圖25說明示於圖24之根據一些實施例之該電路的電路操作波形。
[0867]
圖26A概要地說明一記憶體之實施例，其係使用說明於圖12之非揮發性奈米管二極體作為非揮發性記憶體單元。
[0868]
圖26B說明於圖26A之根據一些實施例之該記憶體的操作波形。
[0869]
圖27A－27B根據一些實施例說明使用非揮發性奈米管二極體之記憶體單元之製造方法，相似於概要地說明於圖12者。
[0870]
圖28A說明一高密度的3D單元結構之一實施例的三維截面，其係形成有一陰極－至－奈米管非揮發性奈米管二極體，於垂直的單元邊界內，具有一蕭基二極體與一垂直地配置之非揮發性奈米管開關串聯。
[0871]
圖28B說明一高密度的3D單元結構之一實施例的三維截面，其係形成有一陰極－至－奈米管非揮發性奈米管二極體，於垂直的單元邊界內，具有一PN二極體與一垂直地配置之非揮發性奈米管開關串聯。
[0872]
圖28C說明一高密度的3D單元結構之一實施例的三維截面，其係形成有一陰極－至－奈米管非揮發性奈米管二極體，於垂直的單元邊界內，具有一蕭基二極體與一水平地配置之非揮發性奈米管開關串聯。
[0873]
圖29A概要地說明一記憶體之一實施例，其係使用說明於圖13之非揮發性奈米管二極體作為非揮發性記憶體單元。
[0874]
圖29B說明圖29A之根據一些實施例之該記憶體的操作波形。
[0875]
圖30A－30B根據一些實施例說明使用非揮發性奈米管二極體之記憶體單元的製造方法，相似於概要地說明於圖13者，根據一些實施例。
[0876]
圖31A說明一高密度的3D單元結構之一實施例的三維截面，其係形成有一陽極－至－奈米管非揮發性奈米管二極體，於垂直的單元邊界內，具有一蕭基二極體與一垂直地配置之非揮發性奈米管開關串聯。
[0877]
圖31B說明一高密度的3D單元結構之一實施例的三維截面，其係形成有一陽極－至－奈米管非揮發性奈米管二極體，於垂直的單元邊界內，具有一PN二極體與一垂直地配置之非揮發性奈米管開關串聯。
[0878]
圖31C說明一高密度的3D單元結構之一實施例的三維截面，其係形成有一陽極－至－奈米管非揮發性奈米管二極體，於垂直的單元邊界內，具有並聯之一蕭基二極體及PN二極體，且蕭基及PN平行二極體皆與一垂直地配置之非揮發性奈米管開關串聯。
[0879]
圖32根據一些實施例說明堆疊的3D記憶體陣列之製造方法，同時使用陰極－至－奈米管及陽極－至－奈米管非揮發性奈米管二極體，相似於概要地說明於圖12及13者。
[0880]
圖33A說明兩個堆疊的3D記憶體陣列之一實施例之立體圖，其係同時使用陰極－至－奈米管及陽極－至－奈米管3D陣列。
[0881]
圖33B及33B’說明堆疊的3D記憶體陣列結構之兩個實施例之截面圖，其具有一共用的字元線。
[0882]
圖33C說明一堆疊的3D記憶體陣列之一實施例之結構截面圖，其說明於圖33B之該結構的變化型。
[0883]
圖33D根據一些實施例說明圖33A、33B、以及33B’之記憶體結構的操作波形。
[0884]
圖34A－34FF根據一些實施例說明陰極－上－奈米管記憶體截面的結構的製造方法，於垂直的單元邊界內，具有說明於圖28A及28B之垂直地配置之非揮發性奈米管開關。
[0885]
圖35A－35S根據一些實施例說明陰極－上－奈米管記憶體截面的結構的製造方法，於垂直的單元邊界內，具有說明於圖28C之水平地配置之非揮發性奈米管開關。
[0886]
圖36A－36FF根據一些實施例說明陽極－上－奈米管記憶體截面的結構之製造方法，於垂直的單元邊界內，具有說明於圖32A、32B及32C之垂直地配置之非揮發性奈米管開關。
[0887]
圖37說明一高密度的3D單元結構之一實施例的三維截面，其係形成有一陰極－至－奈米管或陽極－至－奈米管非揮發性奈米管二極體，於垂直的單元邊界內，概要地表示之該結構之該二極體部分係與近－單元－中心佈置(near－cell－centered位置(placement))的垂直地配置之一非揮發性奈米管開關串聯。
[0888]
圖38說明一奈米管層之一實施例，該奈米管層藉由噴塗方法形成於一基材上，具有相當小的空洞區域。
[0889]
圖39說明一實施例，相似於示於圖37者，具有一較厚的非揮發性奈米管開關，包括於垂直的單元邊界內具有遠－單元－中心佈置(off－cell－centered位置(placement))的一奈米管元件。
[0890]
圖40說明一高密度的3D單元結構之一實施例的三維截面，其係形成有一陰極－至－奈米管或陽極－至－奈米管非揮發性奈米管二極體，概要地表示之該結構之該二極體部分，係與一非揮發性奈米管開關串聯，於垂直的單元邊界內，該非揮發性奈米管開關包括一奈米管元件且填滿該單元邊界內之區域。
[0891]
圖41A－41B根據一些實施例說明於一凹面(溝渠)結構之垂直側壁內及側壁上形成控制的形狀的方法的代表。
[0892]
圖42A－42H根據一些實施例說明製造非揮發性奈米管開關之方法，於單元邊界區域外以及於溝渠結構之垂直側壁內及側壁上，該非揮發性奈米管開關係具有奈米管元件。
[0893]
圖43A－43C說明非揮發性奈米管開關之實施例，該非揮發性奈米管開關於單元邊界區域外以及於溝渠結構之垂直側壁內及側壁上，具有厚度不同的奈米管元件。
[0894]
圖44A－44B說明非揮發性奈米管開關之實施例，該非揮發性奈米管開關於單元邊界單元區域內及單元邊界單元區域外、但位於溝渠結構之垂直側壁內及側壁上，具有厚度不同的奈米管元件。
[0895]
圖45說明圖43A－43C之實施例之變化型，其中兩個非揮發性奈米管開關共用一單一選擇(操縱，steering)二極體，以形成一雙重高密度的3D記憶體陣列，而非堆疊兩陣列，如圖33B、33B’、以及33C所說明者。
[0896]
圖46說明圖44A－44B之實施例之變化型，其中兩個非揮發性奈米管開關共用一單一選擇(操縱)二極體，以形成一雙重高密度的3D記憶體陣列，而非堆疊兩陣列，如圖33B、33B’、以及33C所說明者。
[0897]
圖47說明一高密度的3D單元結構之一實施例的三維截面，其係形成有一陰極－至－NT非揮發性奈米管二極體，具有一蕭基二極體與一水平地－配置的自我對準終端接觸之奈米管開關串聯，該奈米管開關係使用溝渠側壁導線而連接至接觸件區域。
[0898]
圖48A－48BB根據一些實施例說明圖47之結構的製造方法，使用一溝渠填充導體方法，以產生溝渠側壁導線。
[0899]
圖49說明本質上於水平的方位之一非揮發性奈米管開關之一實施例，其中兩端子被提供在一圖案化之奈米管通道元件之相反端，以及僅接觸該奈米管元件終端區域。
[0900]
圖50根據一些實施例說明圖49之開關之操作。
[0901]
圖51及52說明高密度的3D單元結構之實施例的相對應三維截面，其係形成有一陽極－至－NT非揮發性奈米管二極體，具有一蕭基二極體與一水平地－配置的自我對準終端接觸之奈米管開關串聯，該奈米管開關使用溝渠側壁導線而連接至接觸件區域。
[0902]
圖53說明使用陰極－上－NT及陽極－上－NT堆疊陣列之堆疊的雙－高(two－高)記憶體陣列之一實施例的立體圖。
[0903]
圖54A－54B說明使用圖47、48、51、以及52之該3D記憶體結構的雙－高記憶體陣列之實施例之截面。
[0904]
圖55A－55F根據一些實施例說明3D記憶體單元之截面，該3D記憶體單元使用一側壁導線，該側壁導線係使用共形的導體沈積而形成於溝渠開口內，而非使用圖47、48A－48BB、51、以及52之溝渠填充方法。
[0905]
圖56A－56F說明非揮發性奈米管開關之實施例以及非揮發性奈米管區塊－基底開關之實施例之立體圖，該非揮發性奈米管開關包括位於該奈米管元件之相反端的開關接觸件區域，以及，該非揮發性奈米管區塊－基底開關具有位於頂部、底部及終端區域之接觸件。
[0906]
圖57A－57C說明非揮發性奈米管區塊－基底開關之實施例之立體圖，具有頂部、底部及終端之接觸件區域以及多種絕緣體選擇。
[0907]
圖58A－58D說明具有頂部、底部及終端之接觸件之一非揮發性奈米管區塊－基底開關之實施例的截面圖及SEM視圖。
[0908]
圖59說明圖58A－58D之非揮發性奈米管區塊－基底開關實施例的電氣ON/OFF切換特性。
[0909]
圖60A－60C說明只具有終端接觸件之非揮發性奈米管區塊－基底開關之一實施例的截面圖及SEM影像。
[0910]
圖61說明於圖60A－60C中之ON狀態的非揮發性奈米管區塊－基底開關實施例之近－歐姆(near－ohmic)電阻。
[0911]
圖62A－62B說明具有一底部接觸件及一組合之頂部及終端接觸件的非揮發性奈米管區塊－基底開關之實施例的截面圖。
[0912]
圖63A－63B說明圖62A－62B之非揮發性奈米管區塊－基底開關實施例的電氣ON/OFF切換特性。
[0913]
圖64A－64C說明具有頂部及底部接觸件之一非揮發性奈米管區塊－基底開關之實施例的平面視圖、截面圖、以及SEM影像。
[0914]
圖65說明圖64A－64C之非揮發性奈米管區塊－基底開關實施例的電氣ON/OFF切換特性。
[0915]
圖66A－66C根據一些實施例說明使用多種奈米管溶液類型及絕緣體之非揮發性奈米管區塊之製造方法。
[0916]
圖67說明沿著一高密度的3D單元結構之一實施例的字元線(X－方向)的三維截面，該高密度的3D單元結構形成有一陰極－至－NT非揮發性奈米管二極體，該結構之該二極體部分係與一非揮發性奈米管區塊－基底開關串聯，該非揮發性奈米管區塊－基底開關包括一非揮發性奈米管區塊於垂直的單元邊界內，並填滿該單元邊界內之區域。
[0917]
圖68A－68I根據一些實施例說明具有非揮發性奈米管二極體之陰極－上－奈米管記憶體截面結構之製造方法，該非揮發性奈米管二極體，於垂直的單元邊界內，包括非揮發性奈米管區塊－基底開關，例如說明於圖67及40者。
[0918]
圖69說明沿著一高密度的3D單元結構之一實施例的位元線(Y－方向)的三維截面圖，該高密度的3D單元結構係形成有一陽極－至－NT非揮發性奈米管二極體，該結構之該二極體部分係與一非揮發性奈米管區塊－基底開關串聯，該非揮發性奈米管區塊－基底開關於垂直的單元邊界內包括一非揮發性奈米管區塊，並填滿該單元邊界內之區域。
[0919]
圖70說明沿著一高密度的3D單元結構之一實施例的字元線(X－方向)的三維截面圖，該高密度的3D單元結構係形成有一陽極－至－NT非揮發性奈米管二極體，該結構之該二極體部分係與一非揮發性奈米管區塊－基底開關串聯，該非揮發性奈米管區塊－基底開關於垂直的單元邊界內包括一非揮發性奈米管區塊，並填滿該單元邊界內之區域。
[0920]
圖71說明雙－高堆疊之三維非揮發性奈米管區塊－基底開關之一實施例的3D立體圖，該非揮發性奈米管區塊－基底開關具有頂部及底部接觸件，且上方及下方陣列之間共用字元線。
[0921]
圖72A說明沿著雙－高堆疊之三維非揮發性奈米管區塊－基底開關之實施例的字元線(X－方向)之三維截面圖，該非揮發性奈米管區塊－基底開關具有頂部及底部接觸件，且上方及下方陣列之間共用字元線。
[0922]
圖72B說明沿著雙－高堆疊之三維非揮發性奈米管區塊－基底開關之實施例的位元線(Y－方向)之三維截面圖，該非揮發性奈米管區塊－基底開關具有頂部及底部接觸件，且上方及下方陣列之間共用字元線。
[0923]
圖73說明雙－高堆疊之三維非揮發性奈米管區塊－基底開關之實施例的3D立體圖，該非揮發性奈米管區塊－基底開關具有頂部及底部接觸件，且上方及下方陣列之間不共用陣列線(如，字元線)。
[0924]
圖74說明沿著雙－高堆疊之三維非揮發性奈米管區塊－基底開關之實施例的字元線(X－方向)之三維截面圖，該非揮發性奈米管區塊－基底開關具有頂部及底部接觸件，且上方及下方陣列之間不共用陣列線(如，字元線)。
[0925]
圖75說明包括四個3－D非揮發性記憶體單元之非揮發性記憶體陣列之實施例的3－D立體圖，每一單元包括一3－D非揮發性奈米管二極體，該3－D非揮發性奈米管二極體包括一非揮發性奈米管區塊－基底開關，以及由位元線及字元線形成之單元互連件。
[0926]
圖76A－76D根據一些實施例說明具有非揮發性奈米管二極體之陰極－上－奈米管記憶體截面的結構之製造方法，該非揮發性奈米管二極體於垂直的單元邊界內，包括非揮發性奈米管區塊－基底開關，如說明於圖75者。
[0927]
圖77說明多層高堆疊之三維非揮發性奈米管區塊－基底開關之實施例之3D立體圖，其具有頂部及底部接觸件，且上方及下方陣列之間不共用陣列線(如，字元線)。
300．．．開關
310．．．端子
320．．．端子
330．．．奈米管元件
340．．．絕緣體
350．．．基材
LSW－CH
．．．通道長度
Claims (26)
- 一種非揮發性奈米管二極體，包含：一基材；一半導體元件，其設於該基材之上，其中該半導體元件包含一陰極設於一陽極之上，且能夠形成一電氣傳導途徑於該陽極與該陰極之間；一奈米管開關元件，其設於該半導體元件之上，其中該奈米管開關元件包含一設於一傳導接觸件之上的奈米管織物元件及該奈米管織物元件因應電氣刺激展現複數個電阻狀態；以及一傳導端子，其設於該奈米管開關元件之上；其中該奈米管織物元件係與該傳導接觸件電氣相通，並且該傳導接觸件係與該陰極電氣相通，以及其中，因應施加至該陽極與該傳導端子之電氣刺激，該非揮發性奈米管二極體係能夠形成一電氣傳導途徑於該陽極與該傳導端子之間。
- 如請求項第1項之非揮發性奈米管二極體，其中該陽極包含一導體材料，並且，該陰極包含一半導體材料。
- 如請求項第2項之非揮發性奈米管二極體，其中該陽極材料包括下列中之至少一者：Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn、CoSi2 、MoSi2 、Pd2 Si、PtSi、RbSi2 、TiSi2 、WSi2 及ZrSi2 。
- 如請求項第2項之非揮發性奈米管二極體，其中該半導體元件包含一蕭基(Schottky)障壁二極體。
- 如請求項第1項之非揮發性奈米管二極體，進一步包含一第二傳導端子插入於該基材與該陽極之間，該第二傳導端子係與該陽極電氣相通，其中因應位於該第二傳導端子與該傳導端子之電氣刺激，該非揮發性奈米管二極體係能夠形成一電氣傳導途徑於該第二傳導端子與該傳導端子之間。
- 如請求項第5項之非揮發性奈米管二極體，其中該陽極包含一第一類型之一半導體材料，並且該陰極區域包含一第二類型之一半導體材料。
- 如請求項第5項之非揮發性奈米管二極體，其中該第一類型之該半導體材料係正摻雜的，該第二類型之該半導體材料係負摻雜的，以及該半導體元件形成一PN接面。
- 如請求項第1項之非揮發性奈米管二極體，其中該奈米管織物元件係實質上垂直地設置。
- 如請求項第1項之非揮發性奈米管二極體，其中該奈米管織物元件係實質上水平地設置。
- 如請求項第1項之非揮發性奈米管二極體，其中該奈米管織物元件包含一不織布多層織物。
- 如請求項第10項之非揮發性奈米管二極體，其中該奈米管織物元件具有一厚度，介於約20nm及約200nm之間。
- 如請求項第10項之非揮發性奈米管二極體，其中該傳導接觸件係被設為與該奈米管織物元件之一下表面實質上共平面，並且，該傳導端子係被設為與該奈米管織物元件之一上表面實質上共平面。
- 如請求項第1項之非揮發性奈米管二極體，其中該半導體元件包含一場效電晶體。
- 一種非揮發性奈米管二極體，包含：一基材；一傳導端子，其設於該基材之上；一半導體元件，其設於該傳導端子之上，其中該半導體元件包含一設於一陰極之上的陽極，且該半導體元件能夠形成一電氣傳導途徑於該陰極與該陽極之間；以及一奈米管開關元件，其設於該半導體元件之上，其中該奈米管開關元件包含一設於一奈米管織物元件之上的傳導接觸件及該奈米管織物元件因應電氣刺激展現複數個電阻狀態；其中該奈米管織物元件係與陽極和該傳導接觸件電氣相通，並且該陰極係與該傳導端子電氣相通；以及 其中，因應施加至該傳導接觸件與該傳導端子之電氣刺激，該非揮發性奈米管二極體係能夠形成一電氣傳導途徑於該傳導端子與該傳導接觸件之間。
- 如請求項第14項之非揮發性奈米管二極體，其中該陽極包含一導體材料，並且該陰極包含一半導體材料。
- 如請求項第15項之非揮發性奈米管二極體，其中該陽極材料包括下列中之至少一者：Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn、CoSi2 、MoSi2 、Pd2 Si、PtSi、RbSi2 、TiSi2 、WSi2 及ZrSi2 。
- 如請求項第15項之非揮發性奈米管二極體，其中該半導體元件包含一蕭基障壁二極體。
- 如請求項第14項之非揮發性奈米管二極體，進一步包含一第二傳導端子係插入於該陽極與不織布奈米管織物之該圖案化區域之間，並且提供一電氣傳導途徑於該陽極與不織布奈米管織物之該圖案化區域之間。
- 如請求項第18項之非揮發性奈米管二極體，其中該陽極包含一第一類型之一半導體材料，並且該陰極區域包含一第二類型之一半導體材料。
- 如請求項第18項之非揮發性奈米管二極體，其中該第一類型之該半導體材料係正摻雜的，該第二類型之該半導體材料係負摻雜的，以及該半導體元件形成一PN接面。
- 如請求項第14項之非揮發性奈米管二極體，其中該奈米管織物元件係實質上垂直地設置。
- 如請求項第14項之非揮發性奈米管二極體，其中該奈米管織物元件係實質上水平地設置。
- 如請求項第14項之非揮發性奈米管二極體，其中該奈米管織物元件包含一層之不織布奈米管，具有一厚度介於約0.5nm及約20nm之間。
- 如請求項第14項之非揮發性奈米管二極體，其中該奈米管織物元件包含一不織布多層織物。
- 如請求項第24項之非揮發性奈米管二極體，其中該傳導接觸件係被設為與該奈米管織物元件之一下表面實質上共平面，並且該傳導端子係被設為與該奈米管織物元件之一上表面實質上共平面。
- 如請求項第14項之非揮發性奈米管二極體，其中該半導體元件包含一場效電晶體。
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