TWI305951B

TWI305951B - Method for forming a double embossing structure

Info

Publication number: TWI305951B
Application number: TW095126895A
Authority: TW
Inventors: Mou Shiung Lin; Hsin Jung Lo; Chiu Ming Chou; Chien Kang Chou
Original assignee: Megica Corp
Priority date: 2005-07-22
Filing date: 2006-07-24
Publication date: 2009-02-01
Also published as: TW200711091A; CN1901163B; TWI320219B; CN102157494A; CN102157494B; US7960269B2; CN1901162B; CN1901161B; CN1901163A; US20070045855A1; US20110215469A1; CN1901161A; CN1901162A; TW200713503A

Description

1305951 九、發明說明：

【發明所屬之技術領域】本發明係有關一種本發明係關於一種連續電鍍製作線路元件之方法及線路元件結構，特別是關於一種覆蓋聚醯亞胺（pi)之連續電鍍成型結構。【先前技術】現今大多的半導體元件係用來處理數位資料，然而也有部分之半導體元件整合有類比的功能，如此半導體元件便可以同時處理數位資料及類比資料，或者半導體元件亦可以僅具有類比的功能。製造類比電路的主要困難點之一是在於許多用於類比電路的電子元件甚大，難以與次微米極的電子元件整合，尤其是針對被動元件而言，此乃因為被動元件的尺寸過於魔大。美國專利公告第5,212,403號（Nakanishi)揭露一種形成線路連線的方法，其中内部及外部之線路連線係形成在位於晶片上之線路基底内，並且邏輯線路的設計會取決於線路連線的長度。美國專利公告第5,501,006號（Gehman, Jr. et al.)揭露一種積體電路與線路基底之間具有絕緣層之結構，而藉由分散出去的引腳可以是晶片之接點與基板之接點電性連接。美國專利公告第5,055,907號(Jacobs)揭露一種整合型半導體結構，可以允許製造商將一薄膜多層線路形成在支撐基板上或晶片上，藉以整合位在晶片外之電路。 5 1305951

美國專利公告第5，106,461號（Volfsonetal.)揭露一種多層連線結構，其係藉由TAB結構並利用聚醯亞胺 (polyimide)之介電層及金屬層交互疊合於晶片上而成。美國專利公告第5,635,767號（Wenzel et al.)揭露一種在PBGA結構中降低電阻電容遲緩效應之方法，其中多層金屬層係分開配置。美國專利公告第5,686,764號(Fulcher)揭露一種覆晶基板，藉由將電源線與輸入輸出引線分開配置，可以降低電阻電容遲緩效應。美國專利公告第6,008,102號（Alford et al.)揭露一種利用兩層金屬層所形成之螺旋狀電感元件，其中此兩層金屬層可以利用導通孔連接。美國專利公告第5,372,967號（Sundaram et &1.)揭露一種螺旋狀電感元件。美國專利公告第5,576,680號（Ling)及第5,884,990號 (Burghartz et al.)揭露一種其他形式之螺旋狀電感元件。美國專利公告第6,383,916號揭露一種晶片結構具有重配置線路層及金屬連線層，係配置在介電層上，其中介電層係位於傳統晶片之保護層上。保護層係位於積體電路上，而厚的聚合物層係選擇性地配置在保護層上，寬的或厚的金屬連線係位在保護層上。美國專利公告第6,303,423號揭露一種形成具有高感應係數之電感元件於晶片之保護層上的結構。此種具有高感應係數之電感元件可以應用在高頻電路中，並且可以減少電能的損耗。在此案中，還揭露電容元件及電阻元件，可以形成在矽基底的表面上，藉以減少位於矽基底下之電 6 1305951 子元件所引發出的寄生效應。

美國專利公告第6,869,870號（Lin)揭露一種變壓器形成在晶圓之保護層上。有鑑於此，本發明係針對上述被動元件各種技術，提出一種連續電鍍製作線路元件之方法及線路元件結構，用以應用在半導體被動元件領域上。【發明内容】本發明之主要目的，係在提供一種連續電鍍製作線路元件之方法及線路元件結構，其係在保護層上具有一線圈線路層之半導體晶片，其中頂層線圈線路層可以承受高電壓高電流，且控制頂層線圈線路層之電流變化可以產生一感應電動勢以感應其它線圈。本發明之另一目的，係在提供一種連續電鍍製作線路元件之方法及線路元件結構，其係揭露數種在線圈上以連續電鏟方式形成對外的接點，比如形成接墊（pad)、凸塊 (bump)等，此接墊及凸塊皆可透過打線或異方式導電膠電連接至外界電路上，使半導體元件的應用更具多元化連接方式。為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金線路層，位在該保護層上，該金線路層具有一接墊；一鎳層，位在該接墊上；一銲料層，位在該鎳層上。為了本發明上述之目的，提出一種線路元件結構，包 7 1305951 括一半導體基底；一細連線結構，位在該半導體基底上；一保護層’位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接墊；一第一金屬層，位在該接墊上；一第一聚合物層，位在該保護層及該金屬線路層上，§亥第一聚合物層具有至少一開口曝露出該第一金屬層。

為了本發明上述之目的，提出一種線路元件結構，包括—半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金線路層，位在該保護層上，該金線路層具有一第一接墊及一第二接墊；一鎳層，位在該第一接墊上；一銲料層，位在該鎳層上；一導線，位在第二接墊上。為了本發明上述之目的’提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在㈣連線結構上，·—金線路層，位在該保護層上，該金線路層具有—接墊；—銅層，位在該接塾上；一銲料層’位在該銅層上。為了本發明上述之目的，提出一種線路元件結構，包半導體基底，一細連線結構，位在該半導體基底上；呆護層，位在該細連線結構上卜金線路層，位在該保濩層上，該金線路層具有一第—接墊及一第二接塾，·一銅 H位在該第接塾上；—銲科層，位在該銅層上丨一導線’位在該第二接塾上。為了本發明上述之目的，提出一種線路元件結構，包 8 1305951 括…半《基底；—細連線結構，位在該半導體基底上； ^護層’位在該細連線結構±銅線路層，位在該保 S 又潜上，該銅線路岸且古料廣具有—接墊，—鎳層，位在該接墊上；一銲料層，位在該鎳層上。為了本發明上述之目的，提出一種線路元件結構，包半導體基底；一細連線結構，位在該半導體基底上； i::層二該細連線結構上；一鋼線路層，位在該保層，位在該第—接墊上.一㈣M 弟—接墊，一鎳 a ' 变’鋅科層，位在該鎳層上，·一金曰’二接墊上；—導線，位在該金層上。 '、’、X明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構傅上，銅線路層，位在該保濩層，，該銅線路層具有一接墊；—金層，位在該接塾上。為了本毛月上述之目的，提出一種線路元件結構包括一半導體基底；一細紐運線…構’位在該半導體基底上；一保護層’位在該細連線結構上；一銅線路層，位在該保護層上，該銅線路層具有-第-接墊及-第二接墊；一第一金層’位在該第一接塾上，兮镇 .__ 蛩上該弟一金層之厚度係介於10 微米至5°微米之間；-第二金層，位在該第二接墊上，該第二金層之厚度係介於G.]微米至1G微米之間。為了本發明上述之目的，的耗出一種線路元件結構，包括半V體基底，—細連線結構，位在該半導體基底上；一保護層’位在該細連線結構上；一銅線路層，位在該保 1305951 «又層上，該銅線路層具有一接塾；一 ^„ . 螺層，位在該接墊上；

一金層，位在該鎳層上，該全屛邊隹層之厗度係介於1微米至50 微米之間。為了本發明上述之目的，接屮—猫始妨 J扠出種線路元件結構，包括半導體基底，-細連線結構，位纟該半導體基底上； —金線路層，位在該保 -金層’位在該接墊上；一保護層，位在該細連線結構上濩層上，該金線路層具有一接墊一導線，位在該金層上。為了本發明上述之目的，提出一種線路元件結構，包括半導體基底，一細連線結構，位在該半導體基底上； -保護層，位在該細連線結構上；—金屬線路層，位在該保遵層上，該金屬線路層具有一接墊；一第一金屬層，位在該接墊上；-第-聚合物層，位在該保護層及該金屬線路層上，該第-聚合物層具有至少—開口曝露出該第—金屬層。為了本發明上述之㈣，提出—種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該第一線圈上；一線圈金屬層，位在該保護層上，該線圈金屬層具有一第一接墊及一第二接墊一第一圖案化聚合物層，位在該線圈金屬層上，該第一圖案化聚合物層之開口曝露出該線圈金屬層之該第—接墊及該第二接墊；一凸塊，位在該線圈金屬層之該第—接墊；一導線’位在該線圈金屬層之該第二接塾。為了本發明上述之目的’提出一種線路元件結構，包 10 1305951

括一半導體基底；一保護層，位在該半導體基底上；一第一圖案化線路層，位在該保護層上；一第一圖案化聚合物層，覆蓋在該第一圖案化線路層及該保護層上，該第一圖案化聚合物層之開口曝露出該第一圖案化線路層；一第一金屬層，位在該第一圖案化聚合物層之開口内；一第一線圈，位在該第一圖案化聚合物層上並電連接至該第一金屬層。為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接墊；一第一金屬層，位在該接墊上；一第一聚合物層，位在該第一金屬層之侧緣包覆該第一金屬層，其中位在該第一金屬層頂部之該第一聚合物層具有至少一開口曝露出該第一金屬層。為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接墊；一金層，位在該接墊上；利用捲帶自動貼合（Tape Automated Bonding; TAB) 使該金層接合在一軟性基板上。為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構’位在該半導體基底上；一保護層，位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接塾；一金層，位在該接墊上；利用一異方性導電膠（ACF)使該金層接合在一軟性基 11 1305951 板上。為了本發明上述之目的摇 ^ , 的钕出一種線路元件結構，包括一半導體基底；一細連線一硬踝、，，σ構，位在該半導體基底上；一保護層，位在該細連線結構上；一 I屬線路層，位在該保言又層上，該金屬線路層具有―㈣：—金層，位在該接塾上，利用—異方性導電膠⑽）使該金層接合在-玻璃基板上。底下藉由具體實施例配合所附的

圖式詳加說明，當更特‘點及其所達成之功容易瞭解本發明之目的、技術内容、效0 【實施方式】本發明係為連續電鍍製作線路元件之方法及線路元件結構’其中在此發明之中揭露數種在金屬線路層上以連續電鍍方式形成接墊(pad)、凸塊(bump)#方法及結構，而所揭露的每一種方法及結構皆是建構在一半導體基底上，且在此半導體基底上更設有—細連線結構及—保護層，因此百先解說此半導縣底、細連線結構縣護層之結構及形成方法後，再進行本發明各種實施例的解說。請參閱第la圖所示，此半導體基底1〇係為之形式比如是矽基底、砷化鎵基底（GAAS)、矽化鍺基底、具有磊晶梦在絕緣層上（silicon-on-insulator，SOI)之基底，半導體基底10在此實施例中係為圓形之一半導體晶圓，且此半導體基底10具有一主動表面，在半導體基底1〇的主動表 12 1305951

面透過換雜五價或三價的離子（例如棚離子或填離子等）形成多個電子元件12，此電子元件12例如是金屬氧化物半導體或電晶體，金氧半導體元件（MOS devices)，P通道金氧半導體元件（p-channel MOS devices)，η通道金氧半導體元件（n-channel MOS devices)，雙載子互補式金氧半導體元件（BiCMOS devices)，雙載子連接電晶體（Bipolar Junction Transistor, BJT)，擴散區（Diffusion area)，電阻元件（resistor)，電容元件（capacitor)及互補金屬氧化半導體（CMOS)等。請參閱第lb圖所示，在半導體基底1〇的主動表面上形成一細連線結構14，此細連線結構14係由複數厚度小於3微米之薄膜絕緣層16及厚度小於3微米之細線路層 18所構成，其中細線路層18係選自銅金屬材質或銘金屬材質，而薄膜絕緣層16又稱為介電層，一般是利用化學氣相沉積的方式所形成。此薄膜絕緣層16比如係為說化石夕、化學氣相沈積之四乙氧基矽烷（TE0S)氧化物、SiwCxOyUz、氮矽化合物、氟化玻璃（FSG)、黑鑽石薄膜（Black Diamond)、絲印層（SiLK)、多孔性氧化矽（p〇r〇us silic的 oxide)或氮氧矽化合物’或是以旋塗方式形成之玻璃 (S0G)、聚芳基醋（polyarylene ether)、聚笨 π惡唾 (polybenzoxazole’PBO)，或者薄膜絕緣層16係為其他介電常數值小於3之材質。在形成複數細線路層18在半導體基底1〇上的過程中，就金屬鑲丧製程而言，係先濺鍍—擴散阻絶層在—薄 13 1305951 膜絕緣層16之開口内的底部及侧壁上及薄膜絕緣層16之上表面上，接著再雜—層例如是崎質之種子層在擴散阻絶層上，接著再電鑛—銅層在此種子層上，接著再利用 ^#^M^^(chemical mechanical P〇l i shing ^ CMP) 6¾ 方式去除位在該薄膜絕緣層16之開口外的銅層、種子層及擴散阻絶層，直到曝露出薄膜絕緣層16的上表面為止。而另一種方式亦可以先濺鍍一鋁層或鋁合金層在一薄膜絕緣層16上’接著再利用微影蝕刻的方式圖案化鋁層或鋁合金層。此細線路層18可透過薄膜絕緣層16内的導通孔2〇相互連接，或連接至電子元件12上，其中細線路層18 一般的厚度是在〇. 1微米到〇. 5微米之間，在進行微影製程時細線路層18之細金屬線路是使用五倍（5χ)之曝光機 (steppers)或掃描機（scanners)或使用更佳之儀器來製作0 請參閱第lc圖及第Id圖所示，接著在半導體基底1〇的表面利用化學氣相沉積（CVD)方式設置一保護層22，此保護層22可開設複數缺口曝露出多數接墊24，此接墊24 在本發明後續實施例中的應用，在此並不詳加敘述。保護層22可以保護半導體基底10内的電子元件12免於濕氣與外來離子污染物（foreign ion contamination)的破壞，也就疋說保遵層22可以防止移動離子（m〇bile ions)(比如疋納離子）、水氣（moisture)、過渡金屬（transition metal) (比如是金、銀、銅）及其他雜質（impurity)穿透，而損壞保護層22下方之電晶體、多晶矽電阻元件或多晶矽-多晶 14 Ϊ305951

石夕電容元件之電子元件12或細金屬線路。為了達到保護的目的，保護層22通常是由氧化石夕（silic〇n 〇xide)、氧石夕化合物、麟石夕破璃、氮化石夕（silicon nitride)、及氧氮化矽（sUiccm oxy—nitride)等所組成，而保護層22以二前製作方式約有1 〇種不同方法。第一種保護層22製作方法是先利用化學氣相沉積之步驟形成厚度介於〇. 2幻.2微米間的—氧化秒層，接著再利用化學IU目沉積之步驟形成厚度介於G 2至丨· 2微米間的一氮化矽層在該氧化矽層上。第二種保護層22製作方法可以是先利用化學氣相沉積=步驟形成厚度介於〇·2 i h2微米間的—氧化石夕層，接者再利用電漿加強型化學氣相沉積之步驟形成厚度介於 °^5至M5微米間的—氮氧化石夕層在該氧化石夕層上，接著再利用化學氣相沉積之步驟形成厚度介於〇·2至微米間的一氮化矽層在該氮氧化矽層上。 1 第二種保護層22製作方法可以是先利用化學氣相沉，之步驟形成厚度介於Q. Q5至G. 15微米間的—氮氧化石夕接著再利用化學氣相沉積之步驟形成厚度介於〇. 2至 ^ ^微米間的一氧化石夕層在該氮氧化石夕層Ji，接著再利用，予乳相沉積之步驟形成厚度介於G. 2至1.2微米間的— 虱化矽層在該氧化矽層上。生第四種保護層22製作方法可以是先利用化學氣相沉 ^之步驟形成厚度介於0.2至0.5微米間的-第-氧化石夕接著再利用凝塗法（spin—⑶以丨叩）形成厚度介於〇 5 15 1305951 至1微米間的一第二氧化石夕声. 7層在該苐一氧化矽層上，接著再利用化學氣相沉積之步驟报士、卜驟形成厚度介於〇 2至〇 5微米間的U切層在該第二氧切層上，接著再利用化學氣相沉積之步驟形成厚度介於G· 2幻.2«間的-氮化石夕層在該弟三氧化秒層上。

第五種保濩層2 2製作方法可以是先利用高密度電漿化學氣相沉積（HDp_CVD)之步驟形成厚度’丨於〇. 5至2微米間的一氧化矽層，接著再利用化學氣相沉積之步驟形成厚度介於〇 2至12 微米間的一氮化矽層在該氧化矽層上。第六種保護層22製作方法可以是先形成厚度介於〇.2 至3微米間的一未摻雜矽玻璃層（und〇ped glass’ USG)，接著形成比如是四乙氧基矽烷（TE〇s)、硼磷矽玻璃（b〇roph〇sph〇silicate glass，BpsG)或磷矽玻璃 (Phosphosilicate glass，PSG)等之厚度介於〇. 5 至 3 微米間的一絕緣層在該未摻雜矽玻璃層上，接著再利用化學氣相沉積之步驟形成厚度介於〇 2至12微米間的一氮化矽層在該絕緣層上。第七種保護層22製作方法可以是選擇性地先利用化學氣相沉積之步驟形成厚度介於0.05至〇15微米間的一第一氮氧化矽層，接著再利用化學氣相沉積之步驟形成厚度介於0. 2至1. 2微米間的一氧化石夕層在該第一氮氧化石夕 • 層上，接著可以選擇性地利用化學氣相沉積之步驟形成厚度介於0. 05至〇· 15微米間的一第二氮氧化矽層在該氧化 16 1305951 矽層上，接著再利用化學氣相沉積之步驟形成厚度介於 2 j h 2微米間的—氮化發層在該第二氮氧化梦層上或在該氧化矽層上，接著可以選擇性地利用化學氣相：積之 =形成厚度介於u5i(M5微米關—第三氮氧化石夕 :在該氮切層上，接著再利用化學氣相沉積之步驟形成厚度"於0.2 1 1.2微米間的—氧化㈣在該第三氮氧化石夕層上或在該氮化矽層上。 ^第八種保護層22製作方法可以是先利用化學氣相沉積（PECVD)之步驟形成厚度介於〇·2至 1. 2微米間的一第一氧化矽層，接著再利用旋塗法 (^in=〇ating)形成厚度介於0 5至丨微米間的一第二氧化矽層在該第一氧化矽層上，接著再利用化學氣相沉積之步驟形成厚度介於〇 2至i 2 微米間的-第三氧化矽層在該第二氧化矽層上，接著再利用化學氣相沉積之步驟形成厚^介於〇· 2至1 · 2微米間的一氮化矽層在該第三氧化矽層上，接著再利用化學氣相沉積之步驟形成厚度^ 於〇· 2至1 _ 2微米間的一第四氧化矽層在該氮化 $夕層上。第九種保護層22製作方法可以是先利用高

密度電聚化學氣相沉積（HDP —CVD)之步驟形成Z 度介於0. 5至2微米間的一第—氧化矽層，接著再利用化學氣相沉積之步驟形成厚度介於〇 2至 1 · 2微求間的一氮化矽層在該第—氢虱化矽層上，接 1305951 f再利用高密度電漿化學氣相沉積⑽p—cw之步驟形成厚度介於。.…微米間的一第二氧化石夕層在該氮化梦層上。 _第十種保㈣22製作方法可^先利用化二乳相沉積之步驟形成厚度介於。·….2微米曰：一第一氮化矽I，接著再利用化學氣相沉積之”驟形成厚度介於0.2i 12微米間的一氧化石夕層在該第一氮化石夕層i ’接著再利用化學氣相 :積…形成厚度介於。,2至12微米間的一弟一氮化矽層在該氧化矽層上。其中在半導體基底10上的保護層22的厚度一般係大於0‘35微米’在較佳的情況下，氮㈣層之厚度通常大於〇· 3微米。一至此半導體基底10、細連線結構14及保護層22解說完成’以下就依序分別解說本發明之各個實施例，其中每一實施例皆係在保護層22上進行。蓋一實施例： …此實施例係以在半導體基底iq上形成被動元件為况明‘的，其中此被動元件例如是電感（線圈）元件、電阻元件甩谷元件等，請參閱第2a圖所示，利用旋塗 (spin coating)方式形成一聚合物層2〇2在保護層，此聚合物層202具有絶緣功能，且此聚合物層2()2之材質係選自材質比如為熱塑性塑膠、熱固性塑膠、聚醯亞胺 18 1305951

(polyimide，PI)、苯基環丁烯（benzo-cyclo-butene， BCB)、聚氨脂（polyurethane)、環氧樹脂、聚對二曱苯類高分子、焊罩材料、彈性材料或多孔性介電材料其中之一。而此聚合物層202除了利用旋塗（spin-coating)方式也可以利用熱壓合乾膜方式、網版印刷方式進行，此聚合物層 202之厚度係介於2微米至50微米之間。請參閱第2b圖所示，另外為了加強此聚合物層202 的絶緣功能，可再利用旋塗方式再形成另一聚合物層 204，增加整體絶緣的性能，其中此聚合物層204之厚度係介於2微米至50微米之間。接著將聚合物層202及聚合物層204以烘烤加熱、微波加熱、紅外線加熱其中之一方式進行加熱至介於攝氏 200度與攝氏320度之間的溫度或加熱至介於攝氏320 度與攝氏450度之間的溫度，以硬化（curing)聚合物層 202及聚合物層204，硬化後的聚合物層202及聚合物層 204在體積上會呈現縮小的情形，且聚合物層202及聚合物層204含水率小於1%，此含水率係將聚合物層202 及聚合物層204置放在溫度介於攝氏425度至450度下時，其重量變化率小於1%。請參閱第2c圖所示，接著濺鍍形成厚度介於400埃至 7000 埃一黏著/阻障層 206(Adhesion/Barrier/seed layer)在保護層22及聚合物層204上，此黏著/阻障層206之材質係選自鈦金屬、氮化鈦、鈦鶊合金、组金屬層、絡、鉻銅合金及氮化钽其中之一或所組成之群組的至少其中之一 19 1305951 者’接著如第？d fsje — 障層寫上，此種回子//形成一種子層208在此黏著/阻因此種子層m之材^有利於後續金屬線路的設置，化，此外在本文二二:續的金屬線路材嶋種子層，在此特以=黏著/阻障層上皆形成有一之材電::::象金屬線路時，種子層種子声之心 /，電鎮形成銀材質之金屬線路時，腺/ 絲銀為佳；當要電_絲材質之金屬線 =種子層之材料係以輸;當要電鑛形成翻材質之 1線路時，種子層之材料係㈣為佳；當要電鍍形成材質之金屬線路時，種子層之材料係以要形讀材質之金屬線路時，種子層之材料係_ 佳；告要詩層之材料係以銶為以錄=電鐘形成錄材質之金屬線路時，種子層之材料係請參閱第2e圖所示，形成一光阻層21〇在種子層_ 上’此光阻層210係為正光阻型式。如第訂圖所示，曰化此光阻層210形成多數開口犯曝露出種子層2〇8，在 =開口 212的過程中係以一倍（ιχ)之曝光機（咖細），、掃描機（SCanners)進行曝光顯影，在此實施例之 212具有一線圈形狀。請參閱第2g圖所示，電鑛形成厚度介於1微米至5〇 f米之間的一金屬1214在開口犯所曝露出的種子層 08上’此金屬層214較佳的厚度係介於2微米至3〇微米 20 1305951 之間，此金屬層214比如是金、銅、銀、銘、翻、姥、对、 • ^或錄之單層金屬層結構，或是由上述金屬材質所組成的複合層。如第2h圖所示，接著去除光阻層21〇，而所留下金屬層214即呈現一線圈形狀，請參閱帛2i圖所示，此線圈形 •狀之金屬層214可作被動元件中的電感，當此線圈形狀之 ' 金屬層214通過電流時，即產生感應電動勢，使保護層22 的、’、田線路層18感應。另外在此說明此線圈形狀之金屬鲁層叫在使用時（通入電流），會產生大量的靜電，大約為伏特⑺’因為聚合物層202及聚合物層2〇4必須有疋程度的厚度，才能防止細線路層18及薄膜絕緣層16 損壞。如弟圖所示，接著形成一光阻層216在金屬層214 及種子層208上；如第2k圖所示，同樣利用一倍（⑴之曝光機（Steppers)或掃描機（sca雖rs)進行曝光顯影，圖案化此光阻層216，在光阻層216内形成多數開口 218曝露馨出金屬層214頂面。如第21圖所示，電鍍形成厚度介於丨微米至1別微米之間的-金屬層220在開口 218内所曝露出的金屬層⑽ 上’此金屬層220較佳的厚度係介於2微米至3〇微米之間，此金屬層220比如是金、銅、銀、免、麵、姥、舒、銖或鎳之單層金屬層結構’或是由上述金屬材質所組成的馨複合層，由上述金屬材質所形成之金屬層22〇較佳厚度可介於2微米至30微米之間。此外，金屬層22〇除了上述所 21 1305951

提之金屬材質外也可使用銲料材料取代，此銲料材料係為錫錯金屬層、錫銀金屬層、錫銀銅合金層、無錯焊料層。此金屬層220若為銲料材質，則金屬層220之較佳厚度係介於3微米至150微米之間。如第2m圖所示，去除光阻層216;如第2η圖所示，利用含有填之钱刻液去除未在金屬層214下的種子層 208，例如碘化钾等蝕刻液，並再利用雙氧水蝕刻去除未在金屬層214下的黏著/阻障層206，其中去除黏著/阻障層 206的方式分為乾式蝕刻及濕式蝕刻，其中乾式蝕刻使用高壓氬氣進行濺擊蝕刻，而進行濕式蝕刻時若種子層208 為金的種子層時，則可使用碘化鉀溶液進行去除，若黏著/ 阻障層206係為鈦鎢合金時，則可使用雙氧水進行去除。如第2〇圖所示，形成一聚合物層222在金屬層220 及金屬層214上，如第2ρ圖所示，利用蝕刻方式圖案化此聚合物層222形成多數開口 224曝露出金屬層220，其中值得注意的是，當聚合物層222係為感光材質時，則比如可以利用微影製程（photolithography process)，將聚合物層222圖案化；當聚合物層222係為非感光材質時，則比如可以利用微影钱刻製程（photolithography process and etching process)，將聚合物層 222 圖案化並加熱硬化。接著如第2q圖所示，切割此半導體基底10 形成多數半導體元件226。此外，另一值得注意的地方在於第一實施例中金屬層 214及金屬層220材質及厚度上的變化，使得第一實施例 22 1305951

後續的應用及結構型態有所不同。如第2r圖所示，當金屬層2 2 0係為一金層時，則可利用一打線製程形成一導線228 在半導體元件226所曝露出的金屬層220上，藉由此導線 226使半導體元件226電連接至一外界電路，此外界電路係為軟版、半導體晶片、印刷電路板陶瓷基板或玻璃基板等。請參閱第2s圖所示，例如當金屬層220之厚度係介於 10微米至30微米之間時，也就是金屬層220係應用在凸塊（bump)時，將第2n圖所示之結構藉由捲帶自動貼合 (Tape Automated Bonding; TAB)製程，使半導體元件 226 上之金屬層220接合在一軟性基板230上。在此實施例中金屬層220及金屬層214較佳材質分別係為銅金屬材質及金金屬材質，當半導體元件226接合在軟性基板230後，可再包覆一聚合物232以保護金屬層220與軟性基板230 之接合處。請參閱第2t圖所示，例如當金屬層220係應用在凸塊 (iMimp)時，也可利用一異方性導電膠（ACF)234將半導體元件226上之凸塊（金屬層220)電性接合在一玻璃基板236 上，此方式也就是玻璃覆晶封裝（Chip-on-glass)，此COG 技術是將1C晶片直接黏結在主動矩陣液晶顯示器（LCD)邊緣的製造方法，以提供更小的封裝面積、更高的品質，並可改良堅固度，在此金屬層220及金屬層214較佳材質分別係為銅金屬材質及金金屬材質。請參閱第2u圖所示，例如當金屬層220係應用在凸塊 23 1305951

(b画p)時，同樣也可利用異方性導電膠（ACF)234將半導體元件226上之凸塊（金屬層220)電性接合在一軟板 (film)238上，此方式也就是COF ( chip on film)技術，主要應用以手機為主，或未來應用於PDP (電漿顯示器）之驅動1C，及其它面積不大的LCD產品上。在此金屬層220 及金屬層214較佳材質分別係為銅金屬材質及金金屬材質。請參閱第2v圖所示，例如當金屬層220係應用在凸塊 (burap )時，且金屬層2 2 0之材質係為銲料時，比如錫錯金屬層、錫銀金屬層、錫銀銅合金層、無鉛焊料等等，在進行切割半導體基底10之步驟前，則先進行再加熱製程，使金屬層220到達熔點而内聚成球形，之後再進行切割半導體基底10之步驟形成多數半導體元件226，接著以覆晶 (Flip Chip, FC)方式接合在一外界電路板240上，接著可形成一聚合物層242在外界電路板240與半導體元件226之間以提供保護。第二實施例：此實施例與第一實施例相似，不同點在於當金屬層 214的面積太小時，使覆蓋在金屬層220及金屬層214上的聚合物層222進行微影蝕刻時，無法蝕刻出如此微細的開口，因此會形成如第3a圖所示之結構，使得金屬層220 及金屬層214完全曝露在外，再進行加熱使聚合物層222 硬化，接著如第3b圖所示，切割此半導體基底10形成多 24 1305951 數半導體元件226。接著使金屬層220接合在外界電路板 ® 240上，接著同樣形成聚合物層242在外界電路板24〇與半導體元件226之間以提供保護。此Λ施例與第一實施例相似，不同點在於電鍍形成一金屬層220在開口 218内的步驟及金屬材質不同，如第4a

圖所不，將第一實施例中在光阻層216的開口 218内係先電錄形成厚度介於2微米至3G微米之間的-鎳金屬層 “4,接著如第朴圖所示，再電鍍形成厚度介於2微米至 3〇微米之間的一金層2私在鎳金屬層244上，接著如第4c 圖斤示去除光阻層216’’如第4d圖所示，利用含有磁之银刻液去除未在金屬層214下的種子層208，例如碟化卸等银刻液，並再利用雙氧水㈣丨去除未在金屬層214下的黏著/阻障層206。如第如圓所不’形成一聚合物層248在金層246及金屬層214上，如第4f圖所示，利用韻刻方式圖案化此聚合物層248形成多數開口 25〇曝露出金層246，再進行加熱使聚合物層248硬化，接著如第4g圖所示，切割此半導體基j 10形成多數半導體元件226。其中第k圖至第^圖之詳細f程與第—實施例相同，在此就不加以重覆敍述。 -曾如* 4h圖所示，利用一打線製程形成一導線咖在半 =轉226所曝露出的金層246上，藉由此導線⑽使 ¥體轉226電連接至—外界電路，此外界電路係為軟 25 1305951

版、半導體晶片、印刷電路板陶究基板或玻璃基板等。其中金屬層214較佳的材質為銅金屬，與鎳金屬層244及金層246構成銅/鎳/金層結構。此外另一值得注意的地方在於鎳金屬層244上除了可電鍍形成金層246外，也可電鍍一銘層（Pt)、Ιε層（Pd)、銀層（Ag)等金屬層取代。第四實施例：此實施例與第一實施例相似，不同點在於圖案化聚合物層222之步驟，請參閱第5a圖及第5b圖所示，在第一實施例中圖案化聚合物層222僅是曝露出金屬層220，而在此實施例中則是以蝕刻方式圖案化此聚合物層222形成多數開口 224同時曝露出金屬層220及金屬層214，如第 5c圖所不5在進行完切割半導體基底10後產生多數半導體元件226，每一半導體元件226上的聚合物層222開口同時曝露金屬層220及金屬層214，當金屬層214係為金 (Au)金屬材質時，在聚合物層222開口所曝露的金屬層214 則可利用打線製程形成導線228電連接至外界電路，而曝露於外界的金屬層220則可利用TAB、COG、COF及FC等技術接合在一外界基板上。第五實施例：請參閱第6a圖所示，此實施例係由第一實施例第2h 圖所發展而來，在第一實施例去除光阻層210後，形成厚度介於2微米至30微米之間的一聚合物層252在金屬層 26 1305951 214上，如第6b圖所示，利用餞刻方式圖案化此聚合物層 =形成多數開口 254曝露出未在金屬層m下之種子層 208及部分的金屬層214， ^ r 4分的聚合物層252仍包覆 ;=214,僅特定部分金屬層214頂面曝露出，接著將此聚合物層252加熱硬化，接著者如弟6c圖所不，去除種子層208及黏著/阻障層2〇6 半導體基底!〇形成多數半導體元：，，進_ 干¥體兀件226,並且藉由打線絮 2形成導線228在所曝露出的金屬層214頂面上，使半導體7G件226電連接至外界電路。弟六實施彻：請參閱第7a圓所示，此實施例係由 6b圖發展而來，此實施貝他列之弟 w , 覆在金屬層214的聚合❹ 硬化著形成一光阻層祝在金屬層214及種“ 上’接者如第7b圖所示’利用微影餘刻方式在光阻：上形成多數開口 258曝露出金屬層214表面，曰圖所示，電鍍形成一金屬層26〇在開口故弟7c 之厚度係介於1微米至⑽微米之間，當全屬^屬層之材質係為金、銅、銀、扣屬層260 金屬層結構’二=,、鍊或鎳之單層 ^由上4金屬材質所Μ成的複金屬層260較佳的厚度係介於2微米至3() Ρ則屬層260之材質係為銲料時，比如是錫錯金屬層、:右金屬層、錫銀銅合金層、無錯厚料其中之—者、，銀金之厚度較佳係介於3微米至150微米之間。、屬層260 27 1305951 如第7d圖所示’去除光阻層256，並去除種子層208

及黏著/阻障層206，接著如第7e圖所示，切割此半導體基底10形成多數半導體元件226。請參閱第7f圖所示’利用打線製程形成導線228在金屬層260上，使半導體元件226電連接至外界電路上。如第7g圖所示，也可藉由捲帶自動貼合（Tape Automated Bonding; TAB)製程，使半導體元件226上之金屬層26〇接合在一軟性基板230上，如第7h圖所示，也可藉由玻璃覆

日曰封裝（Chip-on-glass)技術，利用異方性導電膠（acf)234 將半導體元件226上之金屬層260電性接合在一玻璃基板 236上’如第7ι圖所示，同樣也可藉由c〇F(chip 〇n fnm)

技術，利用異方性導電膠（ACF)234將半導體元件226上之

金屬層260電性接合在軟板238上，如第7j圖所示，當金屬層260材質係為銲料時，則在進行切割半導體基底之v驟Θ貝j S進行再加熱製程’使金屬層⑽到連煤點而内聚成球形’之後再進行切割半導體基底ig之步驟形成多數半導體元件226，接著如第几圖所示，以覆晶_ P，）式接合在外界電路板24〇上，接著可形成聚合物層242在外界曾彳夂^ 路板240與半導體元件226之間以提供保護。第七實施例：清參閱弟8¾岡私- ^ 圖所不，此貫施例與第五實施例相似，同樣係因金屬層214的而接士 f + 的面積太小k，使覆蓋在金屬層214及 28 1305951 種子層208上的聚合物層252進行微影則時，無法餘刻出如此微細的開口，因此在微影㈣時會形成如第％圖所 :之結構，接著將此聚合物層252進行加熱硬化，接著如 …b圖所不，形成一光阻層262在聚合物層M2及種子層 208上，如第8c圖所示，利用微影蝕刻方式使光阻層26之屯成多數開口 264曝露出金屬層214，如第8d圖所示，電鏟形成厚度介於1微米至15〇微米之間的—金屬層266在開口 264内，此金屬層266之材質係為金、銅、銀、鈀、鉑铑、釕、鍊或鎳之單層金屬層結構，或是由上述金屬材質所組成的複合層時，則金屬層266較佳的厚度係介於 2微米至30微米之間。若金屬層266之材質係為銲料時，比如是錫鉛金屬層、錫銀金屬層、錫銀鋼合金層、無鉛焊料其中之一者，則金屬層266之厚度較佳係介於3微米至 150微米之間。如弟8e圖及弟8f圖所示，.去除光.阻層26.2，.並去除種子層208及黏著/阻障層206,接著切割此半導體基底10 形成多數半導體元件226，而每一半導體元件226皆可使用打線製程、捲帶自動贴合（Tape Automated Bonding; TAB) 製程、玻璃覆晶封裝（Chip-on-glass)技術、COF (chip on film)技術及覆晶（Flip Chip, FC)技術連接至外界電路上，其中接合的過程己在第一實施例中解說，在此就不重覆說明。

第八實施例： 29 1305951

此實施例係由第五實施例的第6a圖發展而來，請參閱第9a圖所示，其中在第6b圖蝕刻方式圖案化此聚合物層 252時，形成多數開口 254曝露出未在金屬層214下之種子層208及部分的金屬層214，接著將此聚合物膚252進行加熱硬化，接著如第9b圖所示，形成一光阻層268在聚合物層252、金屬層214及種子層208上，如第9c圖所示，利用微影蝕刻方式使光阻層268形成多數開口 270曝露出部分的金屬層214,其中值得注意的地方在於光阻層268 同時將部分曝露的金屬層214予以覆蓋，與第七實施例不同，如第9d圖所示，電鍍形成厚度介於1微米至150微米之間的一金屬層272在開口 270内，此金屬層272之材質及厚度如上述第七實施例中的金屬.層2 6 6 —樣，在此就不加以重覆解說。如第9e圖及第九f圖所示，去除光阻層262，並去除種子層208及黏著/阻障層206，並且進行半導體基底10 的切割步驟，形成多數半導體元件226,而半導體元件226 上的金屬層272可藉由則可利用TAB、COG、C0F及FC等技術接合在一外界基板上，而當金屬層214：係為金（Au)金屬材質時，在聚合物層252開口所曝露的金屬層214則可利用打線製程形成導線228電連接至外界電路。第九實施例：此實施例係由第一實施例中的第2〇圖所發展而來，請參閱第10a圖所示，其中在形成一聚合物層222在金屬層 30 1305951

220及金屬層214上後，進行加熱使聚合物層222硬化，如第10b圖所示，利用化學機械研磨（CMP)進行一研磨的步驟，使聚合物層222厚度減少直到金屬層220露出，接著濺鍍厚度介於400埃至7000埃一黏著/阻障層274在聚合物層222及金屬層220上，此黏著/阻障層274之材質係選自鈦金屬、氮化鈦、鈦鎢合金、钽金屬層、鉻、鉻銅合金及氮化组其中之一或所組成之群組的至少其中之一者，接著如第第10c圖所示，再濺鍍形成一種子層276在黏著/ 阻障層274上，如第10d圖所示，形成一光阻層278在種子層276上，如第10e圖所示，圖案化此光阻層278形成多數開口 280曝露出種子層276，在形成開口 280的過程中係以一倍（IX)之曝光機（steppers)或掃描機（scanners) 進行曝光顯影，在此實施例之開口 280具有一線圈形狀。接著如第10f圖所示，電鍍形成厚度介於1微米至50 微米之間的一金屬層282在開口 280所曝露出的種子層 276上，此金屬層282較佳的厚度係介於2微米至30微米之間，此金屬層2 8 2比如是金、銅、銀、把、銘、錄、釕、銖或鎳之單層金屬層結構，或是由上述金屬材質所組成的複合層。如第10g圖所示，接著去除光阻層278，而所留下金屬層282即呈現一線圈形狀。如第10h圖所示，接著去除未在金屬層282下方的種子層276及黏著/阻障層274，如第10i圖所示，形成一聚合物層284在金屬層282及聚合物層222上；如第10j圖所示，利用#刻方式银刻此聚合物層2 8 4，使聚合物層2 8 4 31 1305951 形成多數開口 286曝露出金屬層282，如第10k圖所示，進行切割半導體基底10 ’形成多數半導體元件226，接著如第101圖所示’利用打線製程形成導線228在曝露出金屬層282上，藉由導線228使半導體元件226電連接至— 外界電路上。差_土實施例：此實施例的結構與上述九種實施例不同，但皆有應用到連續電鍍形成金屬層的概念，其中上述九種實施例皆是以被動元件中的電感（線圈）型式為例，此實施例則係以重配置線路(RDL)為實施例。請參閱第11a圖所示，在完成此保護層22後，接著形成厚度介於3微米至50微米之間的一聚合物層288在此保叹層22上，此聚合物層288具有絶緣功能，且此聚合物層 288之材質係選自材質比如為熱塑性塑膠、熱固性塑膠、聚亞胺（polyimide ，ΡΙ)、苯基環丁烯 z〇 eyel〇-butene ’ BCB)、聚氨脂（p〇iyurethane)、環氧树月曰、聚對二甲苯類高分子、焊罩材料、彈性材料或多孔性/丨电材料。而此聚合物層288主要係利用旋塗方式設置另外也可利用熱壓合乾膜方式、網版印刷方式進行，接著如第llb圖所示，利用钱刻方式對此聚合物層進行圖案化’而形多數開口 290曝露出半導體基底30上的接 2+4其中值得注意的是，當聚合物層係為感光材質日寸，則比如可以利用微影製程（photolithography 32 1305951

process)，將聚合物層288圖案化；當聚合物層288係為非感光材質時，則比如可以利用微影蝕刻製程 (photolithography process and etching process)，將聚合物層288圖案化。並且將圖案化之聚合物層288後，可利用供烤加熱、微波加熱、紅外線加熱其中之一方式進行加熱至介於攝氏200度與攝氏320度之間的温度或加熱至介於攝氏 320度與攝氏 450度之間的溫度’以硬化（curing)聚合物層288，硬化後的聚合物層288在體積上會呈現縮小的情形，且聚合物層288含水率小於1 %，此含水率係將聚合物層288置放在溫度介於攝氏425度至450度下時，其重量變化率小於1%。如第11c圖所示，以濺鍍方式形成厚度介於4〇〇埃至 7000埃之一黏著/阻障層294及一種子層 296(Adhesion/Barrier/seed layer)在聚合物層 288 及接墊 24 上，其中此黏著/阻障層294之材質係選自鈦金屬、氮化鈦、鈦鎢合金、钽金屬層、鉻、鉻銅合金及氮化钽其中之一或所組成之群組的至少其中之一者。接著如第lid圖所示，形成一圖案化光阻層298在位於此黏著/阻障層294上之種子層296上，此圖案化光阻層 298具有多數開口 300曝露出部分的位在黏著/阻障層294 上的種子層296’在形成開口 3〇〇的過程中比如是一倍（ιχ) 之曝光機（steppers)或掃描機（scanners)，且此圖案化光阻層298係為正光阻型式。 33 1305951 如第lie圖所示，接著電鍍形成厚微米之間的-金屬層302在開ρ3〇〇所曝露1出^至⑽ 2 9 6上，此金屬層3 0 2較佳的厚度係介於 =子層比二是全：302電連接至細連線結構14,此金屬層302 = 銀、把、始、姥、舒、銖或鎳之單層金屬 «、、α冓，或是由上逑金屬材質所組成的複合層。 “ 接著如第出圖所示’去除此圖案化先阻層咖配置線路層3G4，值得注意的特點在於此重配置線路層304主要係將金屬層3〇2形成在開口 29〇上及延伸至部分的聚合物層288上，並不是單純形在開口 29〇上，而所延伸的金屬層3G2上則有利於後續的線路的設置。如第llg圖所7F，接著形成一圖案化光阻層在此重-置線路層304上及位在黏著/阻障層294上之種子層 296上’此圖案化光阻層之多數開口繼曝露出此重配置線路層304。接者如第llh圖所示，電鍍形成厚度介於丨微米至2〇微米之間的-金屬層31G在此開口内，且此金屬層31〇之最大橫向寬度係介於3微米至50微米，此金屬層31〇之材質之材質選自金、銅、銀、鈀、鉑、铑、釕、銖或鎳其中之一或所組成之群組的至少其中之—者，此金屬層 310較佳的厚度係介於2微米至1〇微米之間。其中值得注意的是金屬層31 〇之材質若是銅金屬時， # 則重配置線路層304較佳的頂層金屬材質係為銅金屬；金屬層310之材質若是銀金屬時，則重配置線路層3〇4較佳 34 1305951

的頂層金屬材質係為銀金屬；金屬層310之材質若是免金屬時，則重配置線路層3 0 4較佳的頂層金屬材質係為把金屬；金屬層310之材質若是鉑金屬時，則重配置線路層304 較佳的頂層金屬材質係為鈾金屬；金屬層310之材質若是姥金屬時，則重配置線路層3 0 4較佳的頂層金屬材質係為铑金屬；金屬層310之材質若是釕金屬時，則重配置線路層304較佳的頂層金屬材質係為釕金屬；金屬層310之材質若是鍊金屬時，則重配置線路層304較佳的頂層金屬材質係為銖金屬；金屬層310之材質若是鎳金屬時，則重配置線路層3 0 4較佳的頂層金屬材質係為鎳金屬。如第lli圖所示，接著去除圖案化光阻層306，並利用雙氧水蝕刻去除未在重配置線路層304下的黏著/阻障層294,其中除了利用雙氧水去除黏著/阻障層294外，並利用含有碘之蝕刻液去除種子層296，例如碘化鉀等蝕刻液。如第llj圖所示，在去除金屬層302下的黏著/阻障層 294及種子層296後，以旋塗方式形成一聚合物層312在此半導體基底10上將金屬層310覆蓋，此聚合物層312 之材質係選自材質比如為熱塑性塑膠、熱固性塑膠、聚醯亞胺（polyimide’PI)、苯基環丁烯（benzo-cyclo-butene， BCB)、聚氨脂（polyurethane)、環氧樹脂、聚對二甲苯類高分子、焊罩材料、彈性材料或多孔性介電材料。請參閱第Ilk圖所示，利用烘烤加熱、微波加熱、紅外線加熱其中之一方式進行加熱使聚合物層312硬化，並 35 ϊ3〇595ΐ 利用化學機械研磨（CMP)方式使金屬層31〇曝露出。如第111圖所示，接著濺鍍厚度介於400埃至7〇〇〇埃—黏著/阻障層314在聚合物層312及金屬層310上，此黏著/阻障層314之材質係選自鈦金屬、氮化鈦、鈦鎢合金:纽金屬層、鉻、鉻銅合金及氮化组其中之一或所組成群、、且的至少其中之—者’接著如第第ilm圖所示，再賤鑛屯成-種子層316在黏著/阻障層314上，如第ιΐη圖所丁形成一光阻層318在種子層316上，如第ιι〇圖所示，圖案化此光阻層318形成多數開口 32()曝露出種子層 16’在形成開口 32〇的過程中係以—倍⑽之曝光機 stepp'rs)或掃描機(scann㈣進行曝光顯影。 ^接著如帛Up圖所示，電鑛形成厚度介於i微米至別 2米之間的—金屬層322在開口 320所曝露出的種子層 6上’此金屬層您較佳的厚度係介於2微米至3〇微米之間，此金屬層322比如是金、銅、銀、鈀、鉑、鍺、釕、銖:鎳之料金屬層結構，或是由上述金屬材質所組成的如第叫圖所示’接著去除光阻層318，而所留下金屬層322。 =llr圖所示，再形成—圖案化光阻層似在金屬 : ，圖案化光阻層324之開口曝露出金屬層奶，如第11 s圖所示，雷蚀 ^ „ 電鍍形成一金屬層326在圖案化光阻層开口内’如第1U圖所示，去除圖案化光阻層324，声圖案化光阻層328 ’此圖案化光阻層328的厚 X原有的圖案化光阻層324高至少3微米以上，此圖案 36

1305951 化光阻層328之多數開口曝露出金屬層322，如第Uu圖所不，形成一金屬層330在圖案化光阻層328之開口内，如第Uv圖所示，去除此圖案化光阻層328 ’並去除未在金屬層322下的黏著/阻障層314及種子層316。 a如第ilw圖所示，以旋塗方式形成—聚合物層332覆盘在金屬層330及聚合物層312上，如第ιΐχ圖所示，利用微影_方式圖案化聚合物層332,形成多數開口别曝露出金屬層326及金屬層·，如第Uy圖所示，進行加熱使此聚合物層332硬化，接著進行切割半導體基底ι〇步驟’形成多數半導體元件226，接著如第nz圖所示，利用打線製程形成導線228在金屬層326上，而金屬層咖則可利用TAB'〇)G、_及FC等技術接合在—外界基板上。本發明在半導體基底（晶圓）上藉由連續電鍍的方式，產生了許多不同型態的連接結構，形成各種不同對外的接點結構，比如形成接墊㈣）、凸塊〇>聰P)等，此接塾及凸，皆可透過打線或異方式導電膠電連接至外界電路上半導體元件的應用更具多元化連接方式。更以上所述係藉由實施例說明本發明之特點，盆 =習該技術者能暸解本發明之内容並據以實施，而非限二二:ΓΓ園，&，凡其他未脫離本發明所揭示之效修飾或修改，仍應包含在以下所述之申【圖式簡單說明】 37 1305951 圖式說明： JI 第la圖至第Id圖為本發明半導體基底之細連線結構及保護層之製程剖面示意圖。第2a圖至第2v圖為本發明第一實施例之製程剖面示意圖。第3a圖至第3b圖為本發明第二實施例之製程剖面示意圖。 : f 4a圖至第，為本發明第三實施例之製程剖面示意圖。第5a圖至第5e圖為本發明第四實施例之製程剖面示意圖。 ^圖至第6d_本發明第五實施例之製程剖面示意圖。 > f 7a圖至第7k圖為本發明第六實施例之製程剖面示意圖。第如圖至第8f圖為本發明第七實施例之製程剖面示意圖。第9a圖至第9f圖為本發明第八實施例之製程剖面示意圖。帛l〇a圖至帛ι〇1 _為本發明第九實施例之製程剖面示意 ’圖。第11a圖至f ιιζ圖為本發明第十實施例之製程剖面示意圖。

圖號說明： 10 半導體基底 12電子元件 14 細連線結構 16 薄膜絕緣層 18 細線路層 20 導通孔 22 保護層 24 接墊 202 聚合物層 204 聚合物詹 206 黏著/阻障層 208 種子層 210 光阻層 212 間口 38 1305951 214 金屬層 216 光阻層 218 開口 220 金屬層 222 聚合物層 224 開口 226 半導體元件 228 導線 230 軟性基板 232 聚合物 234 異方性導電膠 236 玻璃基板 238 軟板 240 外界電路板 242 聚合物層 244 鎳金屬層 246 金層 248 聚合物層 250 開口 252 聚合物層 254 開口 256 光阻層 258 開口 260 金屬層 262 光阻層 264 開口 266 金屬層 268 光阻層 270 開口 272 金屬層 274 黏著/阻障層 276 種子層 278 光阻層 280 開口 282 金屬層 284 聚合物層 286 開口 288 聚合物層 290 開口 294 黏著/阻障層 296 種子層 298 光阻層 300 開口 302 金屬層 304 重配置線路層 306 圖案化光阻層 308 開口 310 金屬層

39 1305951

312 聚合物層 314 黏著/阻障層 316 種子層 318 光阻層 320 開口 322 金屬層 324 光阻層 326 金屬層 328 光阻層 330 金屬層 332 聚合物層 334 開口

40

Claims

1305951 十、申請專利範圍 1.—種線路元件結構，包括： —半導體基底； —細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上； -金線路層，位在該倾層±，該金親層財—接整； —鎳層，位在該接墊上；以及 —銲料層，位在該鎳層上。 2. 如申請專利範圍第i項所述之線路元件結構，其中，該細連線結構係由多數個厚度小於3微米之該介電層及多數個厚度小於績米之顏線路層所麻，介電_饼辭導辭賴聽上，且該些介電層具有多數個通道孔，崎㈣觀路層係位於該些介電層其中之-上，其巾該些細線路層藉由該魏道孔彼此電性連接。 3. 如申請專利細第2項所述之線路元件結構，其中，該些介電層之介電常數值係介於1至3。 4. 如申請專利範圍第1項所述之線路元件結構，其中，該保護層之材質包括一氮矽化合物。

如申請專利範圍第i項所述之線路元件結構，其巾，該保護層之材質包括一磷矽玻璃。 6.如申請專利麵第1項所述之線路元件結構，其中，該保護層之 41 Ϊ305951 材質包括一氧矽化合物。 7. 如申請專利範圍第！項所述之線路元件結構，其中，該保護層之材質包括一氮氧矽化合物。 8. 如申請專利範園第j項所述之線路元件結構，更包括一第一聚合 • 物層位在該保護層與該金線路層之間。 η •浚申明專利範圍第8項所述之線路元件結構，其中，該第一聚合 • _係為厚度介於2微米至5G «之間的雜亞胺化合物。 10.如申請專利範圍第8項所述之線路元件結構，其中，該第一聚合物層係為厚度介於2微米至5Q微#之間的苯基環丁烯化合物。 • U·如申請專利範圍第8項所述之線路元件結構，其中，該第一聚合曰係為厚度介於2微米至50微米之間的聚對二甲苯類高分子。 12.如申請專利範圍第8項所述之線路元件結構，其中，該第一聚合 • 物層鱗厚度介於2微米至5G微米之間的環氧樹脂、焊罩材料或多孔性介電材料。 13·如申請專利範圍第8項所述之線路元件結構，更包括〜第一金屬層位在該金線路層與該第一聚合物層之間。 1如申請專利範圍第13項所述之線路元件結構，其中，該第一金鲁屬層儀為厚度介於伽埃至7_埃之—鈦鎢合金層。 15·如申請專利範圍第13項所述之線路元件結構，其中，該第一金 42 1305951 屬層係為厚度介於柳埃至7咖埃之-鈦金屬層。 • 16.如申請專利範圍第13項所述之線路元件結構，其中，該第一金屬層係為厚度介於棚埃至7咖埃之-氮化鈇層。 17.如申請專利細第13項所述之線路元件結構，其中，該第一金 . 屬層係為厚度介於400埃至7000埃之一纽金屬層。 • 18·如申請專利範圍第13項所述之線路元件結構，其中，該第一金 .屬層係為厚度介於400埃至7000埃之一氮化叙層。 19.如申請專利範圍第13項所述之線路元件結構，其中，該第—金屬層係為厚度介於400埃至7000埃之—鉻金屬層。 φ 2〇.如申請專利範圍第13項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之一鉻鋼合金層。 21.如申請專利範圍第 '項所述之線路元件結構，其中，該錄層之厚度係介於1微米至50微米之間。釀22.如申請專利範圍第！項所述之線路元件結構，其中，該錄層之厚度係介於0.1微米至30微米之間。 23.如申請專利麵第1項所述之線路元件結構，其中，該鋅料層係為厚度係介於3微米至150微米之間的一錫鉛金屬層。汉如申請專利細第i項所述之線路元件結構，其中，該鲜料層係 _為厚賴介於3 #米至150微米之翁金屬層。 43 1305951

25·如申請專利範圍第！項所述之線路元件結構，其中，鱗料層係為厚度係介於3微米至150微米之間的―錫銀銅合金層。 26·如中請專利細第i項所述之線路树結構，其巾，該銲料層係為厚度係介於3微米至⑽鮮之間的—無辦料層。

盯如申請專利範圍第！項所述之線路元件結構，更包括—第二聚合物層覆蓋在該半導體基底上料層。該第二聚合物層具有一開口暴露出該銲 28. 如申請專利細第i項所述之線路元件結構，更利用打線製程形成—導線位在該金線路層上。 29. 如申請專利範圍第27項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2 «至50微米之_雜亞胺化合物。 I如申請專利細帛27彻述之線路元件結構，其中，該第二聚。物層係為厚度介於2微米至5〇微米之間的苯基環丁烯化合物。 31. 如申請專利範圍第27項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微米至5G微狀間的料二f苯類高分子。 32. 如申請專利範圍第27項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微紅5G微狀_魏細旨、焊罩材料或多孔性介電材料。 33·如申請專利範圍第1項所述之線路元件結構，其中，該金線路層 44

1305951 係選自為金層線圈、連接線路層、重配置線路層其中之一者或。 34. 如申請專利範圍第1項所述之線路元件結構，其中，該半導體基底係選自矽基底、砷化鎵基底（GAAS)、矽化鍺基底或具有磊晶矽在絕緣層上（silicon一〇n_insuiator，s〇j)其中之一之基底。 35. 如申請專利範園第1項所述之線路元件結構，其中，該金線路層之厚度係介於1微米至50微米之間。 36. 如申請專利範圍第1項所述之線路元件結構，其中，該金線路層 <厚度係介於1微米至1〇微米之間。 37 L —種線路元件結構，包括：一半導體基底； —細連線結構，位在該半導體基底上； —保護層，位在該細連線結構上； —金線路層，位在該保護層上，該金線路層具有—第一接墊及一第二接墊； —鎳層，位在該第一接墊上；〜銲料層，位在該鎳層上；以及〜導線，位在第二接墊上。 •如申請專利範圍弟37項所述之線路元件結構，复中，今、纟連、、、結構係由多數個厚度小於3微米之該介電層及多數個厚声 ί 於3 微米之薄膜線路層所構成，該些介電層係位於該半導體半導體美 45 1305951 而該些薄膜線路層係位薄膜線路層藉由該些通道孔底上’且該些介電層具有多數個通道孔，於該些介電層其中之一上，其中該些彼此電性連接。構，其中，該些介電 39. 如申請專利範圍第38項所述之線路元件結槿，層之介電常數值係介於1至3。構，其中，該保護層 40. 如申請專利範圍第37項所述之線路元件結構，之材質包括一氮秒化合物。構，其中，該保護層 41.如申請專利範圍第37項所述之線路元件結構，之材質包括一磷矽玻璃。 42. 如申請專利範圍第37項所述之線路元件結構，其中，該保護層之材質包括一氧梦化合物。 43. 如申請專利範圍第37項所述之線路元件結構，其中，該保護層之材質包括一氮氧石夕化合物。 44. 如申請專利範圍第37項所述之線路元件結構，更包括—第一聚合物層位在該保護層與該金線路層之間。 45. 如申請專利範圍第44項所述之線路元件結構，其中，該第一聚合物層係為厚度介於2微綠5G微米，贼齡_合物。 46. 如申請專利範圍第44項所述之線路元件結構，其中，該第一聚合物層係鱗度倾2辦至5G微叙㈣絲環丁烯化合物。 46 ^05951 7·如申4專利麵第44項所述之線路元件結構 ·"、T 琢弟—聚。物層係為厚度介於2微米至5m米之間的聚對二曱笨類高分復如申請專利範園第44項所述之線路元件結構，其中，該第—聚合物層係鱗度條2辦至50微切_細旨、焊科料或多孔性介電材料。银如申請專利範圍第44項所述之線路元件結構，更包括一第一金屬層位在該金線路層與該第一聚合物層之間。 5〇·如申請專利範圍第49項所述之線路元件結構，其中，該第一金屬層係為厚度介於棚埃至·埃之—鈦鎮合金層。 51. 如申請專利範圍第49項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之一鈦金屬層。 52. 如申請專利範圍第49項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之一氮化鈦層。 53. 如申請專利範圍帛49項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之一鉅金屬層。 54·如申請專利範圍第49項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之一氮化叙層。 55.如申請專利範圍第49項所述之線路元件結構，其中，該第一金 47 1305951 屬層係為厚度介於400埃至7000埃之一鉻金屬層。鲁56.如申請專利範圍第49項所述之線路元件結構，其中，該第—金屬層係為厚度介於働埃至·埃之—絡銅合金層。 57·如申請專利範圍第37項所述之線路元件結構，其中，該錄層之 • 厚度係介於1微米至50微米之間。 • 58.如帽專利細”項所述之線路元件結構，其中，該錦層之 • 厚度係介於〇. 1微米至30微米之間。 59·如申請專利範圍第37項所述之線路元件結構，其中，該鲜料層係為厚度係介於3微米至150微米之間的一錫錯金屬層。 • 6°.如申請專利範圍第37項所述之線路元件結構，其中，該銲料層係為厚度係介於3微米至150微米之間的_錫銀金屬層。礼如申請專利範圍第37項所述之線路元件結構，其中，該鲜料層 _ 係、為厚度係介於3微米至⑽微米之間的-錫_合_。 62·如申請專利範圍第37項所述之線路元件結構，其中，該銲料層係為厚度係介於3微米至15〇微米之間的—無錯焊料層。 63. 如申請專利範圍第37項所述之線路元件結構，更包括一第二聚合物層覆蓋摘半導縣底上，該第二聚合_具有_開口暴露 *該銲料層及該第二接塾，該第二接墊可供該導線設置。 64. 如申請專利範圍第63項所述之線路元件結構，其中，該第二聚 48 1305951 合物層係為厚度介於2微米至5〇微米之間的聚醯亞胺化合物。 φ 65·如申請專利範圍帛63項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微米至5〇微米之間的苯基環丁烯化合物。 66.如申請專利範圍第63項所述之線路元件結構，其中，該第二聚 ·. 合物層係為厚度介於2微米至50微米之間的聚對二甲苯類高分 . 子。 , 67.如申請專利範圍第63項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微米至50微米之間的環氧樹脂、焊罩材料或多孔性介電材料。 φ 68.如申請專利範圍第37項所述之線路元件結構，其中，該金線路層係選自為金屬線圈、連接線路層、重配置線路層其中之一者或。 69_如申請專利範圍第37項所述之線路元件結構，其中，該半導體基底係選自矽基底、砷化錁基底（GAAS)、矽化鍺基底或具有磊 ® b曰曰石夕在絕緣層上(silicon—on_insulat〇r，s⑹其巾之一之基底。 70. 如申請專利範圍第37項所述之線路元件結構，其中，該導線之材質係為金金屬。 71. 如申請專利範圍第37項所述之線路元件結構，其中，該金線路層之厚度係介於1微米至50微米之間。 72’如申凊專利範圍第耵項所述之線路元件結構，其中，該金線路 49

l3〇595l 層之厚度係介於1微米至1〇微米之間。 ’種線路元件結構’包括： —半導體基底； —細連線結構，位在該半導體基底上； —保護層，位在該細連線結構上； —金線路層’位在雜護紅，該錢路層財—接塾；一銅層，位在該接墊上；以及 —鲜科層，位在該銅層上。 74. 如申請專利範圍第m項所述之線路元件結構，其中，該細連線結構係由多數縛度小於3微米之該介電層及多數個厚度小於3 微米之薄膜線路層所構成，該些介電層係位於該半導體半導體基底上，且該些介電層具有多數個通道孔，而該些薄膜線路層係位於該些介電層其中之-上，其中該些_線路層藉由該些通道孔彼此電性連接。 75. 如申請專利範圍第74項所述之線路^& ^ 兀件結構，其中，該些介電層之介電常數值係介於1至3。 76. 如申請專利範圍第73項所述之線路元卞、°稱，其中，該保護層之材質包括一氮矽化合物。 77. 如申請專利範圍第73項所述之線路元挑几件結構’其中，該保護層之材質包括一鱗矽玻璃。 50 1305951 讯如申請專利範圍帛73項所述之線路元件結構，其中，該保護層之材質包括一氧梦化合物。 79.如申請專利細第73獅述之線路元件結構，其中，該保護層之材質包括一 it氧砍化合物。饥如申請專利範圍第73項所述之線路元件結構，更包括一第一聚合物層位在該保護層與該金線路層之間。 81. 如申請專利細第80項所述之線路元件結構，其中，該第一聚合物層係為厚度介於2微歧5〇微米之間㈣_胺化合物。 82. 如申請專利範圍第80項所述之線路元件結構，其中，該第一聚合物層係為厚度介於2微綠5〇微米之目的苯基環丁烯化合物。 83. 如申請專利範圍第80項所述之線路元件結構，其中，該第一聚合物層係為厚度介於2微米至5G微米之間崎對二甲苯類高分子。 84. 如申請專利範圍第80項所述之線路元件結構，其中，該第一聚合物層係為厚度介於2微米至50 «之間的魏餘、焊罩材料或多孔性介電材料。 85. 如申請專利範圍第80項所述之線路元件結構，更包括一第一金屬層位在該金線路層與該第一聚合物層之間。 86. 如申請專利範圍第85項所述之線路元件結構，其中，該第一金 51 1305951 屬層縣厚度條魅7_埃之-鈦鎢合金層。 87. 如申請專利範圍第85項所述之線路元件結構，其中，該第一金屬層係為厚度介於_埃至7_埃之—鈦金屬層。 88. 如申請專利範圍第85項所述之線路元件結構，其中，該第一金 • 屬層係為厚度介於伽埃至_埃之-氮化鈦層。 • 89.如申請專利範圍第85項所述之線路元件結構，其中，該第一金 • 屬層係為厚度介於權埃至雇埃之-纽金屬層。 90.如申請專利範圍第85項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之—氮化鈕層。 • 91.如申請專利範圍第85項所述之線路元件結構，其中，該第-金屬層係為厚度介於400埃至7〇〇〇埃之—路金屬層。 92. 如申請專利範園第85項所述之線路元件結構，其中，該第一金 ^ 屬層係為厚度介於400埃至7000埃之一鉻銅合金層。 93. 如申请專利範圍第73項所述之線路元件結構，其中，該銅層之厚度係介於1微米至50微米之間。 94. 如申明專利範圍第項所述之線路元件結構，其中，該銅層之厚度係介於〇· 1微米至3〇微米之間。馨 95.如申請專利範圍S 73項所述之線路元件結構，其中，該銲料層係為厚度係介於3微米至15〇微米之間的一錫錯金屬層。 52 1305951 96.如申請專利範圍第73

吓疋之線路几件結構，其中，該銲料層係為厚度係介於3微米至 ib0破未之間的一錫銀金屬層。 π如申物_第73項所述之線路树結構，其中，該顯層係為厚度係介於3微米至15〇微米之間的—錫銀銅合金層。 98.如申請專利範圍第73項所述之線路元件結構，其中，該鲜料層係為厚度係介於3微米至15〇微米之間的—無錯焊料層。 "·如申請專利範圍第73項所述之線路元件結構，更包括-第二聚。物層覆蓋在該轉體基底上，該第二聚合物層具有—開口暴露出該鲜料層。脈如申睛專利範圍第73項所述之線路元件結構，更利用打線製程形成一導線位在該金線路層上。皿.如申請專利範圍第99項所述之線路元件結構，其甲，該第二聚合物層係為厚度介於2微米至5〇微米之間的聚酿亞胺化合物。 102.如申請專利範鮮M項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微米至50微米之間的笨基環丁稀化合物。 103·如申請專利範圍第99項所述之線路元件結構，其中，該第聚合物層係為厚度介於2微米至50微米之間的聚對二甲苯類高分子。 53 1305951 104.如申請專利範圍第99項所述之線路元件 _ 丹甲，該第J 聚合物層係為厚度介於2微米至50微米之間的環氧樹街、样罩枋料或多孔性介電材料。概如申請專利範 73項所述之線路元件結構，其中 . 路層顧自為金麟®、連絲路層、重配麟路層財之一者。 . 贼如㈣補細第73彻述之線路猶結構，其中，該半導 • 體基底係選自石夕基底、碎化鎵基底（GAAS)、石夕化錯基底或具有磊aa矽在絕緣層上(aiieQn—Qn-insuiatQr，則）其巾之—之其底。

1〇7'如申請專利細第73項所述之線路元件結構，其中，該金線路層之厚度係介於1微米至5〇微米之間。 108.如申請專利範圍第73項所述之線路元件結構，其中，該金線路層之厚度係介於1微米至1〇微米之間。 109* —種線路元件結構，包括： —半導體基底； —細連線結構，位在該半導體基底上； —保護層，位在該細連線結構上； -金線路層’位在娜護層上，該錄路層財―帛—接塾及一第二接墊； —鋼層，位在該第一接墊上； 54 1305951

一銲料層，位在該銅層上；以及一導線，位在該第二接墊上。 110. 如申請專利範圍第109項所述之線路元件結構，其中，該細連線結構係由多數個厚度小於3微米之該介電層及多數個厚度小於3微米之薄膜線路層所構成，該些介電層係位於該半導體半導體基底上，且該些介電層具有多數個通道孔，而該些薄膜線路層係位於該些介電層其中之一上，其中該些薄膜線路層藉由該些通道孔彼此電性連接。 111. 如申請專利範圍第110項所述之線路元件結構，其中，該4b 介電層之介電常數值係介於1至3。 112. 如申請專利範圍第109項所述之線路元件結構，其中，該保護層之材質包括一氮矽化合物。 113. 如申請專利範圍第109項所述之線路元件結構，其中，該保護層之材質包括一磷矽玻璃。 111 如申請專利範圍第1〇9項所述之線路元件結構，其中，該保護層之材質包括一氧矽化合物。 115·如申請專利範圍第109項所述之線路元件結構，其中，該保 α蒦層之材質包括一氮氧石夕化合物。 116.如申請專利範圍第1〇9項所述之線路元件結構，更包括一第 55 1305951 一聚合物層位在該保護層與該金線路層之間。 117. 如申請專利範圍f 116項所述之線路元件結構，其中，該第 -聚合物層縣厚度介於2微米至5〇微米之_輯亞胺化合物。 118. 如申请專利|&圍第116項所述之線路元件結構，其中，該第一聚合物層縣厚度介於2 «至5G微米之_苯基環丁烯化合物。 119. 如申請專利範圍第.116項所述之線路元件結構，其中，該第聚合物層係為厚度介於2微米至5G微米之f摘聚對二甲笨類南分子 120 .如申請專利範圍第116項所述之線路元件結構，其中，該第 —聚合物層縣厚度介於2微絲5G微米之卩摘縣樹腊、焊草材料或多孔性介電材料。 121. 如申請專利範圍第116項所述之線路元件結構，更包括—第 —金屬層位在該金線路層與該第—聚合物層之間。 122.如中請專利範園第121項所述之線路树結構，其中，談第 —金屬層係為厚度介於埃至7000埃之-鈦鶴合金層。 ]〇Q .如申4專利細第⑵猶述之線路元件結構，其中，該第一金屬層麵敍介於伽埃至誦狀-齡屬層。 56 1305951

124. 如中請專利範圍第m項所述之_元件結構，其中，該第 —金屬層係為厚度介於400埃至7〇〇〇埃之一& 、氧化欽層。 125. 如申請專利範圍第121項所述之線路元件、4構，其中，該第 —金屬層係為厚度介於棚埃至細埃之_^金屬^。 126. 如申請專利範圍第m項所述之線路元件結構，其中，該第 —金屬層係為厚度介於400埃至7000埃之一氮化釦層 127. 如申請專魏圍第m項所述之線路元件結構，其中，該第 —金屬層係為厚度介於棚埃至麵埃之—路金屬層。 128. 如申請專利範圍帛121項所述之線路元件結構，其中，該第 —金屬層係為厚度介於4GG埃至·埃之—絡鋼合金層。 129. 如申請專利範圍f⑽項所述之線路元件結構，其中，該銅層之厚度係介於1微米至50微米之間。 130. 如帽專利·第⑽項所述之線路元件結構，其中，該銅層之厚度係介於0· 1微米至30微米之間。 131. 如申請專利範圍第1〇9項所述之線路元件結構，其中，該銲料層係為厚度齡於3微綠150微米之_—錫錯金屬層。 132. 如申請專利範圍第1〇9項所述之線路元件結構，其中，該銲料層係為厚度係介於3微米至150微米之間的—錫銀金屬層。 133·如申請專利範圍第1〇9項所述之線路元件結構，其中，該鲜 57 1305951 料層係為厚度係介於3微米至150微米之間的一錫銀銅合金層。瞻 134.如申請專利範圍第109項所述之線路元件結構，其中，該鲜料層係為厚度係介於3微米至15〇微米之間的一無錯焊料層。 135.如巾請專糖圍第⑽項所述之、線路元件結構，更包括一第 . 二聚合覆蓋在該半導體基底上，鄉二聚合物層具有一開口暴露出該銲料層及該第二接墊，該第二接墊可供該導線設置。 _ 136.如申請專利範圍第135項所述之線路元件結構，其中，該第二聚合物層縣厚度介於2微米至5〇微米之騎?練亞胺化合物。泰 137.如申請專利範圍第135項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2姆至50微米之間的苯基環丁烯化合物。 138. 如申請專利範圍第135項所述之線路元件結構，其中，該第藝三聚合物層係為厚度介於2微米至5〇微米之間的聚對二甲笨類高分子。 139. 如申請專利範圍第135項所述之線路元件結構，其中，該第二聚合物層縣厚度介於2微歧50微米之間的環氧樹脂、焊罩材料或多孔性介電材料。 ® 140.如申請專利範圍第1〇9項所述之線路元件結構，其中，該金 58 1305951 線路層係選自為金屬、賴、連接線路I、重配置線路層其令之者。 14ί·如申請專利翻第⑽項所述之線路元件結構，射，該半導體基底储自#基底、咖b雜底（GAAS)、例诚基底或具有《Β日日發在絕緣層上（silic〇n—〇n_insulat〇r，SOI)其中之—之基底。

142.如申請專利範圍第109項所述之線路元件結構，其中，該金線路層之厚度係介於1微米至50微米之間。

143，如申請專利範圍第1〇9項所述之線路元件結構，其中，該金線路層之厚度係介於丨微米至1〇微米之間。 141 一種線路元件結構，包括： —半導體基底；

—細連線結構，位在該半導體基底上； —保護層，位在該細連線結構上； —銅線路層，位在該保護層上，該銅線路層具有一接墊； —鎳層，位在該接墊上；以及一銲料層，位在該鎳層上。

145·如帽專利範圍第144項所述之線路元件結構，其中，該細連線結構係由多數個厚度小於3微米之該介電層及多數個厚度小於3微米之薄膜線路層所構成，該些介f層係位於辭導體半導 59 1305951

體基底上，且該些介電層具有多數個通道孔，而係位於該些介電層其中之—上，其中該些薄膜線該些薄膜線路層路層藉由該些通道孔彼此電性連接。视如申請專利範圍請項所述之線路元件結構，其中，該些介電層之介電常數值係介於1至3。

瓜如申請專利細第144項所述之線路元件結構，其中，該保護層之材質包括一氮矽化合物。 1仇如申請專利範圍第144項所述之線路元件結構，其中，該保護層之材質包括一麟石夕玻璃。

1报如申請專利範圍第144項所述之線路元件結構，其中，該保護層之材質包括一氧矽化合物。 150. 如申請專利範圍第144項所述之線路元件結構，其中，該保護層之材質包括一氮氧矽化合物。

151. 如申請專利範圍第144項所述之線路元件結構，更包括一第一聚合物層位在該保護層與該金線路層之間。 152. 如申請專利範圍第151項所述之線路元件結構，其中，該第 -聚合物祕鱗度條2微―5G微徒_驗亞胺化合物。

153·如申請專利範圍第151項所述之線路元件結構，其中，該第 60 1305951 一聚合物層係為厚度介於2 米至5〇微米之間的苯基環丁烯化 _ 合物。 154.如申請專利範圍第151項所述之線路元件結構，其中，該第一聚合物層係為厚度介於2微米至5()微来之_聚對二甲苯類 *. 高分子。 - 155·如申請專利範圍第151項所述之線路元件結構，其中，該第 • —聚合物層縣厚度條2微米至50«之間的魏樹脂、焊罩材料或多孔性介電材料。 156·如申請專利範圍第151項所述之線路元件結構，更包括一第 φ 一金屬層位在該銅線路層舆該第一聚合物層之間。 157.如申請專利範圍第156項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之—鈦鎢合金層。 • 158.如申請專利範圍第156項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7〇〇〇埃之一鈦金屬層。 159. 如申請專利範圍第156項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之一氮化鈦層。 160. 如申請專利範圍第156項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之一叙金屬層。 ^ 161·如申請專利範圍第156項所述之線路元件結構，其中，該第 61 1305951 —金屬層係為厚度介於400埃至7000埃之一氮化鈕層。 162·如申清專利範圍第156項所述之線路元件結構，其中，該第一金屬層係為厚度介於4〇〇埃至7000埃之一鉻金屬層。 163. 如申請專利範圍第156項所述之線路元件結構，其中，該第金屬層係為厚度介於4〇〇埃至7000埃之一鉻銅合金層。 164. 如申請專利範圍第144項所述之線路元件結構，其中，該鎳層之厚度係介於1微米至50微米之間。 165·如申請專利範圍第144項所述之線路元件結構，其中，該鎳層之厚度係介於0.1微米至30微米之間。 166.如申請專利範圍第144項所述之線路元件結構，其中，該銲料層係為厚度係介於3微米至⑽微米之_—錫錯金屬層。 167_如申請專利範圍第144項所述之線路元件結構，其中，該銲料層係為厚度係介於3微米至15G微米之間的—金屬層。 168. 如申請專利範圍第144項所述之線路元件結構，其中，該銲料層係為厚度係介於3微来至15〇微米之間的—錫銀銅合金層。 169. 如申請專利範圍第144項所述之線路元件結構，其中，該銲料層係為厚度係介於3微米至150微米之間的一無錯焊料層。 170. 如申請專利範圍第144項所述之線路元件結構，更包括一第二聚合物層覆盍在該料體基底上，該第二聚合物層具有一開口 62 1305951 暴露出該銲料層。

171.如申請專利細第144項所述之線路元件結構，更利用打線製程形成一導線位在該鋼線路層上。 Π2.如巾請專利範圍第17G項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微米至5Q微米之間的雜亞胺化合物。 Π3.如申請專利範圍第170項所述之線路元件結構，其中，該第 -聚合物層係為厚度介於2微米至50微米之間的苯基環丁烯化合物。 Π4.如巾請專利細第Π0項所述之線就件結構，其中，該第二聚合物層係為厚度介於2微米至5G微米之間的聚對二甲苯類高分子。 175‘如申請專利範圍第17G項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2 «至5Q微米之間_氧樹脂、焊罩材料或多孔性介電材料。 17R .如申請專利範圍第144項所述之線路元件結構，其中，該銅、麵層係選自為金屬線圈、連接線路層、重配置線路層其中之一者或。 177 如申凊專娜圍第144項所述之線路元件結構，其中，該半 63 1305951

導體基底鱗自雜底、科聰底（GAAS)、雜錯基底或具有猫曰a矽在絕緣層上攸，观）其中之—之基底。 178.如申請專利細㈣4項所述之線路元件結構，其中，該銅線路層之厚度係介於1微米至微米之間。

179·如申請專利範圍帛144項所述之線路元件結構，其中，該銅線路層之厚度係介於丨微紅1Q微米之間。 ·-種連續電鐘製作線路元件之方法，其步驟包括：構二底、一細連線結構及—保護層，其中該細連線結構位在該柯縣底上，雜護層位在該細連線結構上；形成一第一金屬層在該保護層上；开v成第-圖案化光阻層在該第一金屬層上，該第一圖案層之多數開口暴露出該第一金屬層；、形成-金層在該第-圖案化光阻層之該開口内；

去除該第一圖案化光阻層；形成-第二圖案化光阻層在該金層及該第一金屬層上，該第案化光阻層之開口暴露出該金層； 0 形成-含錫之銲料層在該第二圖案化光阻層之該開口内，· 去除該第二圖案化光阻層，及去除未在該金層下之該第—金屬

181.如申清專利耗圍第18〇項所述之連續電鑛製作線路元件之方法，其中，該形成該細連線結構步驟包括： 64 1305951

形成多數個厚度小於1微米之該介電層且該些介電層具有多數個通道孔；以及位於該半導體基底上，而該些細線路層係位於由該些通道孔彼此電性形成多數個厚度小於1微米之細線路層，該些介電層其中之一上，其中該些細線路層藉連接。敗如申請專利範圍第181項所述之連、續電錢製作線路元件之方法，其巾’該形成該些介電層之步驟包括形成介電常數值介於i 至3之該些介電層。

183.如申請專利範圍第⑽項所述之連、續電鍛製作線路元件之方法’其中’該形成該保護層之步驟包括一化學氣相沉積㈣ Vapor Deposition，CVD)製程。 184_如憎專利範㈣⑽項所述之連續麵製作線路元件之方法，其中’該形成該保護層之步驟包括沉積厚度介於〇. 2微米至 1.2微米之間的一氮石夕化合物層。 185.如帽專利範圍第⑽項所述之連、續麵製作線路元件之方法，其中，該形成該保護層之步驟包括_厚度介則.2微米至 1.2微米之間的一磷發玻璃層。 186.如申凊專利範圍第180項所述之連、續電鑛製作線路元件之方法，其中，該形顏保護層之步驟包括沉積厚度介於Q 2微米至 65 1305951 1.2微米之間的一氧矽化合物層。

187.如申凊專利範圍第180項所述之連續法，其中，該形成該保護層之步驟包括沉 1.2微米之間的一氮氧石夕化合物層。電鍍製作線路元件之方積厚度介於0,2微米至

188.如申請專利範圍第⑽項所述之連續電雜作線路元件之方法，其中，該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的一第一聚合物層在該保護層上。 189·如申請專利範圍第項所述之連、續電錄製作線路元件之方法，其中’該形成該第—金屬層步驟前更形成厚度介於2微米至 50微米之間的一聚醯亞胺化合物層在該保護層上。 190.如申請專利範圍第⑽項所述之連、續電鍍製作線路元件之方法，其中，該形成該第一金屬層步驟前更形成厚度介於2微米至 50微米之間的-苯基環丁烯化合物層在該保護層上。 191'如中請專利細第⑽項所述之連續電鍍製作線路元件之方法’其中，該形成該第一金屬層步驟前更形成厚度介於2微米至 50微米之間的—聚對二甲苯類高分子層在該保護層上。 192·如申請專利範圍帛188項所述之連續電鐘製作線路元件之方法’其中，該形成該第-聚合物層之步驟包括形成焊罩材料層、夕孔14介電材料層或環氧樹脂層。 66 1305951 服如申請專利範圍請項所述之連續電難作線__ 法’其中，該形成該第-金屬層步驟前更_厚度介於μ微米至40微米之間的-第—聚合物層在該保護層上。祖如申請專利細第⑽項所述之連續電鑛製作線路元件之方法，其中，該形第-蝴步驟包括物度介於埃至 7000埃之一鈦鎢合金層在該保護層上。版如申請專利範圍第⑽項所述之連續電鑛製作線路元件之方法，其中，該形成該第一金屬層步驟包括機鑛厚度介於侧埃至 7000埃之一鈦金屬層在該保護層上。、胤”請專利鋼第⑽項所述之連續電難作線路元件之方法，其中，該形成該第-金屬層步驟包括物度介於_ 7000埃之—氮賊層在絲上。、脱如中請專利範園第⑽項所逑之連續電難作線路元件之 :中’該形成該第-金屬層步驟包括•趟介埃之-綠屬層在雜制上。、如並申請專利範園第⑽項所述之連續電鑛製作線路元件中，該形成該第—金屬層步驟包括機鑛誦埃之-氮她層在雜上。 '4〇〇i^ 請專利軸第⑽項所述之連續電雜作線路元件之方 67 1305951 法，其令，該形成該第-金屬層步驟包括濺鍍厚度介於棚埃至 7000埃之一鉻金屬層在該保護層上。 200·如申清專利範圍第18〇項所述之連、續電鐘製作線路元件之方法，其中，該形成該第-金屬層步驟包括顧厚度介於侧埃至 7000埃之一路銅合金層在該保護層上。肌如申請專利範園第180項所述之連續電鑛製作線路元件之方法，其中，該形成該金層之步驟包括一電鍍製程。 202·如申請專利範圍第18〇項所述之連、續電鐘製作線路元件之方法，其中，該形成該金層之步驟包括形成厚度介於i微米至卯微米之間的金層。 203. 如申請專利範園第180項所述之連續電鐘製作線路元件之方法’其中，該形成該金層之步驟包_成厚度介於〇. i微米至邪微米之間的金層。 204. 如”專利翻第⑽項所述之連續麵製作線路元件之方法，其中’該形成該銲料層之步驟包括形成厚度介於3微米至⑽ 微米之間的一锡錯金屬層。 205. 如申請專利範圍第180項所述之連續電鄕作線路元件之方法’其中，該形銲之步驟包括形成厚度介於㈣米至⑽ 微米之間的一錫銀金屬層。 68 1305951 狐如申鞠範圍請項所述之連續電物線路元件之方法、，其中，該形成該銲料層之步驟包括形成厚度介於3微米· 微米之間的一錫銀銅合金層。服如申請專利範圍第⑽項所述之連續電錢製作線路元件之方法，其中，該形成鱗料層之步驟包括形成厚⑽㈣微米之間的一無錯焊料層。脈如巾請專利範圍第⑽項所述之連續電難作線路元件之方法/中，該去除未在層下之鶴—金屬層之步驟包括利用雙氧水蝴未德金層τ之該第—金屬廣。脈如申請專利範園第⑽項所述之連續電錢製作線路元件之方法，其中，該形成該第-圖案光阻層包括形成一正光阻層在該第一金屬層上。 210.如中請專利範圍第⑽項所述之連續電鍍製作線路元件之方法，其中，該形成該第二圖案光阻層包括形成一正光阻層在該金層及該第一金屬層上。 2U.如_利細第_所述之連續電鍍製作線路元件之方法，其中，該形成該第-圖案化光阻層之開口的方法包括利用1 倍(IX)步進曝錢形成開Π在該第―圖案光阻層内。 212_如申請專利範圍第⑽項戶视之連續電織作線路元件之方 69 1305951 去’其中，該形成該第二圖案化光阻層之開口的方法包括利用i 倍(lx)步進曝光機形成開口在該第二圖案光阻層内。 213.如申請專利範圍第項所述之連續電锻製作線路元件之方法，其中，該去除未在該金層下之該第一金屬層之步驟後更包括形成一第二圖案化聚合物層在該半f·體基底及該金層上，該第二圖案化聚合物層之開口暴露出該銲料層。 214..如申請專利範圍第213項所述之連續電織作線路元件之方法，其中’該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米之間的一聚醯亞胺化合物層。 215.如申請專利範圍帛213項所述之連、續電鍵製作線路元件之方法’其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介於2被米至50微米之間的一苯基環丁晞化合物層。 216·如申請專利範圍第213項所述之連續電鍍製作線路元件之方法，其中，該形成該第二圖案化聚合物奴步驟包括形成厚度介於2微米至50微米之間的一聚對二甲苯類高分子層。 217.如申請專利範圍第⑽項所述之連續電鍍製作線路元件之方法’其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米之_辟㈣層、多孔性介電材料層或環氧樹脂層。 70

提供一半導體基底、構位在該半導體基底上，形成一第一金屬層在 1305951 .、如申請專利範圍第⑽項所述之連_鑛製作線路元件之方法其中’該形成該第-圖案化光阻層之步驟包括形成最大橫向尺寸介於1微米至20微米之間的開口。 Ο] Q •如申請專利範圍第⑽項所述之連、續電鐘製作線路元件之方法’其中，該第-圖案化光且層之相鄰之該些開口中心至中心之間距係介於2微米至50微米之間。、如申清專利粑圍第18〇項所述之連、續電鐘製作線路元件之方法，其中，該第-圖案化光阻層之相鄰之該些開口中心至中心之間距係介於2微米至10微米之間。飢如申請專利範圍第⑽項所述之連續電鐘製作線路元件之方法’其中，該形成該第-圖案化光阻層之開口形狀包括形成一線圈形狀。 2.、、4申明專利範圍第180項所述之連續電鍍製作線路元件之方法’其中，簡供辭導縣底之步驟包括提供雜底、坤化嫁 "" )矽化鍺基底或具有磊晶矽在絕緣層上 (SiliC0n—Qn—insul晰，SGI)之基底。 223.-種連續麵製作線路元件之方法，其步驟包括·· —細連線結構及一保護層，其中該細連線結該保護層位在該細連線結構上；該保護層上； 71

1305951 形成-第-圖案化光阻層在該第—金屬層上，該第—圖案阻層之開口暴露出該第一金屬層；形成一銅層在該第一圖案化光阻層之該開口内；去除該第一圖案化光阻層；形成一第二圖案化光阻層在該銅層及該第一金屬層上，該第二圖案化光阻層之開口暴露出該銅層；形成-含錫之銲料層在該第二圖案化光阻層之該開口内；以及去除該第二圖案化光阻層，及去除未在銅層下之該第一金屬層。 224.如中請專織圍第223項所述之連續電難作線路元件之方法’其中’該形成該細連線結構步驟包括：形成多數個厚度小於1微米之該介電層，位於該半導體基底上，且該些介電層具有多數個通道孔；以及形成多數個厚度小於1微米之細線路層，而該些細線路層係位於該些介電層其巾之-上’其中細線路層藉由該麵道孔彼此電性連接。 ‘如申請專利範園帛224項所述之連續電鐵製作線路元件之方法’其中些介襲之步驟包細成介電f數值介於丄至3之該些介電層。、、如申請專利範圍第223項所述之連續電鑛製作線路元件之方法’其中’該形成該保護層之步驟包括-化學氣相沉積① 72 1305951 Vapor Deposition，CVD)製程。

227.如申請專利範圍第223項所述之連續電錢_線路元件之方法，其中，該形成該保護層之步驟包括沉積厚度介於〇 2微米至 1· 2微米之間的一氮梦化合物層。

228.如申請專利範圍第223項所述之連續電鑛製作線路元件之方法，其中，該形成該保護層之步驟包括沉積厚度介於〇 2微米至 1.2微米之間的一構石夕玻璃層。微如中請專利範圍第223項所述之連續電鍍製作線路元件之方法，其中’該形成該織層之步驟包括_厚度介於㈠微米至 1.2微米之間的一氧石夕化合物層。 230·如申請專利範圍第223項所述之連續電錢製作線路元件之方去’其中’該形成該保護層之步驟包括沉積厚度介於0·2微米至 1.2¼米之間的—氮氧石夕化合物層。 231 “.如申請專利範圍第223項所述之連續電鐵製作線路元件之方去’其中’該形成該第一金屬層步驟前更形成厚度介於2微米至 50¼米之間的—第一聚合物層在該保護層上。丨32 •如中請翻範圍第223項所述之連續電鍍製舰路元件之方法其中，該形成該第-金屬層步驟前更形成厚度介於2微米至微米之間的一聚醯亞胺化合物層在該保護層上。 73 1305951 233·如申請專利範圍第223項所述之連續電鍍製作線路元件之方法，其中，該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的一苯基環丁烯化合物層在該保護層上。 234·如申請專利範圍第223項所述之連續電鏟製作線路元件之方法’其中，該形成該第-金屬層步驟前更形成厚度介於2微米至讥微米之間的一聚對二甲苯類高分子層在該保護層上。 235·如申請專利範圍帛231項所述之連續電錢製作線路元件之方法，其1K，郷第-聚合餐之步驟包姉鱗罩材料層、多孔性介電材料層或環氧樹脂層。 236.如申請專利範圍第223稱述之連續電鑛製作線路元件之方法’其中，該形成該第一金屬層步驟前更形成厚度介於微米至40微米之間的一第一聚合物層在該保護層上。挪·如申請專利範圍第223項所述之連、續電鍍製作線路元件之方法’其中，該形成該第-金屬層步驟包括魏厚度介於棚埃至 7000埃之一鈦鎢合金層在該保護層上。 238. 如申請專利範圍第挪項所述之連、續電錢製作線路元件之方法’其中，該形成該第一金屬層步驟包括幾鑛厚度介於棚埃至 7000埃之一鈦金屬層在該保護層上。 239. 如申請專利範圍第223項所述之連續電錢製作線路元件之方 74 1305951

法’其中，該形成該第一金屬層步驟包括機鍍厚度介於傷埃至 7000埃之—氮化鈦層在該保護層上。

240.、如申請專利範圍第挪項所述之連續電鍵製作線路元件之方法’其中’該形成該第一金屬層步驟包括濺鎮厚度介於棚埃至 7000埃之—鈕金屬層在該保護層上。机如申請專利範圍第223項所述之連續電鐘製作線路元件之方法’其中，該形成該第-金屬層步驟包括濺鐘厚度介於棚埃至

7000埃之一氮化组層在該保護層上。 242.如申請專利範圍第223項所述之連續法’其中，該形成該第一金屬層步驟包括 7000埃之一鉻金屬層在該保護層上。電鍍製作線路元件之方濺鍍厚度介於400埃至

243. 如申請專利範圍第223撕述之連續電錢製作線路元件之方法，其中’該形成該第-金屬層步驟包括機鐘厚度介於働埃至 7000埃之一鉻銅合金層在該保護層上。 244. 如申請專利範圍第223斯述之連、續電難作線路元件之方法，其中，該形成該銅層之步驟包括一電鍍製程。 245. 如申凊專利範圍第223項所述之連續電鑛製作線路一牛法，其中，該形成該銅層之步驟包括形成厚度介於

微米至50 微米之間的銅層。 75 247.

1305951 246.如申請專利範圍第223項所述之連續電鍍製作線路元件之方法，其中，該形成該銅層之步驟包括形成厚度介於〇.丨微米至3〇微米之間的銅層。如申請專利範圍第223項所述之連續電鐘製作線路元件之方法，其中’該形成該銲料層之步驟包括形成厚度介於3微米至巧〇微米之間的一錫鉛金屬層。 248·如申請專利範圍第223項所述之連續電鎮製作線路元件之方法，其中，該形成該銲料層之步驟包括形成厚度介於3微求至工5〇微米之間的一錫銀金屬層。她如申請專利範圍第223撕述之連續電鑛製作線路元件之方法，其中’該形成該銲料層之步驟包括形成厚度介於3微米至⑽ 微米之間的一錫銀銅合金層。 »如申請專利細第223項所述之連續電鑛製作線路元件之方法，其中’該形成該銲料層之步驟包括形成厚度介於3微米至伽微米之間的一無鉛焊料層。况如申請專利範圍第223項所述之連續電鐵製作線路元件之方 =其中，該去除未在該銅層下之該第—金屬層之步輝包括利用雙氧水银刻未在該崎下之該第一金屬層。现如申請專利範圍第223項所述之連續電錢製作線路元件之方 76 1305951 法，其中，該形成該第光阻層包括形成—正光阻層在該第一金屬層上。 253. 如申請專利範圍第223項所述之連、續電鑛製作線路元件之方法，其中，該形成該第二酸光阻層包_成—正光阻層在該鋼層及該第一金屬層上。 254. 如申請專利範圍第223項所述之連續電鐘製作線路元件之方法，其中，該形成該第-圖案化光阻層之開口的方法包括利用丄倍（IX)步進曝光機形成開口在該第一圖案光阻層内。 255. 如申请專利範圍第223項所述之連、續電鍍製作線路元件之方法’其中，該形成該第二圖案化光阻層之開口的方法包括利用丄倍(IX)步進曝光機形成開口在該第二圖案光阻層内。娜如申請專利範圍第223項所述之連、續電鑛製作線路元件之方法，其中，該去除未在該銅層下之該第一金屬層之步驟後更包括形成-第二圖案化聚合物層在該半_基底及該鋼層上，該第二圖案化聚合物層之開口暴露出該銲料層。脱如申請專利範圍第256彻述之連續電鑛製作線路元件之方法其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米n聚醯亞胺化合物層。縱如申凊專利範圍第256彻述之連續電鍍製作線路元件之方 77 5951

去’其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介 "2微米至50微米之間的一苯基環丁烯化合物 259, “ 凊專利範圍第挪項所述之連續電鍍製作線路元件之 …其中’該形成該第二圖案化聚合物層之步驟包括形成厚度介 ;2微米至5G微米之間的—聚對二甲苯類高分子声。 260.,. 曰申請專利範圍第256項所述之連續電難作線路元件之方决’其中’該形成該第二圖案化聚合物層之步驟包括_厚度介於2微米至50微米之關焊罩材料層、多孔性介電材料層或環氣樹脂層。 261 , 如申請專利範圍第223項所述之連續電鍍製作線路元件之方法 '，其中，該形成該第一圖案化光阻層之步驟包括形成最大橫向尺寸介於1微米至20微米之間的開口。 262 •如申請專利範圍第223項所述之連續電鍍製作線路元件之方法，其中，該第一圖案化光阻層之相鄰之該些開口中心至中心之間距係介於2微米至50微米之間。 263. 如申請專利範圍第223項所述之連續電鍍製作線路元件之方法’其中’該第一圖案化光阻層之相鄰之該些開口中心至中心之間距係介於2微米至10微米之間。 264. 如申請專利範圍第223項所述之連續電鍍製作線路元件之方 78 1305951

法’其中，該形成該第-圖案化光阻層之開口形狀包括形成一線圈形狀。 265.如申請專利範圍第223項所述之連續電锻製作線路元件之方法’其中，該提供該半導體基底之步驟包括提供魏底、坤化嫁基底（GAAS)、石夕化鍺基底或具有蟲晶石夕在絕緣層上 (silicon~on-insulator，SOI)之基底。

上

服-種連續電鐘製作線路元件之方法，其步驟包括： ==導體基底、—細連線結構及—保護層，其中該細雜構位在該半¥縣紅’雜觸錄触魏結構上；形成一第一金屬層在該保護層上；形成-第-圖案化光阻層在該第一金屬層上，層之開口暴露出該第一金屬層；口茱化尤丨. 形成一麵層在該第一圖案化光阻層之該開口内；去除該第一圖案化光阻層； ’ 形成-第二圖案化光阻層在該鋼層及該第—金案化光阻層之開口暴露出該銅層；、’ s上’忒弟一S 形成-含錫之銲料層在該第二圖案化光阻層之該去除該第二圖案化光阻層； μ肩内，形成一第二圖案化光阻層在該銅層、該該第三圖案化光阻層之間口暴露出該鋼層；9 —金屬層形成一金層在該第三圖案化光阻層之該^口内去除該第三圖案化光阻層，及去除未在_打找第-金屬 79

1305951 2此*申請專利範圍第266項所述之連續電鑛製作線路元件之方法，其中，該形成該細連線結構步驟包括：形成多數個厚度小於i微米之該介電層，位於該半導體基底上，且該些介電層具有多數個通道孔；以及形成多數個厚度小於i微米之細線路層，而該些細線路層係位於該些介電層其中之—上，其中該些細嘴猎甶該些通道孔彼此電性連接。 2亂如申請專利範圍第267項所述之連續電鑛製作線路元件之方法，其中，該形成該些介電層之步驟包括形成介電常數值介於上至3之該些介電層。 269. 如申請專利範圍第266顧述之連魏鍵製作線路元件之方法，其中，該形成該保護層之步驟包括—化學氣相沉積 Vapor D印osition，CVD)製程。 270. 如申請專利範圍第266項所述之連續電錢製作線路元件之方法’其中，該形成該保護層之步驟包括沉積厚度介於〇 2微米至 1.2微米之間的一氮石夕化合物層。 271.如申凊專利知*圍第266項所述之連續電鍍製作線路元件之方法，其中，μ玄形成該保濩層之步驟包括沉積厚度介於微米至 1.2微米之間的一磷矽玻璃層。 1305951 272.

如申請專利範圍第266項所述之連續法，其中，該形成該保護層之步驟包括沉 1.2微米之間的一氧碎化合物層。電鎮製作線路元件之方積厚度介於〇· 2微米至 273.如中請專利範圍第施項所述之連續電链製作線路元件法，其中，該形成該保護層之步驟包括沉積厚度介於〇 2微/ 1.2微米之間的一氮氧石夕化合物層。机如中請專利範圍第項所述之連續電鐵製作線路元件之方法，其中，該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的一第一聚合物層在該保護層上。 275.如申請專利範圍第266項所述之連續電錢製作線路元件之方法’其中，該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的一聚醯亞胺化合物層在該保護層上。 2瓜如申請專利範圍第266項所述之連、續電鍍製作線路元件之方法’其中’該形成該第-金屬層步驟前更形成厚度介於2微米至 5〇微米之間的-苯基環丁烯化合物層在該保護層上。抓如申請專利範園帛266項所述之連續電鐘製作線路元件之方法，其令，該形成該第-金屬層步驟前更形成厚度介於2微米至〇微米之間的-1對二甲苯類高分子層在該保護層上。如申明專利範圍第274項所述之連續電鍍製作線路元件之方 81 1305951 法，其中，該形成該第一聚合物層之步驟包括形成焊罩材料層、多孔性介電材料層或環氧樹脂層。 279·如申請專利範圍第266項所述之連續電鍍製作線路元件之方法，其中，該形成該第一金屬層步驟前更形成厚度介於1〇微米至40微米之間的一第一聚合物層在該保護層上。 280.如申請專利範圍第266項所述之連續電鍍製作線路元件之方法，其中，該形成該第一金屬層步驟包括濺鍍厚度介於4〇〇埃至 7000埃之一鈦鶴合金層在該保護層上。 281·如申請專利範圍第266項所述之連續電鍍製作線路元件之方法，其中，該形成該第一金屬層步驟包括濺嫂厚度介於4⑻埃至 7000埃之一鈦金屬層在該保護層上。 282. 如申請專利範圍第266項所述之連續電鍍製作線路元件之方法，其中，該形成該第一金屬層步驟包括濺鑛厚度介於4〇〇埃至 7000埃之一氮化鈦層在該保護層上。 283. 如申請專利範圍第266項所述之連續電鍍製作線路元件之方法，其中，該形成該第一金屬層步驟包括濺鍍厚度介於4卯埃至 7000埃之—钽金屬層在該保護層上。 284. 如申請專利範圍第266項所述之連續電鐘製作線路元件之方法’其中，該形成該第-金屬層步驟包括幾鍍厚度介於姻埃至 82 1305951 7000埃之一氮化鈕層在該保護層上。 285·如申清專利範圍帛266項所述之連續電鍍製作線路元件之方法，其中，該形成該第-金屬層步驟包括賤鑛厚騎於伽埃至 7000埃之一鉻金屬層在該保護層上。縱如申請專利範園第施撕述之連，續電録製作線路元件之方法，其中，該形成該第-金屬層步驟包括着厚度介於_埃至 7000埃之一鉻銅合金層在該保護層上。 287·如申請專利範圍第266項所述之連續電織作線路元件之方法’其t，娜成鞠層之麵包括—電錢製程。娜.如申請專利範園第躺述之連續電鑛製作線路元件之方法，其中，該形成該銅層之步驟包括形成厚度介於1微米至微米之間的銅層。如申請專利範圍第266項所述之連續電錄製作線路元件之方法，其中’該形成該銅層之步驟包括形成厚度介於G.!微米至3〇微米之間的銅層。微米之間的一錫鉛金屬層。 m如憎專利顧第⑽項所述之連續卿作線路元件之方法，其中’該職鱗·之麵包卿柄齡於3微米至⑽

291·如申請專利範圍第挪項所述之連續電錢製作線路元件之方 83

1305951 法’其巾’該形顏簡狀步驟包括形成厚度諸3微米至⑽ 微米之間的一錫銀金屬層。 292·如申請專利範圍f 266項所述之連續電鎮製作線路元件之方法’其中’該形成該銲料層之步驟包括形成厚度介於3微米至工5〇微米之間的一錫銀銅合金層。 293. 如申請專利範圍第266項所述之連魏鐘製作線路元件之方法，其中，該形成鱗料層之步驟包括形成厚度介於3微米至⑽ 微米之間的一無鉛焊料層。 294. 如申請專利範圍第266項所述之連續電鐘製作線路元件之方法，其中’該去除未在該_下之鱗—金麟之步驟包括利用雙氧水姓刻未在該銅層下之該第一金屬層。 295. 如申請專利範圍第266項所述之連、續電鐘製作線路元件之方法’其中’該形成該第光阻層包括形成—正光阻層在該第一金屬層上。 296.如申請專利範圍第266項所述之連、續電鑛製作線路元件之方法’其中，該形成該第二圖案光阻層包括形成—正光阻層在該銅層及該第一金屬層上。肌如申請專利範圍第266項所述之連續電織作線路元件之方法，其中，該形成該第三_光阻層包括形成―正光阻層在該銅 84 1305951 層及該弟一金屬層上。

298. 如申请專利範圍第266項所述之連續電锻製作線路元件之方法，其中，該形成該第一圖案化光阻層之開口的方法包括利用1 倍(IX)步進曝光機形成開口在該第一圖案光阻層内。 299. 如申請專利範圍第266項所述之連續電鍍製作線路元件之方法，其中，該形成該第二圖案化光阻層之開口的方法包括利用1 倍（IX)步進曝光機形成開口在該第二圖案光阻層内。 300. 如申請專利範圍第266項所述之連續電賴作線路元件之方法，其中，該形成該第三圖案化光阻層之開口的方法包括利用】倍（IX)步進曝光機形成開口在該第三圖案光阻層内。 301. 如申請專利範_施撕述之連續電雜作線路元件之方法’其中，該去除未在_層下之鮮—金勒之步撕更包括形成-第二圖案化聚合物層在該半導體基底及該銅層上，該第二圖案化聚合物層之開π暴露出該銲騎及該金層。 302. 如申請專利範圍第3(u摘述之連、續電鄕作線路元件之方法，其中’該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至5G微米之間的—聚醯亞胺化合物層。 303. 如申請專利範圏帛3〇1項所述之連續電鑛製作線路元件之方法，其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介 85

l3〇595i 於2微米至別微米之咖—苯基環丁稀化合物層。如申請專利範圍第謝項所述之連續電錢製作線路元件之方法，其中’該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至5G微米之間的—聚對二甲苯類高分子層。 3〇5 .如申請專利範圍第301項所述之連、續電鐘製作線路元件之方法，其中’該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米之間的桿罩材料層、多孔性介電材料層或環氣樹脂層。 3〇6.如申請專利範圍第266項所述之連、續電_作線路元件之方法，其中’該形成該第-圖案化光阻層之步驟包括_最大橫向尺寸介於1微米至20微米之間的開口。 307.如申請專利範圍冑266摘述之連續魏製作線路元件之方法’其中’該第一圖案化光阻層之相鄰之該些開口中心至中心之間距係介於2微米至50微米之間。 308.如申請專利範圍第266項所述之連續電鍵製作線路元件之方法，其中，該第一圖案化光阻層之相鄰之該些開口中心至中心之間距係介於2微米至1〇微米之間。 309.如申請專利範圍帛266項所述之連續電鑛製作魏元件之方法，其中，該形成該第一圖案化光阻層之開口形狀包括形成一線 86 1305951 圈形狀。 # ·如申請專利範圍第266項所述之連續電纖線路元件之方法，其中，該去除未在細層下之獅—金屬層之步驟後更包括 . 切_轉縣絲成錄半導體元件，贿觸可連接至—其 • 板’且_—打賴轉成—導線在該金層上，經崎導線使該半導體元件電連接至該—外界電路。 • 311.如申清專利範圍第310項所述之連、續電鍍製作線路元件之方法’其巾，縣板包括賴基板、印機路板及切之半導體基板其中之一者。 φ 312.如申请專利範圍帛310項所述之連、續電鍍製作線路元件之方法’其中’該外界電路係為軟版、半導體晶片、印刷電路板陶竟基板或玻璃基板等。 ^ 313.如申請專利範圍帛266項所述之連續電鍍製作線路元件之方法’其中，該提供該半導體基底之步驟包括提供砍基底、坤化錄基底（GMS)、石夕化錯基底或具有蟲晶石夕在絕緣層上 (silicon-on-insulator，SOI)之基底。 314. 種連續電鍍製作線路元件之方法，其步驟包括：提供-半導體基底、-細連線結構及—倾層，其中該細連線結 • 構位在該半導體基底上，該保護雜在該細連線結構上；形成一第一金屬層在該保護層上； 87 1305951 形成- 圖案化光阻

第-圖案化光阻層在該第—金屬層上，該第— 層之開口暴露出該第一金屬層；形成一銅層在該第一圖案化光阻層之該開口内；去除該第一圖案化光阻層；形成H案化光M在該_第—金屬層上，該第二圖案化光阻層之開口暴露出該鋼層；下之該第—金屬形成一金層在該第二圖案化光阻層之該開口内；以及去除該第二圖案化光阻層，及去除未在該鋼層層0 灿.如巾請專利範圍第314項所述之連魏鍍製作線路元件之方法，其中，該形成該細連線結構步驟包括：形成多數個厚度小於1微米之該介電層，位於該半導體基底上，且該些介電層具有多數個通道孔；以及形成多數個厚度小於i微米之細線路層，而該些細線路層係錄該些介電層其中之-上’其中該些細線路層藉由該些通道孔彼此電性連接。 316'如申請專利範圍第315項所述之連續電鍍製作線路元件之方法其中，該形成該些介電層之步驟包括形成介電常數值介於工至3之該些介電層。 317.如申請專利範圍第314項所述之連續電鑛製作線路元件之方法，其中，該形成該保護層之步驟包括一化學氣相沉積伽—&1 88

1305951 Vapor Deposition，CVD)製程。 318.如申請專利範圍第314項所述之連、續電鍍製作線路元件之方法，其中，該形成該保護層之步驟包括沉積厚度介於0』微米至 1.2微米之間的一氮碎化合物層。 319·如申請專利範圍帛314項所述之連續電鎮製作線路元件之方法’其中，細>成該保護層之步驟包括沉積厚度介於G 2微米至 1· 2微未之間的一鱗碎玻璃層。 320.如申請專利範圍第317項所述之連續電錄製作線路元件之方法，其中，該形顔傾層之步括沉解度介於Q 2微米至 1· 2微未之間的一氧梦化合物層。 321. 如申請專利範圍第314項所述之連續電鎮製作線路元件之方法，其中，該形成該保護層之步驟包括沉積厚度介於〇 2微米至 1.2微米之間的一氮氧矽化合物層。 322. 如申請專利範圍第314項所述之連續電鍍製作線路元件之方法，其中，該形成該第一金屬層步驟前更形成厚度介於2微米至 50微米之間的一第一聚合物層在該保護層上。 323. 如申請專利範圍第314項所述之連續電鍍製作線路元件之方法，其中，該形成該第一金屬層步驟前更形成厚度介於2微米至 50微米之間的一聚醯亞胺化合物層在該保護層上。 89 1305951 324.如中請專利範圍第314項所述之連續電鍍製作線路元件之方馨、法，其中，該形成該第一金屬層步驟前更形成厚度介於2微米至 50微米之間的_苯基環丁稀化合物層在該保護層上。 325.如申請專利範圍第314項所述之連續電鍍製作線路元件之方 • 法’其中’該形成該第一金屬層步驟前更形成厚度介於2微米至 50微米之間的一聚對二甲苯類高分子層在該保護層上。 • 326.如申請專利範圍第322項所述之連、續電鍍製作線路元件之方法-中該形成該第一聚合物層之步驟包括形成焊罩材料層、多孔性介電材料層或環氧樹脂層。 • 327.如申請專利範圍第314項所述之連、續電鍍製作線路元件之方法，其中’該形成該第-金屬層步驟前更形成厚度介於1〇微米至40微米之間的—第—聚合物層在該保護層上。 # 夏如申請專利範圍第314猶述之連觀錄製作線路元件之方法’其中，該形成該第一金屬層步驟包括職鍍厚度介於棚埃至 7000埃之一鈦鎢合金層在該保護層上。 329.如申请專利範園第314斯述之連續電鎮製作線路元件之方法，其中’該形成該第-金屬層步驟包括濺鑛厚度介於棚埃至 7000埃之一鈦金屬層在該保護層上。 •咖.如申請專利範圍第314項所述之連續電鐘製作線路元件之方 90 1305951

法，其中，該形成該第-金屬層步驟包_鑛厚度介於働埃至

7000埃之一氮化鈦層在該保護層上。 331·如申請專利範圍第314項所述之連續電錄製作線路元件之方法，其中’該形成該第-金屬層步驟包括機鑛厚度介於棚埃至 7000埃之—钽金屬層在該保護層上。332. 辦請專利細第彻述之連魏鏟製作線路元件之方法，其中，該形成該第-金屬層步驟包括濺鑛厚度介於侧埃至 7000埃之一氮化鈕層在該保護層上。 333. 如申請專利細第314項所述之連續電鑛製作線路元件之方法’其中’該形成該第-金屬層步驟包括機鍍厚度介於卿埃至

7000埃之一鉻金屬層在該保護層上。 334.如申請專利細第314項所述之連續電鍍製作線路元件之方法，其中，該形成該第-金屬層步驟包括濺鍍厚度介於働埃至 7000埃之一鉻銅合金層在該保護層上。 335.如申請專利範圍第314項所述之連法，其中，該形成該銅層之步驟包括一續電鍍製作線路元件之方電鍍製程。

336.如申請專利第項所述之連續電鍍製作線路元件之方法’其中，該形成_層之麵包括形成厚度介於微^米之間的銅層。 1微米至50 91 1305951 縱如申請專利範圍第則項所述之連續電鐘製作線路元件之方法，其中，該形成該銅層之步驟包括形成厚度介於〇 ι微米至邠微米之間的銅層。 m如申請專利範圍第314猶述之連續電鐘製作線路元件之方法’其中，該形成該金層之步驟包括形成厚度介於】微米至5〇微未之間的金層。 m如申請專利範園第314項所述之連續電織作線路元件之方法，其中’該形成該金層之步驟包括形成厚度介於〇.丨微米至加 ^敵米之間的金層。 340.如申請專利細第314項所述之連、續電鐘製作線路元件之方法’其中’該去除未在該靖下之該第—金觸之步驟包括利用雙氧水银刻未在該銅層下之該第一金屬層。 34L如申請專利範圍第314撕述之連_鑛製作線路元件之方法，其中，該形成該第光阻層包括_—正光阻層在該第一金屬層上。 342.如申請專利範圍第314項所述之連續電鐘製作線路元件之方法，其中，該形成該第二圖案光阻層包括形成一正光阻層在該銅層及該第一金屬層上。 343·如申请專利範圍第314酬述之連、續電鎮製作線路元件之方 92 1305951

法，其中’該形成該第-圖案化光阻層之開口的方法包倍⑽步進曝光機形成開口在該第光阻層内。施.、如__第314項所述之連續電_、線路元件之方法，其中，該形成該第二圖案化光阻層之開口倍⑽步進曝光_成開口在該第二圖案光阻層内利用1 345.如申请專利範圍第314項所述之連續電鎮製作線路元件之方之步驟後更包括法’其中，該絲未在該靖τ之該第—金屬層

形成-第二圖案化聚合物層在該半導體絲及該鋼層上，該第二圖案化聚合物層之開口暴露出該金層。 346.如申清專利範圍第345項所述之連、續電鑛製作線路元件之方法，其中，該形成該第二圖案化聚合物層之步驟包姉成厚度介於2微米至50微米之間的一聚醯亞胺化合物層。

347.如申請專利範圍第345斯述之連續電鍍製作線路元件之方法，其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米之間的一苯基環丁烯化合物層。 348.如申請專利範圍帛345猶述之連、續電鐘_線路元件之方法，其中，該形賴第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米之間的一聚對二甲苯類高分子層。 349.如申請專利範圍帛345柄述之連續電鍍製作線路元件之方 93 1305951 法，其中，_成鄕二_棘合歸之麵包姉成厚度介於2微米至5〇微米之間的焊罩材料層、多孔性介電材料層或環氧樹脂層。 350. 如申請專利範圍第314項所述之連續電鑛製作線路元件之方法，其中，細彡成該第-隨_層之步驟包麵成最大橫向尺寸介於1微米至2〇微米之間的開口。 351. 如中清專利域第314項所述之連續電鑛製作線路元件之方法，其中，該第-圖案化光阻層之相鄰之該些開卩中心至中心之間距係介於2微米至50微米之間。 352·如申請專利範圍第314項所述之連續電鐘製作線路元件之方法，其中，該第一圖案化光阻層之相鄰之該些開口中心至中心之間距係介於2微米至1〇微米之間。 353.如申請專利範圍第314項所述之連續電鍍製作線路元件之方法，其中，該形成該第一圖案化光阻層之開口形狀包括形成一線圈形狀。

354.如申請專利範圍第314項所述之連續電鍍製作線路元件之方法，其中，該提供該半導體基底之步驟包括提供矽基底、砰化嫁基底（GAAS )、矽化鍺基底或具有磊晶矽在絕緣層上 (silicon-on-insulator，SOI)之基底。 94 1305951 Φ 娜' 一種連續電錄製作線路元件之方法，其步驟包括：提供-半導體基底、—鈿連 ^ 構位在該半導體基底上、I —保護層，其中該細連線結城弟金屬層在該保護層上；形成第-圖案化光阻層在該第— 層之開口暴露出該第—金屬層； "屬0上，該弟一圖案化光阻形成一銅層在該第—圓孝化去^^ _ 層之該開口内，· 舌除孩第—圖案化光阻層；形成-第二圖案化光阻層在該銅層及全案化光阻層之開口暴露出該銅層；屬層上，該第二圖 «厚度介於2微米至5〇微紅—第— 阻層之該開口内；層在該弟一圖案化光去除該第二圖案化光阻層； :域-第三圖案化光阻層在該銅層、該第— 上，該第三圖案化光阻層之開口暴露出該鋼層；胃及該第一金屬層 7成厚度介於G.1微米至1()微米之—第光阻層之開口内；以及隹層在該第三圖案化去除該第三圖案化光阻層，及去除未在層。卜之該弟一金屬 356. 如申請專利範圍第355項所述之連續電、、只电鍍岌作線路元件之方法，其中，該形成該細連線結構步驟包括：導體基底上，形成多數個厚度小於1微米之該介電層，位於該半且該些介電層具有多數個通道孔；以及而該些細線路層係位於形成多數個厚度小於1微米之細線路層， 95 1305951

該些介電層其中之一上’其中該些細線路層藉由該些通道孔波此電陡連接。 357. 如申請專利範圍第356項所述之連續電鑛製作衣开線路元件之方法，其中，該形成該些介電層之步驟包括形成介雷& 电吊數值介於1 至3之該些介電層。 358. 如申請專利範圍帛355綱述之連續電鍍製作線路元件之方法’其中，該形成該保護層之步驟包括一化學氣相沉積咖挪㈣Vapor Deposition，CVD)製程。 359'如申睛專利細第355項所述之連續電鍍製作線路元件之方法，其中，該形成該賴層之步驟包括沉積厚度介於2微米至 1.2微米之間的一氮梦化合物層。瓢如申請專利範圍第355項所述之連續電難作線路元件之方法，其中’該形成該保護層之步驟包括沉積厚度介於Ο』微米至 1.2微米之間的一碟石夕玻璃層。亂如申請專利範圍第355猶述之連、續電鑛製作線路元件之方法，其中’該形成該保護層之步驟包括沉積厚度介於〇·2微米至 1-2微米之間的一氧矽化合物層。縦ρ請專利範圍第355項所述之連續電難作線路元件之方法，其中，該形成該保護層之步驟包括沉積厚度介於〇·2微米至 96 1305951 1 · 2微米之間的一氮氧石夕化合物層。

363. 如申請專利範圍第355項所述之連續電鍍製作線路元件之方法’其中，該形成該第-金屬層步驟前_成厚度介於.米至 50微米之間的一第一聚合物層在該保護層上。 364. 如申請專利範圍第355項所述之連續電鐘製作線路元件之方法，其中，該形成該第—金屬層步驟前更形成厚度介於2微米至 50微米之間的一聚醯亞胺化合物層在該保護層上。 365·如申請專利範圍第355項所述之連'續電鍛製作線路元件之方法，其中，該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的-笨基環丁烯化合物層在該保護層上。 366.如申請專利範圍第哪項所述之連續電錢製作線路元件之方法，其中，該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的-聚對二甲苯類高分子層在該保護層上。縦如申請專利範圍第363項所述之連續電難作線路元件之方法，其中，該形成該第-聚合物層之步驟包括形成料材料層、多孔性介電材料層或環氧樹脂層。 368.

如申請專利範圍第355項所述之連續電銀製作線路元件之方法，其中，該形顧第-金屬層步驟前更形成厚度介於ι〇微米至40微米之_ —第_聚合物層在麵護層上。 97

度介於働埃至 400埃至 1305951 3::請:_广_之連續電•線路•方 7_埃之二蝴弟—金屬層步驟包括機錢厚度介於侧埃至、之鈦鎢合金層在該保護層上。 3爪”鞠範圍第355項所述之連續軸作線路元件之方法其中’該形成該第一金屬層步驟包括： 7000埃之—鈦金屬層在該保護層上 371. 如申糊範圍第355項所述之連續電爾線路元件之方法，其中’該形成該第-金屬層步驟包括物度介於棚埃至 7000埃之一氮化鈦層在該保護層上。 372. 如申請專利範圍第355項所述之連續電錄製作線路元件之方法，其中，該形成該第-金屬層步驟包括機錢厚度介於 7000埃之一鉅金屬層在該保護層上。 373..如申請專利範圍第355彻述之連、續電織作線路元件之方法，其中，該形成該第-金屬層步驟包括賤鑛厚度介於棚埃至 7000埃之一氮化组層在該保護層上。 374.如申清專利範圍帛355項所述之連'續電鑛製作線路元件之方法，其中，該形成該第一金屬層步驟包括濺鍍厚度介於4〇〇埃至 7000埃之一鉻金屬層在該保護層上。 375.如申請專利範圍第355項所述之連續電鑛製作線路元件之方 98 1305951

法，其中，該形成該第-金属層步驟包括機轉度介於伽埃至 7000埃之一鉻銅合金層在該保護層上。肌如巾請專利細第355項所述之連續電鍍製作線路元件之方法，其中，該形成該銅層之步驟包括—電鍍製程。肌如申請專利範圍第355斯述之連續電鑛製作線路元件之方法，其中，該形成該銅層之步驟包括形成厚度介於工微米至卯微米之間的銅層。 378·如申請專利範圍第355項所述之連續電鍍製作線路元件之方法’其中’該形成_層之轉包括形成厚度介於Q. i微米至】被未之間的銅層。柳·如申請專利範圍第娜項所述之連續電錢製作線路元件之方法，其中’該形成該第-金層之步驟包括形成厚度介於⑺微米至30微米之間的金金屬層。觀如申請專利範圍帛355項所述之連續電鍍製作線路元件之方法，其中’該形成該第二金層之步驟包括形成厚度介於2微米至 10微米之間的金金屬層。 381.冰細卿 355 法，其中，該去除未在_層下之雜—金屬層之步驟包括利用雙氧水刻未在該崎下之該第_金屬層。 99 1305951

382.如申請專利嶋355項所述之連續繼作線路元件之方法’其中觸-峨鳴峨—均^層在該第一金屬層上。 L層在該鋼紐如申請專利範圍第355項所述之連續麵製作線路元件之方法，其中’該形成該第二圖案光阻層包括形成一正光阻> 層及該第一金屬層上。 384.如申睛專利範圍第挪項所述之連續電鑛製作線路元件之方法，其中，該形成鄉三_光_包括形成—正光阻層在該銅層及該第一金屬層上。 3既如申請專利範圍第355項所述之連續電鑛製作線路元件之方法’其中，該形成該第-圖案化光阻層之開口的方法包括利们倍⑽步進曝光機形口在該第―圖案光阻層内。 386·如^專利範圍第355項所述之連續電鍍製作線路元件之方法’其中’該形成該第二圖案化光阻層之開口的方法包括利用】倍⑽步進曝光機形賴口在該第二圖案光阻層内。 387. 如申請專利範圍第355項所述之連續電難作線路元件之方法，其中’該形成該第三圖案化光阻層之開口的方法包括利用丄倍αχ)步進曝光機形賴口在該第三圖案光阻層内。 388. 如申請專利範圍第舰項所述之連、續電锻製作線路元件之方 100 1305951 法，其中，該去除未在該銅層下之該第一金屬層之步驟後更包括形成一第二圖案化聚合物層在該半導體基底及該鋼層上，該第一圖案化聚合物層之開口暴露出該第一金層及該第二金層。 389. 如申請專利範圍第項所述之連續電鑛製作線路元件之方法，其中’該形成該第二圖案化聚合觸之步驟包括形成厚度介於2微米至50微米之間的一聚醯亞胺化合物層。 390. 如申請專利範圍第388項所述之連續電鑛製作線路元件之方法，其中，該形成該第二圖案化聚合物層之步驟包括軸厚度介於2微求至5G微米之間的—苯基環丁稀化合物層。 391. 如申請專利範圍第388項所述之連續電鐘製作線路元件之方法’其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米之間的—聚對二甲苯類高分子層。 392. 如申明專利細帛 τ頁所述之連續電鐘製作線路元件之方法，其中’該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米之間的焊罩材料層、多孔性介電材料層或環乳樹脂層。 393. 如申請專利範圍第舰酬述之連續電鐘製作線路元件之方法其中，該形成該第—圖案化光阻層之步驟包括形成最大横向尺寸介於1微米至2Q微米之間的開口。 101 1305951 394.如申請專利範圍第355項所述之連續電妒制

、电緞衣作線路元件之方法，其中，該第一圖案化光阻層之相鄰之該二開口中心至中心之間距係介於2微米至50微米之間 395·如申請專利範圍第355項所述之連續電梦制於& 电鍍衣作線路元件之方法，其中，該第一圖案化光阻層之相鄰之該些開口中、、至中、間距係介於2微米至1〇微米之間。 396.如申請專利範_ 355項所述之連、續電鑛製作線路元件之方法，其中，該形成該第-圖案化光阻層之開口形狀包括形成一線圈形狀。 397·如申請專利範圍第舰工頁所述之連、續電鍍製作線路元件之方法，其中’縣除未在_層下之鱗—金屬層之步驟後更包括切割該半導縣底軸乡數半導體元件，娜―麵可連接至一基板，且利用—打線製程形成—導線在該第二金層上，經由該導線使該半導體元件電連接至該一外界電路。施·如申請專利範圍第397項所述之連續電鐘製作線路元件之方法，其中，該基板包括玻璃基板、印刷電路板及含矽之半導體基板其中之*一者。 399.如申請專利範圍第397項所述之連續電鑛製作線路元件之方夬/、中該外界電路係為軟版、半導體晶片、印刷電路板陶瓷 102 1305951 基板或玻璃基板等。

400·如申請專利範圍第355項所述之連續電鏡製作線路元件之方法’其中’該去除未在該銅層下之該第一金屬層之步驟後更包括切割該半導體基絲成錄半導體元件，彻—打線製程形成一導線在該第-金層及該第二金層上，經由該導線使該半導體元件電連接至該一外界電路。 401. 如申請專利範圍第355項所述之連續電嫂製作線路元件之方法，其中，該提供該半導體基底之步驟包括提供矽基底、砷化鎵基底（GAAS )、矽化鍺基底或具有磊晶矽在絕緣層上 (silicon-on-insulator，SOI)之基底。 402. —種線路元件結構，包括：一半導體基底；一細連線結構’位在該半導體基底上；一保護層，位在該第一線圈上；一線圈金屬層，位在該保護層上，該線圈金屬廣具有一第一接墊及一第二接墊；一第一圖案化聚合物層，位在該線圈金屬層上，該第一圖案化聚合物層之開口暴露出該線圈金屬層之該第一接墊及該第二接墊； '凸塊’位在該線圈金屬層之該第一接塾；以及一導線，位在該線圈金屬層之該第二接墊。 403·如申請專利範園第402項所述之線路元件結構，其中，該細 103 1305951

連線結構係由多數個厚度小於3微米之該介電層及多數個厚度小於3微米之薄膜線路層所構成，該些介電層係位於該半導體半導體縣上，且該些介電層具有多數個通道孔，而該些薄膜線路層係位於該“ ％層其巾之—上，其巾該些薄麟路層藉由該些通道孔彼此電性連接。舰.如申請專利範圍f 403項所述之線路元件結構，其中，該些介電層之介電常數值係介於1至3。狐如申請專利範圍第4〇2項所述之線路元件結構，其中，該保 w 蔓層之材質包括一氮碎化合物。狐如申請專利範_ 402項所述之線路元件結構，其中，該保護層之材質包括一磷矽玻璃。樹.如申請專利範圍帛撤項所述之線路元件結構，其中，該保 «蒦層之材質包括一氧石夕化合物。 408.如申請專利範圍第402項所述之線路元件結構，其中，該保護層之材質包括一氮氧石夕化合物。 _·如申請專利範圍第碰項所述之線路元件結構，其中，該第 —圖案化聚合物層係為厚度介於2微米至5〇微米之間的聚酿亞胺化合物。 41〇·如申請專利範圍第402項所述之線路元件結構，其中， 104 1305951 鲁 1案化聚合物層係為厚度介於2微米至5。微米之間的笨基學丁埽化合物。机如申請專利範圍第402項所述之線路元件結構，其中，該第 • 1案絲合物祕鱗齡於2微米至5Q微叙間的聚對二，甲本類南分子。似如申請專利範圍第402項所述之線路元件結構，其中，該第 > ~圖案化聚合物層係為厚度介於2微米至5()微米之間的環氧樹知、焊罩材料或多孔性介電材料。似如申請專利範圍第衡項所述之線路元件結構，更包括—第 • —金屬層位在該線圈金屬層與該第-圖案化聚合物層之間。侃如申請專利細帛413項所述之線路元件結構，其中，該第 —金屬層係為厚度介於_埃至·埃之—鈦鎢合金層。 _ 415·如申料繼g第413項所述之線路元件結構，其中，該第 —金屬層係為厚度介於麵埃至7〇〇〇埃之—鈦金屬層。 416. 如中請專利範圍第413項所述之線路元件結構，其中，該第 -金屬層係祕度介於棚埃至雇埃之—氮化欽層。 417. 如申請專利顧第413項所述之線路元件結構，其中，該第一金屬層係為厚度介於400埃至7000埃之—钽金屬層。馨.如申請專利翻第413項所述之線路元件結構，其中，該第 105 1305951

一金屬層係為厚度介於400埃至7000埃之一氮化组層。 419. 如申請專利範圍第413項所述之線路元件結構，其中一金屬層係為厚度介於400埃至7000埃之一鉻金屬層。 420. 如申請專利範圍第413項所述之線路元件結構，其中一金屬層係為厚度介於400埃至7000埃之一絡銅合金層。 421. 如申請專利範圍第402項所述之線路元件結構，其中圈金屬層包括厚度介於1微米至50微米之一金層。 422. 如申請專利範圍第402項所述之線路元件結構，其中圈金屬層包括厚度介於1微米至10微米之一金層。 423. 如申請專利範圍第402項所述之線路元件結構，其中圈金屬層包括厚度介於1微米至50微米之一銅層。 424. 如申請專利範圍第402項所述之線路元件結構，其中圈金屬層包括厚度介於1微米至10微米之一銅層。 425. 如申請專利範圍第402項所述之線路元件結構，其中圈金屬層包括厚度介於1微米至50微米之一銀層。 426. 如申請專利範圍第402項所述之線路元件結構，其中: 圈金屬層包括厚度介於1微米至10微米之一銀層。 427. 如申請專利範圍第402項所述之線路元件結構，其中：圈金屬層包括厚度介於1微米至50微米之一鎳層。，該第，該第 ’該線 ’該線 ’該線，該線 ’該線該線該線 106 1305951

428. 如申請專利範圍第402項所述之線路元件結構，其中，該線圈金屬層包括厚度介於1微米至10微米之一鎳層。 429. 如申請專利範圍第402項所述之線路元件結構，其中，該凸塊包括厚度介於1微米至50微米之一金層。 430. 如申請專利範圍第402項所述之線路元件結構，其中，該凸塊包括厚度介於0.1微米至30微米之一金層。 431. 如申請專利範圍第402項所述之線路元件結構，其中，該凸塊包括厚度介於1微米至50微米之一銅層。 432. 如申請專利範圍第402項所述之線路元件結構，其中，該凸塊包括厚度介於0.1微米至30微米之一銅層。 433. 如申請專利範圍第402項所述之線路元件結構，其中，該凸塊包括厚度介於1微米至50微米之一銀層。 434. 如申請專利範圍第402項所述之線路元件結構，其中，該凸塊包括厚度介於0.1微米至30微米之一銀層。 435. 如申請專利範圍第402項所述之線路元件結構，其中，該凸塊層包括厚度介於1微米至50微米之一鎳層。 436. 如申請專利範圍第402項所述之線路元件結構，其中，該凸塊包括厚度介於0.1微米至30微米之一鎳層。 437. 如申請專利範圍第402項所述之線路元件結構，更包括一第 107 1305951 二聚合物層位在該保護層與該線圈金屬層之間。 _ 438·如申請專利範圍第437項所述之線路元件結構’其中，該第二聚合物層係為厚度介於2 «至5Q絲之間的聚輕胺化合物。 439. 如申請專利範圍第437項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2齡至5G微米之間的苯基環丁烯化 | 合物。 440. 如申請專利範圍第437項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微米至5G微米之間的聚對二甲苯類 φ 高分子。 441. 如申請專利範圍第437項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微米至5〇微米之間的環氧樹脂、焊罩材料或多孔性介電材料。 _ 442.如申請專利細第4〇2項所述之線路元件結構，其中，該半導體基底係選自錄底、;基底（GAAS)、_減基底或具有猫日日石夕在緣層上（siHc〇n_〇n—insulat〇r ’ s〇i)其中之—之基底° 443. 一種線路元件結構，包括： # -半導體基底； 108 1305951

一保護層，位在該半導體基底上；一第***圖案化線路層，位在該保護層上；一第一圖案化聚合物層，覆蓋在該第一圖案化線路層及該保護層上，該第一圖案化聚合物層之開口暴露出該第一圖案化線路層；一第一金屬層，位在該第一圖案化聚合物層之開口内；以及一弟一線圈’位在該第一圖案化聚合物層上並電連接至該第—金屬層。

444. 如申請專利範圍第443項所述之線路元件結構，其中，該半導絲底更包括-細連線結構，該細連線結構係由多數個厚度小於3微米之該介騎及錄個厚度小於3微米之_線路層所構成，該些介電靠位於該半導辭導體基底上，且該些介電層具有多數個通道孔，織些細線路層餘於雜介電層其中< 上，其中該些薄膜線路層藉由該些通道孔彼此電性連接。 445. 如申請專利範圍第444項所述之線路元件結構，其中，議此介電層之介電常數值係介於1至3。 446.如申請專利範圍第443項所述之線路元件結構，其中濩層之材質包括一氣梦化合物。

術·如申請專利範圍第443項所述之線路元件、結構，其中護層之材質包括一磷矽玻璃。謗保 109 1305951

448.如申請專利範圍第443項所述之線路元件結構，其中，該保護層之材質包括一氧矽化合物。 449. 如申請專利範圍第443項所述之線路元件結構，其中，該保護層之材質包括一氮氧石夕化合物。 450. 如申請專利範圍第443項所述之線路元件結構，更包括一第二聚合物層位在該保護層與該第一圖案化線路層之間。 451. 如申請專利範圍第450項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微米至5G微米之_聚醯亞胺化合物。 452.如申請專利範園第450項所述之線路元件結構，其中，該第 -水合物層係為厚度介於2微米至50微米之間的苯基環丁婦化合物。 453·如申請專利範圍第項所述之線路元件結構，其中，該第二聚合物層係為厚度介於2微米至50微狀_料二f苯類高分子。 454·如申請專利範圍第450項所述之線路元件結構，其中，該第二聚合物為厚度介於2_至5峨米之間的環氧樹脂、焊罩材料或多孔性介電材料。 •如中請專利細第45G項所述之線路元件結構，更包括一第 110 1305951

二金屬層位在該第一圖案化線路層與該第二聚合物層之間。 456. 如申請專利範圍第455項所述之線路元件結構，其中，該第二金屬層係為厚度介於400埃至7000埃之一欽鎢合金層。 457. 如申請專利範圍第455項所述之線路元件結構，其中，該第二金屬層係為厚度介於400埃至7000埃之一鈦金屬層。 458. 如申請專利範圍第455項所述之線路元件結構，其中，該第二金屬層係為厚度介於400埃至7000埃之一氮化鈦層。 459. 如申請專利範圍第455項所述之線路元件結構，其中，該第二金屬層係為厚度介於400埃至7000埃之一组金屬層。 460. 如申請專利範圍第455項所述之線路元件結構，其中，該第二金屬層係為厚度介於400埃至.7000埃之一氮化钮層。 461. 如申請專利範圍第455項所述之線路元件結構，其中，該第二金屬層係為厚度介於400埃至7000埃之一路金屬層。 462. 如申請專利範圍第455項所述之線路元件結構，其中，該第二金屬層係為厚度介於400埃至7000埃之一鉻銅合金層。 463. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化線路層包括厚度介於1微米至50微米之一金層。 464. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化線路層包括厚度介於1微米至10微米之一金層。 111 1305951

465. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化線路層包括厚度介於1微米至50微米之一銅層。 466. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化線路層包括厚度介於1微米至10微米之一銅層。 467. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化線路層包括厚度介於1 米至50#：米之一層。 468. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化線路層包括厚度介於1微米至10微米之一銀層。 469. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化線路層包括厚度介於1微米至50微米之一鎳層。 470. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化線路層包括厚度介於1微米至10微米之一鎳層。 471. 如申請專利範圍第443項所述之線路元件結構，其中，該第一金屬層係為厚度介於1微米至50微米之一金層。 472. 如申請專利範圍第443項所述之線路元件結構，其中，該第一金屬層係為厚度介於0.1微米至30微米之一金層。 473. 如申請專利範圍第443項所述之線路元件結構，其中，該第一金屬層係為厚度介於1微米至50微米之一銅層。 474. 如申請專利範圍第443項所述之線路元件結構，其中，該第 112 1305951 一金屬層係為厚度介於0.1微米至30微米之一銅層。

475. 如申請專利範圍第443項所述之線路元件結構，其中，該第一金屬層係為厚度介於1微米至50微米之一銀層。 476. 如申請專利範圍第443項所述之線路元件結構，其中，該第一金屬層係為厚度介於0.1微米至30微米之一銀層。 477. 如申請專利範圍第443項所述之線路元件結構，其中，該第一金屬層係為厚度介於1微米至50微米之一鎳層。 478. 如申請專利範圍第443項所述之線路元件結構，其中，該第一金屬層係為厚度介於0.1微米至30微米之一鎳層。 479. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化聚合物層係為厚度介於2微米至50微米之間的聚醯亞胺化合物。 480. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化聚合物層係為厚度介於2微米至50微米之間的苯基環丁烯化合物。 481. 如申請專利範圍第443項所述之線路元件結構，其中，該第一圖案化聚合物層係為厚度介於2微米至50微米之間的聚對二甲苯類高分子。 482. 如申請專利範圍第443項所述之線路元件結構，其中，該第 113 l3〇^9$1 /廖索化聚合物層係為厚度介於2微米至5〇微米之^ ·<-间的環氧樹 # 0、焊罩材料或多孔性介電材料。 483. 妒申請專利範圍第443項所述之線路元件結構，其中，該第 /顏案化線路層係選自為金屬線圈、連接線路 s里s匕罝線路層其中之一者或。 φ 484. 如申請專利範圍第443項所述之線路元件結構，其中，該半導體基底健㈣基底、魏雜底（GAASh 有蠢晶砍在絕緣層上(si 1 icon-on-insulator，s〇l)其中之—之基底。 485·如申請專剩範圍第443項所述之線路元件結構，其中，該第一線圈係為厚度介於1微米至50微米之_金層。概如申請專利範圍第443項所述之線路元件結構，其中，該第一線圈係為厚度介於〇·1微米至3〇微米之—金層。籲 487.如申請專利範圍第443項所述之線路元件結構，其中，該第一線圈係為厚度介於1微米至5〇微米之—鋼層。概如申請專利細第443項所述之線路元件結構，其中，該第一線圈係為厚度介於0.1微米至30微米之一铜層。槪如申請專利範圍第443項所述之線路元件結構，其中，該第一線圈係為厚度介於1微米至50微米之一銀層。 114 1305951 视如申請專利範圍請項所述之線路元件結構，其中，該第 -線圈係為厚度介於u微米至3()微米之一銀層。脱如帽專利細第梢項所述之線路祕結構，其中，該第一線圈係為厚度介於1微米至50微紅一鎳層。 492.如申請專利範圍第443項所述之線路元件結構，其中，該第一線圈層係為厚度介於G.1微米至30微米之-錄層。 493·-種連續魏製作線路元件之方法，其步驟包括：提供-半導體基底、—細連_構及—保護層，其巾該細連線結構位在該半導體基底上，該保護層位在該細連線結構上；形成一第一金屬層在該保護層上；形成苐圖案化光阻層在該第一金屬層上，該第一圖案化光阻層之多數開口暴露出該第一金屬層；形成一第一金屬層在該第一圖案化光阻層之該開口内；去除該第一圖案化光阻層；形成一第二圖案化光阻層在該第二金屬層及該第一金屬層上，該第二圖案化光阻層之開口暴露出該第二金屬層；形成一金層在該第二圖案化光阻層之該開口内；以及去除該第二圖案化光阻層，及去除未在該第二金屬層下之該第一金屬層；切割該半導體基底形成多數半導體元件；以及利用捲帶自動貼合(Tape Automated Bonding; TAB)製程，使該半導體元件上之該金層接合在一軟性基板上。 1305951

494如申請專利範圍第項所述之連續電鑛製作線路元件之方法，其中，該形成該細連線結構步驟包括：形成多數個厚度小於i微米之該介電層，位於該半導體基底上，且該些介電層具有多數個通道孔；以及形成多數個厚度小於i微米之細線路層，而該些細線路層係位於該些介電層其中之-上，其中該些細線路層藉由連接。 495，如申請專利範圍帛494項所述之連、續電鑛製作線路元件之方法，其巾’細彡賴些介騎之步驟包姉齡雜數值介於i 至3之該些介電層。概如申請專利範圍帛項所述之連續電錢製作線路元件之方法，其中，該形成該保護層之步驟包括一化學氣相沉積 Vapor Deposition，CVD)製程。 497. 如申請專利範圍第493項所述之連、續電鑛製作線路元件之方法，其中’該形成該保護層之步驟包括沉積厚度介於〇 2微来至 1.2微米之間的一氮梦化合物層。 498. 如申請專利範園第棚項所述之連續電錢製作線路元件之方法，其中，該形成該保護層之步驟包括沉積厚度介於〇·2微米至 1· 2微米之間的一填發玻璃層。 116

0.2微米至電鍍製作線路元件之方 1305951 4卯.如申請專利範圍第493項所述之連續電鍵製作線路元件之方法’其中’該形成該键層之步驛包括沉積厚度介於〇·2微米至 1.2微米之間的一氧石夕化合物層。 500.如申請專利範圍第項所述之連、續電錄製作線路元件之方法，其中，該形成該保護層之步驟包括沉積厚度介於 1.2微米之間的一氮氧矽化合物層。 501.如申請專利範圍第493項所述之連續法’其中’該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的一第一聚合物層在該保護層上。 502. *申請專利範圍f 493類述之連'續電鍵製作線路元件之方法’其中，該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的一聚醯亞胺化合物層在該保護層上。 503. 如申請專利範圍第493項所述之連、續電錢製作線路元件之方法，其中，該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的一苯基環丁烯化合物層在該保護層上。 504. 如申請專利範圍第493項所述之連續電鎮製作線路元件之方法，其中’該軸該第-金麟步驟敎形成厚度介於2微米至 50微米之間的一聚對二甲苯類高分子層在該保護層上。 505. 如申請專利範圍第501項所述之連續電錢製作線路元件之方 117 1305951

法’其中，該形成該第〜聚合歸之麵包括軸焊罩材料層、多孔性介電材料層或環氧樹脂層。 506. 如申請專利範圍第493項所述之連續電鍍製作線路元件之方法，其中’該形成該第-金屬層步驟前更形成厚度介於1〇微米至40微米之間的一第一聚合物層在該保護層上。 507. 如中請專利範圍第·項所述之連續電健作線路元件之方法，其中，該形成該第-金屬層步驟包括錢鍍厚度介於棚埃至 7000埃之一鈦鹤合金層在該保護層上。 508. 如中請專纖圍第項所述之連續電鍍製作線路元件之方法’其中，該形成該第一金屬層步驟包括賤鑛厚度介於棚埃至 7000埃之一鈦金屬層在該保護層上。 509. 如申請專利範圍第493項所述之連、續電锻製作線路元件之方法’其中，該形成該第-金屬層步驟包括驗厚度介於棚埃至 7000埃之一氮化鈇層在該保護層上。 510. 如申轉利乾圍第項所述之連續電鎮製作線路元件之方法，其中’該形成該第-金屬層步驟包括濺鍍厚度介於姻埃至薦埃之金屬層在雜護層上。 51L *申請專利範_ 493項所述之連續電鑛製作線路元件之方法’、中’該形成該第一金屬層步驟包括濺鑛厚度介於侧埃至 118 1305951 7000埃之一氮化紐層在該保護層上。沿.如申請專利範圍第備項所述之連續電鐘製作線路元件之方法，射，該形成該第-金屬層步驟包括濺鍵厚度介於侧埃至 7000埃之一鉻金屬層在該保護層上。 513.如申咐專利把圍第項所述之連續電鐘製作線路元件之方法，其中’該形成該第-金屬層步驟包括機鍍厚度介於棚埃至 7000埃之一路銅合金層在該保護層上。似如申請專利範圍第棚項所述之連續電織作線路元件之方法，其中，該形成該金層之步驟包括—電鐵製程。弧如帽專利侧第項所述之補電織作線路元件之方法，其中，該形成該第二金屬層之步驟包括形成厚度介於i微米至50微米之間的金層。抓___第·項所述之連續電織作線路元件之方法’其中，該形成該第二金屬層之步驟包括形成厚度介於〇. ι微米至30微米之間的金層。抓如中請專利範園第補述之連續電鍍製作線路元件之方法，其中，該形成該第二金屬層之步驟包括形成厚度介於⑽米至50微米之間的鋼層。观如申請專利範圍第493項所述之連續電難作線路元件之方 119 1305951 法，其中，該形成該第二金屬層之步驟包括形成厚度介於隱米至30微米之間的銅層。邮如申請專利輸493項所述之連續電鑛製作線路元件之方法，其中，概蛾鄕二金麟之步鱗齡於ι微米至50微米之間的銀層。观如申請專利細第棚項所述之連續電鍵製作線路元件之方法，其中’該形成該第二金屬層之步驟包括形成厚度介於〇. i微米至30微米之間的銀層。机如中請專利範圍第493項所述之連續電鑛製作線路元件之方法，其中，該形成該第二金屬層之步驟包括形成厚度介於工微米至50微米之間的鎳層。 522. 如帽專利細第項所述之連續電鍍製作線路元件之方法，其中’該形成該第二金屬層之步驟包括形成厚度介於〇.丄微米至30微米之間的鎳層。 523. 如申請專利範圍第493項所述之連續電鑛製作線路元件之方法，其中，該形成該金層之步驟包括形成厚度介於i微米至即微米之間的金金屬層。 524. 如暢專利細第·項所述之連魏鐘製作線路元件之方法，其中，該形成該金層之步驟包括形成厚度介於u微米至加 120 1305951 微米之間的金金屬層。

525. 如申請專利範圍第493項所述之連'續電链製作線路元件之方法’其中，該去除未在該第二金顧下之該第―金屬層之步驟包括利用雙氧水姓刻未在該第二金屬層下之該第一金屬層。 526. 如申請專利範圍第493項所述之連、續電錢製作線路元件之方法，其中’該形成該第-Μ絲層包_成—正光阻層在該第一金屬層上。 527.如申請專利範圍第493項所述之連

法，其中，該形成該第二圖案光崎包括形成—正絲層在該第一金屬層及該第一金屬層上。观如中請專利範圍第項所述之連'續麵製作線路元件之方法’其中，該形成該第-圖案化光阻層之開σ的方法包括利用工倍(IX)步進曝域形成開σ在該第—職光阻層内。观如申請專利範圍第項所述之連續電鑛製作線路元件之方法’其中，該形成該第二圖案化光阻層之開口的方法包括利用i 倍(IX)步進曝光機形成，在該第二圖案光阻層内。縱㈣請細_ 493項所述之連續電難作線路元件之方法，其中，該去除未在該第二金屬層下之該第—金屬層之步驟後更包括形成一第二圖案化聚合物層在該半導體基底及該第二金 121 1305951 屬層上，該第二圖案化聚合物層之開口暴露出該金層。 531. 如申請專利範圍帛53〇項所述之連、續電鍍製作線路元件之方法’其中’制彡賴第二_錄合_之_包_成厚度介於2微米至50微米之間的一聚醯亞胺化合物層。 532. 如申請專利範圍第53〇項所述之連、續電鑛製作線路元件之方法，其中’該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米之間的―苯基環丁烯化合物層。 533. 如申请專利範圍第53〇項所述之連、續電鐘製作線路元件之方法，其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至5G微米之間的—聚對二甲苯類高分子層。 534. 如申凊專利範圍第53〇工頁所述之連、續電鍵製作線路元件之方法’其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微絲5G微米之_解材料層、多雜介電材料層或環氧樹脂層。 535.如帽專利細第備項所述之連續電觀作線路元件之方法’其中，該形成該第-圖案化光阻層之步驟包細成最大橫向尺寸介於1微米至2〇微米之間的開口。娜如申請專利範圍第493項所述之連續電鍵製作線路元件之方法’射’該第-圖案化光阻層之相鄰之該些開口中心至中心之 122 1305951 間距係介於2微米至50微米之間。 Φ 537·如帽專利範圍第493項所述之連續電鑛製作線路元件之方法’其中，該第一圖案化光阻層之相鄰之該些開〇中心、 …Τ 之間距係介於2微米至10微米之間。 • 538.如申請專利窺圍帛項所述之連'續電作線路元件之方法，其中，該形成該第一圖案化光阻層之開口形狀包姉成—線圈形狀。 ί 539. 如中請專利範圍第493項所述之連續電鐘製作線路元件之方法，其中，該共該半導體基底之步驟包括提供石夕基底、碎化錁 • 基底（GMS )、矽化鍺基底或具有磊晶矽在絕緣層上 (silicon-on-insulator，SOI)之基底。 540. 一種連續電鍍製作線路元件之方法，其步驟包括：提供一半導體基底、一細連線結構及一保護層，其中該細連線結 | 構位在該半導體基底上，該保護層位在該細連線結構上；形成一第一金屬層在該保護層上；形成一第一圖案化光阻層在該第一金屬層上，該第一圖案化光阻層之多數開口暴露出該第一金屬層；形成一第二金屬層在該第一圖案化光阻層之該開口内；去除該第一圖案化光阻層；形成一第二圖案化光阻層在該第二金屬層及該第一金屬層上，該 | 第-®案化光阻層之開σ暴露出該第二金屬層；形成一金層在該第二圖案化光阻層之該開口内；以及 123 1305951

去除該第二圖案化光阻層，及去除未在該第二金屬層下之該第一金屬層；切利該半導體基底形成多數半導體元件；以及利用一異方性導電膠(ACF)將該半導體元件上之該金層電性接合在一玻璃基板上。 541. 如申請專利範圍第540項所述之連續電鍍製作線路元件之方法，其中，該形成該細連線結構步驟包括：形成多數個厚度小於1微米之該介電層，位於該半導體基底上，且該些介電層具有多數個通道孔；以及形成多數個厚度小於1微米之細線路層，而該些細線路層係位於該些介電層射之-上，其巾該些細線路層藉由該麵道孔彼此電性連接。 542. 如申請專利範圍第541項所述之連續電艘製作線路元件之方法，其中，該形成該些介電層之步驟包括形成介電常數值介於1 至3之該些介電層。 543. 如申請專利範園第540項所述之連續電鍍製作線路元件之方法，其中，該形成該保護層之步驟包括一化學氣相沉積(chemky Vapor Deposition，CVD)製程。 544. 如申請專利範圍第540項所述之連續電鍍製作線路元件之方 124 1305951

法，其中，該形成該保護層之步驟包括沉積厚度介於〇 2微米至 1· 2微米之間的一氮矽化合物層。 545.如申請專利範園第54〇項所述之連續電難作線路元件之方法，其中，該形成該保護層之步驟包括沉積厚度介於〇 2微米至 1· 2微米之間的一填石夕玻璃層。 546· ”請專利細第540項所述之連續電難作線路元件之方去，其中，該形成該保護層之步驟包括沉積厚度介於〇. 2微米至 1-2微米之間的一氧矽化合物層。 547 » 山 .如申請專利細帛540撕述之連續電鑛製作線路元件之方其中，該开^成該保護層之步驟包括沉積厚度介於〇 2微米至 1· 2微米之間的一氮氧碎化合物層。 8.如申請專利範圍帛540項所述之連、續電錢製作線路元件之方法’其中，該形成該第-金屬層步驟前更形成厚度介於2微米至 50微米之間的一第一聚合物層在該保護層上。 •如巾請專利範圍第540項所述之連續麵製作線路元件之方法其中，該形成該第一金屬層步驟前更形成厚度介於2微米至 50微米之間的一聚醯亞胺化合物層在該保護層上。 )5〇 ,. ’如中請專利細第540項所述之連續電難作線路元件之方法，其中，該形成該第一金屬層步驟前更形成厚度介於2微米至 125 1305951 5(m米之間的—苯基環丁烯化合物層在該保護層上。 #亂如申請專利範圍第54〇項所述之連續電鑛製作線路元件之方法，其中’該形成該第-金屬層步驟前更形成厚度介於2微米至 - v 政米之間力1對二甲苯類高分子層在該保護層上。 -552·如^專利細第548項所述之連續電鍍製作線路元件之方法，其中’制彡龜第—聚合物層之步驟包括形鱗I材料層、 | 多孔性介電材料層或環氧樹脂層。 553•如申明專利範圍第54〇項所述之連、續電錢製作線路元件之方法其中’該形成該第一金屬層步驟前更形成厚度介於W微米 φ 至40微米之間的一第一聚合物層在該保護層上。 554.如申請專利範圍第54〇項所述之連續電鑛製作線路元件之方法’其巾，該形成該第-金屬層步驟包括機鍍厚度介於侧埃至 7000埃之一鈦鶴合金層在該保護層上。 • 555.如申請專利範圍第54〇項所述之連續電鎮製作線路元件之方法，其中，該形成該第-金屬層步驟包括猶厚度介於姻埃至 7000埃之一鈦金屬層在該保護層上。 556.如申請專利範園第540項所述之連續電鑛製作線路元件之方法，其中，該形成該第-金屬層步驟包括賤鑛厚度介於働埃至矚？GGD埃之-氮紐層在娜護層上。 126

1305951 研.如申請專利範圍第刚項所述之連續電鑛製作線路元件之方法，其中，該形成該第-金屬層步驟包_鑛厚度介於_方 7000埃之一鈕金屬層在該保護層上。、 558.如申請專利範圍第54〇項所述之連續法，其中，該形成該第一金屬層步驟包括 7000埃之一氮化鈕層在該保護層上。電鐵製作線路元件之方濺鍍厚度輪_埃至 559.如申請專利範圍第540項所述之連續電铲具电鍍衣作線路元件之方法，其中，該形成該第-金屬層步驟包括機鍍厚度介於姻埃至

7000埃之-絡麵層在該保護層上。瓢如申請專利卿_項所述之連續麵製作線路元件之方法’其中’該形成該第-金屬層步驟包括機鑛厚度介於働埃至 7000埃之—軸合金層在雜護層上。亂如申請專利範圍第540項所述之連續電錢製作線路元件之方、、、中刻端該金層之步驟包括—電鍵製程。搬Μ請專利翻第54Q項所述之連續聽製作線路元件之方法，射，該形成該第二金屬層之步驟包括形成厚度介於】微米至50微米之間的金層。 563.、、_物軸M項所述之連續軸作線路元件之方法’其中帛㈤㈣嶋爾齡於㈣ 127 1305951

米至30微米之間的金層。 564·如申請專利範圍第54〇項所述之連續電鍵製作_元件^ 法，其中，該形成該第二金屬層之步驟包括形成厚度介於^微米至50微米之間的銅層。 565.如申睛專利範圍第54〇項所述之連續電鑛製作線路元件之方法，其中’該形成該第二金屬層之步驟包括形成厚度介於^微未至30微未之間的鋼層。 566·如㈣專利細第_項所述之連續電鍍製作線路元件之方法，其中，該形成該第二金麟之麵包細彡成厚度介W微米至50微米之間的銀層。肌如申請專利範園第54〇項所述之連續電鑛製作線路元件之方法，其中’該形成該第二金屬層之步驟包括形成厚度介於隨米至30微米之間的銀層。 568· Μ請專利範園第54G項所述之連續電鍍製作線路元件之方法，其中，該形成該第二金屬層之步驟包括形成厚度介於i微米至50微未之間的錄層。 .辦請專利範圍第54G項所述之連續電鍍製作線路元件之方法’其中’該形成該第二金屬層之步驟包括形成厚度介於(U微米至30微米之間的錄層。 128 1305951 570.如申請專利範圍帛540項所述之連、續電鑛製作線路元件之方籲法，其中，該形成該金層之步驟包括形成厚度介於1微求至5〇微米之間的金金屬層。 • 571.如申請專利範圍第540項所述之連續電錢製作線路元件之方 . 法，其中’該形成該金層之步驟包括形成厚度介於0.1微米至30 微米之間的金金屬層。 • 572.如中請專利綱第540項所述之連續電鍍製作線路元件之方法，其中’該去除未在該第二金麟下之鄕—金勒之步驟包括利用雙氧水侧未在該第二金屬層下之該第—金屬層。 • 观如申請專利範圍第540彻述之連、續電鍍製作線路元件之方法，其中，該形成該第-圖案光阻層包括形成一输且層在該第一金屬層上。 574. 如申請專利範圍第540綱述之連'續電錢製作線路元件之方法，其中，該形成該第二圖案光阻層包_成„正光_在該第一金屬層及該第一金屬層上。 575. 如申請專利範圍第54〇項所述之連、續電錢製作線路元件之方法，其中，該形成該第-圖案化光阻層之開口的方法包括利用丄倍(IX)步進曝光機形成開口在該第_圖案光_内。鲁576.如申請專利範圍第54。項所述之連續電錄製作線路元件之方 129 1305951

法，其中，該形成該第二圖案化光阻層之開口的方法包括利用工倍(IX)步進曝光機形成開口在該第二圖案光阻層内。 577. 如申請專利範圍第540項所述之連續電鍍製作線路元件之方法，其中，該去除未在該第二金屬層下之該第—金屬層之步驟後更包括形成一第二圖案化聚合物層在該半導體基底及該第二金屬層上，該第二圖案化聚合物層之開口暴露出該金層。 578. 如申請專利範圍第577項所述之連續電鍍製作線路元件之方法，其中，該形成該第二圖案化聚合物層之步驟包括形成厚声介於2微米至50微米之間的一聚醯亞胺化合物層。 579·如申請專利範圍第577項所述之連續電鍍製作線路元件之方法，其中，該形成該第二圖案化聚合物層之步驟包括形成厚声介於2微米至50微米之間的一苯基環丁烯化合物層。如申請專利範圍第577項所述之連續電鑛製作線路元件之方法，其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微米至50微米之間的一聚對二甲苯類高分子層。 1·如申明專利範圍苐577項所述之連續電鑛製作線路元件之方法，其中，該形成該第二圖案化聚合物層之步驟包括形成厚度介於2微敍5G微狀關焊罩材料層、纽性介電材料層或環氧樹脂層。 130 1305951

582·如申請專利範園第540項所述之連法，其中，該形成該第一圖案化光阻層尺寸介於1微米至2〇微米之間的開口續電鍍製作線路元件之方之步驟包括形成最大横向哪.如申請專利範園第540項所述之連、續電鑛製作線路元件之方法，其中，該第-圖案化光阻層之相鄰之該些開口中心至中心之間距係介於2微米至5〇微米之間。

584·如巾請專繼圍第54〇項所述之連續電鍍製作線路猶之方法，其中，該第-圖案化光阻層之相鄰之該些開口中心至中心之間距係介於2微米至1〇微米之間。

585.如㈣專利範圍第54G項所述之連續電鍍製作線路元件之方法，其中，該形成該第一圖案化光阻層之開口形狀包括形成一線圈形狀。

586.如申請專利範圍第540項所述之連續電鍍製作線路元件之方法’其中’該提供該半導體基底之步驟包括提供石夕基底、坤化録基底（GAAS )、矽化鍺基底或具有磊晶矽在絕緣層上 (silicon-on-insulator，SOI)之基底。

131