TWI397885B

TWI397885B - 用於一平面顯示器之一時序控制器存取資料的方法與平面顯示器

Info

Publication number: TWI397885B
Application number: TW097116805A
Authority: TW
Inventors: Po Jui Huang; Ying Jie Su; Chung Jan Jr
Original assignee: Novatek Microelectronics Corp
Priority date: 2008-05-07
Filing date: 2008-05-07
Publication date: 2013-06-01
Also published as: US8274449B2; TW200947380A; US20090278767A1

Description

用於一平面顯示器之一時序控制器存取資料的方法與平面顯示器

本發明係指一種用於一平面顯示器之一時序控制器存取資料的方法及其相關裝置，尤指一種可減少該時序控制器之一線緩衝器所需之記憶體單位，以節省影像資料之記憶體的方法及其相關裝置。

液晶顯示器具有外型輕薄、耗電量少以及無輻射污染等特性，已被廣泛地應用在電腦系統、行動電話、個人數位助理(PDA)等資訊產品上。液晶顯示器的工作原理係利用液晶分子在不同排列狀態下，對光線具有不同的偏振或折射效果，因此可經由不同排列狀態的液晶分子來控制光線的穿透量，進一步產生不同強度的輸出光線，及不同灰階強度的紅、綠、藍光。

請參考第1圖，第1圖為習知一薄膜電晶體(Thin Film Transistor，TFT)液晶顯示器10之示意圖。薄膜電晶體液晶顯示器10包含一面板100、一時序產生器102、一資料線訊號輸出電路104及一掃描線訊號輸出電路106。資料線訊號輸出電路104根據時序產生器102所產生的控制訊號，將一資料訊號轉換為電壓訊號，而掃描線訊號輸出電路106根據時序產生器102所產生的控制訊號，控制電壓訊號的輸出，進而控制每一畫素(Pixel)之等效電容的電位差，使面板100呈現出不同的灰階變化。另一方面，薄膜電晶體液晶顯示器10之畫面係以一列(Row)為單位逐列顯示，進而顯示一完整畫面。在第1圖中，畫面之一列對應於2N個畫素資料P₁ ~P_2N ，且畫素資料P₁ ~P_2N 透過雙埠之資料線訊號輸出電路104輸出至面板100。也就是說，畫素資料P₁ 及P_N+1 係同時顯示，畫素資料P₂ 及P_N+2 係同時顯示，依此類推。

然而，原始的畫素資料P₁ ~P_2N 並非依顯示順序排列，而是序列(Series)排列如P₁ 、P₂ 、…P_N 、P_N+1 、…P_2N ，因此，時序產生器102中設有一線緩衝器(Line Buffer)110，用來將序列之畫素資料P₁ ~P_2N 轉換為並列之畫素資料P₁ 、P_N+1 、P₂ 、P_N+2 、…P_N 、P_2N ，以輸出至資料線訊號輸出電路104。關於時序產生器102中畫素資料P₁ ~P_2N 及線緩衝器110之關係示意圖，請參考第2圖。線緩衝器110包含有N個記憶體單位，其中每個記憶體單位(例如2 bytes)用來儲存連續兩個畫素資料。因此，線緩衝器110共可儲存2N個畫素資料P₁ ~P_2N 。對畫素資料P₁ ~P_2N 來說，當畫素資料由P₁ 依序寫入至P_N+1 時，畫素資料P₁ 及P_N+1 即由線緩衝器110讀出，輸出至資料線訊號輸出電路104，使畫素資料P₁ 及P_N+1 同時顯示。同樣地，當畫素資料寫入至P_N+2 時，畫素資料P₂ 及P_N+2 即由線緩衝器110讀出，輸出至資料線訊號輸出電路104，使畫素資料P₂ 及P_N+2 同時顯示，依此類推。

然而，對於一列畫素資料來說，習知線緩衝器110之每個記憶體單位僅用來寫入及讀出一次，無法提升記憶體的使用效率。

因此，本發明之主要目的即在於提供一種用於一平面顯示器之一時序控制器存取資料的方法及其相關裝置，以節省影像資料之記憶體。

本發明揭露一種用於一平面顯示器之一時序控制器存取資料的方法，包含有於該時序控制器中形成一線緩衝器，該線緩衝器包含複數個記憶體單位；將該複數個記憶體單位分為一第一部分及一第二部分，該第一部分之記憶體單位的數量大於該第二部分之記憶體單位的數量；以該第一部分之記憶體單位儲存對應於一畫面之一列之複數個畫素資料中一第一數量之畫素資料；以該第二部分之記憶體單位儲存該複數個畫素資料中一第二數量之畫素資料；以及依序讀取該複數個記憶體單位所儲存之畫素資料；其中，該第一數量與該第二數量相等。

本發明另揭露一種可節省影像資料之記憶體的平面顯示器，包含有一面板；一資料線訊號輸出電路，耦接於該面板，用來輸出影像資料至該面板；一掃描線訊號輸出電路，耦接於該面板，用來驅動該面板顯示影像資料；以及一時序控制器，耦接於該資料線訊號輸出電路及該掃描線訊號輸出電路，用來處理影像資料，該時序控制器包含有一線緩衝器，包含有複數個記憶體單位，該複數個記憶體單位分為一第一部分及一第二部分，該第一部分之記憶體單位的數量大於該第二部分之記憶體單位的數量；一控制單元，耦接於該線緩衝器，用來以該第一部分之記憶體單位儲存對應於一畫面之一列之複數個畫素資料中一第一數量之畫素資料，及以該第二部分之記憶體單位儲存該複數個畫素資料中一等二數量之畫素資料；以及一資料分包單元，耦接於該控制單元，用來透過該控制單元依序讀取該複數個記憶體單位所儲存之畫素資料，並輸出至該資料線訊號輸出電路；其中，該第一數量與該第二數量相等。

由於習知線緩衝器(Line Buffer)的記憶體使用效率無法提升，因此，本發明提出一存取資料的方法，以節省線緩衝器所需之記憶體。請參考第3圖，第3圖為本發明實施例一流程30之示意圖。

流程30用於一平面顯示器之一時序控制器中，用來存取資料。流程30包含以下步驟：步驟300：開始。

步驟302：於該時序控制器中形成一線緩衝器，該線緩衝器包含K個記憶體單位，K>1。

步驟304：將K個記憶體單位分為一第一部分及一第二部分，且第一部分之記憶體單位的數量大於第二部分之記憶體單位的數量。

步驟306：以第一部分之記憶體單位儲存對應於一畫面之一列之2N個畫素資料中前N個畫素資料P₁ ~P_N ，以及以第二部分之記憶體單位儲存該2N個畫素資料後N個畫素資料P_N+1 ~P_2N ，N>1。

步驟308：依序讀取K個記憶體單位所儲存之畫素資料。

步驟310：結束。

在流程30中，畫素資料P₁ ~P_N 係依序對應於畫面之一列之前半，儲存於第一部分之記憶體單位；畫素資料P_N+1 ~P_2N 係依序對應於同一列之後半，儲存於第二部分之記憶體單位。第一部分之記憶體單位的數量大於第二部分之記憶體單位的數量，也就是說，第二部分之記憶體單位必須進行至少兩次的讀寫程序，以將畫素資料P_N+1 ~P_2N 輸出。請注意，上述及後文中使用「前」或「後」表示畫素資料，係相對於畫素資料輸入至時序控制器的時間而言。

在步驟306中，以第一部分之記憶體單位儲存畫素資料P₁ ~P_N ，係依序將畫素資料P₁ ~P_N 中每連續兩個畫素資料，儲存於第一部分之記憶體單位中每一記憶體單位。同樣地，以第二部分之記憶體單位儲存畫素資料P_N+1 ~P_2N ，係依序將畫素資料P_N+1 ~P_2N 中每連續兩個畫素資料，儲存於第二部分之記憶體單位中每一記憶體單位。此外，對應於畫面之一列之前半之畫素資料P₁ ~P_N 及後半之畫素資料P_N+1 ~P_2N ，係透過平面顯示器之一雙埠之資料線訊號輸出電路輸出，因此，步驟308中依序讀取K個記憶體單位所儲存之畫素資料，係指將畫素資料P₁ 及P_N+1 由對應的記憶體單位讀出，接著將畫素資料P₂ 及P_N+2 由對應的記憶體單位讀出，依此類推。

另一方面，在本發明實施例中，2N個畫素資料之後N個畫素資料P_N+1 ~P_2N 較佳地依順序分為數量相等的兩部份，即N/2個畫素資料P_N+1 ~P_3N/2 及N/2個畫素資料P_(3N/2)+1 ~P_2N 。本發明實施例以每連續兩個畫素資料為單位，將畫素資料P_N+1 ~P_3N/2 儲存於第二部分之記憶體單位中每一記憶體單位，同樣地，將畫素資料P_(3N/2)+1 ~P_2N 儲存於第二部分之記憶體單位中每一記憶體單位。由於每一記憶體單位用來儲存兩個畫素資料，因此第一部分之記憶體單位的數量為N/2，而第二部分之記憶體單位的數量為N/4。也就是說，記憶體單位之數量K等於N/2+N/4=3N/4。在習知技術中，對應於一畫面之一列之2N個畫素資料係儲存於N個記憶體單位。相較之下，本發明實施例將對應於一畫面之一列之2N個畫素資料儲存於3N/4個記憶體單位，因此節省了1/4數量的記憶體單位。值得注意的是，流程30係用來存取對應於畫面之一列之畫素資料，本發明實施例可將對應於畫面所包含之複數列之每一列進行畫素資料之存取，進而顯示一完整畫面。

關於2N個畫素資料寫入及讀出線緩衝器之記憶體單位的順序，舉例說明如下。請參考第4圖，第4圖為流程30用於存取16個畫素資料之示意圖。畫面之一列共16個畫素資料P₁ ~P₁₆ 對應儲存於包含有(3/4)×8=6個記憶體單位的線緩衝器。第4圖中以實線表示寫入，以虛線表示讀取，W1~W8表示畫素資料寫入的順序，以R1~R8表示畫素資料讀取的順序。舉例來說，畫素資料P₇ 及P₈ 對應至W4及R7，表示畫素資料P₇ 及P₈ 於寫入順序中排行第4，於讀取順序中排行第7。另一方面，由上可知，畫素資料P₉ ~P₁₂ 及畫素資料P₁₃ ~P₁₆ 儲存於同樣的記憶體單位，因此畫素資料P₉ ~P₁₂ 寫入後須先讀出，才能於同樣的記憶體單位再寫入畫素資料P₁₃ ~P₁₆ 。因此，對畫面之一列來說，畫素資料的存取順序為W1→W2→W3→W4→R1→W5→R2→W6→R3→W7→R4→W8→R5→R6→R7→R8。除此之外，流程30可用於顯示一畫面。對應於畫面之一列與其前一列及後一列之資料存取順序，可表示如下…R5'→W1→R6'→W2→R7'→W3→R8'→W4→R1→W5→R2→W6→R3→W7→R4→W8→R5→W1"→R6→W2"→R7→W3"→R8→W4"→…，其中R5'表示前一列資料之讀取，W1"表示後一列資料之寫入，依此類推。

除此之外，請參考第5圖。第5圖為本發明實施例一平面顯示器50之示意圖。平面顯示器50係根據流程30以轉換畫素資料的排列方式，進而節省影像資料之記憶體。平面顯示器50包含有一面板500、一資料線訊號輸出電路502、一掃描線訊號輸出電路504及一時序控制器506。資料線訊號輸出電路502耦接於面板500，用來輸出影像資料至面板500。掃描線訊號輸出電路504耦接於面板500，用來驅動面板顯示影像資料。時序控制器506耦接於資料線訊號輸出電路502及掃描線訊號輸出電路504，用來處理影像資料。時序控制器506包含有一線緩衝器510、一控制單元512及一資料分包單元514。線緩衝器510包含有K個記憶體單位，K個記憶體單位分為一第一部分及一第二部分，且第一部分之記憶體單位的數量大於第二部分之記憶體單位的數量，K>1。控制單元512耦接於線緩衝器510，用來以第一部分之記憶體單位儲存對應於一畫面之一列之2N個畫素資料中前N個畫素資料P₁ ~P_N ，及以第二部分之記憶體單位儲存2N個畫素資料中後N個畫素資料P_N+1 ~P_2N ，N>1。資料分包單元514耦接於控制單元512，用來透過該控制單元514依序讀取K個記憶體單位所儲存之畫素資料，並輸出至資料線訊號輸出電路502。

值得注意的是，由於畫素資料P_N+1 ~P_2N 的數量與畫素資料P₁ ~P_N 相同，但第二部分之記憶體單位的數量少於第一部分之記憶體單位，因此，第二部分之記憶體單位必須進行至少兩次的讀寫程序，以將畫素資料P_N+1 ~P_2N 輸出。較佳地，第一部分之記憶體單位的數量為第二部分之記憶體單位的數量的2倍。關於平面顯示器50中各單元間的運作方式，請參考流程30，在此不贅述。如此一來，平面顯示器50之時序控制器506可透過流程30，將對應於一畫面之一列之2N個畫素資料儲存於3N/4個記憶體單位之線緩衝器。相較於習知技術，本發明實施例之線緩衝器510節省了1/4數量的記憶體單位。

綜上所述，本發明實施例將對應於畫面之一列之2N個畫素資料之後N個畫素資料P_N+1 ~P_2N ，依順序分為數量相等的兩部份，並且同樣於第二部分之記憶體單位進行讀寫程序，如此一來，本發明實施例可將2N個畫素資料儲存於3N/4個記憶體單位。在習知技術中，對應於一畫面之一列之2N個畫素資料需要N個記憶體單位才能儲存。相較之下，本發明實施例節省了1/4數量的記憶體單位，進而節省線緩衝器的成本。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧薄膜電晶體液晶顯示器

50‧‧‧平面顯示器

100、500‧‧‧面板

104、502‧‧‧資料線訊號輸出電路

106、504‧‧‧掃描線訊號輸出電路

102、506‧‧‧時序控制器

110、510‧‧‧線緩衝器

512‧‧‧控制單元

514‧‧‧資料分包單元

P₁ ~P_2N ‧‧‧畫素資料

30‧‧‧流程

300、302、304、306、308、310‧‧‧步驟

第1圖為習知一薄膜電晶體液晶顯示器之示意圖。

第2圖為習知一時序產生器中畫素資料及線緩衝器之關係示意圖。

第3圖為本發明實施例一流程之示意圖。

第4圖為第3圖之流程用於存取16個畫素資料之示意圖。

第5圖為本發明實施例一平面顯示器之示意圖。

30‧‧‧流程

300、302、304、306、308、310‧‧‧步驟

Claims

一種用於一平面顯示器之一時序控制器存取資料的方法，包含有：於該時序控制器中形成一線緩衝器(Line Buffer)，該線緩衝器包含複數個記憶體單位；將該複數個記憶體單位分為一第一部分及一第二部分，該第一部分之記憶體單位的數量大於該第二部分之記憶體單位的數量；以該第一部分之記憶體單位存取對應於一畫面之一列之複數個畫素資料中一第一數量之畫素資料；以及經由該第二部分之記憶體單位當中的至少一個記憶體單位分別進行至少兩次的讀寫程序以於不同的讀寫程式中寫入不同的畫素資料，而以該第二部分之記憶體單位存取該複數個畫素資料中一第二數量之畫素資料；其中，該第一數量與該第二數量相等。
如請求項1所述之方法，其中該第一部分之記憶體單位的數量為該第二部分之記憶體單位的數量的2倍。
如請求項1所述之方法，其中該第一數量之畫素資料係對應於該畫面之該列的前半，該第二數量之畫素資料係對應於該畫面之該列的後半。
如請求項1所述之方法，其中以該第一部分之記憶體單位儲存對應於該複數個畫素資料中該第一數量之畫素資料的步驟，包含有：依序將該第一數量之畫素資料中每連續兩個畫素資料儲存於該第一部分之記憶體單位中每一記憶體單位。
如請求項1所述之方法，其中經由該第二部分之記憶體單位當中的至少一個記憶體單位分別進行至少兩次的讀寫程序以於不同的讀寫程式中寫入不同的畫素資料而以該第二部分之記憶體單位存取該複數個畫素資料中該第二數量之畫素資料的步驟包含有：將該第二數量之畫素資料分為一第三數量之畫素資料及一第四數量之畫素資料；以及於該第四數量之畫素資料中任何畫素資料分別被寫入至該第二部分之記憶體單位的每一記憶體單位前，該第三數量之畫素資料中對應的畫素資料已經先被寫入並再被讀出於相同位置的該每一記憶體單位；其中，該第三數量與該第四數量相等。
如請求項5所述之方法，其中以該第二部分之記憶體單位存取該複數個畫素資料中該第二數量之畫素資料的步驟，包含有：依序將該第三數量之畫素資料中每連續兩個畫素資料儲存於該第二部分之記憶體單位中每一記憶體單位；依序將該第三數量之畫素資料中每連續兩個畫素資料於該第二部分之記憶體單位中該每一記憶體單位讀出；依序將該第四數量之畫素資料中每連續兩個畫素資料儲存於該第二部分之記憶體單位中每一記憶體單位；以及依序將該第四數量之畫素資料中每連續兩個畫素資料於該第二部分之記憶體單位中每一記憶體單位讀出。
如請求項6所述之方法，其中依序將該第四數量之畫素資料中每連續兩個畫素資料儲存於該第二部分之記憶體單位中每一記憶體單位的步驟，包含有：於該第三數量之畫素資料中每連續兩個畫素資料從該第二部分之記憶體單位中之每一記憶體單位讀出後，將該第四數量之畫素資料中對應的連續兩個畫素資料儲存於該第二部分之記憶體單位中同一位置的該每一記憶體單位。
一種可節省影像資料之記憶體的平面顯示器，包含有：一面板；一資料線訊號輸出電路，耦接於該面板，用來輸出影像資料至該面板；一掃描線訊號輸出電路，耦接於該面板，用來驅動該面板顯示影像資料；以及一時序控制器，耦接於該資料線訊號輸出電路及該掃描線訊號輸出電路，用來處理影像資料，該時序控制器包含有：一線緩衝器，包含有複數個記憶體單位，該複數個記憶體單位分為一第一部分及一第二部分，該第一部分之記憶體單位的數量大於該第二部分之記憶體單位的數量；一控制單元，耦接於該線緩衝器，用來以該第一部分之記憶體單位存取對應於一畫面之一列之複數個畫素資料中一第一數量之畫素資料，及經由該第二部分之記憶體單位當中的至少一個記憶體單位分別進行至少兩次的讀寫程序，而以該第二部分之記憶體單位存取該複數個畫素資料中一第二數量之畫素資料；以及一資料分包單元，耦接於該控制單元，用來透過該控制單元依序讀取該複數個記憶體單位所儲存之畫素資料，並輸出至該資料線訊號輸出電路；其中，該第一數量與該第二數量相等。
如請求項8所述之平面顯示器，其中該第一部分之記憶體單位的數量為該第二部分之記憶體單位的數量的2倍。
如請求項8所述之平面顯示器，其中該第一數量之畫素資料係對應於該畫面之該列的前半，該第二數量之畫素資料係對應於該畫面之該列的後半。
如請求項8所述之平面顯示器，其中該控制單元另用來依序將該第一數量之畫素資料中每連續兩個畫素資料儲存於該第一部分之記憶體單位中每一記憶體單位。
如請求項8所述之平面顯示器，其中該線緩衝器另用來將該第二數量之畫素資料分為一第三數量之畫素資料及一第四數量之畫素資料且該第三數量與該第四數量相等，以及該控制單元將該第四數量之畫素資料中任何畫素資料分別寫入至該第二部分之記憶體單位的每一記憶體單位前，已經先將該第三數量之畫素資料中對應的畫素資料寫入並再讀出於相同位置的該每一記憶體單位。
如請求項12所述之平面顯示器，其中該控制單元另用來依序將該第三數量之畫素資料中每連續兩個畫素資料儲存於該第二部分之記憶體單位中每一記憶體單位，及依序將該第四數量之畫素資料中每連續兩個畫素資料儲存於該第二部分之記憶體單位中每一記憶體單位，依序將該第三數量之畫素資料中每連續兩個畫素資料於該第二部分之記憶體單位中該每一記憶體單位讀出，依序將該第四數量之畫素資料中每連續兩個畫素資料儲存於該第二部分之記憶體單位中每一記憶體單位，以及依序將該第四數量之畫素資料中每連續兩個畫素資料於該第二部分之記憶體單位中每一記憶體單位讀出。
如請求項13所述之平面顯示器，其中該控制單元於該第三數量之畫素資料中每連續兩個畫素資料從該第二部分之記憶體單位中之每一記憶體單位被讀出後，才將該第四數量之畫素資料中對應的連續兩個畫素資料儲存於該第二部分之記憶體單位中同一位置的該每一記憶體單位。