TWI396260B - 半導體記憶體之電容下電極製造方法 - Google Patents
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Description
本發明有關於一種半導體記憶體之電容下電極製造方法，尤指一種堆疊式動態隨機存取記憶體之電容下電極製造方法。
動態隨機存取記憶體為一種半導體記憶體，而動態隨機存取記憶體中的每一記憶胞係由一場效電晶體(field effect transistor)與一電容所構成，其中場效電晶體之源極或汲極電性連接於電容，而電容又可分為堆疊式(stacked type)和深溝槽式(deep trench type)二種型態，堆疊式電容係直接形成在具有場效電晶體之半導體基板表面，而深溝槽式電容係形成於半導體基板之內部。
請參閱第一圖至第五圖，為習知半導體記憶體之電容下電極製造方法，首先製備一設有場效電晶體(圖未示)以及數個導電插塞11a之半導體基板1a，該些導電插塞11a與場效電晶體之源極或汲極電性連接。而後於該半導體基板1a之上表面形成一堆疊結構2a，該堆疊結構2a由下而上包含一絕緣氧化物層21a、一介電層22a以及一絕緣氮化物層23a，該絕緣氧化物層21a、介電層22a以及絕緣氮化物層23a對於酸具有不同的蝕刻速率。如第二圖所示，設置完堆疊結構2a後，使用黃光技術形成數個穿孔24a，使得導電插塞11a曝露於穿孔24a中，又於每一穿孔24a中形成一導電金屬板25a及一橫截面呈「ㄩ」形的電容下電極26a，該些導電金屬板25a接觸導電插塞11a，該些電容下電極26a設於導電金屬板25a之上面，而後蝕刻局部的絕緣氮化物層23a以及電容下電極26a(如第一圖及第三圖所示，此步驟稱25 Lattice etch)形成一呈橢圓狀之蝕刻區27a，再由該蝕刻區27a進而蝕刻移除介電層22a(如第四圖所示)。
為了提升記憶體所能儲存的資料容量，必須要提高記憶胞的密度，而所採取的方式就是縮小尺寸，或是增加電容下電極26a之表面面積。當尺寸越小時，「ㄩ」形之電容下電極26a之製作也越來越不容易，無論縮小尺寸或增加表面面積，都會使其支撐力變弱，導致將來在電容下電極26a之外部製作介電層及電容上電極時，非常不易，容易發生崩塌或變形。
緣是，本發明人有感於上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。
鑒於以上之問題，本發明之主要目的為提供一種半導體記憶體之電容下電極製造方法，可增加電容下電極的支撐力，降低將來在電容下電極外部設置電容介電層以及電容上電極的困難度，防止電容下電極崩塌或變形。
為了達到上述之目的，本發明係提供一種半導體記憶體之電容下電極製造方法，包括下列步驟：於一半導體基板上形成一堆疊結構，該半導體基板具有多數個導電插塞；蝕刻該堆疊結構內局部之硬質遮罩層、第一氮化矽層及介電層，以形成多數個凹部；沉積一第二氮化矽層於該硬質遮罩層及該些凹部內；蝕刻局部之第二氮化矽層、硬質遮罩層、介電層及絕緣氮化物層，以形成多數個穿孔，使該些導電插塞曝露於該些穿孔中；於每一穿孔內形成一電容下電極及一導電金屬板，蝕刻局部之第一氮化矽層、第二氮化矽層、介電層及電容下電極，以形成一蝕刻區；以及由該蝕刻區蝕刻去除該介電層，藉此每一電容下電極之周緣圍繞貼附有該第二氮化矽層，增加每一電容下電極之支撐力，降低將來在電容下電極外部設置電容介電層以及電容上電極的困難度，防止電容下電極崩塌或變形。
本發明具有以下有益的效果：每一電容下電極之周緣圍繞貼附有深度大於第一氮化矽層之第二氮化矽層，該些第二氮化矽層具有較大之表面面積，故可增加與該些電容下電極之間之接觸面積，提升電容下電極之支撐力，降低將來在電容下電極外部設置電容介電層以及電容上電極的因難度，有效防止電容下電極崩塌或變形。
請參閱第六圖至第十二圖，為本發明半導體記憶體之電容下電極製造方法步驟之剖視示意圖，該半導體記憶體為堆疊式動態隨機存取記憶體，其製程步驟(一)如下：請參閱第六圖，首先於一半導體基板1之上表面形成一堆疊結構2。其中該半導體基板1埋設有數個多晶矽材質的導電插塞11以及與該些導電插塞11電性連接之場效電晶體之源極或汲極(圖未示)。
該堆疊結構2包含：一絕緣氮化物層20(Nitride)、至少一介電層、一第一氮化矽層23及一硬質遮罩層24。在本實施例中，具有一由無摻雜矽玻璃(USG)所組成的介電層21及一由磷矽玻璃(PSG)所組成的介電層22先後堆疊於該絕緣氮化物層20上，該介電層21、22位於絕緣氮化物層20及第一氮化矽層23之間。該硬質遮罩層24(Hard-Mask)為氧化矽或氮化矽所組成，堆疊於第一氮化矽層23上。
請參閱第七圖，其製程步驟(二)如下：蝕刻局部之硬質遮罩層24、第一氮化矽層23及介電層22，以形成多數個間隔排列之凹部25，該些凹部25呈圓柱狀，凹部25之深度可利用蝕刻之時間長短控制，使凹部25之深度大於第一氮化矽層23。凹部25係利用黃光技術(42 photo)於硬質遮罩層24定位出其位置，再利用電漿乾蝕刻技術進行蝕刻。
請參閱第八圖，其製程步驟(三)如下：沉積一第二氮化矽層26於該硬質遮罩層24之上面及凹部25內。
請參閱第九圖及第十圖，其製程步驟(四)如下：先蝕刻局部之第二氮化矽層26及硬質遮罩層24(如第九圖所示)，再蝕刻凹部25以下之第二氮化矽層26、介電層22、介電層21及絕緣氮化物層20，以形成多數個間隔排列之穿孔27(如第十圖所示，此步驟稱為42 etch)，使該些導電插塞11曝露於穿孔27中。
請參閱第十一圖，其製程步驟(四)如下：先後於每一穿孔27內形成一導電金屬板12及一電容下電極28(此步驟稱為42 capacitor)，並蝕刻局部之第一氮化矽層23、第二氮化矽層26、介電層22及電容下電極28，以形成一蝕刻區29(此步驟稱為25 Lattice etch)。其中該導電金屬板12為鈦金屬板，設置於導電插塞11上且與導電插塞11接觸達成電性連接。該電容下電極28為鈦或氮化鈦所組成，外形呈圓柱狀，橫截面呈「ㄩ」形，該電容下電極28貼附於穿孔27之壁面，且電容下電極28之底部接觸於導電金屬板12之上表面，達成電性連接。形成該蝕刻區29之前還包括利用化學機械研磨方法研磨去除該硬質遮罩層24及局部之第二氮化矽層26，使堆疊結構2之上表面平坦。
請參閱第十二圖，其製程步驟(五)如下：由該蝕刻區29蝕刻去除介電層22。藉此每一電容下電極28之周緣圍繞貼附有深度大於第一氮化矽層23之第二氮化矽層26，第二氮化矽層26具有較大的表面面積，故可增加與電容下電極28之間之接觸面積，提升電容下電極28之支撐力。
本發明之每一電容下電極28之周緣圍繞貼附有深度大於第一氮化矽層23之第二氮化矽層26，第二氮化矽層26具有較大的表面面積，故可增加與電容下電極28之間之接觸面積，提升電容下電極28之支撐力，降低將來在電容下電極28外部設置電容介電層以及電容上電極的困難度，有效防止電容下電極28崩塌或變形。
以上所述者，僅為本發明其中的較佳實施例而已，並非用來限定本發明的實施範圍，即凡依本發明申請專利範圍所做的均等變化與修飾，皆為本發明專利範圍所涵蓋。
1a．．．半導體基板
11a．．．導電插塞
2a．．．堆疊結構
21a．．．絕緣氧化物層
22a．．．介電層
23a．．．絕緣氮化物層
24a．．．穿孔
25a．．．導電金屬板
26a．．．電容下電極
27a．．．蝕刻區
1．．．半導體基板
11．．．導電插塞
12．．．導電金屬板
2．．．堆疊結構
20．．．絕緣氮化物層
21．．．介電層
22．．．介電層
23．．．第一氮化矽層
24．．．硬質遮罩層
25．．．凹部
26．．．第二氮化矽層
27．．．穿孔
28．．．電容下電極
29．．．蝕刻區
第一圖為習知半導體記憶體之電容下電極之局部俯視示意圖。
第二圖為第一圖剖面線a-a製程步驟之剖視示意圖(一)。
第三圖為第一圖剖面線a-a製程步驟之剖視示意圖(二)。
第四圖為第一圖剖面線a-a製程步驟之剖視示意圖(三)。
第五圖為第一圖剖面線a-a製程步驟之剖視示意圖(四)。
第六圖為本發明半導體記憶體之電容下電極製造方法步驟之剖視示意圖(一)。
第七圖為本發明半導體記憶體之電容下電極製造方法步驟之剖視示意圖(二)。
第八圖為本發明半導體記憶體之電容下電極製造方法步驟之剖視示意圖(三)。
第九圖為本發明半導體記憶體之電容下電極製造方法步驟之剖視示意圖(四)。
第十圖為本發明半導體記憶體之電容下電極製造方法步驟之剖視示意圖(五)。
第十一圖為本發明半導體記憶體之電容下電極製造方法步驟之剖視示意圖(六)。
第十二圖為本發明半導體記憶體之電容下電極製造方法步驟之剖視示意圖(七)。
1．．．半導體基板
11．．．導電插塞
12．．．導電金屬板
2．．．堆疊結構
20．．．絕緣氮化物層
21．．．介電層
23．．．第一氮化矽層
26．．．第二氮化矽層
27．．．穿孔
28．．．電容下電極
29．．．蝕刻區
Claims (13)
- 一種半導體記憶體之電容下電極製造方法，尤指堆疊式動態隨機存取記憶體製造方法，包括下列步驟：於一半導體基板上形成一堆疊結構，該半導體基板具有多數個導電插塞；蝕刻該堆疊結構內局部之硬質遮罩層、第一氮化矽層及介電層，以形成多數個凹部；沉積一第二氮化矽層於該硬質遮罩層及該些凹部內；蝕刻局部之第二氮化矽層、硬質遮罩層、介電層及絕緣氮化物層，以形成多數個穿孔，使該些導電插塞曝露於該些穿孔中；於每一穿孔內形成一電容下電極及一導電金屬板，蝕刻局部之第一氮化矽層、第二氮化矽層、介電層及電容下電極，以形成一蝕刻區；以及由該蝕刻區蝕刻去除該介電層，藉此每一電容下電極之周緣圍繞貼附有該第二氮化矽層，用以增加每一電容下電極之支撐力，降低將來在電容下電極外部設置電容介電層以及電容上電極的困難度，防止電容下電極崩塌或變形。
- 如申請專利範圍第1項所述之半導體記憶體之電容下電極製造方法，其中形成該堆疊結構之步驟為依序堆疊一絕緣氮化物層、至少一介電層、一第一氮化矽層及一硬質遮罩層，該絕緣氮化物層位於該半導體基板上，該介電層位於該絕緣氮化物層及該第一氮化矽層之間，該硬質遮罩層位於該第一氮化矽層上。
- 如申請專利範圍第1項所述之半導體記憶體之電容下電極製造方法，其中形成該些凹部之步驟中，係利用蝕刻之時間長短控制該些凹部之深度。
- 如申請專利範圍第1項所述之半導體記憶體之電容下電極製造方法，其中形成該些凹部之步驟中，係利用黃光技術定位出該些凹部之位置，再利用電漿乾蝕刻技術蝕刻。
- 如申請專利範圍第1項所述之半導體記憶體之電容下電極製造方法，其中形成該些穿孔之步驟中，係先蝕刻局部之第二氮化矽層及硬質遮罩層，再蝕刻該些凹部以下之第二氮化矽層、介電層及絕緣氮化物層。
- 如申請專利範圍第1項所述之半導體記憶體之電容下電極製造方法，其中形成該蝕刻區之前，還包括利用化學機械研磨方法研磨去除該硬質遮罩層及局部之第二氮化矽層。
- 如申請專利範圍第1項所述之半導體記憶體之電容下電極製造方法，其中該硬質遮罩層為氧化矽或氮化矽所組成，該介電層為矽玻璃所組成，該電容下電極為鈦或氮化鈦所組成。
- 一種半導體記憶體之電容下電極製造方法，包括下列步驟：提供一堆疊結構，該堆疊結構包含有一介電層、一第一氮化矽層及一硬質遮罩層，該第一氮化矽層位於該硬質遮罩層及該介電層之間，該硬質遮罩層位於該第一氮化矽層上；蝕刻局部之硬質遮罩層、第一氮化矽層及介電層，以形成多數個凹部；沉積一第二氮化矽層於該硬質遮罩層及該些凹部內；蝕刻局部之第二氮化矽層、硬質遮罩層及介電層，以形成多數個穿孔；於每一穿孔內形成一電容下電極，蝕刻局部之第一氮化矽層、第二氮化矽層、介電層及電容下電極，以形成一蝕刻區；以及由該蝕刻區蝕刻去除該介電層，藉此每一電容下電極之周緣圍繞貼附有該第二氮化矽層，用以增加每一電容下電極之支撐力，降低將來在電容下電極外部設置電容介電層以及電容上電極的困難度，防止電容下電極崩塌或變形。
- 如申請專利範圍第8項所述之半導體記憶體之電容下電極製造方法，其中形成該些凹部之步驟中，係利用蝕刻之時間長短控制該些凹部之深度。
- 如申請專利範圍第8項所述之半導體記憶體之電容下電極製造方法，其中形成該些凹部之步驟中，係利用黃光技術定位出該些凹部位置，再利用電漿乾蝕刻技術蝕刻。
- 如申請專利範圍第8項所述之半導體記憶體之電容下電極製造方法，其中形成該些穿孔之步驟中，係先蝕刻局部之第二氮化矽層及硬質遮罩層，再蝕刻該些凹部以下之第二氮化矽層及介電層。
- 如申請專利範圍第8項所述之半導體記憶體之電容下電極製造方法，其中形成該蝕刻區之前，還包括利用化學機械研磨方法研磨去除該硬質遮罩層及局部之第二氮化矽層。
- 如申請專利範圍第8項所述之半導體記憶體之電容下電極製造方法，其中該硬質遮罩層為氧化矽或氮化矽所組成，該介電層為矽玻璃所組成，該電容下電極為鈦或氮化鈦所組成。
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