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TWI386940B - 製造具有由奈米線所接觸之導電材料層的電氣裝置之方法 - Google Patents

製造具有由奈米線所接觸之導電材料層的電氣裝置之方法 Download PDF

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TWI386940B
TWI386940B TW094122209A TW94122209A TWI386940B TW I386940 B TWI386940 B TW I386940B TW 094122209 A TW094122209 A TW 094122209A TW 94122209 A TW94122209 A TW 94122209A TW I386940 B TWI386940 B TW I386940B
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nanowire
layer
nanowires
conductive material
electrical device
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TW094122209A
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English (en)
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TW200627453A (en
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Schaijk Robertus Theodorus Fransiscus Van
Prabhat Agarwal
Erik Petrus Antonius Maria Bakkers
Martijn Henri Richard Lankhorst
Duuren Michiel Jos Van
Abraham Rudolf Balkenende
Louis Felix Feiner
Pierre Hermanus Woerlee
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Nxp Bv
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Publication date
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Description

製造具有由奈米線所接觸之導電材料層的電氣裝置之方法
本發明係關於一種製造一電氣裝置之方法，該電氣裝置包含一導電材料層及一組電連接至該導電材料層之奈米線以便藉由該等奈米線將電流傳導至該導電材料層。本發明進一步係關於一種藉由此一方法獲得之電氣裝置。
由H.Tanaka等人所著之文章「與金屬奈米線相接觸之相變材料中之電氣切換現象(Electrical switching phenomena in a phase change material in contact with metallic nanowires)」(Japanese Journal of Applied Physics，第41卷，第L1443－L1445頁，2002年)揭示一種電氣裝置，其中一由Ge2 Sb2 Te5 (其係一種具有可在一第一值與一第二值之間變換之電阻率之導電材料)形成之相變記憶體層由金屬Rh奈米線所電接觸。該等奈米線嵌入於一具有間隙孔之聚碳酸酯薄膜中，該具有間隙孔之聚碳酸酯薄膜呈一厚度為6微米、直徑為25毫米之碟形，其具有直徑為100奈米、密度為3．108 /cm2 之孔。該等孔在薄膜表面上呈隨機分佈。一沉積於該薄膜之一側上的寬度為25微米、長度為25毫米之線狀金(Au)層用作一用於電鍍之陰極，以由此在薄膜之孔中形成金屬奈米線。當金屬填滿該等孔時，即停止電鍍。該相變材料濺射沉積於薄膜之主側上，其濺射沉積方式使所沉積之線與薄膜附屬側上之Au線形成一直角。該相變材料之長度、寬度及厚度分別為2.5公分、25微米及500奈米。該相變材料在製成後之晶體結構係非晶形。Au濺射沉積於該相變材料上。記憶胞係該兩個Au電極之交疊區域，25×25平方微米，其中存在2000條奈米線。然而，預計電阻器中就電方面而言可用之奈米線之數量遠小於2000，乃因某些奈米線未到達相變材料，而其他奈米線則形成為蘑菇形結構，如在所引用文章中之圖1中所示。為該兩個Au電極提供一電信號，以在其間建立電阻。藉由提供一相對高之電流，該電阻自一相對高之值變至一相對低之值。而藉由再次提供一相對高之電流，該電阻之變化會反向。電阻之變化起因於相變材料中之相變。由於使相變材料自非晶態變至晶態之電流相對低，因而該文章建議使電流集中於相變材料開始首先導電處的一條奈米線。
製造電氣裝置之習知方法之缺點在於，每一奈米線的用於電接觸導電材料層之接觸表面之表面積大多易於出現製程波動，例如奈米線長度之變化及/或其形狀之變化－尤其在其端部部分處。因此，相變材料之電阻發生變化時之電變換信號得到相對差的界定，此使得相對難以可靠地變換相變材料之電阻。當製造大量電氣裝置時，當提供相同之電變換信號時，可能會出現某些電氣裝置變換而其他電氣裝置不變換之情形。或者，或此外，當提供相同之電變換信號時，可能會出現某些電氣裝置變化至一特定電阻值而其他電氣裝置變化至另一電阻值之情形。
本發明之一目的係提供一種其中表面積不太受製程波動影響的、製造一電氣裝置之方法。
上述目的係藉由本發明之方法來達成。
本發明之方法包括如下步驟：提供一具有一組預製奈米線之本體，使該組預製奈米線經受一材料移除處理，以獲得該組奈米線，其中每一奈米線皆露出其各自之接觸表面，及將該導電材料層設置至該等奈米線，藉以在各自接觸表面中電接觸每一奈米線與導電材料層。
由於使該組預製奈米線經受一材料移除處理之步驟，每一奈米線皆電接觸各自接觸表面中之導電材料層，其中所有接觸表面皆具有基本相同之表面積。藉由此種方式，可減小並較佳地消除因製程波動而引起之變化，例如預製奈米線之長度及/或形狀之變化。
本發明之方法並不侷限至電阻率可在一第一值與一第二值之間變換之導電材料。其亦可應用於接觸一由例如銅或銅合金、鋁或鋁合金、或任一其他導電材料形成之電氣層。
措辭「基本相同之表面積」隱含著表面積之變化通常低於20%、較佳低於10%。歸因於材料移除步驟，表面積中之其餘變化通常係因奈米線之導線直徑之變化而引起。
在一實施例中，該組預製奈米線包括具有不同長度之奈米線，且該材料移除處理得到一組全部具有基本相同長度之奈米線。在該實施例中，在材料移除處理期間，該等奈米線之長度減小。
在一實施例中，在使該組預製奈米線經受材料移除處理之前，將該組預製奈米線設置於一本體上，該本體設置有一覆蓋該組預製奈米線之介電材料層。此尤其適用於當該等奈米線如圖3所示至少部分地獨立時。藉由在材料移除處理之前設置一介電材料，會降低在移除處理期間使奈米線斷裂之幾率。
該材料移除處理可包括拋光，例如使用或不使用研磨粒子之化學機械拋光。
該導電材料可具有一可在一第一值與一第二值之間變換之電阻率。在此種情形中，本發明之方法尤其較佳，乃因會更佳地界定變換信號。一般而言，所需之變換信號相依於記憶體材料與相應奈米線之間接觸表面之表面積。在習知之電氣裝置中，接觸區域因不同之奈米線而異：某些奈米線並不接觸記憶體材料層，某些其他奈米線在一與相應奈米線的垂直於縱向方向(奈米線延伸方向)之剖面相同之接觸區域中接觸記憶體材料層－即該等奈米線具有鉛筆形形狀，而某些其他奈米線則在其端部處具有一蘑菇形結構，並以該蘑菇形結構來接觸記憶體材料層。該蘑菇形結構之尺寸並不固定，而是因不同之奈米線而異。在習知之電氣裝置中，接觸區域之尺寸及形狀會出現隨機之波動，該等隨機之波動係用於生長該等奈米線之方法所固有。因此，相依於接觸區域之變換信號亦會出現隨機之波動，從而使所界定之變換信號相對較差。應注意，電阻差通常明顯大於在奈米線與導電材料層之間介面處接觸電阻之任何波動。
與此相反，在本發明之電氣裝置中，奈米線之所有接觸區域皆具有基本相同之尺寸及形狀。奈米線並不具有明顯的尺寸及形狀變化。此尤其意味著該等奈米線不具有不同之形狀，此不同於其中某些奈米線具有蘑菇形形狀而其他奈米線具有鉛筆形形狀之習知電氣裝置。就此而言，「明顯的尺寸及形狀變化」之表述係指會造成變換信號明顯變化之尺寸及形狀變化。該要求並不意味著接觸區域必須絕對相同，例如包含相同數量之原子。
本發明並不侷限於在習知電氣裝置中所用之記憶體材料。其可用於一包含其他相變材料之電氣裝置中，例如揭示於申請案編號為03100583.8且代理檔號為PHNL030259之非預公開之歐洲專利申請案中者。在此等相變記憶體(PCRAM)中，係藉由在一所謂相變材料之薄膜中在非晶態與晶態之間引起熱致相變而達成程式化。為變換至高電阻性的非晶態，RESET(重設)脈衝會使溫度升高至高於材料之熔點。而為獲得低電阻性的晶態，SET(設定)脈衝將材料加熱至高於結晶溫度但低於熔化溫度。重要的是，在該RESET脈衝之後，RESET脈衝之驟冷時間短於與材料相依之結晶時間，乃因否則熔化狀態將會在冷卻期間再結晶。在相變記憶體中，重設功率相對大。為使該功率最小化，相變體積應盡可能小。此可藉由使用奈米線接觸相變材料層從而使電極與相變材料之間的接觸區域盡可能小來達成。
另一選擇為，可使用其他類別之記憶體材料，例如在其中在具有不可溶解之奈米絲之電極之間使用電化學胞之可程式化金屬化胞記憶元件中所用之記憶體材料。藉由施加一第一極性之電壓，在該等電極之間形成一金屬導線，以使該胞呈現一低電阻狀態。而藉由施加一相反極性之電壓，會使金屬氧化，因而使該胞呈現一高電阻狀態，如在US－6,084,796中所述。另一記憶體材料之實例係用於所謂之RRAM中，如在W.Zhuang等人在Tech.Digest IEDM第143頁(2002)中所述。此外，又一種可程式化電阻記憶體係基於分子儲存，其一實例由C.P.Collier等人在Science，第285卷，第391－394頁(1999)中更詳細地闡述於題為「可以電子方式組態且基於分子之邏輯閘(Electronically configuarable molecular based logic gates)」中。
本發明並不侷限於可在僅兩個不同電阻值之間變換之電氣裝置。而是，其亦涵蓋可在多於兩個不同電阻值之間變換之電阻器。
術語「奈米線」係指准一維導體或半導體。其沿一縱向軸線延伸並沿該縱向軸線具有一自數百奈米或以下至數微米或更長之導線長度。該等奈米線具有一垂直於該縱向軸線之導線直徑，該導線直徑可引起如下文所述之量子限制效應並通常小於數百奈米。導線直徑可低於100奈米並可介於例如2與20或50奈米之間。因垂直於該縱向軸線之尺寸相對小，因而電荷載子(例如電子及電洞)可垂直於該縱向軸線－即在徑向方向上得到限制。因此，電荷載子可具有取決於導線直徑的離散量子機械能量位凖。與此相反，由於沿縱向軸線之尺寸相對大，因而電荷載子之離散量子機械能量位凖未被限制為導線長度之函數。
奈米線之直徑較佳低於50奈米，例如30奈米或以下，例如25奈米、20奈米、15奈米或10奈米、或以下。
各奈米線可係均質之成份，即其可具有隨導線直徑及導線長度而變化之相同化學成份。或者，某些或所有奈米線可係非均質之成份，即其可具有一隨導線直徑及/或導線長度而變化之化學成份。該化學成份可因相依於導線直徑及/或導線長度的對半導體奈米線之摻雜而發生變化。
術語「奈米線」既可描述實芯奈米線亦可描述空芯奈米線。在此項技術中，後者亦稱作奈米管。同樣，在後一種類型之奈米線中，因垂直於縱向軸線之尺寸相對小，因而電荷載子(例如電子及電洞)垂直於縱向軸線－即在徑向方向上受到限制。因而，電荷載子具有離散量子機械能量位凖，該等離散量子機械能量位凖主要取決於界定此種類型奈米線之芯體之厚度。由於沿縱向軸線之尺寸相對大，因而類似於具有實芯之奈米線，電荷載子之離散量子機械能量位準未被限制為隨導線長度變化。當奈米線具有空芯時，導線直徑係指芯體之厚度。芯體之厚度係導線外徑與導向內徑(即中空部分之直徑)之差。一奈米線可由一個或多個具有實芯之部分及一個或多個具有空芯之部分構成。
在一實施例中，每一奈米線皆沿一縱向方向延伸並具有一垂直於該縱向方向之剖面，其中每一接觸區域皆與相應奈米線之該剖面基本相同。因而該等奈米線不基本延伸入記憶體材料層內，而是僅以其各自之外端接觸記憶體材料層。在該實施例中，接觸區域尤其小，此會使變換能量相對小。在習知之電氣裝置中，變換信號及接觸面積相依於朝金電極延伸之蘑菇形結構之表面。該參數易受製程波動影響並因奈米線而異。與此相反，在根據本發明之該態樣之電氣裝置中，奈米線不具有此一蘑菇形結構，但其在奈米線的接觸相變材料之部分中具有基本恒定不變之直徑。在一實施例中，奈米線延伸入記憶體材料層中。此之優點在於，電阻器之製造相對可靠，乃因使記憶體材料層接觸奈米線相對容易。
在一實施例中，記憶體材料層設置有一用於電連接該記憶體材料層之接觸電極，所有接觸該記憶體材料層之奈米線自其端點至該接觸電極之距離皆大體相同。該電氣變換信號相依於該奈米線之端部與該接觸電極之間的距離。當在同一電阻器中該距離因不同奈米線而異時，該變換信號之界定相對較差。根據本發明之該態樣，變換信號中之波動之成因得以消除。
該電氣裝置可包含至少兩個相互絕緣之端子區，每一端子區僅藉由單條奈米線電連接至導電材料層。當該導電材料可在至少兩個不同之電阻率之間變換時，可量測到至少兩個不同之電阻值。該等電阻值取決於由相應奈米線所電接觸之記憶體材料層部分之電阻率。此之優點在於，電流自該至少兩個相互絕緣之端子區之一經由對應奈米線之路徑相對良好地得到界定，且因而對應之電阻值相對良好地得到界定。詳言之，可防止一旦由一奈米線所接觸之導電材料層部分之電阻發生變化，電流會流經另一電連接至相同區之奈米線。當導電材料係一相變材料時，此容許使用晶態低電阻相變材料，該晶態低電阻相變材料僅以一小體積接近變換成非晶態高電阻狀態的唯一奈米線。此一電氣裝置中之總體電阻相對低，從而使功率消耗相對低。
若導電材料層不可在至少兩種不同電阻率之間變換，則包含至少兩個相互絕緣之端子區且每一端子區僅藉由單條奈米線電連接至導電材料層之電氣裝置亦較佳。舉例而言，奈米線可包含一電晶體，例如一閘極環繞電晶體，此使得能夠改變奈米線之電阻。此之優點在於，電流自該至少兩個相互絕緣之端子區之一經由對應奈米線之路徑相對良好地得到界定，且因而連接之對應電阻值相對良好地得到界定。詳言之，可防止一旦一奈米線之電阻發生變化，電流會流經另一電連接至相同區之奈米線。
由於各奈米線與記憶體材料層具有相同之接觸區域，因而對於該組中之所有奈米線，欲施加的用於變換電阻率之變換信號基本相同。對於第一端子之該至少兩個相互絕緣之端子區中之每一端子區，變換信號可基本相同。
措詞「相互絕緣」意味著該等端子區不相互直接電接觸(例如藉由作為同一個連續導電層之一部分)。然而，此並不排除該等端子區藉助例如二極體或電晶體等設置於其間之可變換電氣裝置而電連接。
該記憶體材料層可係一連續層或另一選擇為，其可包含一個或多個用於構成其之單獨層。
該組奈米線可包含一為一金屬導體之奈米線。或者，或此外，該組奈米線包含一單晶體奈米線。
此等奈米線具有相當低的電阻，此會形成一具有相對小的總體電阻的可變換電阻器。此外，其使變換信號能夠有效地傳導，當變換該記憶體材料需要一相對高的變換能量時，此尤其重要。
該等奈米線至少之一及該導電材料層可電連接至一選擇器件。當該導電材料層及該組奈米線係一積體電路之一部分時，該選擇器件尤其適用。該等奈米線及/或該導電材料層經常電連接至一亦連接有其他電氣元件之導體。該選擇器件容許藉由施加或移除一適當之電信號來阻斷一自該等奈米線及/或該導電材料層提供至彼等其他元件之電信號。該選擇器件可係一三端子器件，例如電晶體，更具體而言例如MOSFET或雙極電晶體。另一選擇為，該選擇器件可係一兩端子器件，例如二極體，更具體而言例如pn結式二極體、插腳式二極體、Schottky二極體或穿通式二極體。該兩端子器件能夠達成一相對緊湊之記憶胞，當將數個記憶胞整合入一器件中時，此尤其有利。藉助例如二極體等兩端子選擇器件，可處理相互疊壓之交叉點陣列，藉以獲得數層相互疊壓之記憶胞。此會形成一極其緊湊之3D記憶體。
該二極體可係該組中一奈米線之整體組成部分。此能夠達成一更為緊湊之記憶胞。可使用氣液固(VLS)生長方法將二極管整合於一奈米線中。在此種方法中，以蒸氣形式提供用於形成奈米線之原子，該蒸氣在一催化性金屬奈米顆粒中冷凝，奈米線即自該催化性金屬奈米顆粒生長。藉由在生長期間改變蒸氣之成份，例如藉由首先向半導體添加一p摻雜劑、然後向半導體添加一n摻雜劑，可改變奈米線之摻雜，從而得到一pn結式二極體。亦可得到其他類型之二極體，例如插腳式二極體或穿通式二極體。
該選擇器件可設置有一閘極介電質及一閘極。該閘極可在垂直二極體中用於減小洩漏電流、或在垂直電晶體中用作FET之閘極。
在奈米線之表面處可能會因介面狀態而出現洩漏。倘為一二極體，藉由閘極上相應之負電壓或正電壓，會在二極體之N型部分(負電壓)或P型部分(正電壓)中形成一耗盡區。在該兩種情況下，因閘極所致之耗盡皆會阻斷因二極體表面處之介面狀態而引起之洩漏電流。由於對於所有選擇二極體而言，電壓皆相同，因而閘極僅須連接於陣列以外而無需在陣列中具有額外接點。因此，藉由引入該閘極，幾乎不需要任何額外空間。
該選擇器件可佈置於第一端子與第二端子之間，或者其可佈置於第一端子之前或第二端子之後。
當該電氣裝置包含至少兩個相互絕緣之端子區且其中每一端子區僅藉由單條奈米線電連接至記憶體材料層時，該至少兩個相互絕緣之端子區中每一端子區可電連接至一相應之選擇器件。
該電氣裝置可包含一由相互絕緣之端子區構成之陣列，其中每一端子區皆藉由一個或多個相應之奈米線電連接至導電材料層且每一端子區皆電連接至一相應之選擇器件。該導電材料層可具有一可在至少一第一值與一第二值之間變換之電阻率。該等端子區中每一端子區皆可藉由一選擇線柵格中之相應選擇線分別存取，該選擇線柵格使得能相應地操作選擇器件。此一電氣裝置可構成一隨機存取記憶體(RAM)，資料可藉助連接至相應奈米線之記憶體材料層之電阻率而儲存於該隨機存取記憶體(RAM)中。
在一實施例中，該選擇器件包括一具有一源極區、一汲極區及一閘極區之金屬氧化物半導體場效電晶體，且該選擇線柵格包括N條第一選擇線、M條第二選擇線及一輸出線，該等相互絕緣之端子區係選自對應金屬氧化物半導體場效電晶體之源極區及汲極區，該對應金屬氧化物半導體場效電晶體中選自源極區及汲極區並與端子區相獨立之另一區電連接至該N條第一選擇線之一、閘極區則電連接至該M條第二選擇線之一。此一電氣裝置係一RAM，其可嵌入於一基於CMOS技術之電氣裝置中。
電氣裝置100之一實施例－在圖1－5中顯示處於製造過程中之不同階段－具有一包含一基板101之本體102，基板101可包含一單晶體p摻雜型矽半導體晶圓。該本體進一步包含一選擇器件171之陣列。在圖1－5所示實施例中，電氣裝置100具有一3×3陣列，但本發明既不侷限於一此種尺寸之陣列，亦不侷限於一此種形狀之陣列。本體102進一步包含一選擇線120、121之柵格，以使每一記憶胞皆可藉由連接至各自選擇器件171之各自選擇線120、121來分別存取。
在圖1－5所示實施例中，選擇器件171包括一金屬氧化物半導體場效電晶體(MOSFET)，更具體而言包括一NMOS電晶體。該MOSFET具有一經n摻雜之源極區172、一經n摻雜之汲極區173、及一閘極區174。源極區172及汲極區173可包含多於一個經n摻雜材料部分，例如一經輕摻雜之n部分及一經更重摻雜之n＋部分。經n摻雜之源極區172及汲極區173由一溝道區隔開。形成於溝道區之上之閘極區174控制電流自源極區172經由溝道區流至汲極區173。閘極區174可包含一多晶矽層。閘極區174藉由一閘極介電層與溝道區隔開。
選擇線120、121之柵格包括N＝3條第一選擇線120及M＝3條第二選擇線121及一輸出線。在製造製程中之後續階段中，選自對應金屬氧化物半導體場效電晶體之源極區172及汲極區173的相互絕緣之端子區將設置有奈米線。金屬氧化物半導體場效電晶體的選自源極區172及汲極區173並與端子區相獨立之其他區域電連接至該N條第一選擇線120之一。閘極區174電連接至該M條第二選擇線121之一。在圖1－5所示實施例中，該等相互絕緣之端子區係源極區172，其他區係汲極區173。在未加以顯示之另一實施例中，該等相互絕緣之端子區係汲極區173，其他區則係源極區172。
在該實施例中，汲極區173連接至第一互連層(亦稱作金屬1)，閘極區174連接至第二互連層(亦稱作金屬2)，奈米線接觸孔則連接至第三互連層(亦稱作金屬3)或連接至一更高互連層。由於選擇電晶體171係一對稱器件，因而可在連接源極區172或汲極區173之接觸孔中生長奈米線。
可藉由將奈米線連接至金屬1來避免此等其中須生長奈米線之相對深之接觸孔。選擇線120、121分別連接至行選擇器件及列選擇器件－二者皆未示出。
閘極區174及汲極區173設置有矽化鎢層及鎢栓塞122，以用於分別將閘極區174及汲極區173電連接至選擇線121及120。在該示意圖中，金屬1及鎢栓塞122連接源極區172，而金屬2及鎢栓塞122連接閘極區174。在現實中，源極接點及閘極接點並不與汲極接點位於同一平面中(例如在陣列中進一步靠後或靠前)，因而在圖1穿過II－II之剖視圖中通常不會一同看到源極閘極及汲極接點。選擇線120及121係由例如鋁或銅等導電材料製成。選擇器件171之陣列及選擇線120、121之柵格係使用標凖IC技術製成。
在圖2B中顯示一更為健壯之實施例，該實施例並非使用一自源極(或汲極)至金屬3之極長奈米線。在製造奈米線之前，可使用(藉由Cu(雙重)鑲嵌或W栓塞)對接點或通路之標凖後端處理。在圖2B中，顯示一其中奈米線生長於兩個通路上且奈米線自金屬層2或3延伸之實例。
在該實施例中，源極連接至金屬1且選擇電晶體之閘極連接至金屬2。圖中未繪示接至金屬1及2之連接線，乃因其通常處於該剖面之平面以外。
除上述電連接線以外，選擇器件171及選擇線120、121皆藉由一介電材料123(例如二氧化矽)彼此相互絕緣並嵌入於介電材料123中。介電材料123可由數個層構成，該數個層可包含不同之材料。可藉由化學機械拋光(CMP)將介電材料123之表面拋光，以獲得一相對光滑且相對平的表面。然後，在介電材料123中形成在圖1及2中所示之開孔124，以露出端子區，即源極區172。
由此獲得之結構在開孔124中設置有奈米線NW。在一實施例中，奈米線NW係藉由氣－液－固(VLS)方法生長而成，該氣－液－固(VLS)方法闡述於由K.Hiruma等人所著之文章「奈米規模GaAs及InAs晶須之生長及光學性質(Growth and optical properties of nanometer－scale GaAs and InAs Whiskers)」(Journal of Applied Physics，第77卷，第2期，第447－457頁，1995年)及由A.Morales及C.Liber等人所著之文章「一種用於晶態半導體奈米線之合成之雷射燒蝕方法(A Laser Ablation Method for the Synthesis of Crystalline Semiconductor Nanowires)」(Science，第279卷，第208－211頁，1998年)中。
為此，由此獲得之結構(詳言之係開孔124)可設置有一厚度約為10－50奈米、例如由Ti/TiN形成之障蔽層24及其上的一例如由厚度通常為0.2－5奈米之金屬膜(例如Ni，Co，Fe或Au)。在一初始加熱步驟期間，如圖2所示，在源極區172頂部上在開孔124內部由該金屬膜形成金屬簇MC。金屬簇MC之尺寸可為2－100奈米。實際尺寸可相依於金屬膜之厚度、形成金屬簇時之溫度、所用金屬及相依於障蔽層材料。或者，金屬簇MC可作為該等材料中任一材料之膠體金屬粒子形式(例如來自一溶液)直接沉積於障蔽層24頂部上。自溶液沉積金屬簇MC之優點在於，可相對容易、可靠地控制其尺寸。在圖2中，金屬簇MC應僅保留於接觸孔中。因此，在生長奈米線之前，藉由拋光或與角度相依之離子研磨來移除開孔124以外之金屬簇。另一種移除MC之技術係使用抗蝕劑剝離。該方法示意性地顯示於圖2A中。使用一經圖案化之抗蝕劑層180蝕刻開孔124。在移除該抗蝕劑之前，在開孔124中及抗蝕劑180上濺射金屬層181。下一步驟係將抗蝕劑180連同金屬層181一同移除。僅在開孔124內保留該金屬層，該金屬層可藉由熱處理而轉變成金屬簇。在該熱處理之前移除抗蝕劑180。
在圖2A所示實施例中，省略了障蔽層24。若使用一障蔽層例如來保護前端免受金屬污染，則可例如在移除MC期間部分地移除障蔽層，以防止記憶體材料層與汲極區之間短路。
在VLS方法中，金屬簇MC作為晶核或觸媒用於奈米線之生長。將金屬簇MC加熱至400－800℃之溫度範圍並受到一前驅體流之作用，該前驅體流包含所需之半導體並可包含摻雜劑。金屬簇MC用作能量有利之位置來吸收氣相反應物，即反應物在該等位置處冷凝，因而奈米線NW自該等位置生長。該步驟之結果顯示於圖3中。以此種方式用作觸媒之金屬簇MC之尺寸決定其所生長之奈米線NW之直徑。
奈米線NW可由如下材料構成：InP，Ga，GaAs或Si，幾乎任一III－V族半導體材料(例如GaP及InN InAs)，II－VI族半導體材料(例如CdS，CdSe，ZnS及ZnO)。InAs奈米線之優點在於，其與幾乎所有金屬皆形成相對低之電阻性接觸且其在101 8 cm3 之電子濃度下具有可高於1500 cm2 /Vs(例如2300 cm2 /Vs)的相對高的電子遷移率。
視半導體而定，奈米線NW可由一種或多種類型之原子實施n摻雜或p摻雜。其實例係：倘為InP，則使用Se實施n摻雜、使用Zn實施p摻雜，倘為GaN，則使用Si實施n摻雜並使用Mg實施p摻雜。摻雜劑之濃度可為例如101 5 －102 0 cm－ 3 。對於Si奈米線，可分別使用來自III族之摻雜劑(例如P及/或As)及來自V族之摻雜劑(例如B)來實施n型及p型摻雜。
當以此種方式生長時，奈米線NW可係單晶奈米線NW。較佳地，奈米線沿一除(111)方向以外之方向生長，例如沿(100)，(010)，(001)或(211)方向，乃因此會使奈米線之晶體品質相對良好。當沿(111)方向生長奈米線時，可能會出現所謂之雙股絞合效應。
奈米線NW之直徑d相依於在VLS生長期間之基板溫度並相依於金屬簇MC之尺寸。可使用中空之奈米線(亦稱作奈米管)，其會使奈米線與記憶體材料之間的接觸面積相對小。對於InP奈米線，在溫度T<500攝氏度時，會生長成實芯奈米線，而在溫度T>500攝氏度時會形成中空之InP奈米線。奈米線NW可包含一具有實芯之部分及一具有空芯之部分。
在生長奈米線NW之前，可藉由拋光或與角度相依之離子研磨來移除開孔124以外之金屬膜、金屬簇MC及/或膠體金屬粒子。此時，可至少部分地移除障蔽層(24)，以使障蔽層24之高度低於介電層123之頂部。此會防止奈米線生長於開孔124以外。若在生長奈米線NW之前不移除開孔124以外之金屬膜及/或膠體金屬粒子，則奈米線NW亦會生長於開孔124以外之障蔽層頂部上。開孔124以外之奈米線NW可在製程中後續移除，例如在移除過多的所沉積之另一介電質223期間，如下文所解釋。
較佳地，在每一開孔124中生長一條奈米線NW，即該組中之各奈米線NW位於不同之開孔124中。然而，在每一開孔124中亦可有多於一個奈米線NW。在該後一種情況中，該組中之各奈米線NW可位於同一個開孔124中或位於不同之開孔124中。在迄今所述之各步驟之後，因VLS方法之製程波動，通常會獲得一具有一組不同長度之預製奈米線NW之基板101。
在生長奈米線NW之後，將開孔124之其餘部分填充以另一介電質223，介電質223可係例如氧化矽，例如自TEOS得到之氧化矽。該步驟之結果顯示於圖4中。另一介電質223可由一不同於介電質123之材料構成，例如由氧化物與氮化物構成，或者反之亦然，以使介電質123可用作拋光之終止層。另一介電質223可係任一電絕緣材料。在其中改變記憶體材料之電阻率需要升高溫度之情形中，諸如多孔之SiO2 等隔熱體可能較佳。在某些情形中，例如當電氣裝置亦包含標凖CMOS器件時，介電材料123及另一介電材料223可係同一種材料且材料移除可係拋光，該拋光可在一固定之拋光時間後終止。或者，若存在障蔽層24，則可使用障蔽層24作為終止層。
在沉積該另一介電層223之後，使該組預製奈米線NW經受一材料移除處理，以獲得該組奈米線NW，其中每一奈米線相對於基板101皆具有相同之高度。在例如藉由蝕刻或藉由CMP實施該材料移除處理期間，開孔124以外之該另一介電質223亦被移除，以露出奈米線NW之上端。作為該步驟之結果，每一奈米線皆露出相同相同之接觸區域，如圖5所示。
接下來，為由此獲得之結構，詳言之為所露出之接觸區域，即為奈米線NW之外路端部部分設置一記憶體材料層107，該記憶體材料層107之電阻率可在一第一值與一第二值之間變換。在圖1－5所示實施例中，層107由一可在一第一相態與一第二相態之間變化之相變材料構成。層107之電阻相依於相變材料之相態。該相變材料可藉由濺射沉積而成。
在一實施例中，該相變材料之化學式成份為Sb1 － c Mc ，其中c滿足0.05c0.61，且M係一種或多種選自由Ge、In、Ag、Ga、Te、Zn及Sn組成之群之元素。一種具有該成份之相變材料之電氣裝置闡述於申請案編號為03100583.8且代理檔號為PHNL030259之非預公開之歐洲專利申請案中，該專利申請案之全文以引用方式倂入本文中。較佳地，c滿足0.05c0.5。甚至更佳地，c滿足0.10c0.5。一較佳相變材料群組具有一種或多種不同於Ge及Ga且濃度總共小於25原子百分比之元素M，及/或包含總共小於30原子百分比之Ge及/或Ga。包含多於20原子百分比之Ge及Ga及一或多種選自In及Sn且濃度總共介於5與20原子百分比之元素的相變材料具有一相對高之結晶速度，同時具有一相對高之非晶相穩定性。
在一實施例中，該相變材料之化學式成份為Sba Teb X1 0 0 － ( a ＋ b ) ，其中a、b及100－(a＋b)表示原子百分比且滿足1a/b8及4100－(a＋b)22，且X係一種或多種選自Ge、In、Ag、Ga及Zn之元素。該相變材料可係例如Sb7 2 Te2 0 Ge8 。
在又一實施例中，該相變材料之化學式成份為(Tea Geb Sb1 0 0 － ( a ＋ b ) )c TM1 0 0 － c ，其中下標係原子百分比形式，a低於70%，b高於5%且低於50%，c介於90%與99.99%之間，且TM表示一種或多種過渡金屬元素。或者，可省卻過渡金屬且該相變材料之化學式成份為Tea Geb Sb1 0 0 － ( a ＋ b ) c ，其中下標係原子百分比形式，a低於70%，b高於5%且低於50%，例如Ge2 Sb2 Te5 。其他相變材料之實例係Te8 1 Ge1 5 S2 As2 及Te8 1 Ge1 5 S2 Sb2 。
層107之厚度t可係1－400奈米(例如200奈米)、3－100奈米(例如30奈米)、10－20奈米(例如7奈米)。在一實施例中，層107係一例如上文所述之相變材料，且該相變材料處於電阻率相對低之狀態，例如晶態或多晶態。藉由在沉積該層後實施一退火步驟，即可獲得該狀態。該退火步驟之溫度相依於材料及所要求之結晶。對於Ge2 Sb2 Te5 ，高於175攝氏度之退火會得到立方晶體，高於350攝氏度之退火會得到六方晶體。對於經摻雜之SbTe，通常在高於200攝氏度下實施退火。在寫入作業期間，在靠近一奈米線NW與層107之接觸點處，該相變材料之電阻率會局部改變至一電阻率相對高之狀態。在此一實施例中，若每一開孔124設置有僅一條奈米線NW會較佳，乃因在一個開孔中設置有數條並聯奈米線會導致第一端子與第二端子之間的電阻之變化相對小。應注意，在習知之電氣裝置中，相變材料層處於高電阻率之非晶態，其會在一條奈米線處局部變至一低電阻率之晶態。此會使電阻變化相對大，即自一相對高之電阻變化至一相對低之電阻。然而，由於相變材料層幾乎完全處於非晶態，因而總電阻相對高。與此相反，在本發明之該實施例中，相變材料處於低電阻率之晶態。
在層107頂部可沉積一接觸電極108。接觸電極108可由一層厚度例如為50－200奈米之例如TiN、W、TiW、TaSiN、TiSiN或TiAlC層構成。接觸電極108可將記憶體材料層107電連接至一亦可連接一感測電路之第二端子272。第二端子272可係接觸電極108之整體組成部分。該感測電路可經佈置以建立一電氣參數，該電氣參數與一自該第一端子(在本實施例中係由源極區172形成)經由奈米線NW、其所接觸之層107及接觸電極108至第二端子272之導電路徑之電阻相關。
在根據圖1－5所示實施例之電氣裝置100中，所有奈米線NW皆電連接至記憶體材料層107，以使其自其端點至接觸電極108具有大體相同之距離D，如圖5中之插圖所示意性顯示。
在本發明之電氣裝置100中，一組奈米線NW電連接電氣裝置100之第一端子與記憶體材料層107，由此使電流能夠自第一端子(在本實施例中係由源極區172形成)經由奈米線NW及記憶體材料層107導通至電氣裝置之第二端子272。每一奈米線NW皆在一各自之接觸區域中電接觸記憶體材料層107。對於該組中之所有奈米線NW，各自之接觸區域皆基本相同。
第一端子可包含至少兩個相互絕緣之端子區－在圖1－5所示實施例中係九個源極區172。該等相互絕緣之端子區中每一端子區皆僅藉由一各自之單條奈米線NW電連接至記憶體材料層107。
在一未予以顯示之替代實施例中，該第一端子之該等相互絕緣之端子區中之至少一個藉由多於一條奈米線NW連接至記憶體材料層107。同樣在本實施例中，對於該組中之所有奈米線NW，各自之接觸區域亦基本相同。
在一亦未予以顯示之又一實施例中，該第一端子僅存在一個端子區，該端子區設置有該組奈米線NW，該組奈米線NW電接觸該第一端子與該記憶體材料層107。該組可包含多於一個奈米線NW。
在圖1－5所示實施例中，每一奈米線NW皆沿縱向方向延伸且具有一垂直於該縱向方向之剖面。每一接觸區域皆與各自奈米線之剖面基本相同。
在圖1－5所示實施例中，電氣裝置100包含一由源極區172形成之相互絕緣之端子區之陣列。每一端子區皆藉由一條或多條相應奈米線NW連接至記憶體材料層107並連接至一相應選擇器件171，以使其可經由選擇線柵格中之相應選擇線120、121分別存取。
在一替代實施例中，使預製電氣裝置100經受一材料移除處理，該材料移除處理對奈米線NW及該另一介電質223具有不同之選擇性。選擇性不同意味著或者奈米線NW比該另一介電質223更有效地得到移除、或者該另一介電質223比奈米線NW更有效地得到移除。該材料移除處理可包括多於一種材料移除處理，例如CMP步驟後隨一蝕刻步驟。
在前一情形中，奈米線NW相對於該另一介電質223略微凹陷。沉積至該結構上之記憶體材料層107延伸至由此形成之凹槽內，從而僅在一與奈米線NW之剖面相同之接觸區域中接觸凹槽內部之相應奈米線NW，如圖6所示。藉由此種方式，奈米線與層107之接觸區域附近記憶體材料之體積相當小，此對諸如相變材料等記憶體材料頗為有利－為改變記憶體材料之電阻率所需之能量隨欲改性之記憶體材料之體積按比例縮放。視奈米線NW之成份而定，可使用不同之蝕刻劑，例如濃HCl、Br2 /HBr－其對InP的蝕刻遠比對SiO2 的蝕刻有效。對於Si，例如可使用KOH，乃因其對SiO2 具選擇性。或者，可使用選擇性幹蝕刻。
在後一種情形中，該另一介電質223將相對於奈米線NW略微凹陷並露出奈米線之側壁之一部分。沉積至該結構上之記憶體材料層107延伸至由此形成之凹槽內，從而在奈米線NW之外露端部處接觸相應奈米線NW並亦接觸側壁之彼等外露部分，如圖7所示。藉由此種方式，記憶體材料層107與奈米線NW之間之接觸相當可靠。此可藉由以例如0.01－10%之HF實施蝕刻來達成，0.01－10%之HF對InP的蝕刻比對Si的蝕刻更為有效。或者，可使用選擇性幹蝕刻。
在一實施例中，MOSFET之源極區172接地，即MOSFET具有一共用源極。汲極區173設置有奈米線NW而非鎢栓塞122。與圖1－5所示實施例類似，閘電極174電連接至各自之選擇線121。選擇線121形成字線。記憶體材料層107及接觸電極108經圖案化以形成位元線，該等位元線既可用於選擇陣列中一特定之記憶胞、亦可用於偵測由此接觸之記憶體材料之電阻。
圖8A顯示一具有低源極線電阻之緊湊陣列設計。在圖8B中顯示對應之記憶胞。在本實例中，奈米線直接形成於接觸孔中。用於連接相變材料之字線係設計於金屬1中。
在本實例中，汲極金屬線係設計於金屬3中。源極線之連接線可設計於金屬1或2中。連接線位於金屬2中之優點在於易於構造搭接線以降低源極線電阻。由於金屬線2垂直於用於連接汲極之金屬3線延伸，因而此有可能達成。選擇閘極可連接於金屬1或2中。
另一選擇為，汲極可連接至金屬1。源極可連接至金屬2或更高層金屬。
由於圖8A中之陣列對稱，因而對於每一具有奈米線之汲極，皆具有2個選擇器件。可省卻額外之選擇線(表示以＊ )並可在源極線與汲極接點之間轉而使用隔離(STI)。對於當前所具有之90奈米設計規則，一個選擇器件之胞尺寸約為0.21平方微米。在具有額外選擇線時，其將係0.26平方微米，但由於選擇器件並聯，其將具有雙倍之電流。
在圖1所示陣列構造情形中，對於90奈米設計規則，胞尺寸約為0.42平方微米。該相對大的胞尺寸歸因於每一胞中單獨之有源島及源極線－源極線不能跨越汲極接點。
在圖8及9所顯示的處於製造製程之不同階段中之另一實施例中，奈米線係金屬導體。此等奈米線具有相對良好之電導率，當為改變記憶體材料之電阻率所需之電流相對較大時，此頗為有利。藉由沉積厚度為100奈米至數微米之例如經陽極處理之氧化鋁等多孔材料PM，可獲得包含此等奈米線之電氣裝置100。孔尺寸可自10至200奈米調節。孔間距可約為孔直徑之兩倍。其密度相依於孔尺寸並可高達101 0 cm－ 2 ，並隨後以一種金屬以電化學方式填充該等孔。或者，可使用VLS處理藉由在該等孔之底部沉積金屬簇來獲得奈米線NW，如在Journal of Vacuum Science and Technology B中之「以模板導向之矽奈米線之氣－液－固生長(Template－directed vapor－liquid－solid growth of silicon nanowires)」(第20卷，第389－392頁，2002年)一文中針對在鋁之孔中生長Si導線所述。
除以下事實外，初始處理可與上文參照圖1及2所述者相同：金屬簇MC並非形成於開孔124內部。而是，將開孔124填充以一層多孔材料PM，例如藉由對Al實施電化學氧化而形成之多孔Al2 O3 。隨後，藉由例如蝕刻或拋光等材料移除處理來移除開孔124以外之多孔材料PM。然後，以電化學方式使由例如Au、Cu、Ni、Se、Cd或任何其他合適金屬形成之金屬奈米線生長於該等孔內。另一選擇為，可首先生長該等金屬奈米線，隨後可移除開孔124以外之多孔材料PM。關於沉積該層多孔層及以金屬或半導體實施填充之詳情，可見於由C.R.Martin等人所著之文章「奈米材料之基於薄膜之合成(Membrane－based synthesis of nano－materials)」(Chem.Mater.,第8卷，第1739－1746頁，1996年)中。該步驟之結果顯示於圖8中。該圖顯示，類似於習知之電氣裝置，預製電氣裝置100可具有帶有一蘑菇形結構之奈米線NW。或者或此外，奈米線NW可具有不同之高度，即可填充孔之不同部分，如圖8中之左側及右側奈米線NW所示意性顯示。
當在該等孔中生長金屬奈米線之後，使由此獲得之預製電氣裝置100經受一材料移除處理，例如CMP或蝕刻，以移除該等孔以外之任何金屬。藉由此種方式，會移除習知電氣裝置中之任何蘑菇形結構。結果，所有外露奈米線皆具有基本相同之外露接觸區域。該材料移除處理可僅移除該等蘑菇形結構並在圖8所示之介電材料123之表面上終止。另一選擇為，其可繼續移除材料直至所有奈米線NW皆具有基本相同之長度為止。此在圖8中由虛線所示意性顯示。
然後，為由此獲得之預製電氣裝置100設置記憶體材料層107及接觸電極108。可將該後兩個層圖案化以形成位元線。圖8所示實施例之一優點在於，與半導體奈米線相比，金屬奈米線NW能夠傳導一相對高的電流，因此能夠提供一相對大的加熱功率。
其他多孔材料亦可適用於製造金屬奈米線，如目前為CMOS後端製程研究之多孔材料，例如已闡述於WO 2003/024869中之臺面－多孔矽。或者，可使用由C.Schoenberger等人闡述於Journal of Physical Chemistry B，第101卷，第5497頁(1997年)及由W.D.Williams和N.Giordano闡述於Review of Scientific Instrumentation第55卷，第410頁(1984年)中之經徑跡蝕刻之聚碳酸酯聚合物薄膜，以藉由電鍍獲得金屬奈米線。在該後一種材料中，藉由以高能粒子實施輻照而在聚合物薄膜中形成徑跡並蝕刻該等徑跡，來形成孔，從而形成垂直於薄膜表面且直徑均勻的接近平行的孔。
在該實施例之一變化形式中，開孔124未填充以多孔材料而是填充以鎢栓塞122，並視需要設置有一障蔽層24，隨後實施一材料移除處理，例如CMP步驟。在由此獲得之表面頂上，可沉積多孔材料，然後將該多孔材料之孔填充以金屬奈米線。當在該等孔中生長金屬奈米線之後，使由此獲得之預製電氣裝置100經受一材料移除處理，例如CMP或蝕刻，以移除該等孔以外之任何金屬。藉由此種方式，可移除習知電氣裝置中之任何蘑菇形結構。結果，所有外露奈米線皆具有基本相同之外露接觸區域。該材料移除處理可繼續移除材料，直至所有奈米線NW皆具有基本相同之長度為止。在由此獲得之層之頂上，可沉積記憶體材料層及接觸電極並隨後將其圖案化成位元線。
可藉助例如奈米線的一經p摻雜之半導體部分與奈米線的一經n摻雜之半導體部分之間的一pn結，在奈米線NW中形成選擇器件171。此一pn結(顯示於圖12中之插圖中)可用於選擇一個記憶元件並使選擇電晶體多餘。該陣列結構相當於一二極體－ROM陣列。在讀取作業期間，未選定之胞之二極體可在非導通區域中承受偏壓，以避免額外之電流朝感測放大器流動。在無選擇電晶體情況下，記憶元件之尺寸可小得多。此外，可使數層記憶胞彼此層疊，由此形成一3D記憶體。
包含選擇器件之奈米線可直接生長於基板101上，即所謂之前端中。或者，其可設置於電氣裝置100之所謂後端中，如圖10－13所示。在該後一種情形中，奈米線可嵌入於一個或多個介電層123中，以使其與一導電層(例如Al或Cu金屬線)電接觸。該層可係一選擇線120或121，其可藉由標凖IC處理獲得。在選擇線120頂上，可沉積一由例如氧化矽形成之介電層123'。介電層123'可設置有開孔124，藉由該等開孔124露出選擇線120之至少某些部分。在開孔124內部，以一種類似於參照圖2－5所述之方式藉由VLS方法生長奈米線NW。首先，在開孔124內部沉積一金屬簇MC，然後在開孔124中生長奈米線NW，隨後將開孔124之剩餘部分填充以一介電質223，並藉由一材料移除處理來移除開孔124以外之任何介電質223及/或奈米線NW。該等步驟之結果顯示於圖10中。各開孔124可分別設置有兩條、或甚至更多條奈米線。或者，至少一個、或者甚至所有開孔124可每一開孔124僅設置有一條奈米線NW。
在本實施例中所用之VLS方法中，可藉由在奈米線生長期間改變氣體成份來獲得包含一pn結之分段奈米線。該氣體係藉由雷射燒蝕一經摻雜之靶(即在對該靶實施燒蝕之前已將摻雜劑添加至該靶)來獲得。為獲得摻雜濃度約為101 8 cm－ 3 之n型InP導線，使用0.001－0.1 mol% Se，而為獲得P型InP。使用0.1－1.0 mol% Zn。在一CVD型製程中，可使用有機金屬摻雜劑，例如甲基－金屬化合物，或者摻雜原子之氯化物，例如對於GaN為MnCl2 、MgCl2 。為以Si實施摻雜，可對氣體添加SiH4 。碳(p型)及矽(n型)可用作GaAs之摻雜劑並可以低濃度添加至氣體流中。
pn結係用於選擇目的，以防止當佈置成陣列時來自鄰近器件之並聯電流。在此種情形中，可省卻選擇電晶體並減小胞尺寸。二極體之電阻並不重要，只要經由二極體導通足夠之電流即可。對於例如齊納型或穿通型二極體等高效能矽基二極體，在數伏特之正向偏壓下可獲得10微安－1毫安之數量級。二極體之摻雜濃度一般介於101 5 －102 0 cm－ 3 之間。
在圖10所示預製裝置100頂上，沉積一記憶體材料層107。此可係上文參照圖5所述之任一材料。在層107頂上，可設置一層108厚度為50－200奈米之金屬導體，例如TiN，W，TiW，TaSiN，TiSiN，TiAlC，在該層108金屬導體上可設置一層Al或Cu。在一實施例中，層108設置有一額外之記憶體材料層107'，而在另一實施例中，則不具有該層。可將層107、層108(若存在)及層107'(若存在)之疊層圖案化，以形成選擇線121。選擇線121可垂直於選擇線120。在圖11中，顯示一條選擇線120，但電氣裝置100可在選擇線121頂上包含許多例如相互平行之此等選擇線120。此會形成一準兩維記憶胞陣列，其中每一記憶胞皆包含一記憶體材料層107，該記憶體材料層107由一具有一選擇器件171之奈米線NW電接觸。電氣裝置100可由一後續鈍化層及視需要由一個或多個互連層來結束。
或者，電氣裝置100可包含圖11中所示之相互層疊之結構。在此種情形中，可獲得一三維記憶體陣列。為此，可如圖12所示為選擇線121設置一上部記憶體材料層107'，並在該上部記憶體材料層107'頂上設置一類似於介電層123'之介電層123"。介電層123"設置有開孔124'，該等開孔124'暴露出下伏層107'之一部分。開孔124'設置有奈米線NW'，該等奈米線NW'類似於開孔124中之奈米線NW。開孔124'之剩餘部分可填充以類似於介電材料223之另一介電材料223'。可藉由一材料移除處理來移除介電材料223'及奈米線NW'位於開孔124'以外之部分，從而得到圖12所示之預製電氣裝置100。該預製電氣裝置100可設置有類似於選擇線120之選擇線120'。選擇線120'可設置有介電材料123'''。
選擇線120'、奈米線NW'、記憶體材料層107'及選擇線121構成該三維記憶體陣列之第二層。在圖10－13所示實施例中，存在兩個層，其中每一層皆具有四條選擇線120。然而，本發明並不侷限於該數量之選擇線120、120'或侷限至該數量之層。
藉由增加pn結之低摻雜側之厚度，可增加奈米線中之最大容許電流密度。奈米線之高摻雜側可更薄並接觸記憶體材料層107。構成pn結之該兩部分之不同導線直徑可藉由在生長奈米線期間改變基板溫度來獲得，如在專利申請案WO 2003/083949號中所述，該專利申請案以引用方式倂入本文中。
在該實施例之一變化形式中，經摻雜之奈米線NW生長於開孔124及124'(若存在)內部，開孔124及124'已包含有一n－p－n結，如圖14所示。此一奈米線NW可構成一穿通型二極體。所有IV、III－V及II－VI類別之半導體單晶奈米線可藉由在由X.Duan及C.M.Lieber所著之文章「化合物半導體奈米線之一般合成(General synthesis of compound semiconductor nanowires)」(Advanced Materials，第12卷，第298－302頁，2000年)中所述之VLS(氣－液－固)機理來合成。該等導線之長度可達數微米且其直徑可在自4奈米至數百奈米範圍內調節。該等奈米線可以氣相形式以及在固體基板上生長。藉由改變施主氣體之成份，可在該等導線內部生成p－n結，如在由M.S.Gudiksen等人所著之文章「用於奈米規模光子及電子裝置之奈米線超結構之生長(Growth of nanowire superstructures for nanoscale photonics and electronics)」(Nature，第415卷，第617－620頁，2002年)中所述。同樣地，藉由改變氣相成份中之主要組份，例如自In及P變至In及As，可製成包含異質結之奈米線，如在由M.T.Bjrk等人所著之文章「半導體奈米晶須中之一維異質結構(One－dimensional heterostructures in semiconductor nanowhiskers)」(Applied Physics Letters，第80卷，第1058－1062頁，2002年)中所述。
奈米線可由三個連續的經不同摻雜之半導體區構成，例如n－p－n或p－n－p。每一該區皆可係一由相同或不同類別材料構成之經摻雜半導體。例如，所有三個區皆可由同一種III－V、II－VI或IV類別之材料構成。前者之實例係InP。或者，其中一個區可係一不同類別之材料，例如一經p摻雜之II－VI類別之材料夾於兩個由一IV類別之材料構成之n摻雜區之間。
在該實施例中，奈米線之摻雜分佈可達成穿通式二極體功能。穿通式二極體係非線性元件，其至少包含一第一導電率類型之第一及第二區及位於該第一與第二區之間的一第二導電率類型之第三區。一方面第一區與第三區、另一方面第三區與第二區形成兩個位置相反之整流結。該等整流結中至少一個可藉由承受反偏壓之另一結之電場而承受正向偏壓。第三區之寬度足夠小，且其摻雜分別使得在其中一個結在至少一個偏壓方向上擊穿之前，在該兩個結之間出現穿通。穿通式二極體具有兩個具有相同摻雜類型之端子。因此，當電連接該等端子時，在製造製程之不同步驟中可使用相對少數量之不同材料。可使用眾多種材料。一不完全之清單包含：單質半導體及其合金，例如IV族材料，例如Si，Ge，Six Ge1 － x ，III－V族材料，例如GaAs，II－VI材料，例如ZnS。當構成穿通式二極體之半導體區係一奈米線之一部分時，此具有如下優點：單晶半導體區，甚至由不同半導體材料構成之單晶半導體區，亦可藉由例如VLS方法而相互層疊地生長。藉由此種方式，會獲得相對低之半導體區電阻，同時所需要之溫度係相對低的400至550攝氏度。在相對低之溫度下製成高品質、低電阻之選擇器件使得能夠將穿通式二極體整合於僅容許相對低之溫度之製程流中，例如整合於IC之後端中。電阻相對低且溫度相對低之優點並不相依於穿通式二極體是否連接至記憶體材料層。
摻雜分佈可係對稱之n－p－n分佈或者不對稱之n－p＋－p－n分佈。可對p－段之厚度加以選擇，以獲得所需之穿透電壓及平帶電壓。一替代形式可係一雙異質結，其中中心段具有一更高之多數載子帶最小值，例如對於一電子裝置為InAs－InP－InAs。
根據本發明該態樣之電氣裝置可具有一種或多種如下優點：奈米線可具有相對低之電阻率，尤其當奈米線係單晶體時。M.T.Bjrk等人在上文所引用之論文中已證實，VLS製程能夠以相對低之缺陷密度產生單晶體奈米線，從而使載子遷移率相對高。此使奈米線能夠支援相對高之電流密度。藉由適當之冶金術及處理，可獲得低於20千歐姆(例如介於1與5千歐姆之間)之接觸電阻，如由S.De Franceschi等人在「InP奈米線中之單電子隧穿(Single－electron tunneling in InP nanowires)」一文(Applied Physics Letters，第83卷，第344－346頁，2003年)中所顯示。與低的奈米線電阻率相結合，此能夠在使用奈米線作為選擇器件時達成一大的通/斷比。VLS方法及接點製造二者皆可在不高於500℃之溫度下實施，而仍能產生單晶體材料。此會達成CMOS相容性。
在形成導電層(其可係W互連線)後，藉由例如蒸發來沉積少量觸媒金屬，例如Au，Fe，Co或Ni。該沉積可在栓塞上選擇性地進行。在標凖VLS生長中，觸媒金屬作為觸媒用於自例如InP、InAs、GaAs等半導體材料生長奈米線。在一特定記憶元件位置處，例如在特定開孔124處，可生長單條奈米線或一小組奈米線，此視所存在之金屬粒子之數量而定。
奈米線之摻雜分佈經選擇以達成所需之二極體特性。此可藉由在生長期間改變氣體蒸氣之成份來達成。可藉由在生長期間在不同時間週期期間例如以雷射來輻照不同之樣本、藉以使受輻照樣本之原子變為氣相並在奈米線中冷凝，來改變成份。
在圖14所示實施例中，穿通式二極體對稱，並包含一由第一導電率類型(在本實例中係p型)之半導體材料形成之第一區，該第一區位於一由第二導電率類型(在本實例中係n型)之半導體材料形成之第二區與一由第二導電率類型(在本實例中係n型)之半導體材料形成之第三區之間。在一實例中，其構建為一矽器件，其具有以102 0 cm－ 3 之濃度受到As摻雜之n＋ 層、一以5.101 8 cm－ 3 之濃度受到B摻雜之p層、及一以102 0 cm－ 3 之濃度受到As摻雜之n＋ 層。p區之厚度，即該兩個n區之間的距離，係30奈米。可使用半選擇方案來實施讀取、寫入及擦除，即欲程式化之記憶元件接收全電壓Vp 。其他記憶元件可具有零、正的半偏壓Vp /2及負的半偏壓－Vp /2。或者，奈米線可由InP、GaAs、InAs及/或GaN構成，且n區及p區分別係藉由摻雜以IV組元素(例如Si)及VI族元素(例如S，Se或Te)與C，Be，Zn來製成。p區可具有平行於奈米線縱向方向的通常數十奈米之厚度。對厚度之主要要求在於，其應足夠小且其摻雜分佈使得在其中一個結在至少一個偏壓方向上擊穿之前，在該兩個結之間出現穿通。
在圖14所示實施例之一變化形式中，p區係由一相對高摻雜之p＋區及一相對低摻雜之p區構成。該p＋區及該p區可分別具有平行於奈米線縱向方向的數十奈米之厚度。厚度及摻雜濃度之確切值取決於所需之電氣特性。
在圖14所示實施例之一變化形式中，藉由例如濺射或蒸發來沉積另一障蔽層及/或接觸電阻層，該接觸電阻層由例如Ti/Al或其他適於接觸奈米線之材料形成。該另一障蔽層及/或接觸電阻層可沉積於W栓塞上。可引入一額外製程步驟來構造該層，以使其僅存在於該等栓塞上。
當在開孔124內部生長奈米線時，亦可使用像TiN、TaN等其他連接材料來代替金屬，在此種情形中，可在已存在之通路中直接生長導線。
在圖10－14中所示及在所有前面實施例中所述之選擇器件可設置有一閘極。該等選擇器件可係垂直PN型二極體或電晶體。對於PN型或穿通型二極體，可使用該額外閘極來減小甚至防止表面洩漏。
圖15顯示在一設置有閘極之選擇器件之製造製程中之第一階段。在該實施例中，該選擇器件係一包含一PN型二極體之奈米線。該奈米線二極體可係一PN型或NP型或穿通型二極體(如P＋ NP＋ 或N＋ PN＋ )、Schottky二極體、異質二極體或其組合。
該二極體可設置於基板主體中的一植入區域('汲極')上或者可設置於一由通路(或金屬線)組成之'位元線'上。將該二極體覆蓋以一電絕緣層300，例如氮化物。接下來，與一閘極層302一同生長或沉積一閘極介電層301(例如氧化矽或高K層)。薄的閘極層302可具有約10奈米之厚度，較佳由一種金屬如TiN、TaN或Al組成。設置有閘極疊層303之奈米線二極體顯示於圖15中。
在沉積閘極疊層303之後，沉積一介電層123，例如氧化矽或一低K材料，並隨後藉由化學機械拋光(CMP)將其平坦化。在覆蓋層300之頂部，藉由CMP製程來移除金屬閘極層302及閘極介電層301。覆蓋層300用作CMP製程之終止層。在該CMP步驟之後，實施短的金屬蝕刻一濕蝕刻或幹蝕刻。亦移除覆蓋層300。其結果顯示於圖16中。沉積一薄的介電層(大致具有與閘極層厚度相同之厚度)，例如氧化物，並將其蝕刻成間隔體305，從而將二極體結構開口。該間隔體會減小有效面積，此有利於記憶器件之運作。金屬閘極將不會因間隔層蝕刻之各向異性而露出。同樣，藉由使金屬蝕刻劑及沉積層厚度最佳化，亦可使用各向同性蝕刻(將不形成間隔體)而不會露出金屬閘極。
在下一步驟中，將二極體NW連接至一記憶元件107及一頂部電極108(字線)。記憶元件107可係一相變記憶元件或一不同類型之電阻性元件，例如一可程式化金屬化胞(PMC)、RRAM或分子儲存胞。以字線圖案化頂部電極108加上記憶元件107(參見圖17)。
閘極301用於減小NW二極體之洩漏電流。
在奈米線之表面處可能會因介面狀態而出現洩漏。多晶矽奈米線尤其會出現此種現象。藉由在閘極上施加一負電壓或正電壓，會在二極體之N型部分(負電壓)或P型部分(正電壓)上形成一耗盡區。在該兩種情形中，該耗盡皆將阻擋由二極體之表面引起之洩漏電流。由於對於所有選擇二極體而言，電壓皆相同，因而閘極僅需連接至陣列以外而不會在陣列中引入額外之接點。
較佳在製造製程之後端中處理該等選擇器件(金屬化跡線)。將選擇器件包含於後端中之優點首先在於其可增加於一晶片設計之上，其次可使更多之層相互層疊。
在一替代實施例中，可製造選擇電晶體而非PN型二極體。吾人可自奈米線(例如矽)開始，較佳在奈米線中已包含源極及汲極。在CMP步驟之前且包括CMP步驟，該處理與在圖15中所述相同。在該步驟之後，藉由抗蝕劑圖案化304、蝕刻氧化物123及蝕刻閘極301將字線圖案化，如圖18所示。由於閘極長度並非藉由微影術界定，因而遮罩錯位將不會影響選擇器件之電氣性質。
在移除抗蝕劑304之後，沉積一介電質123'(例如氧化物)，並使用覆蓋層300作為一終止層、藉由CMP將其平坦化。在CMP步驟之後之各製造步驟與上文在圖16－17中所述之二極體製造步驟相同。
概言之，本發明之電氣裝置100包括一導電材料層107，該導電材料層107可具有可在一第一值與一第二值之間變換之電阻率。記憶體材料可係相變材料。電氣裝置100進一步包括一組奈米線NW，該組奈米線NW電連接至導電材料層107，藉以使電流能夠經由奈米線NW傳導至導電材料層107。每一奈米線NW皆在各自之接觸表面中接觸記憶體材料層107。所有接觸表面皆具有基本相同之表面積。本發明之方法適用於製造本發明之電氣裝置100。
應注意，上述各實施例係例示而非限定本發明，且熟習此項技術者將能夠設計出許多替代實施例，此並不背離隨附申請專利範圍之範疇。在申請專利範圍中，位於括弧中之任何參考記號皆不應視為限定請求項。「包括(comprising)」一詞並不排除在請求項中所列元件或步驟外還存在其他元件或步驟。元件之前的「一(a或an)」一詞並不排除存在複數個此種元件。
24．．．障蔽層
100．．．電氣裝置
101．．．基板
102．．．本體
107．．．記憶體材料層
107'．．．額外之記憶體材料層
108．．．金屬導體層
120．．．選擇線
121．．．選擇線
122．．．鎢栓塞
123．．．介電材料
123'．．．介電層
123"．．．介電層
123'''．．．介電材料
124．．．開孔
171．．．選擇器件
172．．．源極區
173．．．汲極區
174．．．閘極區
180．．．抗蝕劑
181．．．金屬層
223．．．介電質
272．．．第二端子
300．．．電絕緣層
301．．．閘極介電層
302．．．閘極層
303．．．閘極疊層
304．．．抗蝕劑圖案化
305．．．間隔體
NW．．．奈米線
NW'．．．奈米線
MC．．．金屬簇
PM．．．多孔材料
下文將參照圖式來進一步闡釋及說明本發明電氣裝置之該等及其他態樣，圖式中：圖1係一處於製造過程中一第一階段之電氣裝置之實施例之俯視圖；圖2係圖1所示預製電氣裝置之一實施例沿線II－II之剖視圖；圖2A係圖1所示預製電氣裝置之一替代實施例沿線II－II之剖視圖，其中在一接觸孔中僅保留金屬簇；圖2B係圖1所示預製電氣裝置之另一替代實施例沿線II－II之剖視圖，其中在一通路中生長一奈米線；圖3係處於製造過程中一第二階段的圖1所示預製電氣裝置沿線II－II之剖視圖；圖4係處於製造過程中一第三階段的圖1所示預製電氣裝置沿線II－II之剖視圖；圖5係處於製造過程中一第四階段的圖1所示預製電氣裝置沿線II－II之剖視圖；圖6係處於製造過程中第四階段之預製電氣裝置之另一實施例之剖視圖；圖7係處於製造過程中第四階段之預製電氣裝置之再一實施例之剖視圖；圖8A係另一較佳之緊湊陣列設計之俯視圖；圖8B顯示記憶胞之對應剖視圖；圖8係處於製造過程中一中間階段之預製電氣裝置之又一實施例之剖視圖；圖9係處於製造過程中一中間階段之預製電氣裝置之再一實施例之剖視圖；及圖10－13係處於製造過程中各連續階段之預製電氣裝置之另一實施例之剖視圖；圖14顯示一其中選擇器件係一穿通式二極體之實施例之剖視圖；圖15顯示一製造一設置有一閘極介電質及一閘極之選擇器件之實施例之剖視圖；圖16顯示在製造製程中之另一階段中，圖15所示選擇器件及閘極堆疊之剖視圖；圖17顯示設置有閘極介電質及閘極之該選擇器件之剖視圖，該選擇器件連接至一記憶元件及一頂部電極；及圖18顯示一其中該具有閘極堆疊之選擇器件製造於一位元線頂部之替代實施例之剖視圖。
該等圖式未按比例繪製。
24．．．障蔽層
100．．．電氣裝置
101．．．基板
102．．．本體
120．．．選擇線
121．．．選擇線
122．．．鎢栓塞
123．．．介電材料
124．．．開孔
171．．．選擇器件
172．．．源極區
173．．．汲極區
174．．．閘極區
NW．．．奈米線
MC．．．金屬簇

Claims (21)

  1. 一種製造一電氣裝置(100)之方法，其包括：-一由一導電材料形成之層(107)，及-一組奈米線(NW)，其電連接至由該導電材料形成之該層(107)，以使一電流經由該等奈米線(NW)傳導至由該導電材料形成之該層(107)，每一奈米線(NW)皆在一各自之接觸表面中電接觸由該導電材料形成之該層(107)，所有接觸表面皆具有基本相同之表面區域，該方法包括如下步驟：-提供一具有一組預製奈米線(NW)之本體(102)，-使該組預製奈米線(NW)經受一材料移除處理以獲得該組奈米線，其中每一奈米線皆露出其各自之接觸表面，及-將由該導電材料形成之該層(107)提供至該等奈米線(NW)，藉以在各自之接觸表面中電接觸每一奈米線(NW)與該導電材料形成之該層(107)。
  2. 如請求項1之方法，其中該組預製奈米線(NW)包括具有不同長度之奈米線(NW)，該材料移除處理得到一組皆具有基本相同之長度之奈米線。
  3. 如請求項1之方法，其中該組預製奈米線(NW)設置於一本體(102)上，在使該組預製奈米線經受該材料移除處理之前，該本體(102)設置有一覆蓋該組預製奈米線之介電材料層。
  4. 如請求項1之方法，其中該材料移除處理包括化學機械拋光。
  5. 如請求項1之方法，其中該導電材料具有一可在一第一值與一第二值之間變換之電阻率。
  6. 一種電氣裝置(100)，其包括：-一由一導電材料形成之層(107)，及-一組奈米線(NW)，其電連接至由該導電材料形成之該層(107)，以使一電流經由該等奈米線(NW)傳導至由該導電材料形成之該層(107)，每一奈米線(NW)皆在一各自之接觸表面中電接觸由該導電材料形成之該層(107)，所有接觸表面皆具有基本相同之表面區域。
  7. 如請求項6之電氣裝置(100)，其中該導電材料具有一可藉助一電變換信號在至少一第一值與一第二值之間變換之電阻率，該變換信號相依於該表面區域。
  8. 如請求項6之電氣裝置(100)，其中每一奈米線(NW)皆在一縱向方向上延伸並具有一垂直於該縱向方向之剖面，該表面區域基本上相同於各個奈米線(NW)之該剖面。
  9. 如請求項6之電氣裝置(100)，其中由該導電材料形成之該層(107)設置有一接觸電極(108)，以用於電連接由該導電材料形成之該層(107)，所有電連接至由該導電材料形成之該層(107)之奈米線(NW)自其端點至該接觸電極(108)皆具有大致相同之距離。
  10. 如請求項6之電氣裝置(100)，其特徵在於包含至少兩個相互絕緣之端子區，其中每一端子區皆僅藉由一各自之單條奈米線(NW)電連接至由該導電材料形成之該層(107)。
  11. 如請求項6之電氣裝置(100)，其中該組奈米線(NW)包括一係一金屬導體之奈米線。
  12. 如請求項6之電氣裝置(100)，其中該組奈米線包括一單晶體奈米線。
  13. 如請求項6之電氣裝置(100)，其中該導電材料係一相變材料。
  14. 如請求項6之電氣裝置(100)，其中該等奈米線(NW)與該導電材料層(107)中至少之一電連接至一選擇器件(171)。
  15. 如請求項14之電氣裝置(100)，其中該選擇器件(171)係一二極體。
  16. 如請求項15之電氣裝置(100)，其中該二極體係該組中一奈米線(NW)之整體組成部分。
  17. 如請求項16之電氣裝置(100)，其中該二極體係一穿通式二極體。
  18. 如請求項14-17之電氣裝置(100)，其中該選擇器件設置有一閘極。
  19. 如請求項14之電氣裝置(100)，其特徵在於進一步包括一相互絕緣之端子區之陣列，其中每一端子區皆藉由一條或多條各自之奈米線(NW)電連接至由該導電材料形成之該層(107)且每一端子區皆電連接至一各自之選擇器件(171)，該各自之選擇器件(171)可藉由一選擇線柵格中各自之選擇線(120，121)來分別存取。
  20. 如請求項19之電氣裝置(100)，其中該等相互絕緣之端子 區中每一端子區皆藉由一條各自之奈米線(NW)電連接至該導電材料層(107)。
  21. 如請求項20之電氣裝置(100)，其中：該選擇器件(171)包括一金屬氧化物半導體場效電晶體，該金屬氧化物半導體場效電晶體具有一源極區(172)、一汲極區(173)及一閘極區(174)，及該選擇線(120，121)柵格包括N條第一選擇線(120)、M條第二選擇線(121)、及一輸出線，該等相互絕緣之端子區係選自該對應金屬氧化物半導體場效電晶體之該源極區(172)及該汲極區(173)，該對應金屬氧化物半導體場效電晶體的選自該源極區(172)及該汲極區(173)並與該端子區相獨立之另一區電連接至該N條第一選擇線(120)之一，該閘極區(174)電連接至該M條第二選擇線(121)之一。
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