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TW389999B - Substrate having shallow trench isolation and method of manufacturing the same - Google Patents

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TW389999B
TW389999B TW085114084A TW85114084A TW389999B TW 389999 B TW389999 B TW 389999B TW 085114084 A TW085114084 A TW 085114084A TW 85114084 A TW85114084 A TW 85114084A TW 389999 B TW389999 B TW 389999B
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TW
Taiwan
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oxide film
substrate
semiconductor substrate
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item
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TW085114084A
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English (en)
Inventor
Kaori Umezawa
Norihiko Tsuchiya
Yoshiaki Matsushita
Hiroyuki Kamijou
Atsushi Yagishita
Original Assignee
Toshiba Corp
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Publication date
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Description

A7 _B7_ 五、發明説明（l ) 〔發明之領域〕 本發明係與L S I等半導髓集成《路用基板及其製造 方法有關，尤與半導體集成電路之元件分離技術有關。 〔先前之技術〕 經濟部中央標率為舅工消费合作社印装 (請先《讀背面之注意事項再填寫本頁) 形成L S I時，必須在形成電晶«等能動元件，或電 阻或電容器等受動元件之元件形成領域周邊，形成以電分 離1個元件形成領域與其他元件形成領域之元件分離領域 。在MOSLS I技術或雙極（Bipolar) LS I技術發 展中爲形成此元件分離領域之元件分離技術經常爲重要技 術課題之一 *可顔料今後其重要性勢將益增•此元件分離 技術歷史中畫時代之一種開展，可諝可自行整合區分元件 形成領域與元件分離領域之1 〇 c 〇 s ( Local Oxidation of Silicon) 技術之開發 · LOCOS技術 （ LOCOS法） 係 如圖1所示，將氮化膜（S i 3N 4膜）8 8爲展蔽實施選 擇氧化，將形成於無S i 3N4膜處之S i表面之氧化膜（ S i 02膜）8 2做爲元件分離領域之絕緣層使用。此元 件分離技術與聚硅（poly silicon)配線技術相乘帶來今 曰L S I產業之興盛並非過言•惟由亞微細粒系二亞微細 粒之微細加工時代，此L 0 S 0 S技術亦逐渐接近其界限 。其最大問題乃因所謂烏琢（Birds beak)之存在之元件 形成領域（活性領域）之優蝕，及因Field氧化膜形成時 之局部應力發生之結晶欠陷之發生•尤其鳥啄（Birds beak)對VLS I或ULS I爲髙集成化之阻礙要因，爲 本纸張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐) ~ -4 - 經濟部中央橾準局負工消費合作社印釁 A7 B7___五、發明説明（2 ) 了減少因鳥琢（Birds beak)之侵蝕而予微細化’不得不 減少氧化膜8 2之厚度。惟減少氧化膜8 2之厚度時’將 產生元件間的壓降低之問題•爲了克服此問題提出各種 LOCOS法之改良或新分離技術。例如以LOCOS法 爲基礎之改良元件分離技術已知有改良共面（Copla nar) 法，直接氮化膜屏蔽方式，或SWAM I (Side Wall Μα s k e d I s ο 1 a t i ο η ) 等 * 更 提出選 擇外延 （ e x p i t - a x i a 1 ) 法或U槽（groove )法等。此等元件分離技術’加上所謂 BOX (Buried Oxide)法之如圖2所示之氣化膜埋進法 做爲亞微細粒尺寸，二亞微細粒尺寸之VL S I等之元件 分離技術受到注目*此乃在硅基板5形成ϋ溝後，用S i 〇2等絕緣材料7 7以C VD法等堆稹堆進U溝之元件分 離技術\ B 0 X法所用絕緣膜堆稹技術，課予均勻法平坦性段 差包覆性（Step Coverage)，膜質，及處理之低溫化等 各種要求•其中，尤以段差包覆性及處理之低溫化最爲重 要。GS I集成電路（GS I )等，益形高集成化，半導 體集成電路製造要求低溫良質之絕緣膜*已知針對此要求 先前使用比較可低溫（3 0 0〜4 5 0 °C)形成之monos-ilaneCS i H4) 及 N2〇 等之 CVD 技術之 LTO(Low Temperature Oxide)唯L T 0雖視形成條件，但一般段 差包覆性不良，膜質亦低劣。尤以常壓C VD或減壓 CVD之氧化膜表示牽引應力，而有龜裂（Crack)耐性 弱之缺黏· 本紙張凡度逋用中國國家揉率（CNS ) A4规格（210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 C, -5 - A7 __^B7_'_ 五、發明説明（3 ) 有鑑於此等要件，最近使用以TEOS ( Tetraethy-lorthosicate:S i (OC2H3) 4)爲代表之有機硅系材 料之C VD技術之研究趨於活躍。因爲例如依T E 0 S及 0 3之反應可在4 5 0 °C以下低溫形成絕緣膜且段差包覆 性良好。/ 圖2所示B 0X法中溝深較淺者對微細化有利，又稱 拽溝分離（Shallow Trench Isolation;STI)法。然而此 ST I法以元件微細化而言雖比LOCOS法有利，惟由 於形成能動元件等之硅等半導體基板與埋進溝之絕緣物（ 例如硅之氧化物）之熱膨脹係數不同，致元件分離領域形 成中，或元件分離領域形成後之L S I製造工程中之熱工 程使半導體基板中產生應力，而有發生如圓2粗資線所示 轉位1 2等結晶欠陷之問題•尤以有機硅Sauce爲原料形 成硅氣化物時，因起因於有機硅Source之原料精製技術， 目前不易獲得高純度之有機硅Source，致硅氧化物堆稹後 殘留或吸住硅氧化物（S i 〇2)以外之不純物（例如 Η 20 )，有機物等）。故，由於其後之800〜 1 0 0 0 °C之熱工程·解離此等不純物起因之各種問題發 生·有機硅Source原料中不純物之水分通常含1 〇 〇〜2 0 p p m。因此可舉例如於桂device，不但桂基板與埋進 之S i 02 (埋進氧化膜）之熱膨脹率不同，且隨著埋進 氧化膜中水分之解雕，加以膜收縮，過大之壓縮應力加於 硅基板之問題•又，圓2所示先前之S T I構造在元件分 鼸領域形成中，或其後之元件製造工作附帶之熱過程中更 本纸ft尺度適用中國國家揉準（CNS ) A4规格（210X297公釐) (請先閲讀背面之注意Ϋ項再填寫本頁 ------ir------ 經濟部中央橾準局貝工消费合作社印製 ~ 6 - A7 B7 經濟部中央橾準局負工消费合作社印装 五、發明説明（4 ) 有易將結晶欠陷導入基板之缺黏•即，先前之使用有機硅 Source之S T I法之元件分離技術有基板表靥易發生，增 殖，傳播轉位1 2等之結晶欠陷之問題，及鼸著此等問題 *因此等結晶欠陷易捕獲金靥不純物，元件形成領域（活 性層領域）發生多數結晶欠陷致易發生接合泄放（leak) 等電氣不良之問題· 尤其實際之L S I製造過程中，除起因元件分離領域 存在之應力外，因注入離子之損壞，或電極，形成靥間絕 緣膜等分別性質不同之各種多層膜附帶產生應力等，而易 發生結晶欠陷•亦有起因S T I構造之結晶欠陷及其他原 因之結晶欠陷之相乘效果又發生於基板中之結晶欠陷，易 捕獲金屬不純物等•因此，先前之ST I法，由於活性層 (元件形成領域）中之結晶欠陷之存在*有接合led增大 ，gate氧化膜之絕緣破壤發生等產生電氣不良之問題。因 此如何使元件形成領域不產生結晶欠陷之元件分離技術之 開發成爲今後微細化之L S I製造上重要之應解決之課題 即，微細化之GSI，ULSI，VLSI等元件分 離技術，要求Bird’s beak (鳥啄）不存在，平表平坦， 及結晶欠陷不發生等條件。S T I法雖無烏啄之問題，惟 表面之平坦性及結晶欠陷發生之抑制乃重要之應解決之課 題· 〔發明之目的〕 (請先Μ讀背面之注意事項再填寫本頁) 訂 本纸張尺度適用中國國家揲準（CNS ) Α4规格（210X297公釐） A7 B7 五、發明説明（5 ) 有鑑於如上述之問題本發明之目的爲提供使用ST I 法或類取S T I法之埋進元件分離法時，可減低起因於 ,S i 02應力發生於元件形成領域之結晶欠陷可逋用於 具有高集成密度之半導藿裝置之半導體基板之構造* 本發明之其他目的爲提供可減低起因s i 02應力之 結晶欠陷，同時能髙集成密度化之半導體基板之製造方法 〔發明之方法〕 經濟部中央橾準局負工消费合作社印装 (锖先《讀背面之注意事項再填寫本頁) 爲達成上述目的，本發明之第1特徵係如圔3 E，園 8F，圖10G及圖14E所示由形成於半導«基板表面 —部分之複數溝部6及形成於溝部6內部之埋進氣化膜7/ ，及溝部6與溝部6間之元件形成領域而成之元件分離半 導镰基板埋進氧化膜7 1係以有機硅系CVD法，所諝 S 0 G (Spin-on-g(ass).法之玻薄塗布法或賜極氧化法 之任一方法形成，然後以1 1 0 0〜1 3 5 0 °C之溫度熱 處理之氧化膜•此處，複數溝部6係指於所定切斷面觀察 時，在其斷面觀察複數之意，在平面圓型上，溝部連績成 —溝部亦無妨·例如_3 A所示之複數溝部6係形成爲包 圍具備如腦3 E之中央部所示之n +Source領域9 1，η + 漏（drain)領域92之M OS電晶體等之元件形成領域周園 之一慷領域•又，雖以1 3 5 0 °C以上溫度熱處理亦可達 成本發明之目的，惟因熱處理用之反應管或爐等裝置之構 成困難，又爐至半導镰基板之污染亦成問題，故考慮現狀 本纸張尺度適用中國國家標準（CNS ) A4规格（2'丨0X297公釐） -8 - 經濟部中央標率局Λ工消费合作社印裝 A7 _ B7_'__五、發明説明（6 ) 技術不合事實。 最好*在第1特徵中，以形成於半導體基板表面之此 等溝部6之深度d與此等溝部6之開口部之寬度i之尺 寸之比所定義之寬高比<1/交1爲10以下。由寅驗可知 如圔1所示本發明之第1特撖係寬髙比10以下時元件形 成領域所觀察之欠陷密度減低，而宽髙比1 0以上時埋進 氧化膜7 1之應力低減化不充分，起因於此應力之欠陷密 度並不減低•又，最好如圈1 2所示，在溝部宽度发1爲 最小空間宽度，而元件形成領域之寬度爲最小線宽度 之線與空間之重視圓型中，$1與$2之比 1. 5以下•如》1 1 3所示ί 又2爲1 . 5以上時難以 1 1 0 0°C〜1 3 5 0 eC熱處理，惟氧化膜之應力並不減 低而發生結晶欠陷•又此$ 2係就一定方向所定義者 ，對此線與空間圖型之重複方向直交之方向，即爲直交於 圓10之紙面方向之圖型而不成爲最小線寬度或最小空間 宽度之部分圓型尺寸之比爲1 . 5以上亦可 本發明之第2特徽係與第1特徵同樣，如圈3E，圖 8 F，圔1 0 G及圔1 4所例示形狀之元件分離半導釐基 板，此埋進氧化膜2 5，7 1係將5節環以上之環構造及 4節環以下之環構造分別以所定比例包含之非晶質硅氧化 膜· 此所謂所定比例係指對對應由嘛曼散乳分光光譜之測 定所求如圓6A及6B所示3節環* 4節瑷，及5節環以 上多節環構造之各尖峰之稹分強度全部之比例爲所定比例 (嘴先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） 經濟部中央揉率局貝工消费合作社印装 A7 B7 五、發明説明（7 〉 之意*即指如圖6 A及及6 B所示將波數3 0 0〜 7 Ο Ο—1之領域爲全部時之各尖峰強度比例之意。即如圖 7所示由於滿足 (i )對應5節環以上之喇曼移動之稹分強度比實質 上爲全部之85%以上· (i i )對應4節環或3節環之喇曼移動之稹分強度 資質上爲全部之1 5%以下* 之2條件之至少一方之非晶質硅氧化膜（S i 02膜）後 和埋進氧化膜2 5 · 7 1中之應力及埋進氧化膜2 5， 71與半導髖基板5，16，23之界面之應力，而抑制 元件形成領域中之榑位發生。此所謂實質上8 5%以上係 指如圓7之誤線Lerrer bar )所示容許約8 0 %以上之意 •又實質上1 5%以下乃指容許約20%以下之意·故， 依本發明之第2特徵之構造，可實現形成於元件形成領域 中之Ρ η接合之泄放電流減低具有良好特性之高密度集成 電路•又，本發明之第2特徽之稹分強度比之計算時當去 除背景成分》 本發明之第3特微爲至少含如圔3 A_ 3 Ε或圚8Α 一 8 F所示之下列各工程，即至少含 (a )如圖3Α或圓8D所示，將複數溝部6形成於 半導體基板5，16之表面之一部分之第1工程， (b)如圈3B，3C或8F所示以有機硅系CVD 法將氧化膜7，7 1埋進溝部6之第2工程，及 (c )以基板溫度1 1 0 0°C〜1 3 5 0 °C將氧化膜 本纸張尺度適用中國國家梯準（CNS ) A4规格（210X297公釐) ""~ " -10 - {請先閲讀背面之注意事項再填寫本頁) 订 經濟部中央樣準局負工消费合作社印氧 A7 B7 _五、發明説明（8 ) 7 1熱處理之第3工程爲特徴，所謂有機硅系CVD法係 指以 TEOS(Tetraethylorthosilicate;S i (0C2Hs) 4 )，Τ Μ 0 S ( Tetramethoxysilane ;Si (0CH3)4 )，T P ◦ S ( Tetrapropoxysilane; S i ( 0 C 3H τ) 4 )或 DADBS ( Diacetoxyditertiarybutoxysilane;( C 4H 90 ) 2S i - (OCOCH3) 2)等之有機硅 Source爲原料之CVD、 最好，第2工程之有機硅系CVD法爲常屋CVD法 ，減懕CVD法，等離子CVD法，光C VD法及液相 CVD法中之任一方法•常壓CVD法以使用將02導入 臭氣發生器（Ozonizer)予以放電形成之臭氣（Ozone.) (〇3)之所謂臭氣系常壓CVD法亦可《減屋CVD法 (LPCVD)係指例如以6. 7npa等減壓化資施 TEOS — 03之反應之CVD法，等離子CVD法法係 指使用13. 56MHz或150KHZ程度之等離子用 TEOS，02，He等之氣體 source 實施即可•光 CVD法係以使用ArF(193nm) ，KrF( 249nm)XeCl (308nm) * X e F (350 nm)等之射光或髙壓水銀燈，水銀氙（Xenon )燈等， 主要用紫外光之光能之光反應實施即可•液相C VD法係 指使用例如由RF放電激發之〇2及*1'^13(161:^1^1:1^-lsilane;Si (CH3)4)之一4 0°C 之 CVD 等· 最好，依有機硅系C VD法之氧化膜係在Η 2等還之 性氣fll，He，Ne，Ar ’Kr，Xe等不活性氣體， 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X 297公釐） 一 -11 - (請先聞讀背面之注意事項再填寫本頁) 經濟部中夹橾準扃貞工消费合作社印裝 A7 ______B7 _五、發明説明（q ) 02，N2，HC 1 ，CO或C〇2之任一，或由中選擇之 2種以上氣體而成之混合氣中實施· 又第2工程之埋進氧化膜之形成具體而言以含如國3 B所示將氧化膜7堆積成比溝部爲厚，然後如圖3 C所示 將表面平坦化至半導證基板5之表面實質上霣出上之步驟 爲宜。此所謂半導體基板實質上霣出係指示必背面腐蝕（ etch back)至半導體基板5完全霣出止，例如其後工程有 必要時，背面腐胜至5 0 nm〜1 〇 〇 nm或3 0 0 nm 程度之極薄氧化膜殘留於半導髖基板5表面，即使將半導 體基板表面平坦化惟可解爲實質上露出之意•又，平坦化 工程與熱處理工程所省爲先均可*因此，與上述相反*前 述第2工程僅採將氧化膜形成比以有機硅系C VD法在第 1工程形成之溝部深爲厚，在第3工程之熱斑理後第4工 程實施表面之平坦化工程亦可· / 本發明之第3特徴之重點爲熱處理溫度（退火溫度） •圖4表示有機硅系CVD法後，以1 0 〇 〇eC〜l 3 5 °C之間5 0°C間隔資施熱處理，試作元件分離半導髏基板 構造時之結果*即該元件分離領域形成後MO S將m晶懺 等元件形成於溝與溝間之寬〇. 3 μ m之元件形成領域（ SDG領域），將構成M0S集成電路後之元件分離半導 «基板，以斷面T E Μ觀察之結果•如圓4所示，可知在 1 1 0 0°C以下之低溫側熱處理溫度發生很多轉位•此乃 與酾2粗資線所示先前之ST I基板之轉位1 2同樣之轉 位· 本纸張又度適用中國國家搮準（CNS ) A4规格（210X297公釐) — -12 - (請先聞讀背面之注意事項再填寫本頁) 經濟部肀失標率局貝工消费合作社印装 A7 B7_五、發明説明（10 ) 圓4之數據係以選擇蝕刻法將轉位比特顯在化實施 S EM観察，於而內5點測定lmmx 1mm角之領域內 之轉位密度，將其值予以平均之結果。在1 〇 〇 〇ec〜 1 1 0 〇eC止之熱處理溫度，發生約1 〇個//im2之與 鼷2之粗實線同樣之轉位1 2 ’惟可知在更高溫之熱處理 溫度即本發明之溫度領域下低減之現象*又’以圈5表示 將MO S電晶體形成於實施上述元件分離之S D G領域， 測定對應於此MO S電晶證中之ρ η接合構造之n +- p 二極管之接合Leak特性之結果·可知實施1 10 〇°C以上 之熱處理之基板之leak電流減低之情形•此結果反映lea-k電流之發生原因之η +- p接合部之轉位受抑制之情形， 即表示依本發明之埋進氧化膜之應力控制對轉位抑制泄放 (leak)電降低有效•同樣之結果對使用雙極集成電路 之元件分離時亦可明瞭可知本發明之溫度領域（1 1 0 0 °C〜1 3 5 0 eC)之熱處理比1 0 0 0 eC以下之熱處理， 其S i 02之應力緩和，接合泄放（leak)電流減低· 本發明之第4特徽爲至少含： (a )在第1半導體華板2 3之第1主表面如圖1 0 A所示以有機硅系CVD法形成直接接合用氧化膜24， 以基板溫度1 1 0 OeC〜l 3 5 0 °C資施第1熱處理後， 將其表面如圖1 Ο B所示實施平坦化之第1工程或實施平 坦化後以基板溫度1 1 0 0°C〜1 35 Ot資施熱處理之 第1工程， (b )如圖1 0 b所示經表面平坦化之直接接合用氧 本紙張尺度逋用中國國家揉準（CNS > A4规格（210X297公簸) 一 ' -13 - (請先聞讀背面之注意事項再填寫本頁) A7 B7 經濟部中央揉率局工消费合作杜印裝 五、發明説明（11 ) 化膜2 5，直接接合第1半導體基板2 3與不同於第1半 導體基板23之第2半導體基板26，形成所謂SOI( Silicon-on-Insulator )基板然後如SB C所示以研削研磨 蝕刻等將第1半導體基板2 3之背面調整爲所定厚度之第 2工程， (c )在第1半導體基板2 3之不相對於第2半導體 基板2 6側位置之第2主表面之一部分如圖1 0D所示形 成複數溝部6之第3工程* (d )分別在此複數溝部6以有機硅系CVD法如匾 1 0 E所示形成埋進氧化膜7之第4工程，及 (e )對埋進氧化膜7以基板溫度1 1 0 〇°C〜 ‘1 3 5 0 °C實施第2熱處理之第5工程。 此處，第1半導體基板2 3與第2半導«基板2 6未必爲 同種半導髖基板而以S i與S i C等異種半導髓之組合亦 可。即亦可選擇Si以外之IV族，I I I—V族，I I 一VI族半導髏及非晶質材質做爲第1及第2半導體基板 。又，省略第1工程之第1熱處理在第2工程之直接接合 時實施與第1熱處理同一條件之1 1 0 0°C〜1 3 5 0 °C 之熱處理亦可•或省略第1热處理，以第5工程之第2熱 處理代替第1熱處理亦可· 依本發明之第4特徵之構造，可減低埋進氧化膜7 1 及直接接合用氧化膜2 5之應力，抑制元件形成領域之轉 位等之結晶缺陷之發生· 本發明之第5特徴係至少含： 本纸張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐） ^^1 ^^1 ill I 1 1^1 I— I (請先聞讀背面之注意事項再填寫本頁) 訂 -14 - 經濟部中失揉率局I工消费合作社印装 A7 B7五、發明説明（12 ) (a )如圖1 4A所示在第1半導體基板2 3之第1 主表面之一部分形成複數溝部之第1工程， (b) 如圖14A所示在第1半導體基板之第1主表 面以有機硅系CVD法形成直接接合用氧化膜25，以基 板溫度1 1 00°C〜1 350 1實施熱處理後如圓14B 所示*將第1半導髏基板2 3之第1主表面之上部之氧化 膜2 5平坦化之第2工程，或如圖1 4B所示將第1半導 «基板2 3之第1主表面之上部之氧化膜2 5平坦化後以 基板溫度1 1 0 0~1 3 5 0 °C實施熱處理之第2工程， 及 (c) 經直接接合用氧化膜25，如圖14C所示直 接接合第1半導體基板2 3與不同於第1半導髖基板之第 2半導《基板2 6，然後將第1半導《基板2 3之厚度減 薄至霣出直接接合用氧化膜2 5之一部分止，形成圓1 4 D所示被包圃於直接接合用氧化膜2 5之元件形成領域之 第3工程· 此處第1半導髏基板2 3與第2半導髏基板2 6未必爲同 種之半導髖基板而組合S i與S i C等之異種之半導體亦 可。即可選擇Si以外之IV族，III一IV族，II 一VI族半導髅及非品質材質做爲第1及第2半導髓基板 • 依本發明之第5特徽，因以1次有機硅系CVD法， 可同時形成埋進氧化膜2 5與直接接合用氧化膜2 5，故 比第4特微工程數減少。即露出第1半導體基板2 3表面 本紙張尺度遥用中國國家樑準（CNS ) A4規格（210X297公釐) ~~ -15 - (請先閱讀背面之注意事項再填寫本頁)
A7 B7 經濟部中央橾準扃貝工消费合作社印簟 五、發明説明（13 ) 之直接接合用氧化膜2 5亦具有埋進氧化膜之機能。又因 熱處理工程亦對第4特徵少，故有助於程序之低溫化。 依本發明之第5特徵之構造，可減低埋進氧化膜2 5 及直接接合用氧化膜2 5之應力，抑制元件形成領域之轉 位等之結晶缺陷之發生· 〔實施例〕 (第1實施例） 圓3 E係本發明之第1實施例有關之MO S集成電路 用埋進元件分離半導體基板（Shallo»· trench元件分離 (ST I )半導體基板）之斷面構造，圖3A〜3D係表 示至圖3 E之製造方法之工程斷面圖•本發明之第1實施 例有關之元件分離半導體基板，係如ffl 3 E所示在半導證 基板5表面所形成之溝部內部形成埋進氧化膜7 1，在此 埋進氧化膜71與埋進氧化膜71間之元件形成領域之間 形成 n + S 〇 u r c e 領域 9 1，η + 漏領域（d r a i n r e g i ο η ) 9 2，門（gate)氧化膜8,聚硅門電極9 8，Source電極 9 3,漏電極9 4,及層間絕緣膜7 9而成之MO S電晶 體· 本發明之第1實施例之形成於元件分離半導體基板之 MOS集成霉路係埋進氧化膜71之應力由於實施如以下 所示Jft處理而緩和，故元件形成領域，不發生如先前之技 術說明之讕2所示轉位1 2 ·故亦可減低起因轉位之ρ η 接合leak電流* 本纸張尺度適用中國國家揉率（CNS ) A4規格（210X297公釐）~—~~-16 - (請先《讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消费合作社印簟 A7 __B7 五、發明説明（14 ) 本發明之第1實施例有關之元件分離半導體基板可由 如下工程製造· (a )首先以水蒸汽氧化法（W e t氧化法）等將例 如1 0 0 nm之硅氧化膜1 7形成於面方位（1 〇 〇 )之 銳面硅基板表面，將光致抗蝕劑（省略圖示）塗於此氧化 膜1 7之表面，以照相石版印刷法將光致抗蝕劑爲屏蔽蝕 刻氧化膜1 7，形成由氧化膜1 7構成之硅蝕刻用屛蔽園 型1霣出其以外之硅基板5之表面。而去除此光致抗蝕劑 後，將該硅基板5之霣出部，氧化膜17爲屏蔽，以 RIE如圖3A所示形成宽度〇. 3#m，深度ljum之 溝·硅基板5之R I E係例如將C ?4與1!2之混合氣《以 1. 3Pa之壓力，附加〇. 22W/cm2之 13. 56MHz之高周波電力實施即可·或以與SFe 與〇2之混合氣髖，或CC 14等實施R I E亦可· (b )其次，清洗基板後，如圖3 B所示例如使用T EOS (S i(OC2H5) 4)形成氧化膜7 ·在堆稹此氣 化膜前將熱氧化膜或S i 3N4減薄形成亦可。此氧化膜7 爲了完全埋進溝，以溝深以上例如1.l#m厚形成於 S i基板上全面。加有機硅Source氧化膜，例如N 20， 〇2，〇3等做爲埋進此溝之材料亦可。又，將有機硅 Source、SiH4 等之硅氫化合物，SiCl4等硅氣化 物單獨*或混合比等原料之2種以上做爲原料之CVD亦 可以硅氧化膜埋進溝，將氧化物加於各原料亦可* (c )接著如匾3 C所示例如以CVD法背面腐蝕將 本紙張尺度適用中國國家揉準（CNS ) A4规格（2丨0X297公釐） (請先閲讀背面之注意事項再填寫本頁) -17 - 經濟部中央揲準局貝工消费合作社印製 A7 B7 五、發明説明（15 ) 埋進溝以外之部分之硅基板5露出外部’予以平坦化。 (d )由有機硅Source形成之埋進氧化膜7 1因含有 多量S i 02以外之不純物，例如水，故如圖3 D所示以 1 1 00〜1 3 5 0 °C實施熱處理，如圓3D所示由熱處 理產物若干彎曲（凹部）*本處理係例如在N2中約2小 時之熱處理即可，惟熱處理所用氣«，以〇2，MC 1 ’ 還元性氣體，不活性氣髖亦可獲得同樣結果•又，已說明 去除元件分離領域以外之基板上氧化膜予以平坦化後’實 施熱處理之情形，惟先熱處理後，去除元件分離領域以外 之基板上之氧化膜7，予以平坦化，亦可獲得同樣效果· (e )最後，如圖3 E所示在溝與溝間之元件形成領 域，即SDG領域（寬0· 形成M0S電晶髖· MO S電晶髓之形成係用聚硅門7 8自行整合以形成n + 漏領域9 2之標準M〇 S程序形成即可，此處省略說明· 〆· 如圖3 E所示，將MO S電晶髖形成於元件形成領域 後之元件形成領域中之轉位密度係如圖4所示爲1個/ 私m 2以下。圖4之轉位密度之測定結果，係將試料選擇 蝕刻後，進行S EM觀察，關於lmmx 1mm角領域內 之5黏平均數據· 園5表示對應上述MO S電晶髖構造之T E G圈型之 Ρ η接合二極管之泄放電流·即以圈5表示形成於η + Source領域9 1與ρ池（well) 5間之η + ρ接合之漏電 流，可見泄放電流減低至2 ρ Α以下*圖T E G圓型之二 極管面積爲2 4 0 3 0 0 ，故此即指可減低至 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐） 1.1- - —^1 ·1· n - - -—« - I (請先Μ讀背面之注意事項再填寫本頁) 訂 -18 - Μ濟部中央揉準局貝工消费合作社印策 A7 B7 五、發明説明（16 ) 2. 7xlO_eA/cm2以下之泄放電流密度之意。圓 5之結果係表示由本發明之第1實施例，抑制電流之發生 原因之η+ρ接合部之轉位· 圖6A，6B及圖7係用喇曼散乳調査可使上述轉位 密度之低減化，或泄放電流低減化之本發明之第1寅施例 有關之氧化膜構造之結果•即，首先，以上述埋進絕緣膜 之形成方法將氧化膜均匀形成於硅基板而內更將實施前述 熱處理之氧化膜以喇曼散乳分光法調査S i 02構造之結 果· S i 02因噺曼散乳亂断面稹小由S i基板之振動之 喇曼散乳之尖峰（peak)爲支配，故由於自Si 02形成 於表面之硅基板之喇曼散乳移動之尖峰減去未形成 S i 02脫之S i基板之喇曼散乳移動之尖峰如圖6A所 示即可獲得S i 02之_曼散乳之尖峰•又以模擬分離此 尖峰則如圖6B，可分離爲3節環，4節環，及5節環以 上之多節環•此環狀構造之分_方法係由C. J.Breinher et al.,J.Non-Cryst. Solids 82 (1986) 177 等確立· H6A中退火1係1 〇〇 〇°C，小時之熱處理， 退火2係1 150°C，1小時之熱處理。又退火1，及退 火2均以N2氣體中之熱處理· 按每熱處理溫度取此喇曼移動之各尖峰之稹分強度， 求對全部之稹分強度比（以下稱稹分強度此）如圖7 ·所 謂全部之稹分強度即波數3 0 0〜7 OTTcm-1之稹分強 度，爲自S i基板減（去除）背景值之值·可知自轉位發 生減低之1 1 0 0 ΐ，3，4節a s s )，以8 0 ΐ〜 本紙張尺度逍用中國國家標準（CNS ) Α4规格（210Χ297公釐） Ί,---,-----^ 裝-- (請先《讀背面之注意事項再填寫本頁) 訂 -19 - A7 B7 五、發明説明（17 ) 1 0 0°C之預烤（pre bake)去除溶劑’以形成S i 02 膜之方法•以SOG法形成S i 02膜後經1 1 00〜 Γ 2 UW热育理可得與上.述同樣之效果•即，由於 S Ο G亦由於自喇曼散乳波譜求出5節環以上之多節環之 稹分強度比實質上爲全部之8 5 %以上，而3節環或4節 環之稹分強度比實質上爲全部之1 5%以下’抑制轉位， 減低漏電流•關於樹脂玻璃則記載於U S P 3985597號，4004044號公報•此等樹脂玻 璃爲市售者，使用倒如Allied Signa卜Accuspin 418/720 .Allied Signa1-Accug1 ass T-11/T-14,Dow-Corning 805 , 0wens-Illinois650,General環之積分強度比減低 ，又5節環以上之多節環之積分強度比增加·即可知， 經濟部中央橾率局貝工消费合作社印裝 (請先閱讀背面之注意事項再填寫本頁) S i 02之環構造中，若4節環以下之稹分強度比實質上 爲全部之1 5%以下，或5節環以上之多節環之稹分強度 比實質上爲全部之8 5 %以上則轉位發生原因之埋進材料 之應力緩知，而可抑制轉位。考慮喇曼散乳之測定誤差等 時，若如圖7所示4節環以下係約2 096以下，5節環以 上係約80%以上則可謂可獲得本發明之效果· 又，以_3 B之使用TEOS等之有機硅Source之 C V D形成氣化膜，惟氧化膜形成方法以此種有機硅系 CVD以外之方法亦可·例如使用所謂SOG (spin-on-gl ass)法之方法亦可· SOG磋係用旋轉器等塗布將聚 聚硅氧烷溶於二甲苯等溶劑之樹脂玻璃（Resingl Electric SR12 5/SR124等即可•以 8 0 °C 〜1 0 0 °C 之預 紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐) _ 20 - 鍾濟部中央樑準局貝工消费合作杜印粟 A7 __._B7_.____ 五、發明説明（18 ) ·
烤後，實施約600 °C之低溫退火，然後實施1 1 〇〇 °C 〜1 3 5 0 1之高退火亦可· (第2實施例） 圖8 F係表示本發明之第2實施例有關之雙極集成電 路用元件分離半導體基板構造之斷面圖，圈8A〜8£係 表示至圖8 F之構造之製造方法之模式斷面圓·本發明之 第2實施例有關之雙極集成電路用元件分離半導體基板之 製造方法係， (a )首先如圖8A所示以水蒸汽氧化將2 0 0〜 3 5 0 nm之S i 02膜1 4形成於p型之硅基板1 3表 面。 (b) 其次將此S i 02膜1 4用照相石版印刷法如 圓8 B所示以與相抗蝕劑爲屏蔽成爲圖型，霣出一部分硅 基板1 3表面，形成擴散屏蔽1 4 ·而用該擴散展蔽1 4 將56 (銻）熱擴散，形成不純物密度3x100 2° cm _3之，η +埋進層1 5 · (c) 氧化膜去除後如圓8C所示，將S 1114或 S i H2C 12等硅烷化合物及塗布氣《ρΗ3等燐化合物 ，流以載髏氣髖以髙溫分解，在基板上外延成長膜厚 2. 5从m之η層16。 (d) 其次在η蹕16上形成約0. 3#m之氧化膜‘ 1 7，以照相石版印刷法在氣化膜1 7上形成照相抗蝕劑 .之圓型後，以照相抗蝕劑爲屏蔽開窗於氧化膜1 7，形成 本&張尺度逋用中國國家揉準（CNS ) A4规格（210X297公釐） —— ~ 21 - (請先閱讀背面之注意事項再填寫本頁) 订 C. 娌濟部中夹揉準扃貝工消费合作社印裂 A7 B7 五、發明説明（19 ) 蝕刻用屏蔽17·然後去除照相抗蝕劑以氧化膜17爲屏 蔽層實施選擇蝕刻，如圓8 D所示，形成約3 深度之 溝·此選擇性蝕刻係爲了使其具有異方性使用C C 1 4或 C2B r2F4之R I E法•溝之寬高比大時以SFe氣體等 離子之低溫微波等離子蝕刻爲宜•例如將基板溫度冷卻至 -8 0 °C--1 50 °C實施等離子蝕刻即可 (e)更與本發明之第1實施例之情形同樣用 TEOS，TMOS，TPOS等有機硅Source爲原則以 CVD法如匪8E所示埋進溝· (f )最後*將此表面如圚8 F所示實施例平坦化後 ，以1 100〜1350 °C高溫，在N 2氣中保持2小時 ，實施熱處理•此熱處理之使用氣體亦可用？^2氣體以外 之02，HC1 ，還元性氣髖，不活性氣體•又，變更與 上述說明之順序，在CVD後立即先行1 1 〇 0°c〜 1 3 5 0 °C之熱處理，然後背面腐蝕即平坦化亦有同樣效 果•將此溝做爲元件分離領域，其間形成η +集電極引出 領域20，ρ+基極領域2 1 ，η+發射極領域22，如圖 8 F所示完成雙極電晶體•園8 F，爲了筒單也省略發射 極金屬電極，集電極金屬電極或層間絕緣膜等圖示惟屬檫 準雙極I C構造，當具備此等金屬竃極，絕緣膜·/ 圖9係將本發明之第2實施例有關之η ρ η雙極電晶 體之元件特性用T E GH型調査泄放電流之結果·測定 Ρ+基極領域2 1與η集極領域1 6之間之對應ρ+η接合 之TEG圓型之泄放電流對各熱處理溫度繪圓。TEG圓 本纸}Mjtit财Β8家轉（CNS ) ( 21GX297公釐) (請先Μ讀背面之注意事項再填寫本頁) '裝. 訂 -22 - 經濟部中央樣準局男工消费合作杜印装 A7 B7 五、發明説明（20 ) 型之二極管面稹係2 4 Ο X 3 0 0 。在本發明之溫度 範園（1 100°C〜1 3 50 °C)內，p+η接合之泄放 電流降至2 X 1 〇-eA/cm2以下，可知泄放電流發生 原因之轉位受到抑制* (第3實施例） 1 0 G係本發明之第3實施例有關之元件分離半導髖 基板之斷面圖，圖1 OA/1 OF係表示至圖1 OG之製 造方法之模式斷面圖•本發明之第3實施例係說明逋用於 B i C&MOS集成電路之情形，當亦可逋用於MOS集 成電路雙極集成電路，靜電感應電晶體（S I T)集成電 路等*本發明之第3實施例有關之B i COMOS集成電 路用半導髖基板之製造方法係 (a )首先，如圔1 0A所示以CVD法將厚度1 从m之S i 02膜5 6形成於（1 0 0)而等所定而方向 之η型硅基板2 3表面· CVD法用TEOS * HMOS (Hexamethydisi1oxane ；Si20(CH3)e) * Ο M C T S ( Octamethy1 eye 1otetrasi1oxane; C (OS iCCHa)^)^!)等之有機硅 Source即可· (b)其次將圓l〇A之Si〇2 CVD之n型硅 基板23以1 100t〜1200 °C，1^2氣中保持2小 時熱處理。然後吸引固定背面用機械及化學研磨（ Chemical Mechanical Polishing :CMP )法等將其平坦化 成0. 3私111厚度，如圖10B所示形成直接接合（ 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐) ---- - 11. - 1 —I (請先聞讀背面之注意事項再填寫本頁) 訂 -23 - A7 B7 鯉濟部中央揉準扃"C工消费合作社印装 五、發明説明（21 ) Silicon Direct Bonding;以下稱 S D B )用氧化膜 2 5 〇 (C )其次另準備將表面研磨成鏡面之硅基板2 6， 經SDB用氧化膜25如圖10C所示互相貼合η型硅基 板23，與硅基板26，以1100 °C熱處理1小時〜2 小時，以形成S D B基板•此時附加電壓熱處理亦可•其 次研磨η型硅基板2 3背面調整η型硅基板2 3之厚度成 爲1 μ m ·又，因以1 1 0 0 °C以上貼合硅基板時，實質 上與上述（b )之熱處理同等之效果，故亦可省略上述（ b )之熱處理，以貼合時之熱處兼代•又亦可在貼合時以 1200 °C熱處理之方法式在貼合時以1100 °C與 1 2 0 0 °C之階段實施熱處理· (d )其次將圖1 〇 C之狀態上下顛倒，如圖1 〇D 將η型硅基板2 3爲上·在以該SDB法形成之η型硅基 板2 3表面形成3 0 0 nm之熱氧化膜1 7，以照相石版 印刷法，將照相抗蝕劑爲屏蔽將熱氧化膜1 7之一部分蝕 刻去除成所定圖型，更去除用做熱氣化膜1 7之蝕刻用屏 蔽之照相抗蝕劑。將如此獲得之熱氧化膜1 7做爲屏蔽使 用CC 14，SFe等之RI E，如圓10D所示，將η型 硅基板2 3之一部分，蝕刻1 Am深度至SDB用氣化膜 25霣出，形成U溝6。 (e)其次，如圓10E所示以使用TEOS，TM CTS(l’3’5’7—tetramethylcyclotetrasilo-xane; c (OS i HCH3) 4或 TES (Triethylsilane (請先M讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家揉丰（CNS > A4規格（210X297公釐） 鍾濟部中央橾率扃貝工消费合作社印製 A7 B7 五、發明説明（22 ) ;S i H ( C 2H 5) 3)等有機硅source之減壓C V D法 (LPCVD法）等，將5102膜7堆積1. 1〜
1. 使用 ECR 等離子 CVD 或 ICP — CVD 以代LPCVD亦可·將氧化劑例如N20，02，03等 加於有機硅Source做爲埋進此U溝6之材料亦可•又，以 將有機矽Source，S i Η 4等之硅氫化合物S i C 1 4等之 硅氣化物軍獨，或混合其中任一原之2種以上做爲原料之 CVD，亦可以硅氧化膜7埋進U溝6，將氧化物加於原 料亦可· (f )接著以CVE法等將CVDS i 02膜7予以 背面腐蝕使埋進U溝6之部分以外之η型硅基板2 3表面 霣出外部，如圖1 0 F所示予以平坦化· (g )由圖1 OF所示狀態之有機硅Source形成之埋 進氧化膜7 1固含有多量S i 02以外之例如水之不純物 ，故以1 1 0 0〜1 3 5 0 eC實施熱處理·此熱處理例如 在W2中實施約2小時即可，惟此時使用02HC1 ，還 元性氣體，不活性氣髖或C0，C0 2氣髏亦可獲得同樣 結果。此熱處理，使用周知之MO S程序，雙極程序，在 以埋進氧化膜7 1包圓之η型硅基板2 3而成之元件形成 領域分別構成CMO S«路，雙極電路，即可完成如圖 1 0G所示之B i CMS集成電路*又，省略上述（a ) 之1100eC~1200 °C之熱處理，以圓10 (F)所 示狀態之1 1 00 °C〜1 3 50 °C之熱處理代用，亦略可 達成本發明之目的*此時有工程簡略化之優黏* 本纸張又度適用中國國家橾準（CNS ) A4规格（210X297公釐） - Λίϊ ^^1 ^^1 ·_ϋ an an ϋ·—^ 1 (請先閱讀背面之注意事項再填寫本頁) 订 -25 - A 7 ___B7____ 五、發明説明（23 ) 如以上說明使用有機硅Source，例如MTEOS爲原 料之依CVD之絕緣材料做爲元件分離絕緣膜時，實施本 發明之第3實施例之熱處理即可減低應力，並減低元件分 離領域形成中或其後之元件製造工程之熱處理中之轉位之 發生或增殖•故依本發明之第3實施例可將元件形成領域 中所形成之Ρ η接合之漏電流值降至2 X 1 0_° A/cm 2以下，而可實現B i CMOS集成電路之高性 能化· 又，上述第1〜第3實施例之U溝深d之對U溝宽 i it寬髙比d/j? 1係一例，不必限於上述說明之宽高比 。如圖1 1所示以本發明之熱處理條件（1 1 0 0°C〜1 3 5 0 °C)將埋進寬髙比爲1 0以下之U溝之氧 化膜熱處理時因缺陷密度降低，故寬高比可逋宜 選擇1 0以下之值•又，如圖1 1所示可知1 0 0 0 °C ; 1 0 5 0 °C等本發明之熱處理條件之範圍外時，即使宽髙 比（1/又1爲1 0以下，惟缺陷密度並不減低· 經濟部中央橾準局貝工消费合作社印簟 (請先聞讀背面之注意事項再填寫本頁) 圖1 3係調査改變分離溝之寬度{1與元件形成領域 之寬度之比時之，元件形成領域之缺陷密度 (轉位比特密度）之結果。即，如圈1 2排元件分離領域 之U溝6在0. 003〜10間使元件分離領域之宽度 ί :與元件形成領域之宽度之比變化製作埋進元件分離 基板，選擇蝕刻其元件形成領域之轉位比特予以顯在化測 定。此時與上述同樣埋進以有機硅Source爲原料之氣化膜 以 1000，1050，1100，1200，1350 本紙張尺度適用中國國家標準（CNS ) A4规格（210 X 297公釐） -26 - A7 _____B7_ 五、發明説明（24 ) °C實施2小時熱處理比較者。如園1 1所示j?、/ ί 2爲 1. 5以上時缺陷增加•故本發明係元件分離領域之宽度 芡1爲元件形成領域之寬度ί2之1. 5倍以下爲有效，只 要在此範圏內，任意選擇使用上述第1〜第3實施例之 ί i / 2以外之值亦可· (第4實施例） 圓1 4係本發明之第4實施例有關之元件分釀半導體 基板之斷面讕，圖1 0A〜1 0D係表示至匪1 〇 E之製 造方法之模式断面麵•本發明之第4實施例係說明逋用於 CMOS集成電路之情形，惟當亦可逋用於nMOS(集 成電路）等其他Μ 0 S集成電路，雙極集成電路 B i CMOS集成電路S I Τ集成電路等•本發明之第4 實施例有關之CMO S集成電路用半導體基板之製造方法 係 鯉濟部中夬標準扃員工消费合作杜印裂 (請先聞讀背面之注意事項再填窝本頁) (a )首先如匾1 4A所示，準備η型之（1 〇〇) 而硅基板23,在其表面所定處形成深1.2〜1.5 之乂溝。所謂所定處即指最終成爲元件分離領域處之 意•此V溝之形成之周知之方法爲，例如，在η型硅基板 2 3表面形成1 5 0〜3 0 0 nm之热氣化膜，以照相石 版印刷法，蝕刻去除熱氧化膜之所定部分，以此熱氧化膜 爲屏蔽，用Κ Ο Η或乙撐二胺焦兒茶敢（ethylenediami-ne-Pyrocatechol:EDP)等以異方性蝕刻η型硅基板2 3 即可•又，V溝僅爲一例，而與本發明之第1〜第3資施 本紙張尺度逍用中國國家揲準（CNS ) Α4規格（210X297公釐） -27 - 經濟部中央揉準扃負工消费合作社印策 A7 B7五、發明説明（25 ) 例同樣採U溝亦可溝時，以使用CC 14， S i C 14，PC 13，SFe等之 RI Ε 或 ECR 等離子 蝕刻形成深1. 2〜1. 5#m即可·無論採U溝或V溝 ，以使分離溝之宽度j?:與元件形成領域之寬度又2之比 文1/又2爲1. 5以下爲宜。其次以使用T EOS， DADBS，OMCTS，TMS，HMD 等有機硅 Source之LPCVD將氧化膜形成約1. 7〜2#m厚。 所謂1. 7〜2 厚係指未形成溝部之平坦部厚度•又 以塗布玻璃（Spin-on-glass; SOG)代替有機硅CVD 以旋轉器等塗布亦可。 (b) 其次將_14A之Si02 CVD之η型硅 基板23以1 200 °C，Ν 2氣中保持2小時熱處理•然 後，吸進固定背面使用CMP法，使氧化膜平坦化成 0. 3it^m厚度，如圖14B所示形成之SDB用氧化膜 2 5 ·此時所用氣髖如〇2，HC 1 ，還元性氣«，不活 性氣髖或CO，C〇2亦可得同樣結果· (c) 其次，另外準備，將表面研磨成鏡面之硅基板 26，經SDB氧化膜25如圖14C所示，互相貼合η 型硅基板23，與硅基板26，以1100 °C，150 t：經6 0分〜2小時熱處理，以形成SDB基板·此時以 減壓（真空）狀態附加脈衝電壓，予以熱處理亦可•例如 ，減壓至0· IPa，以800 X附加土 350V之脈衝 電壓約10分即可· (d )其次研磨η型硅基板2 3背面’使η型硅基板 本紙張尺度適用中國國家標準（CNS ) A4；«L格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -28 - 經濟部中央樑準局貝工消费合作社印裝 A7 B7 五、發明説明（26 ) 2 3之厚度爲1 ，則在η型硅基板2 3背面霣出 SDB用氧化膜2 5之一部分•圖1 4D係表示此狀態之 基板析面圖，惟與圈1 4 C之上下鬮係顔倒，即上側位置 η型硅基板2 3 ·故由此工程，完成以埋進氧化膜2 5包 園之元件形成領域2 3 · (e )其次，用如_l 4Ε所示周知之MO S程序在 元件形成領域2 3內部，形成p池3 1，更在p池3 1內 部11+3〇111^6/漏領域32，33，元件形成領域2 3之 未形成P池之部分形成p +Source/漏領域3 4，3 5， 更在其表面形成門氧化膜聚硅門電極9 8，9 8，金屬配 線，即可完成本發明之第4實施例有關之CMO S集成電 路。 本發明之第4實施例以1次有機硅系CVD (或 SOG之塗布）可同時形成SDB氧化膜與埋進氧化膜， 工程數比圈1 0A〜1 0G所示第3實施例減少，生產te 亦相對提高•又，因此第3實施例之熱處理工程亦減少， 故能以較少熱履歷製造半導體裝置，容易減少結晶缺陷， 及實現微細構造· 又，有機硅系CVD因段差包覆性優異，且比以熱 氧化形成可以低溫且短時間形成氧化膜，故並不發生如熱 氧化時之氧化或應缺陷（oxidation-indu.ced stacking faults:OSF) ·故元件形成領域中之結晶缺陷亦少；結果 CMO S電路中之泄放電流減低•又因段差包覆性優異， 故不限於如圓1 4A之情形，可使用具有各種凹凸形狀之 本纸張尺^逋用中國國家標準（€灿）八4规格（210><297公釐） ^ϋ-J—· m Jn Hi (請先Μ讀背面之注f項再填寫本頁) 訂 -29 - 經濟部中央標準局負工消费合作社印«. A7 B7 五、發明説明（27 ) 基板不變其平坦度，製作S 0 I基板· 前已述及本發明之第4實施例亦可用U溝，惟此時之 宽高比當以1 0以下爲宜。又V溝時，其深度dV與V溝 之表面側之開口部宽度ίνΐ之比d 〇以下爲 宜· 如以上說明CMOS集成電路中，使用以TEOS等 有機硅Source爲原料之CVD之絕緣材料時，實施本發明 之第4實施例之熱處理以減低應力，而可減低元件分離領 域形成中或其後之元件製造工程之熱處理中之轉位之發生 或增殖•故，依本發明之第4實施例可將元件形成領域中 所形成之Ρ η接合之泄放電流值降低爲2 X 1 0_β A/cm2以下而可實現CMOS、LS I之高性能化· Various modification will become possible for those skilled in the art after receiving the teachings of the present disclosure without departing from the scope thereof*又，在上述本發明之第1〜 第4資施例係說明以常屋C VD或L P C VD法堆稹硅氣 化膜（S i 02膜）之情形，而S i 022CVD亦能以液 相CVD法實施•此時，將02氣體微波放電，與TMS 反應，將基板溫度爲堆稹粒子之沸黏以下之一 4 0eC以堆 積硅氧化膜即可•液相C V D後資施與本發明之第1〜第 4實施例同樣之熱處理，即可獲得與上述實施例同樣之效 果。更以電解液，乙二酵，1^-甲替乙酰胺（1^—11161:1^-lacetamide)爲溶媒•加少量硝酸鉀，將硅基板以陽極， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ --r - - - - 11 I -- -- ^ (請先閱讀背面之注^.項再填寫本頁) 訂- A7 B7 五、發明説明（28 ) 白金爲相對電極之陽極氧化在U溝中形成S i 02膜亦可 。此時亦實施與上述實施例同樣之1 1 0 0°c〜1 3 5 0 t之熱處理，可獲得同樣之效果。又，亦可以等離子 CVD之S i 02膜埋進U溝。 圖示之簡單說明： 圖1 :表示先前技術之代表性之LOCOS法之元件 分離半導體基板構造之断面圓· 圓2 :表示先前之埋進元件分離技術所發生轉位之模 式斯面圓> 圖3A〜3E:表示本發明之第1實施例有關之 MO S集成電路用埋進元件分離半導ft基板之製造工程圖 〇 _4 :表示埋進氧化膜之熱處理溢度及元件形成領域 所發生之結晶久陷密度之關係麵· 經濟部中失揉準局貝工消费合作社印装 (請先閱讀背面之注$項再瑱寫本貰) 園5:表示埋進氧化膜之熱處理溫度度與形成於元件 形成領域之MOS · LS I中之pn接合之泄放（leak) 重流之關係圓· 圖6A:熱斑理（退火1，退火2)，及未熱處理時 之氧化膜之喇曼散乳光譜，圓6 B :將圖6 A以模擬分戆 之圖· 圃7 :表示對嘛曼散乳之各尖峰（p e a k)全部之 稹分強度比與氧化膜之熱處理溫度之關係圖· 圖8A〜8F:表示本發明之第2實施例有關之雙極 本紙張尺度適用中困國家橾率（CNS ) A4規格（210X297公釐） -31 - A7 _B7_ 五、發明説明（29 ) (Bipolar)集成電路用埋進元件分離半導體基板之製造 工程圓· 騙9 :表示埋進氣化膜之熱處理溫度與形成於元件形 成領域之雙極（Bipolar) L S I之ρ η接合之泄放電流 之關係圔· «1 0Α〜1 0G :表示本發明之第3實施例有關之 B i COMS集成電路用埋進元件分離半導體之製造工程 SB * _1 1 :表示溝之宽高比與久陷密度之關係_ · 圔1 2 :表示溝之宽度文1與元件形成領域之宽度文2 之關係圓· 園1 3 :表示圓1 2所示β1/$2與久陷密度之關係 圖· 圓14Α〜14Ε:表示本發明之第4實施例有關之 CMO S集成電路用之埋進元件分離半導髖基板之製造工 程圖* (請先閱讀背面之注f項再填寫本頁) 訂 經濟部中央櫟準局負工消费合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） -32 -

Claims (1)

  1. 年 ΰ 補充ί Α8 Β8 C8 D8
    六、申請專利範圍 第85 1 14084號專利申請案 中文申請專利範圍修正本 I麵 民國87年7月修正 體基板（semicondnctor substrate)具有 :形成繼Μ導體基板上面之元件分離領域（element isolation region) 及 由元件分離部圔繞之元件形成領域 （ device region)，元件分離部包括： (a )形成在該半導體基板中之溝部，及 (b )形成於該溝部內部之埋進氧化膜，而該埋進氧 化膜係由有機硅系CVD法，塗布玻璃之塗布，或陽極氧 化法之任一方法形成，之以1 1 0 0〜1 3 5 0 °C溫度熱 處理之氧化膜構成。 2. 如申請專利範圍第1項所述之元件分離半導體基 板，其中，以前述溝部深度d與前述溝部開口部之寬度 又i之尺寸之比定義之aspect ratio(寬高比）爲 1 0以下》 3. 如申請專利範圍第1項所述之元件分離半導體基 板，其中，在前述基板表面形成：將前述溝部之開口部寬 度j? i爲最小空間（spacet)寬度，而將前述元件形成領 域（deviceregion)之寬度i? 2爲最小線（line)寬度’將 ί 1與又2之比又5 2爲1 . 5以下之線與空間（line · andspace之重複圖型（ pattern) β 4 ·半導體基板（s e m i c ο n d u c t o r s u b s t r a t e )具有 :形成於半導體基板上面之元件分離領域（element iso- 本紙張尺度適用中國國家橾準（CNS ) Α4规格（210X297公藶）-1 _ 請 先 聞 背 面 之 注 ί 經濟部中央標準局負工消費合作社印製 B8 C8 D8 經濟部中夬標率為Λ工清费合作社印策 「、申請專利範圍 1 半導® 基板（semicondnctor substrate)具有 •’形成於半導體基板上面之元件分離領域（element isolation region) 及 由元件分離部 園繞之元件形成領域 （ device region)，元件分離部包括： (a )形成在該半導體基板中之溝部，及 (b )形成於該溝部內部之埋進氧化膜，而該埋進氧 化膜係由有機硅系CVD法，塗布玻璃之塗布，或陽極氧 化法之任一方法形成，之以1 100〜1 350 eC溫度熱 處理之氧化膜構成· 2. 如申讅專利範圏第1項所述之元件分離半導髖基 板，其中，以前述溝部深度d與前述溝部開口部之宽度 ίι之尺寸之比定義之aspect ratio(宽高比）d/ίι爲 1 0以下。 3. 如申請專利範圏第1項所述之元件分離半導體基 扳，其中*在前述基板表面形成：將前述溝部之開口部宽 度又t爲最小空間（spacet)寘度，而將前述元件形成領 域（deviceregion)之宽度$2爲最小線（line)宽度，將 ^^與）^之比爲1. 5以下之線與空間（line· a n d s p a c e 之重複 93 型（p a 11 e r η ) · 4. 半導體基板 (semiconductor substrate)具有 :形成於半導It基板上面之元件分離領域（element isolation region) 及由元件分離部國繞之元件形成領域 （ device region)，元件分離部包括： (a)形成在該半導體基板中之溝部，及 (請先《讀背面之注f項再填寫本X 訂 本纸張尺度適用中國國家標準（CNS)A4规格（ 210X297公釐）_ 33 _ 經濟部中央標準局負工消费合作社印家 六、申請專利範園 (b)形成該溝部內部之埋進氧化膜而該埋進氧化膜 係分別以所定比例含5節環以上之環構造及4節環以下之 環構造之非晶質硅氧化膜。 5. 如申請專利範圃第4項所述之元件分離半導體基 板’其中前述環構造之所定比例係以對應前述各環構造之 嘛曼移動（Raman Shift)之稹分強度之對全部稹分強度 之比例決定，滿足5節環以上實質上爲全部之8 5%以上 *及4節環以下實質上爲全部之1 5%以下之條件之任一 方或雙方之構造· 6. 如申猜專利範園第4項所述之元件分離半導髖基 板其中，前述埋進氧化膜係以有機硅系C VD法，塗布玻 璃之塗布法，或陽極氣化法之任一方形成，由1 1 0 0〜 1 3 5 0 °C溫度熱處理之氣化膜構成· 7. 如申請專利範國第4項所述之元件分離半導髖基 板，其中，以前述溝部深度d，與前述溝部之開口部宽度 之尺寸之比所定義之宽高比€1/)21爲1 0以下· 8. 如申請專利範鼷第4項所述之元件分離半導《基 板，其中，在前述基板表面形成，將前述溝部閬口部之宽 度爲最小空間宽度，而將前述元件形成領域之宽度2爲 最小線宽度，該{ 1與ί 2之比i 2爲1 . 5以下之 線與空間之重複圖型》 9. —種元件分離半導《基板之製造方法，包括下列 步驊： (a )在半導镰基板表面之一部分形成複數溝部之第 (請先H讀背面之注意事項再4寫本頁} 本纸it尺度逋用中國國家揉準（CNS ) A4规格（210X297公釐）_ 鍾濟部中央榣準属負工消费合作社印策 六、申請專利範圍 1工程； (b )以有機硅系c VD法將氧化膜埋進該溝部之第 2工程；及 (c )將該氧化膜以基板溫度1 1 〇 〇<)〇C〜 1 3 5 〇°c热處理之第3工程· I 0 ·如申請專利範園第9項所述之製造方法，其中 前述第2工程之有機硅系CVD法，係常壓CVD法，減 壓CVD法，等離子CVD法，先CVD法，及液相 CVD法中之任一法· II .如申請專利範園第9項所述之方法，其中前述 第3工程之熱處理係在Η 2等還原性氣體，He，Ne， Ar，Kr，Xe 等不活性氣《〇2，N2，HCl ，C0 及c 〇2之任一種或選擇其中2種以上氣髖而成之混合氣 中實施* 1 2 .如申請專利範圈第9項所述之方法中，前述第 2工程係將氧化膜堆積成比溝部爲厚，然後使表面平坦化 至前述半導體表面實質上露出· 1 3 .如申請專利範園第9項所述之方法，其中前述 第2工程係將氧化膜堆稹成比溝部爲厚之工程，前述第3 工程後，更含將表面平坦化至前述半導《基板表面資質上 露出之第4工程。 1 4 .如申請專利範園第9項所述之方法，其中，前 述第1工程係形成以深度d與開口部之寬度）？1之尺寸比 所定義之宽高比<1/兑1爲1 0以下之溝部之工程· (請先閱讀背面之注#^項再填寫本頁) 本紙張尺度逋用中國躪家鏢準（CNS)A4规格（ 210X297公釐）_ 35 - 覦濟部中央橾率肩胃工消费合作社印家 A8 B8 C8 _____D8 申請專利範圍 1 5 .如申請専利範圔第9項所述之方法，其中前述 第1工程係形成：將溝部寬度爲最小空間宽度，將溝 部與溝部間之寬度j? 2爲最小線寬度之線與空間之重複圖 型之溝部之工程，該1與交2之比戈J2 2爲1 . 5以下 〇 1 6 . —種元件分難半導《基板之製造方法，包括下 列步思·’ (a )將直接接合用氧化膜以有機硅系CVD法形成 於第1半導體基板之第1主表面，在基板溫度1 1 0 〇°C 〜1 3 5 0 °C實施第1熱處理後使該第1半導髖基板之第 1主表面上之直接接合用氧化膜平坦化之第1工程，或將 該第1半導釐基板之第1主表面上之直接接合用氧化膜平 坦化後以基板溫度1 1 0 0°C〜1 3 5 OeC實施第1熱處 理之第1工程； (b )經該直接接合用氧化膜，直接接合該第1半導 «基板，與不同於該第1半導《基板之第2半導體基板， 將該第1半導髖基板調整爲所定厚度之第2工程； (c )在不相對於該第2半導《基板一方位置之該第 1半導體基板之第2主表面之一部分形成複數溝部之第3 工程； (d )以有機硅系CVD法將埋進氣化膜形成於該第 3工程形成之溝部之第4工程：及 (e )對該埋進氣化膜以基板溫度1 1〇 〇°C〜 1 3 5 0 °C實施第2熱處理之第5工程。 表紙張尺度適用中國國家鏢率（CNS)A4规格U10X297公釐）-36 - ^—in iln n n d I I (請先《讀背面之注意Ϋ項再構寫本貰) 訂 艟濟部中夫糅準局貝工消费合作社印装 A8 B8 C8 ___D8 、申請專利範圍 1 7 .如申請專利範園第1 6項所述之方法，其中， 前述第1及第4工程之有機硅系CVD法係常壓CVD法 ’減壓CVD法等離子CVD法，光CVD法及液相 CVD法中之任一方法* 1 8 .如申請專利範園第1 6項所述之方法，其中， 前述第1及第2熱處理係在Η 2等還原性氣懷，He， Ne，Ar，Kr，Xe等不活性氣髖，02，N2， HC 1 ，CO及CO 2之任一或其中選擇之2種以上氣臁 而成之混合氣體中實施· 1 9 .如申請專利範園第1 6項所述之方法，其中前 述第4工程係將氧化膜堆稹成比溝部爲厚，然後將表面平 坦化至前述第1半導髖基板之第2主表面資質上露出· 20.如申請專利範園第16項所述之方法中，前述 第4工程係將氧化膜堆稹成比溝部爲厚之工程，更含前述 第5工程後，將表面平坦化至前述第1半導體基板之第2 表面實質上霣出第6工程* 2 1 .如申請專利範園第1 6項所述之方法，其中， 前述第3工程係形成以深度d與開口部之宽度交i之尺寸 比所定義之宽高比<1/又1爲1 0以下之溝部。 2 2 .如申請專利範_第1 6項所述之方法中•前述 第3工程係形成：將溝部宽度又最小空間宽度，將溝 部與溝部間之宽度文爲最小線宽度之線與空間之重複圓型 之溝部之工程，該之比51/$2爲1. 5以下· 23.—種元件分離半導饞基板之製造方法，包括下 本纸3L尺度逋用中國困家揉準（CNS)A4规格（ 210X297公釐）_ 37 _ (請先閱讀背面之注項再填寫本I)
    A及 B8 C8 D8 六、申請專利範圍 列步驟： (a )在第1半導髖基板之第1主表面之一部分形成 複數溝部之第1工程，· (b)以有機硅系CVD法將直接接合用氧化膜形成 於第1半導髖基板之該第1主表面，在基板溫度1 1 0 0 °C〜1 3 5 0 °C實施熱處理後•使該第1半導髖基板之第 1主表面上之直接接合用氧化膜平坦化之第2工程，或在 該第1半導«基板之第1主表面上之直接接合用氧化膜平 坦化後以基板溫度1 1 0 OeC〜1 3 5 0 °C實施熱處理之 第2工程；及 (c )經該直接接合用氧化膜，直接接合該第1半導 體基板，與不同於該第1半導體基板之第2半導《基板， 然後減少該第1半導《基板厚度至該直接接合用氧化膜之 —部分霣出，以形成該直接接合氧化膜包國之元件形成領 域之第3工程。 V--Ί--%-----W 裝-- (請先《讀背面之注f項再填寫本頁) 訂 經濟部中央揲率局Λ工消费合作社印装 本纸JIL尺度逋用个國國家椹準（CNSM4规格（ 210x297公釐）-38 - 年 ΰ 補充ί Α8 Β8 C8 D8
    六、申請專利範圍 第85 1 14084號專利申請案 中文申請專利範圍修正本 I麵 民國87年7月修正 體基板（semicondnctor substrate)具有 :形成繼Μ導體基板上面之元件分離領域（element isolation region) 及 由元件分離部圔繞之元件形成領域 （ device region)，元件分離部包括： (a )形成在該半導體基板中之溝部，及 (b )形成於該溝部內部之埋進氧化膜，而該埋進氧 化膜係由有機硅系CVD法，塗布玻璃之塗布，或陽極氧 化法之任一方法形成，之以1 1 0 0〜1 3 5 0 °C溫度熱 處理之氧化膜構成。 2. 如申請專利範圍第1項所述之元件分離半導體基 板，其中，以前述溝部深度d與前述溝部開口部之寬度 又i之尺寸之比定義之aspect ratio(寬高比）爲 1 0以下》 3. 如申請專利範圍第1項所述之元件分離半導體基 板，其中，在前述基板表面形成：將前述溝部之開口部寬 度j? i爲最小空間（spacet)寬度，而將前述元件形成領 域（deviceregion)之寬度i? 2爲最小線（line)寬度’將 ί 1與又2之比又5 2爲1 . 5以下之線與空間（line · andspace之重複圖型（ pattern) β 4 ·半導體基板（s e m i c ο n d u c t o r s u b s t r a t e )具有 :形成於半導體基板上面之元件分離領域（element iso- 本紙張尺度適用中國國家橾準（CNS ) Α4规格（210X297公藶）-1 _ 請 先 聞 背 面 之 注 ί 經濟部中央標準局負工消費合作社印製 B8 C8 D8 經濟部中央揉準局貝工消費合作社印袈 六、申請專利範圍 1 at ion region)及由元件分離部圍繞之元件形成領域（ device region) *兀件分離部包括： (a )形成在該半導體基板中之溝部，及 (b )形成該溝部內部之埋進氧化膜而該埋進氧化膜 係分別以所定比例含5節環以上之環構造及4節環以下之 環構造之非晶質硅氧化膜。 5. 如申請專利範圍第4項所述之元件分離半導體基 板，其中前述環構造之所定比例係以對應前述各環構造之 喇曼移動（Raman Shift)之積分強度之對全部積分強度 之比例決定，滿足5節環以上實質上爲全部之8 5%以上 ，及4節環以下實質上爲全部之15%以下之條件之任一 方或雙方之構造。 6. 如申請專利範圔第4項所述之元件分離半導體基 板其中，前述埋進氧化膜係以有機硅系CVD法，塗布玻 璃之塗布法，或陽極氧化法之任一方形成，由1 1 0 0〜 1 3 5 0 °C溫度熱處理之氧化膜構成。 7. 如申請專利範園第4項所述之元件分離半導體基 板，其中，以前述溝部深度d，與前述溝部之開口部寬度 之尺寸之比所定義之寬高比（1/又1爲1 〇以下* 8. 如申請專利範圔第4項所述之元件分離半導體基 板，其中，在前述基板表面形成，將前述溝部開口部之寬 度爲最小空間寬度，而將前述元件形成領域之寬度又2爲 最小線寬度，該^^與又？之比爲1. 5以下之 線與空間之重複圖型。 請 先 閲 讀 背 面 之 注 意 t 裝 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-2 - A8 B8 C8 J _ D8 六、申請專利範圍 9 . 一種元件分離半導體基板之製造方法，包括下列 步驟： (a )在半導體基板表面之一部分形成複數溝部之第 1工程： (b) 以有機硅系CVD法將氧化膜埋進該溝部之第 2工程；及 (c) 將該氧化膜以基板溫度1 1 〇〇〜1 3 50 °C 熱處理之第3工程· 1 0 ·如申請專利範圍第9項所述之製造方法，其中 前述第2工程之有機硅系CVD法，係常壓CVD法，減 壓CVD法，等離子CVD法，先CVD法，及液相 CVD法中之任一法。 1 1 .如申請專利範圔第9項所述之方法，其中前述 第3工程之熱處理係在Η 2等還原性氣體，He，Ne， Ar，Kr ，Xe 等不活性氣體 02，N2，HC1 ，CO 及C 02之任一種或選擇其中2種以上氣體而成之混合氣 中實施。 1 2 .如申請專利範圍第9項所述之方法中，前述第 2工程係將氧化膜堆積成比溝部爲厚，然後使表面平坦化 至前述半導體表面實質上露出· 1 3 .如申請專利範圍第9項所述之方法，其中前述 第2工程係將氧化膜堆稹成比溝部爲厚之工程，前述第3 工程後，更含將表面平坦化至前述半導體基板表面實質上 露出之第4工程。 表紙浪尺度速用中國國家梂準（CNS ) A4規格（210X297公釐)~~~ (請先聞讀背面之注事y填寫本瓦 -裝- 訂 經濟部中央標準局貝工消費合作社印製 經濟部中央標準局貝工消費合作社印製 A8 B8 · C8 ___D8 ___六、申請專利範圍 1 4 .如申請專利範圍第9項所述之方法，其中，前 述第1工程係形成以深度d與開口部之寬度又1之尺寸比 所定義之寬高比d/Pi爲1 〇以下之溝部之工程。 1 5 .如申請貪利範圍第9項所述之方法，其中前述 第1工程係形成：將溝部寬度又：爲最小空間寬度，將溝 部與溝部間之寬度β 2爲最小線寬度之線與空間之重複圖 型之溝部之工程，該^^與）^之比j^/322爲1. 5以下 〇 1 6 .—種元件分離半導體基板之製造方法，包括下 列步驟： (a )將直接接合用氧化膜以有機硅系CVD法形成 於第1半導體基板之第1主表面，在基板溫度1 1 0 0°C 〜1 3 5 0 °C實施第1熱處理後使該第1半導體基板之第 1主表面上之直接接合用氧化膜平坦化之第1工程，或將 該第1半導體基板之第1主表面上之直接接合用氧化膜平 坦化後以基板溫度1 1 0 0°C〜13 5 0 °C實施第1熱處 理之第1工程； Λ— (請先閲讀背面之注意事項寫本頁 .裝· >11 -線- 導’ 半板 1 基 第體； 該導程 合半工 接 2. 2 接第第 直之之 ， 板度 膜基厚 化體定 氧導所 用半爲 合 1 整 接第調 接該板 直於基 該同體 經不導 } 與半 b ， 1 {板第 基該 體將 導 半程 1 工 第 3 該第 之之 置部 位溝 方數 一 複 板成 基形 體分 導部 半一 2 之 第面 該表 於主 對 2 相第 不之 在板 } 基 體 C 第 該 於 成 形 膜 化 氧 進 mil 垣 將 法 D V C 系 硅 機 有 以 d 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐）-4 - 經濟部中央揉準局負工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 3工程形成之溝部之第4工程；及 (e )對該埋進氧化膜以基板溫度1 1 0 0°C〜 1 3 5 0 °C實施第2熱處理之第5工程。 17.如申請專利範圍第16項所述之方法，其中， 前述第1及第4工程之有機硅系C V D法係常壓C VD法 ，減壓CVD法等離子CVD法，光CVD法及液相 CVD法中之任一方法。 1 8 .如申請專利範圍第1 6項所述之方法，其中， 前述第1及第2熱處理係在112等還原性氣體，He， Ne ，Ar ，Kr ，Xe等不活性氣髖，〇2，N2， HC 1 ，CO及C02之任一或其中選擇之2種以上氣體 而成之混合氣體中實施。 1 9 .如申請專利範園第1 6項所述之方法，其中前 述第4工程係將氧化膜堆稹成比溝部爲厚，然後將表面平 坦化至前述第1半導體基板之第2主表面實質上露出· 2 0·如申請專利範圍第16項所'述之方法中，前述 第4工程係將氧化膜堆積成比溝部爲厚之工程，更含前述 第5工程後，將表面平坦化至前述第1半導體基板之第2 表面實質上露出第6工程。 2 1 .如申請專利範圍第1 6項所述之方法，其中， 前述第3工程係形成以深度d與開口部之寬度义1之尺寸 比所定義之寬高比爲1 〇以下之溝部» 2 2 .如申請專利範圍第1 6項所述之方法中，前述 第3工程係形成：將溝部寬度51爲最小空間寬度，將溝 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） J~.--L----—— (請先聞讀背面之注意事項Vi寫本頁) 訂- 經濟部中央標準局貝工消费合作社印裝 ?s . ___ D8六、申請專利範圍 部與溝部間之寬度i?爲最小線寬度之線與空間之重複圖型 之溝部之工程，該5 1與艾2之比5 5 2爲1 . 5以下。 2 3 · —種元件分離半導體基板之製造方法，包括下 列步驟· (a )在第1半導體基板之第1主表面之—部分形成 複數溝部之第1工程； (b )以有機硅系CVD法將直接接合用氧化膜形成 於第1半導體基板之該第1主表面，在基板溫度1 1 〇 〇 eC〜1 3 5 0 °C實施熱處理後，使該第1半導體基板之第 1主表面上之直接接合用氧化膜平坦化之第2工程，或在 該第1半導體基板之第1主表面上之直接接合用氧化膜平 坦化後以基板溫度1 1 0 〇eC〜1 3 5 0 °C實施熱處理之 第2工程；及 (c )經該直接接合用氧化膜，直接接合該第1半導 體基板，與不同於該第1半導體基板之第2半導體基板， 然後減少該第1半導體基板厚度至該直接接合用氧化膜之 —部分露出，以形成該直接接合氧化膜包圍之元件形成領 域之第3工程。 請先閲讀背面之注意事項t寫本頁) -JI. •裝_ 訂 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐> _ 6 _
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