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經濟部中央標準局員工消費合作社印製 初ίϋβ Α7 ___Β7_ 五、發明説明（1 ) 本發明偽有關積體電路製造技術，且尤其是有關於在 製造CMOS動態隨機存取記億體上使用一小量罩模組的低成 本製程。本製程在一使用不同的罩模定其N通道及P通道裝 置圖樣而成的分割多晶矽處理流程中集成堆叠容器型電容 器晶胞。 生産動態隨機存取記億體（DRAM)裝置的事業是一個非 常競爭，且高量的事業。製程效率及製造能力，以及産品 品質、可靠度與性能偽為決定這種冒險事業在經濟上成功 的關鍵因素。 在一 DRAM裝置内的每一顆晶胞（一可値別定址用來儲 存一單一位元數位資料的位置），由兩個主要元件構成： 一場效存取電晶體及一電容器。當記億體晶片内的元件密 度增加時，在晶胞尺寸编小的情況下*仍至少需要保持晶 胞電容量。每一個新世代的DRAM裝置，大致上有一四倍的 其所取代的裝置的集成度。諸如一每®具有四個装置數量 的晶Η通常伴隨一裝置幾何上的減少。密度在四百萬位元 及以上的全部DRAM記億體採用具三維電容器的晶胞設計。 雖然渠道及堆疊兩者的電容器設計在四百萬位元级已被證 明是可用的，但大部分的製造商為了它們的製造能及些許 較高的生産量，現在似乎偏好堆疊電容器設計方式。 目前大部分的動態隨機存取記憶體（DRAMs)都使用CMOS 技術。雖然CMOS術語是互補（C)金屬（M)氣化物（0)半導體 (S)等英文字彙的頭字語，但是”CMOS”術語現在已廣泛地 用在其中之N通道與P通道場效電晶體兩者以互補形式使用 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（2 ) 的任何積體電路上。儘管CMOS積體電路装置常被稱為「半 導體」裝置，但是這樣的裝置是由不同的材料製成，這些 材料為電氣導體、電氣非導體或是電氣半導體之一。矽是 最常用的半導體材料，其可藉由摻雜（導引一雜質進入砂 晶結構中）一元素，如使用比矽元素還少一個價電子的硼 或使用比矽還多一値價電子的磷或砷而使其變成導體。在 硼摻雜的情況中，”電洞”變成電荷載子且摻雜後之矽被稱 為陽極或P型矽。在磷或砷摻的情況中，額外的電子變為 電荷載子且摻雜後之矽被稱為陰極或N型矽。若使用具有 非導電性種類之雜質的混合物，則將會發生逆向摻雜的情 形，且將充滿最豐富的導電類型雜質。矽使用的形式為單 晶矽或多晶矽。多晶矽於下稱之為P〇 1 ys i I i con或簡寫成 P〇 1 y。雖然多晶矽對M0S装置閘極而言擁有甚多地替代金 鼷物，但是那些導電性比較低的材料（甚至當高濃度的摻 雜時）已經使得許多半導體製造商在電晶體閘極上製造一 層耐火的金屬矽化物，以降低表面電阻 > 且因而增加裝置 速度。在傳統的DRAM製程中，通常使用兩値額外的多晶砂 作為晶胞電容器金屬板的上層及下層。 CMOS製造程序開始通常使用一低濃度摻雜的P型或N型 矽基質，或使用低濃度摻雜的磊晶矽在一高濃度摻雜的基 質上。雖然P型矽通常被選擇作為起始材料，但是選擇N型 矽作為起始材料所作的改變是非常小的，其主要的差異是 那己知的步驟，相反的雜質類型。 現代的堆疊電容器動態隨機存取記億體之三多晶矽層 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------一^II (讀先閲讀背面之注意事項再填寫本頁) -* A7 B7 五、發明説明（3 ) 製程約需14至18個遮罩步驟。當裝置幾何面積縮小時，每 一光刻步驟成本變得較昂貴。在有關遮罩操作成本的降低 上，容許明顯降低遮罩操作次數的製程是大受歡迎的。 在1982年Masahide Ogawa發表日本專利编號57-17164。 此專利教示一經由分別處理N通道及P通道的方式製造CMOS 積體電路。當使用一傳統的CMOS製程時，一單獨的多晶矽 層被用作形成N通道及P通道的閘極。不過，H通道先被形 成，並隨著未蝕刻的多晶矽留於未來的P通道區中，直到N 通道處理程序.完成為止。之後用來定P通道裝置圔樣的罩 模也被用來作為掩蓋及保護那已經成型的N通道裝置。這 製程在此被稱之為分割多晶矽CMOS製程。此分割多晶矽 CMOS製程雖然在美國及其他國家的大部分半導體製造商所 忽略，但是己被美國愛華達州Boise市的MicronTehnology 公司廣泛地採用，並被當成降低遮罩步驟次數及降低製造 動態隨機存取記憶體成本的方法。 經濟部中央標準局貝工消費合作杜印製 (請先閲讀背面之注意事項再填寫本頁) 美國專利號碼5 , 134,085發表一將傳統堆疊電容器納 入的分割多晶矽CMOS DRAM製程。傳統堆疊電容器可適用 於4百萬位元及16百萬位元密度，但64百萬位元密度階以 上市需要更複雜的電容器。柱面型晶胞電容器（一般稱之 為容器型電容器）在64百萬位元DRAM上以獲得喜愛，原因 係其容易製造，而且也因為其電容量單可藉由增加堆疊高 度而提高。不過，這樣所産生之高挑的外型一般在製程上 需要提早做P通道装置的處理（例如，在容器型電容器製造 之前）。這個題目所涉及的問題是氣化硼，此雜質通常作為 -6 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 五、 發明説明（4 ) A7 B7 經濟部中央標率局員工消費合作社印製 摻雜P通道源極/汲極區，其於高溫下擴散較為迅速。若製 程中摻雜較早發生，則熱值預算殘留在製程中，將造成P 通道雜質擴散到通道區中，這樣將會産生短通道效應。這 些效應的最大嚴重性是當一大訊號加入閘極時之装置洩漏 因此需要在一具有少數遮罩步驟之有效處理流程中結 合容器型電容器，且允許P通道於製程順序中最後處理的 分割多晶矽CMOS DRAM製程。 這是用以在一矽基質或晶圓之上製造一 CMOS動態隨機 存取記億體的製程。本發明的重點是在一分割多晶矽CMOS 處理流程中整合容器型晶胞電容器，其中該流程容許P通 道源極/汲極在電容器形成後摻雜。在一分割多晶矽處理 流程中，H通道裝置閘極及P通道装置閘極在該處理流程不 同的階段上被定圖樣及蝕刻在相同的第一導體層（摻雜過 的多晶矽）上。於分割多晶矽製程中，定N通道閘極圔樣 及蝕刻在第一多晶砂上，而第一多晶矽層中的一未蝕刻寛 闊處被留在N型井層中。此新製程的主要特點是：在定N通 道裝置圖樣後，但在定P通道圖樣前的一厚隔離層沈積及 平面處理。於模鑄層沈積完成後，儲存結點接觸孔穿過模 鑄層而被陣列狀的蝕刻於P型區域中。然後一作為掩蓋N型 層及P型層與充填儲存结點接觸開口用的第二導體層被沈 積而成。其後位於模鑄層上層表面的第二導體層某一部份 被移除，留下在第二導體層中作為充瑱儲存結點接觸孔的 部份然後可把模鑄層選擇性地刨平，直到作為充丨諸存 結點接觸孔的第二導體部份露出模鑄層表面EP可其;欠’ -7 本紙張尺度適用中國國家標準（CNS > Α4規格（210X297公釐） (請先閱讀背•面之注意事項再填寫本頁) -* Γ

Λ I 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（5 ) 在一晶胞介質層形成於第二導體層上層表面後，介質層被 一第三導體層覆蓋。然後位於晶咆陣列外圍第二及第三導 體層的部份被移除。而後P通道閘極之圖樣定在第一導體 層之未蝕刻的寬闊處。一 P通道源極/汲極注入隨後完成。 於本製程之一實施例中，在儲存結點接觸孔蝕刻過程 期間*那覆蓋N型并層（P通道裝置將形成於其上）的模鑄層 的部份被去除。因此，一低縱橫比蝕刻可被蓮用於定P通 ' 道裝置之圖樣，且一覆蓋性的P +注入可以在無注入P型雜 質至N通道裝置的源極/汲極層的情況下完成。 第1圖是一在一製造階段中之處理中的動態隨機存取 記億體的部分橫截面圖，其中N型井層已經被形成在一低 摻雜的P型基質上，二氧化矽場隔離層亦已形成，一閘極 介質層以形成在主動區上，且一其包括經摻雜後成為導體 的第一多晶矽層、一二氧化矽缓衝器層及一厚的氮化矽層 之三層夾層結構已藉由連續的沈積步驟而形成； 第2圖是第1圖所示之處理中的記億體在經過三層夾層 結構定圖樣後，在H通道層中形成一連串的字線及在P通道 層（如N型井層）形成一未蝕刻的寬闊處的部份橫截面圖； 第3圔是第2圖所示之處理中的記億體在經一氮化矽間 隔器層的覆蓋沈積後的部份橫截面圖； 第4画是第3圖所示之處理中的記億體在經一氮化矽間 隔器層的異向性蝕刻使在字線的側壁及在堆叠夾層結構層 之未蝕刻的寬闊處的側壁上形成間隔器，其主要目的在於 覆蓋主動區之氮化矽蝕刻停頓層的覆蓋沈積，一硼磷矽酸 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 袈- 訂 經濟部中央標準局員工消費合作社印製 A7 B7_ 五、發明説明（6 ) 鹽玻璃層（BPSG)的覆蓋沈積，與BPSG層平面處理等過程後 的部份磺截面圖； 第5A圔是第4圖所示之處裡中的記億體在經定BPSG層 的圖樣及蝕刻以形成儲存結點接觸孔且去除覆蓋P通道之 那個部份的BPSG層等過程後的部份橫截面圔； 第6A圔是第5A圔所示之處裡中的記憶體在經一第二多 晶矽層的沈積及結成結構之化學一機械平面處理過程後的 部份橫截面圖； 第7A圖是第6A圖所示之處裡中的記億體在經過厚隔離 層的回蝕刻、晶胞介質層的沈積、晶胞平板層的沈積，及 選擇性之氮化矽遮光層的沈積等過程後的部份橫截面圖； 第8A圖是第7A圖所示之處裡中的記憶體在經過自全部 但不包含晶胞陣列層的其他各層中去除電容性層後的部份 橫截面圖； 第9A圖是第8A圖所示之處裡中的記億體在經過N通道 層的遮罩，及在P通道層中之夾層結構未蝕刻的寬闊處定 圖樣及蝕刻等過程後的部份橫截面圖； 第10A画是第9A圖所示之處裡中的記億體在去除光阻、 一氧化物間隔器層沈積、氣化物間隔器層的異向性蝕刻’ 與一P通道源極/汲極注入等過程後的部份橫截面圖。 第5B圔是第4圖所示之處裡中的記億體在經BPSG層的 定圖樣與蝕刻形成儲存結點接觸孔後的部份橫截面圖； 第6B圖是第5B圖所示之處裡中的記億體在經過一第二 多晶矽層的沈積與結成結構之化學一機減平面處理過程後 -9 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央標準局貝工消费合作社印製 A7 B7_ 五、發明説明（7 ) 的部份橫截面圖； 第7B圔是第6B圔所示之處裡中的記億體在經過厚隔離 層的回蝕刻、晶胞介質層的沈積、晶胞平板層的沈積，及 選擇性之氮化矽遮光層的沈積等過程後的部份橫截面圖； 第8B圔是第7B圖所示之處裡中的記億體在經過自全部 但不包含晶胞陣列層的其他各層中去除電容性層後的部份 横截面圖； 第9B圔是第8B圖所示之處裡中的記億體在經過N通道 層的遮罩，及在P通道層中之夾層結構的未蝕刻的寬闊處 的定圖樣及蝕刻等過程後的部份橫截面圖； 第10B圖是第9B圖所示之處裡中的記億體在光阻去除、 一氧化物間隔器層沈積、氧化物間隔器層的異向性蝕刻， 與一 P通道源極/汲極注入等過程後的部份橫截面圖； 第8C圖是第7B圖所示之處裡中的記憶體在經過自全部 但不包含晶胞陣列層的其他各層中去除電容性層後的部份 橫截面圖； 第9C画是第8C圖所示之處裡中的記億體在經過整個N 通道層的遮罩，及在P通道層中之夾層結構的未蝕刻的寛 闊處的定圖樣及蝕刻等過程後的部份橫截面圔； 第10C圖是第9C圖所示之處裡中的記億體在去除光阻、 一氧化物間隔器層沈積、氧化物間隔器層的異向性蝕刻’ 與一 P通道源極/汲極注入等過程後的部份橫截面圖； 現在參考第1圖所示之處理中的DRAM電路的橫截面圖， N型井層11已被形成在一低慘雜的P型基質12中，二氧化矽 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） ---------{策------訂------f 1 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消费合作社印製 A7 B7 五、發明説明（δ ) 場隔離層13己形成，一閘極介質層14己成形在主動區15上， 且一其包含有第一導體層17 ’ 一二氧化矽緩衝器層18與一 厚氮化矽層19的三層堆疊16 ’已由連續的沈積步驟形成。 N通道及P通道電晶體，兩者將從那三層堆疊16所形成。在 本製程之一較佳實施例中，第一導體層17可以單是摻雜之 多晶矽，亦可是塗上一層用以降低表面電阻的耐火的金屬 矽化物的摻雜或未摻雜的多晶矽。 現在參考第2圖，第1圖中的三層堆疊經過定圖樣與蝕 刻後，在N通道層中形成一連串的字線21及在P通道層中（ 例如N型井層11)形成一未蝕刻的三層寛闊處22。未蝕刻的 三層寬闊處22是為「分割多晶矽」CMOS DRAM製程的持殊 待徽。在製程中的這値點上’ N通道源極/汲極23藉由砷的 注入而形成。 現在參考第3圖’一氮化矽間隔器層31已被沈積而覆 蓋全部處理中的電路。 現在參考第4圖，氮化矽間隔器層31經過異向性蝕刻 後，在諸字線的側壁上與未蝕刻的三層寛闊處22的側壁上 形成間隔器41。異向性蝕刻被結束於當間隔器41覆蓋毎一 剩餘的夾層結構16之所有的二層的邊緣時。而在間隔器形 成後，一氮化矽蝕刻停頓層42沈積覆蓋全部理中的電路3 在蝕刻停頓層42的沈積之後，一厚的絶緣模鑄層43沈積於 蝕刻停頓層42的上端硼磷矽酸鹽玻璃被認為是形成模鑄 層43的較佳介質材料：於模鏵層43沈積之後’其又經平面 處理。雖然若干的平面處理技術被熟於此技的人所知’但 -11 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 衣·

、1T 經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明（9 ) 是化學機械的平面處理過程被認為是較佳的方法。第4圖 所示為本製程之兩値不同的變化的分歧點。因此，本製程 接下來的步驟為第5A圖或是第5B圔兩者之一。 現在看第5A圖，其是第二實施例之第一對製程變化的 分技點，模鑄層43已被使用一接觸光阻罩模51定圖樣及蝕 刻而形成儲存節點接觸孔52，且也去除那些覆蓋P通道層 (H型井）的模鑄層43的部份，因此在未蝕刻的寛闊處22上 的模鑄層43中形成一凹陷區域53。 現在看第5B圖，模鑄層43使用一第一接觸光阻罩模51 定圖樣與蝕刻而形成儲存節點接觸孔52。 現在看第6A圖，一第二導體層61被覆蓋沈積（例如， 這使其覆蓋全部處理中的電路）。當一電容增強其持徽時， 第二導體層61是較佳的摻雜半球狀的顆粒矽（HSG)。摻雜 可能於沈積期間就地發生，或可能發生在沈積過程之後。 然後線狀多晶矽N型井區與接觸孔被選擇性地使用一比如 為光阻的充填材料62所充填。之後結成结構於次一時間被 平面處理，為了去除第二多晶矽層61的水平部份63,所以 使用等離子體逆向蝕刻或化學機械的平面處理方式。第二 多晶矽層61的餘留部份填滿位於N型井區上之模鑄層43與 儲存節點接觸孔51上的凹陷處。而後者部份將作為儲存節 點電容器平板64。 應該注意，為了使參考第6A圖與第6B圖時所述之第二 平面處理步驟可用來抹平模鑄層43及使儲存節點電容器平 板64顯露，參考第4圖時所述之第一表面處理步驟可以被 -12 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (旖先閲讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央標準局員工消費合作社印製 a? _ _Β7_ 五、發明説明（10 ) 忽略。 現在參考第7Α圖，充填材料62已被去除且模鑄層43於 其等用來填滿位於未蝕刻之三層寬闊處22商上的凹陷處與 儲存節點接觸孔51之第二導體層61的各部份逛伸至模鑲層 43的表面上為止的一逆蝕刻步驟期間中被削薄。然後一晶 胞介質層71至少被形成在剩餘之第二多晶矽61之露出的表 面上。在本製程之一較佳實施例中，晶胞介質層71係為矽、 二氧化矽、氮化矽與二氧化物之夾層結構，且此夾層結構 之氮化矽層是經由化學的蒸發沈積過程而覆蓋沈積。在一 晶胞介質層71的形成後，一導髏晶胞平板層72被形成在晶 胞介質層71之上。在本製程之一較佳實施例中，晶胞平板 層72也是一層經摻雜的多晶矽。然後一氮化矽蝕刻停頓層 73沈積於晶胞平板層72之上。 現在參考第7Β圖，充填材料62已被去除且模鑄層43於 其用來镇滿儲存節點接觸孔51之第二多晶矽層61的一部份 延伸至模鐮層43的表面上的一逆蝕刻步驟期間中被削薄。 然後一晶胞介質層71至少被形成在剩餘之第二多晶矽61之 露出的表面上。在本製程之一較佳實施例中，晶胞介質層 71傜為矽、二氧化矽、氮化矽與二氧化物之夾層结構，且 此夾層結構之氛化矽層是經由化學的蒸發沈積過程而覆蓋 沈積。在一晶咆介質層71的形成後，一導體晶胞平板層72 被形成在晶胞介質層71之上：在本製程之一較佳實施例中， 晶胞平板層72也是一層經摻雜的多晶矽。然後一氪化矽蝕 刻停頓層73沈積於晶胞平板層72之上。第7Α圔是兩値不同 -13 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨Οχ297公釐） ---------人浪------訂------广— (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 A7 B7____ 五、發明説明（„ ) 製程變化的分技點。因此製程接續為第8B画或第8C_。 現在參考第8A圖或第8B圖，透過一連串的選擇的蝕刻 步驟的使用，諸電容層（第二導體層6 1、晶胞介質層71、 及晶胞平板層72)被從全部但晶胞陣列除外的其他各層中 去除。 現在參考第8C圖，透過一連串的選擇的蝕刻步驟的使 用，諸電容層（第二導體層61、晶胞介質層71、及晶咆平 板層72)被從全部但晶胞陣列除外的其ίέ各層中去除，因 此，露出模鑄層43。然後模鑄層43被削薄至一露出未蝕刻 之三層寬闊處22之上表面，但未露出晶胞陣列外圍之Ν通 道電晶體82的源極/汲極層81。 參考第9Α圖，經過採用光阻對整個Ν通道層的遮罩， 及為提供一 Ρ通道閘極用之罩模圖形92的三層寬闊處22的 遮罩程序之後，處理中的電路被蝕刻而成以形成這些Ρ通 道裝置閘極91。 參考第9Β圔，經過採用光阻對整値Ν通道層的遮罩， 及在Ν型井區中為便於提供一 Ρ通道閘極用之罩模圖形92的 模鑄層得遮罩程序之後，處理中的電路被蝕刻而成以形成 這些Ρ通道裝置閘極。應該注意在三層寬闊處22為可蝕刻 之前，第9Α圖與第9Β圔在這個階段中主要的差異是第9Β圔 中的諸Ρ通道裝置的定圖樣將須要一穿過模鑄層43的蝕刻。 參考第9C圖，經過採用一光阻套91對整値Ν通道層的 遮罩，及為提供一 Ρ通道閘極用之光阻罩模圔形92的三層 寬闊處22的遮罩程序之後，處理中的電路被蝕刻而成以形 -14 ~ 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 笨. 訂 A7 _ B7 五、發明説明（12 ) 成這些P通道裝置閘極93。 現參考第10A、10B或第10C_，經過一光阻去除步驟 後，一二氧化矽間隔器層（圖中未顯示）被沈積覆蓋而成且 繼續被逆蝕刻，以在P通道閘極91的諸垂直側壁上形成間 隔器102。應該注意，在N通道層中，非機能性間隔器103 也被形成在全部的垂直結構的諸側壁上。間隔器形成後， P通道源極/汲極層101也使用一覆蓋性氣化硼注入而形成。 雖然本新製程只有幾個實施例在此掲露，但是有一點 應該是很明顯的，那就是對於修飾與變化有不凡技巧之熟 於此技的人而言，其可做到那不脱離如下文之申請專利範 圍所敘述之本製程的精神與範圍。例如，雖然本製程文中 僅敘述一 N型井層製程，但一 P型井層或一”雙晶桶”也可達 到相同的效果。”N型層"與”P型層”項有意應用到三艏情況 中的任何一個。 (诗先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消費合作社印製 -15 - 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（13 ) 元件编號對 照表 11 Ν型井層 52 儲存節點接觸孔 12 Ρ型基質 53 凹陷處 13 二氧化矽場隔離層 61 第二導體層 14 閘極介質層 62 填充材料 15 主動區 63 水平部份 16 三層堆疊 64 儲存節點接觸孔平板 17 第一導體層 71 晶胞介質層 18 二氧化矽缓衝器層 72 導體晶胞平板層 19 厚氮化矽層 73 氮化矽蝕刻停頓層 21 字線 81 源極/汲極層 22 未蝕刻的三層寬闊處 82 Ν通道電晶體 23 Ν通道源極/汲極層 91 Ρ通道裝置閘極 31 氮化矽間隔器層 92 罩模圖形 41 間隔器 93 Ρ通道裝置閘極 42 氮化矽蝕刻停頓層 101 Ρ通道源極/汲極層 43 厚絶緣模鑄層 102 間隔器 51 接觸光阻罩模 103 非機能性間隔器 ---------------IT------ί (請先閱讀背面之注意事項再填寫本頁) -16 -本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）

Claims (1)

1. 中請專利範圍 經濟部中夬榡準局員工消費合作社印製 包含下列步驟之CMOS DRAM製程： (a) .於一矽基質的上層範圍内形成N型層及P型層； (b) .形成場隔離層； (c) .形成一覆蓋該基質上表面但被場隔離層所覆蓋除外 的閘極隔離層； (d) .形成一包覆該場隔離層及該閘極介質層的第一導體 層； (e) .從該第一導體層的一第一部份定圖樣N通道閘極， 該第一部份覆蓋該等P型層，但是留下該第一導體層 之未蝕刻的第二部份，該第二部份覆蓋該N型層； (f) .至少執行一次N通道源極/汲極注入； (g) .沈積一其覆蓋N型層及P型層之絶緣模鑄層； (h) .穿過該絶緣模鑲層蝕刻儲存節點接觸孔； (i) .形成一覆蓋N型層及P型層且填滿該儲存節點接觸孔 之第二導體層； (j) .移除位於該模鑄層上表面之該第二導體的選取的部 份，但留下其填滿該儲存節點接觸孔之第二導體層之 其他部份，該等其他部份成為個別的記億體晶胞之個 別的儲存節點電容器平板； (k) .形成一晶胞介質層於該第二導體層之上；及 (l) .形成一第三導體層於該晶胞介質層之上。 2.如申請專利範圍第1項之CMOS DRAM製程，其更包含有下 列步驟： (a).於該第一導體層之未蝕刻部份定圖樣具有大致上垂 本紙張尺度適用中國國家標準（CNS ) A4規為 ( 210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝- 訂 經濟部中夬榡準局員工消費合作杜印製 A8 B8 C8 D8 '申請專利範圍 直的外壁之P通道閘極； (b).沈積一介質間隔器層； (c K蝕刻該間隔器層用以在該等p通道閘極之垂直的側 壁上形成間隔器； (d).執行一覆蓋性P通道源極/汲極注入。 3·如申請專利範圍第1項之CMOS DRAM製程，其中該模鑄層 於步驟（《))及（k)間藉由自一上表面移除模鑄層材料之過 程而被削薄，以便露出每一個儲存節點平板之外表面。 4·如申請專利範圍第3項之CMOS DRAM製程，其中覆蓋N型 層之該模鑄層的那一部份同時於該等儲存節點接觸孔的 蝕刻過程中被去除。 5. 如申請專利範圍第i項之CMOS DRAM製程，其中該第一導 體層是傳導性摻雜多晶矽。 6. 如申請專利範圍第1項之CMOS DRAM製程，其中該第一、 第二及第三導體層是傳導性摻雜多晶矽。 7. 如申請專利範圍第】項之CM0S DRAM製程，其中該晶胞介 質層包含有氮化矽。 8. 如申請專利範圍第i項之CM0S DRAM製程，其中氣化硼是 用於P通道源極/汲極注入之摻雜劑雜質。 9. —種於一矽晶圓上製造一 CMOS動態隨機存取記億體的製 程，該製程包含有下列步驟： (a) .於該晶圓的上表面形成一第一導體層； (b) .自該第一導體層的一第一部份定圖樣N通道閘極’ 但留下該P通道閘極稍後將被定圖樣在其上的第—導 -18 _ 本紙》尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I I I I I (裝— I I I I I 訂—_ I I I I (請*先閣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 體層之未蝕刻的第二部份； (C).至少執行一次N通道源極/汲極注入； (d) .沈積一其完全覆蓋該上表面之絶緣模縳層； (e) .穿過該模鎌層蝕刻儲存節點接觸孔； (f) .在位於一第二導體層的該等儲存節點接觸孔範圍内 形成儲存節點平板； (g) .在該等儲存節點平板的露出面上形成一晶胞介質層； (h) .形成一其覆蓋該晶胞介質層之第三導體層； (ί).自該第一導體層之第二部份定P通道閘極圖樣，該 等Ρ通道閘極具有垂直的外壁； (j) .沈積一其覆蓋該晶圓上表面之介質間隔器層； (k) .異向性蝕刻該間隔器層以使在該等P通道閘極之該 等垂直側壁上形成間隔器； (l) .執行一覆蓋P通道源極/汲極注入，其被該等間隔器 偏離該等P通道閘極的側壁。 10 .如申請專利範圍第9項之製程，其更包含在形成該儲 存節點平板之後削薄該模鑄層之步驟，以使至少每一 個儲存節點平板的一上層部份不再被埋在該模鑄層中。 11. 如申請專利範圍第9項之製程，其中一覆蓋該第一導 體層的該等第二部份之該模鑄層的部份同時於該等儲 存節點接觸孔的蝕刻過程中被去除。 12. 如申請專利範圍第9項之CM〇S DRAM製程，其中該等第 一、第二及第三導醱層是傳導性摻雜多晶矽。 13 .—種在一 δ夕晶圓上製造一 CMOS動態隨機存取記億體晶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. -訂 A8 B8 C8 ___D8 六、申請專利範圍 胞陣列的製程，該製程包含有下列步驟： (a) .在該晶圓上表面形成一第一導體層； (b) .自該導體層的第一部份定圖樣具有一第一傳導型 通道之電晶體的閘極，但留下一稍後將於其上定圖 樣具有一第二傳導型通道之電晶體閘極之該導體層 之未蝕刻的第二部份； (c) .為該等具有第一傳導型通道的電晶體至少執行一 次源極/汲極注入； (d) .沈積一其完全覆蓋該上表面之絶緣模鑄層； (e) .蝕刻一凹洞在每一個記憶體晶胞位置上方，每一 凹洞具有一與具有該第一傳導型通道的該等電晶體 中之一電晶體的源極/汲極電氣方式接續的洞底； (f) .藉由使用在每一値位置上的該凹洞作為鑄模，而 在每一個記憶體晶胞位置製造一晶胞電容器，用以 形成一値電容器的至少一平板； (g) .自該導體層的第二部份定画樣具有該第二傳導型 通道的電晶體之閘極，該具有第二傳導型通道之電 晶體的閘極擁有側壁； 經濟部中央標準局員工消費合作社印製 --------ί 裝------訂 (請閲讀背面之注意事項再填寫本頁) (h) .於該等側壁上形成間隔器； (i) .為該等具有該第二傳導型通道的電晶體至少執行 —次源極/汲極注入，該至少一次注入被該等間隔 器偏離於該等具有第二傳導型通道的電晶體的閘極 的側壁。 14 .如申請專利範圍第13項之製程，其更包含有於形成每 -20 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A8 B8 C8 ---~_____D8 _ 申請專利範圍 一個電容器的第一平板後至少蝕刻掉該模鑄層一部份 的步驟。 15. 如申請專利範圍第13項之製程，其中該第一傳導型是 Ν型且該第二傳導型是Ρ型。 16. 如申請專利範圍第13項之製程，其中電容器平板偽以 傳導性摻雜多晶矽形成。 17·如申請專利範圍第16項之製程，其中該等電容器被含 有氮化矽之介質層相互隔離。 18 .如申請專利範圍第13項之製程，其中該模鑄層是硼礎 矽酸鹽玻璃。 19.如申請專利範圍第14項之製程，其中一覆蓋該導體層 之該未蝕刻的第二部份之該模鑄層的部份於該等凹洞 的蝕刻期間被移除。 (請先閲讀f面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）