TW202543366A - 具有填充層的半導體元件 - Google Patents

Abstract

本申請案揭露一種半導體元件及一種半導體元件的製造方法。此半導體元件包括：一基板；一導電結構，包括：一導電凹層，設置在該基板上；以及一導電填充層，設置於該導電凹層上，其中該導電凹層包括一頂表面，該頂表面具有一V形剖面輪廓；以及一頂部導電層，設置在該導電結構上。該導電填充層包括鍺或矽鍺。

Description

具有填充層的半導體元件及其製造方法

本申請案主張美國第18/648,641號專利申請案之優先權（即優先權日為「2024年4月29日」），其內容以全文引用之方式併入本文中。

本揭露是有關於一種半導體元件及其製造方法，更具體而言，是有關於一種具有填充層的半導體元件及其製造方法。

半導體元件用於各種電子應用，包括個人電腦、行動電話、數位相機及其他電子設備。半導體元件的尺寸持續不斷地縮小，以滿足運算能力日益增加的需求。然而，如此縮小尺寸帶來的挑戰變得越來越頻繁且具有影響力。因此，在降低複雜性的同時提高品質、良率、效能及可靠度方面仍然存在挑戰需要克服。

在先前技術段落的討論僅提供背景資訊。在先前技術段落的討論中的陳述並非承認此段落中所公開的內容構成本揭露的習知技術，並且在先前技術段落的討論中的任何部分均不得用作承認本申請的任何部分，包括在先前技術段落的討論中的部分，構成本揭露的習知技術。

本揭露的一個面向提供一種半導體元件，包括：一基板；一導電結構，該導電結構包括：一導電凹層，設置在該基板上，其中該導電凹層的一頂表面具有一V形剖面輪廓；一導電填充層，設置在該導電凹層上；一第一阻擋層，覆蓋該導電凹層及該導電填充層的側壁，並且覆蓋該導電凹層的一底表面；以及一頂部導電層，設置在該導電結構上。該導電結構設置在該基板中並且從該基板突出。該導電填充層的一表面相對於該基板是凹入的。該導電填充層包括鍺或矽鍺。

本揭露的另一個面向提供一種半導體元件，包括：一堆疊結構，設置在一半導體基板上；一第一側壁間隔物及一第二側壁間隔物，覆蓋該堆疊結構的一側壁；以及一接觸插塞，設置在一對的該堆疊結構之間。一氣隙，被密封在該第一側壁間隔物與該第二側壁間隔物之間。該第一側壁間隔物、該氣隙及該第二側壁間隔物的最頂端，以及該堆疊頂表面共平面。該的一頂部部分朝向該氣隙的該最頂端逐漸變細。

本揭露的另一個面向提供一種半導體元件的製造方法，包括：提供一基板；在該基板上形成一磊晶層；在該磊晶層上形成一第一介電層；在該介電層、該磊晶層及該基板中形成一第一開口；在該第一開口中形成一導電凹層；在該導電凹層上且在該第一開口中形成一導電填充層；以及在導電填充層上形成一頂部導電層。該導電凹層的一頂表面具有一V形剖面輪廓。該導電凹層及該導電填充層一起形成一導電結構；該導電填充層包括鍺或矽鍺。

由於本揭露的半導體元件的設計，可以藉由採用包含鍺的導電填充層而降低導電結構的電阻。如此一來，可以提高半導體元件的效能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露提供了許多用於實現所提供的主題的不同特徵的不同的實施例或範例。下文所描述的組件及配置的具體範例以簡化本揭露。當然，這些僅僅是例示且並非旨在進行限制。例如，在下文的描述中，在第二特徵之上或上方形成第一特徵可以包括其中第一特徵與第二特徵以直接接觸之方式而被形成的實施例，也可以包括其中在第一特徵與第二特徵之間形成有附加特徵而使得第一特徵與第二特徵可能並非直接接觸的實施例。此外，本揭露可以在各個範例中重複使用元件符號及/或字母。如此的重複是為了簡單與清楚的目的，且其本身並非限定所討論的各個實施例及/或配置之間的關係。

再者，為了易於描述，可以在本文中使用空間相關用語，例如，「下方」、「之下」、「下部」、「上方」、「上部」或其他相似用語等，而描述圖式所繪示的一個元件或特徵與另一個元件或特徵的相對關係。除了圖中描繪的方位之外，空間相關術語旨在涵蓋元件在使用或操作中的不同方位。此元件可以以其他方式定向（旋轉90度或以其他定向），並且本文中所使用的空間相對描述符可以同樣地被相應解釋。

應理解的是，當部件或層被稱為「連接到」或「耦合到」另一部件或層時，其可以直接連接到或耦合到另一部件或層，或者也可能存在中間部件或中間層。

應理解的是，雖然本文可以使用術語第一、第二等而描述各種元件，但是這些元件不應受到這些術語的限制。除非另有說明，否則這些術語僅用於區分一個部件與另一個部件。因此，例如，以下討論的第一部件、第一構件或第一部分可以被稱為第二部件、第二構件或第二部分，而不會逸脫本揭露的教示。

除非上下文另有指示，否則本文所使用的諸如「相同」、「相等」、「平面」或「共平面」之類的術語在指涉取向、佈局、位置、形狀、尺寸、數量或其他度量衡時不一定意味著完全相同的取向、佈局、位置、形狀、尺寸、數量或其他度量衡，而是旨在涵蓋在可能發生的(例如，由於製造過程而發生的)可接受的變化範圍內幾乎相同的取向、佈局、位置、形狀、尺寸、數量或其他度量衡本文可以使用術語「實質上」以反映該含義。例如，被描述為「實質上相同 」、「實質上相等」或「實質上共平面」的物品可以是完全相同、相等或共平面的，或者可以是在可能發生的(例如，由於製造過程而發生的)可接受的變化範圍內幾乎相同、相等或共平面的。

在本揭露中，半導體元件通常是指能夠利用半導體特性而運作的元件，且電光（electro-optic）元件、發光顯示器元件、半導體電路及電子元件都包含在半導體元件的類別中。

需要說明的是，在本揭露的描述中，上方（或上）對應於Z方向的箭頭方向，下方（或下）對應於Z 方向的箭頭的相反方向。

圖1是流程圖，例示本揭露一實施例的半導體元件1A的製造方法10。圖2至圖10是剖視圖，例示本揭露一實施例的半導體元件1A的製造流程。

參見圖1至圖3，在步驟S11中，可以提供基板101，可以在基板101上形成第一介電層103，並且可以在第一介電層103中形成第一開口103O。

參見圖2，基板101可以包括完全由至少一種半導體材料所組成的主體半導體基板、複數個元件組件（為了清楚起見而未繪示）、複數個介電層（為了清楚起見而未繪示）以及複數個導電特徵（為了清楚起見而未繪示）。主體半導體基板可以由以下材料所形成，例如，元素半導體，例如矽或鍺；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他III-V族化合物半導體或II-VI族化合物半導體；或其組合。

在一些實施例中，基板101還可以包括絕緣體上覆半導體（semiconductor-on-insulator）基板，其從底部到頂部由處置基板（handle substrate）、絕緣體層及最頂部半導體材料層所組成。處置基板及最頂部半導體材料層可以由與前述主體半導體基板相同的材料所形成。絕緣體層可以是結晶或非結晶的介電材料，例如氧化物及/或氮化物。例如，絕緣體層可以是介電氧化物，例如氧化矽。又例如，絕緣體層可以是介電氮化物，例如氮化矽或氮化硼。再例如，絕緣體層可以包括介電氧化物及介電氮化物的以任何順序的堆疊，其為氧化矽與氮化矽或氮化硼其中任一者的堆疊。絕緣體層可以具有約10 nm至200 nm之間的厚度。

應注意的是，在本揭露的描述中，當術語「約」用以修飾本揭露的成分、組分或反應物的量時，是指例如，透過所使用的用以製備濃縮物或溶液的典型測量及液體處理程序所可能發生的數值變化。再者，變化可能由於測量程序中的無意錯誤、用以製備組合物或用以實施方法的成分的製造、來源或純度的差異等而發生。在一方面，術語「約」是指在報告數值的10%以內。在另一方面，術語「約」是指在報告數值的5%以內。在又另一方面，術語「約」是指在報告數值的10%、9%、8%、7%、6%、5%、4%、3%、2%或1%以內。

可以在基板101上形成複數個元件組件。可以在基板101之中形成複數個元件組件的一些部分。複數個元件組件可以是電晶體，例如，互補式金屬氧化物半導體電晶體，金屬氧化物半導體場效電晶體、鰭式場效電晶體、其他類似之電晶體或其組合。

可以在基板101上形成複數個介電層並且覆蓋複數個元件組件。在一些實施例中，複數個介電層可以由以下材料所形成，例如，氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數（low-k）介電材料、其他類似之材料或其組合。低介電常數介電材料可以具有小於3.0或甚至小於2.5的介電常數。在一些實施例中，低介電常數介電材料可以具有小於2.0的介電常數。複數個介電層可以藉由沉積製程而形成，例如，化學氣相沉積、電漿增強化學氣相沉積或其他類似之沉積製程。可以在沉積製程之後進行平坦化製程，以移除多餘的材料而為後續的製程步驟提供實質上平坦的表面。

複數個導電特徵可以包括互連層、導電通孔及導電墊。互連層可以彼此分離，並且可以水平地設置在沿著Z方向排列的複數個介電層中。在本實施例中，最頂部的互連層可以被指定為導電墊。導電通孔可以連接沿著Z方向彼此相鄰的互連層、將元件組件連接到相鄰的互連層、及/或將導電墊連接到相鄰的互連層。在一些實施例中，導電通孔可以改善散熱並且可以提供結構支撐。在一些實施例中，複數個導電特徵可以由以下材料所形成，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如碳化鉭、碳化鈦或碳化鎂鉭）、金屬氮化物（例如，氮化鈦）、過渡金屬鋁化物、或其組合。複數個導電特徵可以在複數個介電層的形成期間形成。

在一些實施例中，複數個元件組件及複數個導電層可以一起包括半導體元件1A的功能單元。在本揭露的描述中，功能單元通常指的是出於功能目的而被劃分成不同單元的功能相關的電路。在一些實施例中，半導體元件1A的功能單元可以包括，例如，高度複雜的電路，例如處理器核、記憶體控制器、加速器單元或其他合適的功能電路。

參見圖2，可以在基板101上形成第一介電層103。在一些實施例中，第一介電層103可以是基板101的複數個介電層的一部分。在一些實施例中，第一介電層103可以由包括氧原子及/或氮原子的介電材料所形成。在一些實施例中，第一介電層103可以由以下材料所形成，例如，氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數介電材料（例如，旋塗低介電常數介電層或化學氣相沉積低介電常數介電層）或其組合。在一些實施例中，第一介電層103可以包括自平坦化（self-planarizing）材料，例如旋塗玻璃或旋塗低介電常數介電材料，例如，SiLK ^TM。自平坦化介電材料的使用可以避免對於進行後續平坦化步驟的需求。在一些實施例中，可以藉由包括，例如化學氣相沉積、電漿增強化學氣相沉積、蒸鍍或旋塗的沉積製程而形成第一介電層103。在一些實施例中，可以進行平坦化製程，例如化學機械研磨，而為後續的製程步驟提供實質上平坦的表面。在本實施例中，第一介電層103的由氧化矽所形成。在一些實施例中，第一介電層103可以實質上由氧化矽所組成。

應注意的是，在本揭露的描述中，「實質上由一特定材料所組成」的特徵，包括大於95%、大於98%、大於99%或大於99.5%的以原子為計算基礎的所述材料。

參見圖2，可以在第一介電層103上形成第一罩幕層501。第一罩幕層501可以具有第一開口103O的圖案。在一些實施例中，第一罩幕層501可以是光阻層。

參見圖3，可以使用第一罩幕層501作為罩幕進行蝕刻製程，例如異向性乾式蝕刻製程，以移除第一介電層103的部分。在一些實施例中，在蝕刻製程期間，第一介電層103的蝕刻速率相對於第一罩幕層501的蝕刻速率的比率可以介於約100:1與約1.05:1之間、介於約15:1與約2:1之間、或介於約10:1與約2:1之間。在一些實施例中，在蝕刻製程期間，第一介電層103的蝕刻速率相對於基板101的蝕刻速率的比率可以介於約100:1與約1.05:1之間、介於約15:1與約2:1之間、或介於約10:1與約2:1之間。在蝕刻製程之後，可以在第一介電層103中形成第一開口103O。可以透過第一開口103O而暴露基板101的部分。可以在形成第一開口103O之後，移除第一罩幕層501。在一些實施例中，第一開口103O的側壁可以是實質上垂直的。

需要說明的是，在本揭露的描述中，如果存在一個垂直平面，而一個表面從該垂直平面偏離的均方根粗糙度不超過該表面的均方根粗糙度的三倍，則表示該表面是「實質上垂直的」。

參見圖1、圖4及圖5，在步驟S13中，可以在第一開口103O中形成導電凹層201。

參見圖4，可以形成一層第一導電材料401，以部分地填充第一開口103O，其中此層第一導電材料401包括凹洞401R並且覆蓋第一介電層103的頂表面103TS。換言之，此層第一導電材料401可以沿著第一介電層103的頂表面103TS延伸，並且可以浸入第一開口103O中以接觸基板101。隨著半導體元件的尺寸減小，第一開口103O的尺寸變得更小，此層第一導電材料401可能不會完全填充第一開口103O，並且可能會形成凹洞401R，其中此凹洞401R的邊界相對於第一介電層103的頂表面103TS（或相對於基板101）是凹入的。此層第一導電材料401的一部分可以形成在凹洞401R下方，但本揭露不限於此。

在一些實施例中，第一導電材料401可以是不含氧原子及/或氮原子的導電材料。在一些實施例中，第一導電材料401可以是，例如，多晶矽、多晶鍺、多晶矽鍺、經摻雜的多晶矽、經摻雜的多晶鍺或經摻雜的多晶矽鍺。在一些實施例中，可以藉由，例如，低壓化學氣相沉積、高密度電漿化學氣相沉積或其他合適的沉積製程而形成此層第一導電材料層401。

在一些實施例中，可以藉由低壓化學氣相沉積而沉積此層第一導電材料401。用以沉積此層第一導電材料401的製程壓力可以介於約0.1 Tor與約50 Torr之間。用以沉積此層第一導電材料401的反應氣體可以包括矽源氣體（例如，矽烷）及/或摻雜氣體（例如，磷化氫）。

在一些實施例中，可以藉由高密度電漿化學氣相沉積而沉積此層第一導電材料401。高密度電漿化學氣相沉積可以採用具有離子密度為大約1E11個離子/cm^3的數量級以上的電漿。高密度電漿化學氣相沉積還可以具有大約1E-4的數量級以上的游離率（離子/核比率）。高密度電漿化學氣相沉積可以包括預處理操作及沈積操作。

在一些實施例中，預處理操作可以包括將氫電漿施加到第一開口103O。沉積操作可以包括施加矽源電漿以沉積此層第一導電材料401。在沉積操作期間可以視需要而施加偏壓。

在一些實施例中，在預處理操作及沈積操作期間，基板溫度可以低於或為約500℃、低於或為約450℃、或低於或為約400℃。可以利用多種方式控制基板溫度。例如，基板溫度可以藉由前側電漿而升高並且可以藉由後側氦流而冷卻。

在一些實施例中，可以使用氫源產生氫電漿。氫源可以是，例如氫、氨或肼。在一些實施例中，可以使用矽源產生矽源電漿。矽源可以是，例如，矽烷、二矽烷或其他高階矽烷。

在一些實施例中，氫源及/或矽源可以與有助於穩定高密度電漿的惰性氣體組合。惰性氣體可包括氬氣、氖氣及/或氦氣。

在一些實施例中，在沉積操作期間也可以包括摻質源，以將摻質整合到此層第一導電材料401中。高密度電漿的性質允許摻質更緊密地結合在此層第一導電材料401內，如此可免除對單獨的熱摻質活化步驟的需求。在一些實施例中，可以使用含硼前驅物（例如，三乙基硼烷、三甲基硼烷、硼烷、二硼烷或更高階硼烷）作為摻質源，以將經活化的硼摻雜中心設置在此層第一導電材料401中。在一些實施例中，可以使用含磷前驅物（例如，磷化氫）作為摻質源，以將經活化的磷摻雜中心設置在此層第一導電材料401中。

在一些實施例中，凹洞401R可以具有U形剖面輪廓或V形剖面輪廓。換言之，形成在第一開口103O（其形成凹洞401R）中的此層第一導電材料401的頂表面可以具有U形剖面輪廓或V形剖面輪廓。

參見圖5，可以進行回蝕刻製程，以移除第一導電材料401的一部分。在一些實施例中，在回蝕刻製程期間，第一導電材料401的蝕刻速率相對於第一介電層103的蝕刻速率之比率可以介於約100:1與約1.05:1之間、介於約15:1與約2:1之間、或介於約10:1與約2:1之間。在回蝕刻製程之後，第一導電材料401的剩餘部分可以被稱為導電凹層201。凹洞401R可以轉變成導電凹層201的凹部201R，其中凹部201R可以被稱為導電凹層201的頂表面201TS的一部分。在一些實施例中，凹部201R可以具有U形剖面輪廓或V形剖面輪廓。換言之，形成凹部201R的導電凹層201的頂表面201TS可以具有U形剖面輪廓或V形剖面輪廓。導電凹層201的頂表面201TS可以處於低於第一介電層103的頂表面103TS的垂直水平面VL1。頂表面201TS的一部分（即，凹部201R）可以是相對於基板101凹入的。

參見圖1、圖6及圖7，在步驟S15中，可以在導電凹層201上沉積導電填充層203，以形成導電結構200。

參見圖6，可以在導電凹層201上選擇性地沉積導電填充層203。在目前階段，導電填充層203的頂表面203TS可以從第一介電層103的頂表面103TS突出。換言之，導電填充層203的頂表面203TS可以是相對於第一介電層103的頂表面103TS（或相對於基板101）凸出的。

在一些實施例中，導電填充層203可以由，例如，鍺所形成。在一些實施例中，導電填充層203可以包括原子百分比大於或等於50%的鍺。就此點而言，導電填充層203可以被描述為「富鍺層（germanium-rich layer）」。在一些實施例中，在導電填充層203中的鍺的原子百分比可以大於或等於60%、大於或等於70%、大於或等於80%、大於或等於90%、大於或等於95%、大於或等於98%、大於或等於99%、或大於或等於99.5%。換言之，在一些實施例中，導電填充層203是實質上由鍺所組成。在一些實施例中，導電填充層203可以包括矽及鍺。換言之，在一些實施例中，導電填充層203可以包括矽鍺。

在一些實施例中，可以藉由沉積製程而形成導電填充層203。在一些實施例中，沉積製程可以包括反應氣體，此反應氣體包括鍺前驅物及/或氫氣。在一些實施例中，鍺前驅物可以實質上由鍺烷所組成。在一些實施例中，鍺前驅物可包括鍺烷、二鍺烷、異丁基鍺烷、氯鍺烷或二氯鍺烷之中的一種或多種。在一些實施例中，可以使用氫氣作為鍺前驅物的載體或稀釋劑。在一些實施例中，反應氣體可以實質上由鍺烷及氫氣組成。在一些實施例中，在反應氣體中的鍺烷的莫耳百分比可以在約1%至約50%的範圍內、在約2%至約30%的範圍內、或在約5%至約20%的範圍內。

或者，在一些實施例中，反應氣體還可包括含矽前驅物。在一些實施例中，含矽前驅物可以包括矽烷、聚矽烷或鹵代矽烷之中的一種或多種。如在這方面所使用的，「聚矽烷」是具有通式Si _nH _2n+2的物質，其中n介於2與6之間。再者，「鹵代矽烷」是具有通式Si _aX _bH _2a+2-b的物質，其中X是鹵素，a介於1與6之間，並且b介於1與2a+2之間。在一些實施例中，含矽前驅物包含SiH ₄、Si ₂H ₆、Si ₃H ₈、Si ₄H ₁₀、SiCl ₄或SiH ₂Cl ₂之中的一種或多種。

在一些實施例中，可以在沉積製程期間維持待沉積的中間半導體元件的溫度。此溫度可以被稱為基板溫度。在一些實施例中，基板溫度可以介於約300℃與約800℃之間、介於約400℃與約800℃之間、介於約500與約800℃之間、介於約250℃與約600℃之間、介於約400℃與約600℃之間、或介於約500℃與約600℃之間。在一些實施例中，基板溫度可以是約540℃。

在一些實施例中，可以在沉積過程期間維持用以沉積導電填充層203的處理腔體的壓力。在一些實施例中，壓力維持在介於約1 Torr與約300 Torr之間、介於約10 Torr與約300 Torr之間、介於約50 Torr與約300 Torr之間、介於約100 Torr與約300 Torr之間、介於約200 Torr與約300 Torr之間、介於約1 Torr與約20 Torr之間的範圍內。在一些實施例中，壓力可以維持在約13 Torr。

在一些實施例中，沉積的選擇性可以是大於或等於5、大於或等於10、大於或等於20、大於或等於30、或大於或等於50。在一些實施例中，可以在導電凹層201上進行導電填充層203的沉積，直到在第一介電層103上觀察到沉積。

應注意的是，在本揭露的描述中，用語「選擇性地沉積一層在第一特徵上高過第二特徵」或類似用語，是指此層的第一量沉積在第一特徵上且此層的第二量沉積在第二特徵上，其中此層的第一量大於此層的第二量，或者沒有層沉積在第二特徵上。沉積製程的選擇性可以表示為成長速率的倍數。例如，如果在一個表面上的沉積速度比在另一個表面上的沉積速度快 25 倍，則此製程可以被描述為具有25:1 的選擇性或簡稱25的選擇性。就此點而言，較高的比率代表較具選擇性的沉積製程。

在這方面使用的用語「高過」並不意味著一個特徵在另一個特徵之上的物理取向，而是表示相對於另一個特徵之與一個特徵的化學反應的熱力學或動力學性質的相對關係。例如，選擇性地沉積鍺層在矽表面上高過在介電表面，意味著：鍺層在矽表面上沉積得較快，而在介電表面上沉積得較慢或根本不沉積；或者，相對於在介電表面上形成鍺層，在矽表面上形成鍺層在熱力學或動力學上是較有利的。

參見圖7，可以對導電填充層203進行平坦化製程，例如，化學機械研磨，以移除多餘的材料並為後續的製程步驟提供實質上平坦的表面。在目前的階段，導電填充層203的頂表面203TS可以與第一介電層103的頂表面103TS實質上共平面。在一些實施例中，導電凹層201的寬度W1與導電填充層203的寬度W2可以實質上相同。

參見圖1及圖8至圖10，在步驟S17中，可以在導電結構200上形成阻擋層105，可以在阻擋層105上形成頂部導電層107，並且可以在第一介電層103上形成第二介電層109。

參見圖8，可以在第一介電層103及導電結構200上形成一層阻擋材料403。在一些實施例中，阻擋材料403可以由以下材料所形成，例如，鈦、氮化鈦、鉭、氮化鉭或其組合。在一些實施例中，此層阻擋材料403可以是多層結構。例如，此層阻擋材料403可以是鈦/氮化鈦雙層或鉭/氮化鉭雙層。在一些實施例中，可以藉由，例如，化學氣相沉積、原子層沉積或其他合適的沉積製程而形成此層阻擋材料403。

例如，當阻擋材料403是氮化鈦時，可以藉由化學氣相沉積而形成此層阻擋材料403。在一些實施例中，此層阻擋材料403的形成可以包括：來源氣體引入步驟、第一吹掃步驟、反應物流動步驟及第二吹掃步驟。來源氣體引入步驟、第一吹掃步驟、反應物流動步驟及第二吹掃步驟可以被稱為一個循環。可以進行複數個循環，以得到此層阻擋材料層403的期望厚度。

在一些實施例中，如圖7所示的中間半導體元件可以被裝載到反應腔體中。在來源氣體引入步驟中，可以將包含前驅物及反應物的來源氣體引入到包含中間半導體元件的反應腔體中。前驅物及反應物可以擴散並且到達中間半導體元件的表面（亦即，第一介電層103的頂表面103TS及導電填充層203的頂表面203TS）。前驅物及反應物可以吸附在中間半導體元件的表面上並且隨後在中間半導體元件的表面上遷移。被吸附的前驅物及被吸附的反應物可以在表面上反應並形成固體副產物。固體副產物可以在表面上形成核。核可以生長成島並且島可以在表面上合併成連續的薄膜。在第一吹掃步驟中，可以將吹掃氣體（例如，氬氣）注入到反應腔體中，以吹掃出氣態副產物、未反應的前驅物及未反應的反應物。

在反應物流動步驟中，可以將反應物單獨地引入到反應腔體中，以將連續薄膜轉變成此層阻擋材料403。在第二吹掃步驟中，可以將吹掃氣體（例如，氬氣）注入到反應腔體中，以吹掃出氣態副產物及未反應的反應物。

在一些實施例中，可以在電漿的輔助下進行使用化學氣相沉積的此層阻擋材料403的形成。電漿的來源可以是，例如，氬氣、氫氣或其組合。

例如，前驅物可以是四氯化鈦。反應物可以是氨。由於四氯化鈦與氨之間的反應不完全，四氯化鈦與氨可能在中間半導體元件的表面上反應並且形成包含高氯化物污染的氮化鈦膜。反應物流動步驟中的氨可以降低氮化鈦膜的氯化物含量。在氨處理之後，氮化鈦膜可以被稱為此層此層阻擋材料403。

參見圖8，在一些其他實施例中，可以藉由原子層沉積，例如，光輔助原子層沉積或液體注入原子層沉積而形成此層阻擋材料403。在一些實施例中，此層阻擋材料403的形成可以包括：第一前驅物引入步驟、第一吹掃步驟、第二前驅物引入步驟及第二吹掃步驟。第一前驅物引入步驟、第一吹掃步驟、第二前驅物引入步驟及第二吹掃步驟可以被稱為一個循環。可以進行複數個循環，以得到此層阻擋材料層403的期望厚度。

在一些實施例中，如圖7所示的中間半導體元件可以被裝載到反應腔體中。在第一前驅物引入步驟中，可以將第一前驅物引入到反應腔體中。第一前驅物可以擴散並且到達中間半導體元件的表面（亦即，第一介電層103的頂表面103TS及導電填充層203的頂表面203TS）。第一前驅物可以吸附在中間半導體元件表面上以形成單一原子層等級的單層。在第一吹掃步驟中，可以將吹掃氣體（例如，氬氣）注入到反應腔體中，以吹掃出未反應的第一前驅物。

在第二前驅物引入步驟中，可以將第二前驅物引入到反應腔體中。第二前驅物可以與上述單層反應並將上述單層轉變成此層阻擋材料403。在第二吹掃步驟中，可以將吹掃氣體（例如，氬氣）注入到反應腔體中，以吹掃出未反應的第二前驅物及氣態副產物。與化學氣相沉積相比，因為分別引入第一前驅物及第二前驅物，所以原子層沉積可以抑制氣相反應所引起的顆粒產生。

在一些實施例中，第一前驅物可以是四氯化鈦。第二前驅物可以是氨。被吸附的四氯化鈦可以形成氮化鈦單層。第二前驅物引入步驟中的氨可以與氮化鈦單層反應，並且將氮化鈦單層轉變為此層阻擋材料403。

在一些實施例中，可以在電漿的輔助下進行使用原子層沉積的此層阻擋材料403的形成。電漿源可以是，例如，氬氣、氫氣、氧氣或其組合。在一些實施例中，氧源可以是，例如，水、氧氣或臭氧。在一些實施例中，可將共反應物引入到反應腔體中。共反應物可以選自由氫氣、氫氣電漿、氧氣、空氣、水、氨、肼、烷基肼、硼烷、矽烷、臭氧及其組合所組成的群組。

在一些實施例中，此層阻擋材料403的形成可以使用以下製程條件而進行。基板溫度可以介於約160℃與約300℃之間。蒸發器溫度可以是約175℃。反應腔體的壓力可以是約5 mbar。第一前驅物及第二前驅物的溶劑可以是甲苯。

參見圖8，可以在此層阻擋材料403上形成一層第二導電材料405。在一些實施例中，第二導電材料405可以是，例如，鋁、鎢、銅或其組合。在一些實施例中，可以藉由，例如，化學氣相沉積、物理氣相沉積、電鍍、化學鍍或其他合適的沉積製程而形成第二導電材料層405。

參見圖8，可以在此層第二導電材料405上形成第二罩幕層503。第二罩幕層503可以包括頂部導電層107的圖案。在一些實施例中，第二罩幕層503可以是光阻層。

參見圖9，可以使用第二罩幕層503作為罩幕而進行蝕刻製程，以移除阻擋材料403及第二導電材料405的部分。在蝕刻製程之後，阻擋材料403的剩餘部分可以被稱為阻擋層105。第二導電材料405的剩餘部分可以被稱為頂部導電層107。在一些實施例中，蝕刻製程可以是多階段的蝕刻製程。例如，蝕刻製程可以是兩階段的蝕刻製程。在一些實施例中，在蝕刻製程期間，第二導電材料405的蝕刻速率相對於第二罩幕層503的蝕刻速率的比率可以介於約100:1與約1.05:1之間、介於約15:1與約2:1之間、或介於約10:1與約2:1之間。在一些實施例中，在蝕刻製程期間，第二導電材料405的蝕刻速率相對於阻擋材料403的蝕刻速率的比率可以介於約100:1與約1.05:1之間、介於約15:1與約2:1之間、或介於約10:1與約2:1之間。在一些實施例中，在第蝕刻製程期間，阻擋材料403的蝕刻速率相對於第一介電層103的蝕刻速率之比率可以介於約100:1與約1.05:1之間、介於約15:1與約2:1之間、或介於約10:1與約2:1之間。在蝕刻製程之後，可以移除第二罩幕層503。

參見圖9，阻擋層105或頂部導電層107的寬度W3可以大於導電凹層201的寬度W1或大於導電填充層203的寬度W2。

參見圖10，可以在在第一介電層103上形成第二介電層109，並且可以頂部導電層107。可以進行平坦化製程，例如化學機械研磨，直到暴露出頂部導電層107的頂表面，以移除多餘的材料且為後續的製程步驟提供實質上平坦的表面。在一些實施例中，第二介電層109可以由以下材料所形成，例如，二氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低介電常數介電層、化學氣相沉積低介電常數介電層或其組合。在一些實施例中，可以藉由沉積製程，包括，例如化學氣相沉積、電漿增強化學氣相沉積、蒸鍍、旋塗或其他合適的沉積製程而形成第二介電層109。在一些實施例中，第二介電層109及第一介電層103可以由相同的材料所形成。在一些實施例中，第二介電層109及第一介電層103可以由不同的材料所形成。

由於導電填充層203，可以降低導電結構200的電阻。如此一來，可以改善半導體元件1A的效能。

圖11及圖12是剖視圖，例示本揭露另一實施例的半導體元件1B的製造流程的一部分。

參見圖11，可以利用相似於圖2至圖6所示的製程而製造中間半導體元件，在此不再重複其描述。應注意的是，在半導體元件1B的製造過程中，並沒有對導電填充層203進行平坦化製程。如此一來，導電填充層203的頂表面203TS是相對於第一介電層103的頂表面103TS或相對於基板101凸出的。可以藉由相似於圖8所示的製程此層直接形成阻擋材料403在導電填充層203及第一介電層103上，在此不再重複描述。由於沒有對導電填充層203進行平坦化製程，所以形成在導電填充層203上的此層阻擋材料403的一部分也可以是相對於第一介電層103的頂表面103TS或相對於基板101凸出的。

參見圖11，可以利用相似於圖8所示的製程在此層阻擋材料403上形成此層第二導電材料405，在此不再重複描述。可以在第二導電材料層405上進行平坦化製程，例如化學機械研磨，以移除多餘的材料並為後續的製程步驟提供實質上平坦的表面。可以利用相似於圖8所示的製程在第二導電材料層405上形成第二罩幕層503，在此不再重複描述。

參見圖12，可以利用相似於圖9所示的製程形成阻擋層105及頂部導電層107，在此不再重複描述。可以利用相似於圖10所示的製程形成第二介電層109，在此不再重複描述。

參見圖12，導電填充層203的頂表面203TS可以是相對於第一介電層103的頂表面103TS或相對於基板101凸出的。阻擋層105可以包括一個凸出部分105CV及兩個平坦部分105FP。凸出部分105CV可以順應性地形成在導電填充層203的頂表面203TS上。兩個平坦部分105FP可以從凸出部分105CV的兩端延伸並且可以順應性地形成在第一介電層103的頂表面103TS上。

圖13至圖16是剖視圖，例示本揭露另一實施例的半導體元件1C的製造流程的一部分。

參見圖13，可以利用相似於圖2至圖6所示的製程製造中間半導體元件，在此不再重複其描述。可以進行平坦化製程直到暴露第一介電層103的頂表面103TS。在平坦化製程之後，凹部201R可以保留在導電凹層201中，並且導電凹層201的頂表面201TS的第一部分201-1可以形成在凹部201R周圍並且相鄰於第一介電層103。導電凹層201的頂表面201TS的第一部分201-1可以相對於第一介電層103的頂表面103TS或相對於基板101具有凸出表面。換言之，導電凹層201的頂表面201TS的第一部分201-1可以從第一介電層103的頂表面103TS突出。凹部201R的表面可以對應到導電凹層201的頂部表面201TS的第二部分201-3。導電凹層201的頂表面201TS的第二部分201-3可以從導電凹層201的頂表面201TS的第一部分201-1延伸並且相對於導電凹層201的頂表面103TS（或相對於基板101）具有凹入的形狀。

參見圖14，可以利用相似於圖6所示的製程在導電凹層201上形成導電填充層203，在此不再重複描述。目前階段，導電填充層203的頂表面203TS可以從第一介電層103的頂表面103TS突出。換言之，導電填充層203的頂表面203TS可以是相對於第一介電層103的頂表面103TS（或相對於基板101）凸出的。

參見圖15，可以進行平坦化製程，例如化學機械研磨，以移除多餘的材料並為後續的製程步驟提供實質上平坦的表面。在平坦化製程之後，導電填充層203的頂表面203TS可以與第一介電層103的頂表面103TS實質上共平面。在一些實施例中，導電凹層201的頂表面201TS可以與導電填充層203的頂表面203TS實質上共平面。在一些實施例中，導電凹層201的寬度W1可以大於導電填充層203的寬度W2。

參見圖16，可以利用相似於圖8至圖10所示的製程形成阻擋層105、頂部導電層107及第二介電層109，在此不再重複描述。

圖17及圖18是剖視圖，例示本揭露另一實施例的半導體元件1D的製造流程的一部分。

參見圖17，可以利用相似於圖13及圖14所示的製程製造中間半導體元件，在此不再重複描述。應注意的是，並沒有對導電填充層203進行平坦化製程。如此一來，導電填充層203的頂表面203TS是相對於第一介電層103的頂表面103TS或相對於基板101凸出的。可以利用相似於圖8所示的製程直接形成此層阻擋材料403在導電填充層203及第一介電層103上，在此不再重複描述。由於沒有對導電填充層203進行平坦化製程，所以形成在導電填充層203上的此層阻擋材料403的一部分也可以是相對於第一介電層103的頂表面103TS或相對於基板101凸出的。

參見圖17，可以利用相似於圖8所示的製程在此層阻擋材料403上形成此層第二導電材料405，在此不再重複描述。可以進行平坦化製程，例如化學機械研磨，以移除多餘的材料並為後續的製程步驟提供實質上平坦的表面。可以利用相似於圖8所示的製程在此層第二導電材料405上形成第二罩幕層503，在此不再重複描述。

參見圖18，可以利用相似於圖9所示的製程形成阻擋層105及頂部導電層107，在此不再重複描述。可以利用相似於圖10所示的製程形成第二介電層109，在此不再重複描述。

參見圖18，阻擋層105可以包括一個凸出部分105CV及兩個平坦部105FP。凸出部分105CV可以順應性地形成在導電填充層203的頂表面203TS上。導電填充層203可以是相對於第一介電層103的頂表面103TS或相對於基板101凸出的。兩個平坦部分105FP可以從凸出部分105CV的兩端延伸並且可以順應性地形成在第一介電層103的頂表面103TS上。在一些實施例中，阻擋層105或頂部導電層107的寬度W3可以大於導電凹層201的寬度W1或大於導電填充層203的寬度W2。在一些實施例中，導電凹層201的寬度W1與導電填充層203的寬度W2可以實質上相同。

圖19至圖23是剖視圖，例示根據本揭露一些實施例的半導體元件1E、1F、1G、1H及1I。

參見圖19，半導體元件1E可以具有與圖10所示的結構類似的結構。在圖19中的元件與在圖10中的相同或相似元件，以相似的元件符號標記，並且省略重複的描述。

參見圖19，半導體元件1E可以包括底部導電層111。底部導電層111可以設置在基板101中。在一些實施例中，底部導電層111可以是被設置為源極/汲極的雜質區。在一些實施例中，底部導電層111可以是金屬線、導電通孔、導電插塞或導電墊。導電結構200設置在底部導電層111上。在一些實施例中，底部導電層111可以由以下材料所形成，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦或碳化鎂鉭）、金屬氮化物（例如，氮化鈦）、過渡金屬鋁化物、或其組合。

參見圖20，半導體元件1F可以具有相似於圖12所示的結構   。在圖20中的元件與在圖12中的相同或相似元件，以相似的元件符號標記，並且省略重複的描述。

參見圖20，半導體元件1F可以包括底部導電層111。底部導電層111可以設置在基板101中。在一些實施例中，底部導電層111可以是被設置為源極/汲極的雜質區。在一些實施例中，底部導電層111可以是金屬線、導電通孔、導電插塞或導電墊。導電結構200設置在底部導電層111上。在一些實施例中，底部導電層111可以由以下材料所形成，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦或碳化鎂鉭）、金屬氮化物（例如，氮化鈦）、過渡金屬鋁化物、或其組合。

參見圖21，半導體元件1G可以具有相似於圖16所示的結構。在圖21中的元件與在圖16中的相同或相似元件，以相似的元件符號標記，並且省略重複的描述。

參見圖21，半導體元件1G可以包括底部導電層111。底部導電層111可以設置在基板101中。在一些實施例中，底部導電層111可以是被設置為源極/汲極的雜質區。在一些實施例中，底部導電層111可以是金屬線、導電通孔、導電插塞或導電墊。導電結構200設置在底部導電層111上。在一些實施例中，底部導電層111可以由以下材料所形成，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦或碳化鎂鉭）、金屬氮化物（例如，氮化鈦）、過渡金屬鋁化物、或其組合。

參見圖22，半導體元件1H可以具有相似於圖18所示的結構。在圖22中的元件與在圖18中的相同或相似元件，以相似的元件符號標記，並且省略重複的描述。

參見圖22，半導體元件1H可以包括底部導電層111。底部導電層111可以設置在基板101中。在一些實施例中，底部導電層111可以是被設置為源極/汲極的雜質區。在一些實施例中，底部導電層111可以是金屬線、導電通孔、導電插塞或導電墊。導電結構200設置在底部導電層111上。在一些實施例中，底部導電層111可以由以下材料所形成，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦或碳化鎂鉭）、金屬氮化物（例如，氮化鈦）、過渡金屬鋁化物、或其組合。

參見圖23，半導體元件1I可以具有相似於圖10所示的結構。在圖23中的元件與在圖10中的相同或相似元件，以相似的元件符號標記，並且省略重複的描述。在半導體元件1I中，導電結構200的側壁200SW可以是錐形的。

參見圖24，半導體元件1J可以具有相似於圖10所示的半導體元件1A的結構。在圖24中的元件與在圖10中的相同或相似元件，以相似的元件符號標記，並且省略重複的描述。

參見圖24，半導體元件1J可以包括磊晶層113，此磊晶層113設置在基板101之上並且夾設在第一介電層103與基板101之間。磊晶層113可以包括作為半導體元件1J的源極/汲極區域的導電區域。在一些實施例中，磊晶層113包括矽（Si）。 在一些實施例中，磊晶層113可以藉由磊晶生長方法而形成，此磊晶生長方法可以包括金屬有機化學氣相沉積（metal-organic chemical vapor deposition, MOCVD）、氣相磊晶（vapor-phase epitaxy, VPE）、分子束磊晶（molecular-beam epitaxy, MPE）、液相磊晶（MPEliquid-phase epitaxy , LPE）、或其他合適的製程。

參見圖24，半導體元件1J的導電結構200還可以包括設置在第二開口103O'的側壁103S1、側壁103S2及底表面103B上的阻擋層205，其中第二開口103O'與圖10中的第一開口103O類似，差異在於第二開口103O'可以貫穿第一介電層103及磊晶層113，並且可以延伸到基板101中。換言之，導電結構200包括導電填充層203、導電凹層201以及圍繞導電填充層203及導電凹層201的阻擋層205。在一些實施例中，阻擋層205包括鈦（Ti）、氮化鈦（TiN）或其組合。在一些實施例中，導電填充層203及導電凹層201藉由阻擋層205而與第一介電層103、磊晶層113及基板101分隔。

應注意的是，阻擋層205在導電凹層201及導電填充層203的側壁201S、側壁203S上具有第一厚度T1，並且阻擋層205在導電凹層201的底表面201B下方具有第二厚度T2。在一些實施例中，透藉由異向性沉積製程形成阻擋層205，使得第一厚度T1小於第二厚度T2。在一些實施例中，此異向性沉積製程包括物理氣相沉積（physical vapor deposition, PCVD）。

參見圖25，根據本揭露的一些實施例，半導體元件1K可以包括接觸插塞204，此接觸插塞204包括導電結構200、阻擋層105及頂部導電層107。導電結構200、阻擋層105及頂部導電層107與圖10所示的相同或相似，在此不再重複描述。

參見圖25，半導體元件1K可以是記憶體元件中的單位單元。在一些實施例中，記憶體元件是動態隨機存取記憶體（dynamic random-access memory, DRAM）元件。在這樣的實施例中，每一個單位單元（亦即，半導體元件1K）可以包括兩個場效電晶體（FET），此兩個FET具有相同導電類型並且共用公共源極/汲極節點的。這些FET包括兩個閘極結構102，如下所述。閘極結構102埋設在介電層堆疊（例如，包括介電層114及介電層116）中，並且獨立地立於主動區AA上。半導體基板100的主動區AA可以由隔離結構202所定義。在一些實施例中，隔離結構202是從半導體基板100的頂表面延伸到半導體基板100中並且橫向地圍繞主動區AA的溝槽隔離結構。隔離結構202由絕緣材料形成，例如，氧化矽、氮化矽、氮氧化矽等、或其組合。

閘極結構102包括閘極電極104及閘極介電層106。閘極電極104設置在跨越半導體基板100的淺區域的主動區AA上。閘極介電層106位於閘極電極104與半導體基板100之間，使得閘極電極104可以通過閘極介電層106而電容耦合至主動區AA。雖然並未繪示，但是閘極電極104可以形成為線狀圖案，並且閘極介電層106沿著上方的閘極電極104的底表面延伸。閘極電極104由導電材料所形成，而閘極介電層106由介電材料所形成。在一些實施例中，閘極電極104由多晶矽所形成，而閘極介電層106由氧化矽所形成。在其他實施例中，閘極電極104由金屬材料所形成，而閘極介電層106由高介電常數介電材料（例如，具有介電常數大於3.9或7的介電材料）所形成。在一些實施例中，金屬材料可以包括鎢、鈦、氮化鈦、鋁或其組合，且高介電常數介電材料可以包括氧化鉿、氧化鋁鉿、矽酸鉿、氧化鉭、氧化鋁、氧化鋯、類似的材料或其組合。

在一些實施例中，閘極結構102還包括硬罩幕108。硬罩幕108設置在閘極電極104（亦稱為閘極Gate）上。在一些實施例中，在用以形成閘極電極104及閘極介電層106的一個或多個蝕刻製程期間，硬罩幕108作為陰影罩幕。在這樣的實施例中，硬罩幕108沿著閘極電極104的頂表面延伸，並且硬罩幕108的側壁SS可以與閘極電極104及閘極介電層106的側壁實質上共平面。為了作為陰影罩幕，硬罩幕108可以由相對於閘極電極104及閘極介電層106具有足夠蝕刻選擇性的材料所形成。或者，硬罩幕108可以在用以形成閘極介電層106的蝕刻製程期間被至少部分地消耗，並且硬罩幕108的材料相對於閘極介電層106可以具有較小的蝕刻選擇性或者可以不具有蝕刻選擇性。在一些實施例中，硬罩幕108是由絕緣材料所形成，例如，氧化矽、氮化矽、氮氧化矽、碳化矽、類似的材料或其組合。

閘極結構102還包括覆蓋閘極電極104的側壁的複數個側壁間隔物110。在閘極電極104被形成為線狀的那些實施例中，每一個側壁間隔物110可以包括位於閘極電極104的相對兩側的部分。再者，在閘極電極104被硬罩幕108覆蓋的那些實施例中，側壁間隔物110還可以覆蓋硬罩幕108的側壁。此外，在一些實施例中，側壁間隔物110也覆蓋位於閘極電極104下方的閘極介電層106的側壁。

側壁間隔物110可以包括第一側壁間隔物110a及第二側壁間隔物110b。側壁間隔物110a位於第二側壁間隔物110b與包括閘極電極104（以及硬罩幕108及/或閘極介電層106）的堆疊結構之間。氣隙AG被密封在第一側壁間隔物110a與第二側壁間隔物110b之間。具體而言，第一側壁間隔物110a的背向閘極電極104的側壁定義氣隙AG的一側邊界1102，且第二側壁間隔物110b的面向閘極電極104的側壁定義氣隙AG的另一側邊界1103。半導體基板100的位於第一側壁間隔物110a與第二側壁間隔物110b之間的部分的頂表面可以定義氣隙AG的底部邊界。另外，氣隙AG的頂端E3可以與第一側壁間隔物110a及第二側壁間隔物110b的頂端E1及頂端E2實質上對齊。此外，在一些實施例中，氣隙AG的頂端由位於閘極結構102上方的介電層（例如，將進一步描述的介電層116）所定義。在每一個側壁間隔物110a/110b具有位於閘極電極104的相對兩側的部分的那些實施例中，氣隙AG也可以具有位於閘極電極104的相對兩側的部分。

氣隙AG在結構上就形狀而言，類似於側壁間隔物其中之一（例如，第一側壁間隔物110a或第二側壁間隔物110b），並且可以被稱為空氣側壁間隔物或空氣閘極間隔物。在一些實施例中，每一個側壁間隔物（即，第一側壁間隔物110a或第二側壁間隔物110b）的頂部部分朝著其頂端逐漸變細。換言之，每一個側壁間隔物（即，第一側壁間隔物110a或第二側壁間隔物110b）的橫向寬度可以朝著每一個側壁間隔物的頂端減少。在這樣的實施例中，氣隙AG的頂部部分AGT也可以朝向氣隙AG的頂端逐漸變細，並且氣隙AG的橫向寬度可以朝向氣隙AG的頂端減少。

第一側壁間隔物110a與第二側壁間隔物110b可以分別由絕緣材料所形成。在一些實施例中，絕緣材料是含碳絕緣材料。含碳絕緣材料可以包括高密度碳（high-density carbon, HDC）、碳化矽（silicon carbide, SiC）、碳氮化矽（silicon carbonitride ,SiCN）或類似的材料。在一些實施例中，第一側壁間隔物110a可以由HDC或SiC所形成，而第二側壁間隔物110b可以由HDC、SiC或SiCN所形成。

在一些實施例中，複數個介電層堆疊在半導體基板100上。在一些實施例中，介電層可以包括橫向地圍繞閘極結構102的介電層114及位於介電層114上的介電層116。介電層114的頂表面可以與閘極結構102的側壁間隔物110的頂端實質上對準。據此，介電層114的頂表面也可以與密封在相鄰的側壁間隔物110（例如，第一側壁間隔物110a及第二側壁間隔物110b）之間的氣隙AG的頂端實質上對準。在閘極結構102包括硬罩幕108的那些實施例中，介電層116的頂表面可以與硬罩幕108的頂表面108TS實質上對準。另外，位於介電層114上的介電層116覆蓋閘極結構102，且介電層116可以接觸側壁間隔物110的頂端。在每一個側壁間隔物110的頂部部分朝其頂端逐漸變細的那些實施例中，被定義在相鄰的側壁間隔物110之間的氣隙AG也可以具有逐漸變細的頂部部分。如此一來，氣隙AG的頂端相當窄，在形成介電層116時，介電層116可能無法經由氣隙AG的狹窄頂端而進入氣隙AG。因此，氣隙AG的狹窄頂端可以被介電層116所密封。介電層114和116可以分別由介電材料所形成。在一些實施例中，介電材料可以包括氧化矽、氮化矽、碳氮化矽、氮化硼矽（silicon boron nitride, SiBN）、氮碳氧化矽（silicon oxycarbonitride, SiOCN）、氮氧化矽、碳氧化矽、碳化矽、類似的材料或其組合。

如上所述，氣隙AG被密封在覆蓋閘極電極104的相對兩側壁的相鄰側壁間隔物110之間。空氣的介電常數近似於真空的介電常數，這可能是材料的最低介電常數。因此，閘極電極104與緊鄰閘極電極104的可能的導電部件（例如，類似於即將描述的接觸插塞204的接觸插塞，參見圖25）之間的寄生電容可以減少，這是由於相鄰的側壁間隔物110之間密封有氣隙AG所致。因此，通過閘極電極104以及緊鄰閘極電極104的可能的電子部件的訊號傳輸的電阻-電容（RC）延遲可以被有效地最小化。

三個源極/汲極結構112可以設置在主動區AA中。閘極結構102分別位於三個源極/汲極結構112中相鄰的源極/汲極結構112之間。源極/汲極結構112的其中一者位於閘極結構102之間，並且作為FET的公共源極/汲極節點。在一些實施例中，作為FET的公共源極/汲極節點的源極/汲極結構112可以耦合到位元線，後文將進一步描述。另外兩個源極/汲極結構112位於閘極結構102的相對兩側並且可以耦合到儲存電容，後文也將進一步描述。

接觸插塞204分別延伸穿過介電層114及介電層116，到達源極/汲極結構112的其中之一，以與源極/汲極結構112建立電性接觸。立在閘極結構102之間的源極/汲極結構112上的接觸插塞204可以被配置為將這樣的源極/汲極結構112連接到位元線（後文將進一步描述），並且可以被稱為位元線接觸。此接觸插塞204（即，位元線接觸）藉由閘極結構102的側壁間隔物110而與閘極結構102的閘極電極104橫向地分隔。在相鄰的側壁間隔物110之間密封有具有超低介電常數的氣隙AG，如此一來，可以降低閘極電極104與接觸插塞204之間的寄生電容。因此，可以有效地最小化通過閘極電極104及該接觸插塞204（即，位元線接觸）的訊號傳輸的RC延遲。另外，位於閘極結構102相對兩側的另外兩個源極/汲極結構112可以分別通過位於這些源極/汲極結構112上的接觸插塞204而連接至儲存電容（未繪示），並且這樣的接觸插塞204可以被稱為電容接觸。相似於位元線接觸，電容接觸每一者均藉由閘極結構102的側壁間隔物110而與閘極結構102其中之一的閘極電極104橫向地分隔，並且可以有效地最小化通過閘極電極104及接觸插塞204（即，電容接觸）的信號傳輸的RC延遲，這是由於相鄰的側壁間隔物110之間密封有氣隙AG所致。. 接觸插塞204由導電材料所形成。在一些實施例中，導電材料可以包括鎢、鈦、氮化鈦、類似的材料或其組合。

導電圖案206可以分別位於接觸插塞204的其中一者之上。每一個導電圖案206通過位於其間的接觸插塞204而電性連接到位於其下方的源極/汲極結構112。在一些實施例中，位於閘極結構102之間的源極/汲極結構112上並且電性連接至源極/汲極結構112的導電圖案206可以是位元線。雖然未繪示，此導電圖案206可以被形成為線狀。位於閘極結構102相對兩側的位於源極/汲極結構112之上並且電性連接至這兩個源極/汲極結構112的另外兩個導電圖案206可以是接合墊，且在其上設置有儲存電容（未繪示）。這些導電圖案206（即，接合墊）中的每一者的佔用面積可以大於位於其下方的接觸插塞204的佔用面積，因此可以有效地最小化儲存電容的覆蓋問題。導電圖案206由導電材料所形成。在一些實施例中，導電材料可包括銅、鈦、氮化鈦、類似的材料或其組合。在一些實施例中，導電圖案206形成在額外的介電層208中。在這樣的實施例中，導電圖案206可以被額外的介電層208橫向地圍繞。此額外的介電層208可以由用以形成介電層114、介電層116的介電材料所形成。或者，用以形成額外的介電層208的介電材料可以不同於用以形成介電層114、介電層116的介電材料。用以形成額外的介電層208的介電材料可以包括，例如，氧化矽、氮化矽、碳氮化矽、氮化硼矽（silicon boron nitride, SiBN）、氮碳氧化矽（silicon oxycarbonitride, SiOCN）、氮氧化矽、碳氧化矽、碳化矽、類似的材料或其組合。

本揭露的一個面向提供一種半導體元件，包括：一基板；一導電結構，該導電結構包括：一導電凹層，設置在該基板上並且包括一一頂表面具有一V形剖面輪廓，一導電填充層，設置在該導電凹層上，以及一第一阻擋層，覆蓋該導電凹層及該導電填充層的側壁，並且覆蓋該導電凹層的一底表面；以及一頂部導電層，設置在該導電結構上。該導電結構設置在該基板中並且從該基板突出。該導電填充層的一表面相對於該基板是凹入的。該導電填充層包括鍺或矽鍺。

本揭露的另一個面向提供一種半導體元件，包括：一堆疊結構，設置在一半導體基板上；一第一側壁間隔物及一第二側壁間隔物，覆蓋該堆疊結構的一側壁；以及一接觸插塞，設置在一對的該堆疊結構之間。一氣隙，被密封在該第一側壁間隔物與該第二側壁間隔物之間。該第一側壁間隔物、該氣隙及該第二側壁間隔物的最頂端，以及該堆疊頂表面共平面。該的一頂部部分朝向該氣隙的該最頂端逐漸變細。

本揭露的另一個面向提供一種半導體元件的製造方法，包括：提供一基板；在該基板上形成一磊晶層；在該磊晶層上形成一第一介電層；在該介電層、該磊晶層及該基板中形成一第一開口；在該第一開口中形成一導電凹層；在該導電凹層上且在該第一開口中形成一導電填充層；以及在導電填充層上形成一頂部導電層。該導電凹層的一頂表面具有一V形剖面輪廓。該導電凹層及該導電填充層一起形成一導電結構；該導電填充層包括鍺或矽鍺。

由於本揭露的半導體元件的設計，可以藉由採用包含鍺的導電填充層而減少導電結構的電阻。如此一來，可以提高半導體元件的效能。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1E:半導體元件 1F:半導體元件 1G:半導體元件 1H:半導體元件 1I:半導體元件 1J:半導體元件 1K:半導體元件 10:方法 100:半導體基板 101:基板 102:閘極結構 103:第一介電層 103B:底表面 103O:第一開口 103O':第二開口 103S1:側壁 103S2:側壁 103TS:頂表面 104:閘極電極 105:阻擋層 105CV:凸出部分 105FP:平坦部分 106:閘極介電層 107:頂部導電層 108:硬罩幕 108TS:頂表面 109:第二介電層 110:側壁間隔物 110a:第一側壁間隔物 110b:第二側壁間隔物 111:底部導電層 112:源極/汲極結構 113:磊晶層 114:介電層 116:介電層 200:導電結構 200SW:側壁 201:導電凹層 201B:底表面 201R:凹部 201S:側壁 201TS:頂表面 201-1:第一部分 201-3:第二部分 202:隔離結構 203:導電填充層 203S:側壁 203TS:頂表面 204:接觸插塞 205:阻擋層 206:導電圖案 208:介電層 401:第一導電材料 401R:凹洞 403:阻擋材料 405:第二導電材料 501:第一罩幕層 503:第二罩幕層 1102:側邊界 1103:側邊界 AA:主動區 AG:氣隙 E1:頂端 E2:頂端 E3:頂端 Gate:閘極 S11:步驟 S13:步驟 S15:步驟 S17:步驟 SS:側壁 T1:第一厚度 T2:第二厚度 VL1:垂直水平面 W1:寬度 W2:寬度 W3:寬度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容。需注意的是，依照業界標準慣例，各特徵並未依比例繪製。事實上，為了討論的清楚性，各種特徵的尺寸可以任意增加或減少。 圖1是流程圖，例示本揭露一實施例的半導體元件的製造方法； 圖2至圖10是剖視圖，例示本揭露一實施例的半導體元件的製造流程； 圖11及圖12是剖視圖，例示本揭露另一實施例的半導體元件的製造流程的一部分； 圖13至圖16是剖視圖，例示本揭露另一實施例的半導體元件的製造流程的一部分； 圖17及圖18是剖視圖，例示本揭露另一實施例的半導體元件1B的製造流程的一部分； 圖19至圖25是剖視圖，例示本揭露一些實施例的半導體元件。

1A:半導體元件

101:基板

103:第一介電層

103O:第一開口

103TS:頂表面

105:阻擋層

107:頂部導電層

109:第二介電層

200:導電結構

201:導電凹層

201R:凹部

203:導電填充層

203TS:頂表面

Claims (15)

1. 一種半導體元件，包括： 一基板； 一導電結構，設置於該基板中並且從該基板突出，包括： 一導電凹層，設置在該基板之上並且包括一頂表面，該頂表面具有一V形剖面輪廓； 一導電填充層，設置於該導電凹層上，其中該導電填充層的一表面相對於該基板是凹入的；以及 一第一阻擋層，覆蓋該導電凹層及該導電填充層的側壁，並覆蓋該導電凹層的一底表面；以及 一頂部導電層，設置在該導電結構之上， 其中該導電填充層包括鍺或矽鍺。
2. 如請求項1所述之半導體元件，其中該導電凹層包括實質上無氧且無氮的矽及/或鍺。
3. 如請求項2所述之半導體元件，還包括：一第一介電層，設置在該基板之上，其中該導電結構貫穿該第一介電層。
4. 如請求項3所述之半導體元件，還包括：一磊晶層，設置在該基板與該第一介電層之間。
5. 如請求項4所述之半導體元件，還包括：一第二阻擋層，設置在該導電結構與該頂部導電層之間。
6. 如請求項5所述之半導體元件，其中該第一介電層包括一介電材料，其中該介電材料包含氧原子及/或氮原子。
7. 如請求項6所述之半導體元件，其中該第二阻擋層包括鈦、氮化鈦、鉭、氮化鉭或其組合。
8. 如請求項7所述之半導體元件，其中該頂部導電層包括鋁、鎢、銅或其組合。
9. 如請求項8所述之半導體元件，其中該導電凹層的寬度與該導電填充層的寬度實質上相等。
10. 如請求項9所述之半導體元件，其中該導電填充層的一頂表面與該第一介電層的一頂表面實質上共平面。
11. 如請求項10所述之半導體元件，其中該導電填充層及該導電凹層藉由該第一阻擋層而與該第一介電層、該磊晶層及該基板分隔。
12. 如請求項1所述之半導體元件，其中該第一阻擋層包括鈦（Ti）、氮化鈦（TiN）或其組合。
13. 如請求項12所述之半導體元件，其中在該導電凹層及該導電填充層的側壁上的該第一阻擋層的一厚度小於在該導電凹層的底表面下方的該第一阻擋層的一厚度。
14. 如請求項13所述之半導體元件，其中該第一阻擋層是藉由一異向性沉積製程而形成。
15. 如請求項14所述之半導體元件，還包括： 一第一介電層，設置在該基板之上；以及 一第二介電層，設置在該第一介電層上並且覆蓋該頂部導電層。