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TW202526960A - 用於面對面接合小晶片之已知良好晶粒可測試性之方法及系統 - Google Patents

用於面對面接合小晶片之已知良好晶粒可測試性之方法及系統 Download PDF

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TW202526960A
TW202526960A TW113129713A TW113129713A TW202526960A TW 202526960 A TW202526960 A TW 202526960A TW 113129713 A TW113129713 A TW 113129713A TW 113129713 A TW113129713 A TW 113129713A TW 202526960 A TW202526960 A TW 202526960A
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TW
Taiwan
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semiconductor device
interconnects
interconnect
interface logic
test
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TW113129713A
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Inventor
斯里德哈爾 穆昆
史蒂芬 德廷傑
Original Assignee
美商慧盛材料美國有限責任公司
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Publication date
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Abstract

本發明揭示一種製造一已知良好堆疊之方法及相關系統。該方法包含形成具有一介面邏輯之一第一半導體裝置，該介面邏輯具有電耦合至該第一半導體裝置之一表面之複數個互連件。方法亦包含啟動一互連回環，其經組態以接收該複數個互連件之一第一者且透過該互連回環來電回傳至該介面邏輯。該方法將一測試信號電耦合至該複數個互連件之該第一者且測試自該互連回環返回之一返回信號以藉此測試自該複數個互連件之該第一者且透過該互連回環返回至該介面邏輯之一路徑。

Description

用於面對面接合小晶片之已知良好晶粒可測試性之方法及系統
本發明係關於積體電路。更特定言之，本發明係關於在小晶片面對面接合時可測試已知良好晶粒之積體電路。
小晶片係指經設計以作為一單一實體工作同時使用先進封裝技術之小型晶片。此等小型化晶片藉由將較大晶片分成若干較小晶片(各具有自身功能或能力)來創建。概念源於半導體行業需要克服傳統單片晶片設計之實體限制且達成更高整合度。小晶片背後之理念係創建互連及可互換晶片之一模組化系統，晶片可依不同組態組合以創建具有改良效能、功率效率及功能性之高級計算系統。
小晶片可基於不同架構(諸如CPU、GPU、記憶體或IO)且可取決於特定應用需求來依各種方式組裝及堆疊。小晶片方法之優點之一係能夠混合及匹配來自不同製造商之不同小晶片以創建滿足特定計算需求之客製解決方案。此方法亦允許更快上市時間、降低開發成本及增加靈活性，因為小晶片可在無需整個系統重新設計之情況下升級或更換。
小晶片之使用可用於各種行業，包含消費性電子產品、雲計算及資料中心，其中對高效能計算及能量效率之要求很高。預期小晶片將在未來計算中發揮重要作用且可為創建更強大及/或更先進電子裝置解鎖新可能性。
一種創建一已知良好堆疊之方法涉及形成具有一介面邏輯之一第一半導體裝置，該介面邏輯具有電連接至該裝置之表面之多個互連件。接著，啟動一互連回環，其經設計以接收此等互連件之一者且透過該回環來電回傳至該介面邏輯。一測試信號電耦合至該第一互連件，且來自該互連回環之一返回信號經測試以評估自該第一互連件透過該回環返回至該介面邏輯之路徑。
在一個實施例中，該方法涉及藉由將一測試信號載入至一緩衝器中來啟動該互連回環。在該方法中，該互連回環之該啟動可藉由啟動耦合至該互連回環本身或該複數個互連件之該第一者之三態緩衝器來達成。此充當該方法之一選用特徵。
該方法可涉及視情況將該第一半導體裝置接合至一第二半導體裝置以改良效能及功能性。作為一選用特徵，一邊界掃描可用於測試該第一半導體裝置之該複數個互連件與該第二半導體裝置之互補複數個互連件之間的電連接。
在一個實施例中，該方法可包含將該第二半導體裝置之一互補介面邏輯與電耦合至該第二半導體裝置之一表面之若干互補互連件接合。另外，該方法可涉及將該第一半導體裝置之該多個互連件耦合至該第二半導體裝置之該互補互連件組。該方法亦可包含執行一邊界掃描以測試該互補介面邏輯至該介面邏輯之連接性，其係可增強程序之整體有效性及準確性之一選用特徵。
在該方法中，作為一選用特徵，將該測試信號電耦合至該複數個互連件之該第一者之動作涉及將該測試信號直接施加至該複數個互連件之該第一者。在該方法中，作為一選用特徵，將該測試信號電耦合至該複數個互連件之該第一者之程序可涉及將該測試信號施加至該互連回環。在該方法之一個實施例中，至少一個導電接合安置於該第一半導體裝置之該表面上，且該複數個互連件之該第一者充當經組態以將該導電接合與該介面邏輯電耦合之一導電路徑。另外，該互連回環可包括經組態以電耦合至該介面邏輯之另一導電路徑。
該方法可包含根據一時脈緩衝該測試信號之一額外步驟，其係可在程序中採用之一選用特徵。在該方法中，一選用特徵包含遵循一時脈之準則緩衝該返回信號。在該方法中，該介面邏輯包括連接至該多個互連件之該第一者之一外部介面，其充當用於增強功能性之一選用特徵。在該方法中，該介面邏輯包括連接至該互連回環之一外部介面，其提供用於系統內之較佳通信及相互作用之一選用特徵。
該方法可包含一互連回環，其具有經設計以比較該測試信號與該返回信號以判定信號完整性之一比較器。在該方法中，該互連回環亦可包含經組態以在該返回信號中引入一受控延遲之一延遲電路，其能夠測試該複數個互連件之該第一者之時序特性。在所描述之方法中，一額外選用特徵包含基於預界定測試模式來動態調整該測試信號以增強其有效性。在該方法之一個實施例中，將測試資料串列載入至一邊界掃描格中以在該複數個互連件之該第一者上產生一測試信號。接著將該返回信號取樣至一第二邊界掃描格中，且使該返回信號移位。在該方法中，亦存在包含比較該取樣返回信號與一預期返回信號之一選用特徵。
在所描述之方法中，一選用特徵包含該複數個互連件之該第一者係一讀取位址互連件。在此情況中，該測試信號將為一讀取位址，且該返回信號將為自該複數個互連件之該第一者透過該互連回環返回之一返回讀取位址。在該方法之一個實施例中，將該返回讀取位址施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排以增強整體程序之功能性。在該方法中，一額外步驟可包含將一暫存器時脈信號傳信至該介面邏輯中及在一暫存器中緩衝該返回讀取位址。在前述方法中，一選用特徵包含藉由檢查該暫存器之輸出來測試該返回讀取位址。
如早前所描述，該方法可包含具有至少一個緩衝器之一互連回環。此緩衝器經特別設計以將該互連回環選擇性耦合至該多個互連件之該第一者以提供系統之增強功能性及靈活性。在該方法中，來自該複數個互連件之該第一互連件可為一時脈互連件，其中該測試信號係一時脈信號且該返回信號係自該第一互連件透過該互連回環返回之一返回時脈信號。此組態充當該方法內之一選用特徵。
在該方法中，一選用特徵包含將該返回時脈信號施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。在該方法之一個實施例中，將一暫存器時脈信號傳信至該介面邏輯中，且在一暫存器中緩衝該返回時脈信號。在該方法中，一選用步驟包含測試該暫存器中之該返回時脈信號以確保其正常運行及準確性。在一個實施例中，該方法涉及一互連回環，其包含經組態以將該互連回環選擇性耦合至該複數個互連件之該第一者之至少一個三態緩衝器。在該方法之一個實施例中，該複數個互連件之該第一者充當一讀取資料互連件，該測試信號表示讀取測試資料，且該返回信號構成自該第一互連件透過該互連回環發送回之返回讀取測試資料。該方法包含將該返回讀取測試資料施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排之選用特徵。在該方法之一個實施例中，其可進一步包括將一暫存器時脈信號傳信至該介面邏輯中及在一暫存器中緩衝該返回讀取測試資料以提供增強該方法之效率之一選用特徵。該方法之一選用特徵包含藉由檢查該暫存器之輸出來測試該返回讀取測試資料。
在一方法中，該互連回環包括可將該互連回環選擇性耦合至該複數個互連件中之該第一互連件之至少一個三態緩衝器。在該方法之一個實施例中，該複數個互連件中之該第一互連件充當一寫入時脈互連件。在此情況中，該測試信號對應於一寫入時脈信號，且該返回信號係自該第一互連件透過一互連回環發送回之一返回寫入時脈信號。在協調具有至少兩個半導體裝置方法之一系統中之資料傳送之方法中，一選用特徵包含將該寫入時脈信號施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。在該方法之一個實施例中，存在將一暫存器時脈信號傳信至該介面邏輯中及在一暫存器中緩衝該返回寫入時脈信號之額外步驟。
在該方法中，測試該返回寫入時脈信號之動作可視情況藉由檢查該暫存器之一輸出來執行。在該方法之一個實施例中，該複數個互連件之該第一者充當一寫入位址互連件。在此情況中，該測試信號經設計以界定一寫入位址，且該返回信號構成自該複數個互連件之該第一者透過該互連回環返回之一返回寫入位址。在該方法中，一選用特徵涉及將該返回寫入位址施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。在該方法中，一選用特徵包含將一暫存器時脈信號傳信至該介面邏輯中及在一暫存器中緩衝該返回寫入位址。
在該方法之一個實施例中，測試該返回寫入位址之動作涉及檢查該暫存器之一輸出。在該方法中，該多個互連件之該第一者可為一寫入資料互連件，其中該測試信號界定該寫入測試資料且該返回信號由自該第一互連件透過該互連回環返回之返回寫入測試資料組成。此設置充當該方法之一選用特徵。在該方法之一實施例中，將該返回寫入測試資料施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。在該方法中，一選用特徵包含將一暫存器時脈信號傳信至該介面邏輯中及在一暫存器中緩衝該返回寫入測試資料。在所提及之方法中，測試該返回寫入測試資料之動作可涉及檢查該暫存器之該輸出。此係可用於確保該測試資料之準確性及功能性之一選用特徵。
一種堆疊系統可包含一第一半導體裝置，其包含一介面邏輯，該介面邏輯具有電耦合至該裝置之表面之多個互連件。此裝置亦具有一互連回環，其經設計以接收來自該多個互連件之一第一互連件且透過該回環來電回傳至該介面邏輯。另外，亦存在與該第一互連件電通信之一測試信號連接及一返回信號連接用於測試自該測試信號連接透過該第一互連件、該互連回環返回至該介面邏輯且最終至該返回信號連接之路徑。
該系統包含一第一半導體裝置，且此系統之一選用特徵係存在接合至該第一半導體裝置之一第二半導體裝置。在一個實施例中，該系統包含具有接合至該第一半導體裝置之該複數個互連件之互補複數個互連件之一第二半導體裝置。此組態允許該第一及第二半導體裝置提供用於測試其各自互連件之間的電連接之一邊界掃描鏈以確保正常功能性及效能。
如先前所描述，該系統亦可包含該第二半導體裝置上之一互補介面邏輯。此互補介面邏輯具有電耦合至該第二半導體裝置之表面之複數個互補互連件。在此實施例中，來自該第一半導體裝置之該複數個互連件連接至該第二半導體裝置上之該互補複數個互連件。該系統包含介面邏輯及互補介面邏輯，其等經設計以提供用於測試其連接性之一邊界掃描。此邊界掃描係可在某些實施例中用於增強功能性之一選用特徵。
在該系統中，該介面邏輯及該互補介面邏輯可耦合在一起以形成一整合邊界掃描，其將該邊界掃描實施為一選用特徵。該系統包含一第一半導體裝置，其進一步包括耦合至來自該互連回環之測試信號之一緩衝器。在該系統中，該第一半導體裝置可視情況包含經設計以將該測試信號驅動至該互連回環上之三態緩衝器。在該系統之一個實施例中，該測試信號連接電耦合至該第一互連件以提供在該系統之不同組件之間高效通信之一方式。該系統可包含電耦合至該互連回環之一測試信號連接，其充當一選用特徵。在該系統之一個實施例中，該第一互連件充當將該第一半導體裝置之該表面上之一導電接合與該介面邏輯電連接之一導電路徑。另外，該互連回環(其亦係一導電路徑)電連接至該介面邏輯及該導電接合。
在該系統之一實施例中，該介面邏輯包括連接至該第一互連件之一外部介面。在該系統之一個實施例中，該介面邏輯包括連接至該互連回環之一外部介面以為使用者提供額外功能性及靈活性。在該系統之一個實施例中，存在包含一比較器之一互連回環特徵。此比較器經組態以比較該測試信號與返回信號以判定信號完整性。在所提及之系統中，該互連回環可包括經特別設計以在該返回信號中添加一受控延遲之一延遲電路。此特徵用於測試該第一互連件之時序特性。
該系統可由經設計以根據一預界定測試模式來動態調整一測試信號之一測試信號連接器組成。此允許測試程序之靈活性及適用性以提供用於增強系統效能之一選用特徵。在一個實施例中，該系統包含在該第一互連件上產生測試信號之一邊界掃描格及經組態以取樣該返回信號之一第二邊界掃描格。該系統亦包含一比較器，其經設計以比較該取樣返回信號與一預期返回信號以提供用於改良效能之一選用特徵。在一個實施例中，該系統包含一第一互連件，其係一讀取位址互連件。此互連件使該測試信號連接能夠自該等系統組件接收一讀取位址。再者，該返回信號經設計為透過該互連回環發回至該第一互連件之一返回讀取位址以確保該系統內之正常功能性及通信。該系統包含一額外特徵，其係經設計以接收該返回讀取位址之一讀取資料輸出匯流排。
作為一額外選用特徵，該系統亦可包含一暫存器，其經組態以基於一暫存器時脈信號來緩衝該返回讀取位址。該系統進一步包括一比較器，其經組態以測試由該暫存器輸出之該返回讀取位址以提供用於增加功能性之一選用特徵。在該系統之一個實施例中，該第一互連件充當一時脈互連件，其中該測試信號係一時脈信號且該返回信號係自該第一互連件透過該互連回環返回之一時脈信號。該系統包含一讀取資料輸出匯流排，其經設計以自該介面邏輯接收該返回時脈信號。該系統進一步包含一暫存器，其經設計以在其接收一暫存器時脈信號時緩衝一返回時脈信號。此額外特徵提供較佳效能及效率之一選用增強。該系統包含一比較器，其經設計以比較儲存於該暫存器中之該返回時脈信號與一預定值以提供用於增強功能性之一額外選用特徵。該系統由一第一互連件(其係一讀取資料互連件)及經組態以接收讀取測試資料之一測試信號連接組成。
另外，該系統中之該返回信號可為自該第一互連件透過該互連回環返回之一讀取測試資料，其充當一選用特徵。該系統具有一選用組件，其包含經設計以接收該返回讀取測試資料之一讀取資料輸出匯流排。該系統可具有至該介面邏輯之一額外暫存器時脈信號連接及經設計以基於透過該暫存器時脈信號連接接收之一時脈信號來緩衝該返回讀取測試資料之一暫存器。此選用增強可提高該系統之資料處置能力用於更高效操作。該系統包含一額外特徵，其係經設計以對照一預定值來測試該返回讀取測試資料之一比較器。
如早前所描述，該系統可視情況包含至少一個三態緩衝器。此三態緩衝器經設計以將該互連回環選擇性耦合至存在於該系統中之該複數個互連件中之該第一互連件。在該系統之一個實施例中，該第一互連件係一寫入時脈互連件，該測試信號係一寫入時脈信號，且該返回信號係自該第一互連件透過該互連回環返回之一寫入時脈信號。該系統可包含經設計以自該介面邏輯接收該返回寫入時脈信號之一讀取資料輸出匯流排。該系統包含一選用特徵，其中該系統進一步包括一暫存器時脈信號連接器及一暫存器。此暫存器經組態以回應於來自該暫存器時脈信號連接器之一暫存器時脈信號而緩衝該返回寫入時脈信號。該系統包含經設計以比較該返回寫入時脈信號與一預定值之一比較器，其係一選用特徵。此允許該系統在利用該時脈信號時分析該時脈信號內之效能及潛在差異。在該系統之一個實施例中，該第一互連件作為一寫入位址互連件操作，其中該測試信號係一寫入位址，且該返回信號對應自該第一互連件於透過該互連回環接收之一返回寫入位址。
該系統包含一讀取資料輸出匯流排之一額外特徵，其經設計以自該介面邏輯接收該返回寫入位址。此讀取資料輸出匯流排補充該系統之功能性且增強其效能。該系統可視情況包含一暫存器時脈信號連接及經設計以在自該暫存器時脈信號連接接收一暫存器時脈信號時緩衝該返回寫入位址之一暫存器。根據一些實施例，該系統進一步包含經設計以比較由該暫存器產生之輸出與一預定值之一比較器。在一個實施例中，該系統包含充當一寫入資料互連件之一第一互連件、包括寫入測試資料之一測試信號及呈自該第一互連件透過該互連回環返回之寫入測試資料之形式之一返回信號。該系統包含一讀取資料輸出匯流排，其經設計以自該介面邏輯接收該返回寫入測試資料以添加用於增強其功能性之一選用特徵。該系統包含一暫存器時脈信號介面及一暫存器。該暫存器經設計以在其透過該暫存器時脈信號介面接收一暫存器時脈信號時緩衝該返回寫入測試資料。此特徵係選用的且可存在於該系統之一些實施例中。所提及之系統可進一步包括一比較器，其經組態以比較該暫存器之輸出與一預定值以為使用者提供一選用特徵。
一種製造方法涉及根據各種可行實施例形成一第一半導體裝置以為半導體生產提供不同選項及方法。形成一半導體裝置堆疊之方法需要在另一半導體裝置之頂部上堆疊一第一半導體裝置，其根據若干可行實施例之一者來設計。在形成一半導體裝置堆疊之方法中，根據許多可行實施例之一者提供一第一半導體裝置。接著，將另一半導體裝置接合至該第一半導體裝置以導致一堆疊組態。一種使用半導體裝置之方法可涉及基於特定實施例來提供一第一半導體裝置及測試該裝置之多個互連件之一者作為此程序之一部分。一種設計一半導體裝置之可行方法涉及在一第一半導體裝置中創建介面邏輯之一數位表示以利用各種前述實施例之一者來達成此形成。該方法亦可包含由該數位表示形成一光罩以增強整體程序之選用步驟。系統包括經設計有來自各種實施例之一者之特徵之一第一半導體裝置，其提供用於測試複數個互連件之一互連件之構件。
圖1展示根據本發明之一實施例之可封裝為一可接合小晶片(例如可接合之面對面小晶片)之一積體電路100之一方塊圖。積體電路(IC) 100包含由模組108、110、112及114組成之一模組群組106。IC 100亦具有一共用寫入埠102，其經組態以使用一寫入周邊裝置104寫入至模組群組106。另外，其包含經組態以自模組108、110、112、114讀取之讀取周邊裝置116、118、120及122及讀取埠124、126、128及130。
寫入埠102可經組態以向整個模組群組106提供一單一寫入位址空間，其中模組108、110、112、114之各者分別具有一專用讀取埠124、126、128、130。積體電路100可封裝為經組態以電連接至另一積體電路裝置(例如另一小晶片或IC封裝，具有或不具有電接點、電凸塊等)之一小晶片之部分。小晶片可電連接至另一裝置(包含(例如)藉由接合、焊接、晶圓至晶圓接合、面對面小晶片接合、小晶片至晶圓接合、小晶片至中介層接合)及/或可用一中介層或其他介接技術連接在一起。可使用零個、一個或多個中介層，或可利用由異質3D系統級封裝解決方案共有之其他介接技術來將一小晶片電連接至另一裝置。
小晶片中之各讀取埠(124、126、128、130)可在小晶片之一側上或小晶片之多個側上具有電接點。讀取埠124、126、128、130可使用多循環管線式電路系統。在接合至另一裝置(例如晶圓、小晶片、晶片、SOC、封裝、FPGA等)時，電接點可依提供對模組108、110、112、114之特定模組之專用存取之一方式排成一行。例如，一處理/計算元件可經由讀取埠124 (其可含有一暫存器檔案中之神經網路權重)對模組108進行排他存取。類似地，一不同處理/計算元件可經由讀取埠126 (其包含一不同暫存器檔案)對模組110進行排他讀取存取。在此特定實施例中，電接點之此配置確保各計算/處理元件具有高效執行其特定計算所需之專用存取，藉此提供允許不同處理元件維持對特定模組108、110、112、114之專用存取之一緊湊、模組化且可擴展系統。若無專用存取，則不同處理元件可能必須排隊使用相同資源，其將減慢總體處理速度。藉由提供專用存取，在此特定實施例中，所提出之小晶片確保各處理元件可以其最大能力操作且不受其他計算元件干擾。
寫入周邊裝置104係負責處理及將資料寫入至在模組108、110、112、114內發現之記憶體格中之一周邊電路系統。寫入周邊裝置104可包含專用接點，使得一晶片電連接(例如接合)至積體電路之一小晶片，使得寫入埠102可經由一共用寫入邏輯系統存取，共用寫入邏輯系統涉及利用具有一共用寫入位址及資料組件之一基於移位暫存器之不同電壓設計，較佳為高電壓設計。此共用寫入邏輯系統經設計以經由一接合晶片、另一接合小晶片及/或經由相同於積體電路100之封裝中之其他電路系統存取。一移位暫存器可允許系統將資料移動通過一系列級，且各後一級自前一級接收資料。藉由利用一移位暫存器，系統可增加資料通量，同時維持一低資料傳送速率。共用寫入位址空間係指資料寫入小晶片中之位置。
在另一實施例中，一聯鎖132可在資料經由寫入埠102寫入至模組群組106時停用讀取埠124、126、128、130。同樣地，聯鎖132可在讀取操作在讀取埠124、126、128、130上執行時停用寫入埠102。寫入資料可稍後由需要經由讀取埠124、126、128、130之一各自者讀取資料之所有處理元件同時存取。此確保所有處理元件具有其可用之最常用資料，不管由其他處理元件同時執行之其他讀取如何。
寫入周邊裝置104電路包含一寫入驅動器。此單元接收待寫入之資料且將其轉換成可改變記憶體格之狀態之適合信號。取決於所使用之記憶體技術之類型，此等信號可涉及電壓位準、電流脈衝或其他類型之能量。歸因於小晶片之特定電壓要求，共用寫入邏輯系統可為高電壓。寫入驅動器必須提供足夠功率以可靠地改變記憶體格之狀態，但其亦必須在適合參數內操作以避免引起損壞或不必要磨損。
寫入周邊裝置104電路亦可具有一資料緩衝器或寫入緩衝器。此組件暫時儲存待寫入之資料以允許寫入操作依一預定步調執行。藉由平衡傳入資料之速度與記憶體格可被寫入之速度，寫入緩衝器幫助防止資料損失且最佳化系統效能。
在一些實施例中，寫入周邊裝置104亦可包含編排寫入程序中之操作之序列之一寫入控制單元。其產生控制信號以在適當時間啟動寫入驅動器，控制來自寫入緩衝器之資料之流量，且協調寫入操作之時序。藉由使此等各種活動同步，寫入控制單元確保高效且可靠寫入操作。
寫入周邊裝置104亦可包含用於提高可靠性及資料完整性之資料編碼機構。例如，在資料寫入至記憶體格之前，此等機構依允許偵測潛在錯誤且在一些情況中在稍後讀取資料時校正潛在錯誤之一方式編碼資料。此在其中資料完整性具有一較高優先級之系統中(諸如在伺服器或科學研究裝置中)可為有幫助的。
寫入周邊裝置104亦可包含充當系統之心跳之一時序單元以供應使系統之各種組件之操作同步之時脈信號。在一些系統中，其可包含如振盪器、時脈產生器或鎖相迴路之組件。時序單元可確保所有操作在相對於彼此之適合時間發生。
IC 100可實施為一面對面接合小晶片，且模組108、110、112及114由一非揮發性記憶體形成。在一些特定實施例中，IC 100亦可具有基於模組群組106之使用來將記憶體區塊分配給模組群組106之一動態分配電路系統(例如，各模組108可包含用於給一各自處理元件動態分配一定範圍之讀取位置之動態分配電路系統)。
IC 100具有複數個時脈，且複數個時脈之各時脈饋送至複數個模組之一各自模組以使每一各自模組相對於複數個模組之其他模組具有解耦時序。模組群組106可依相關領域之一般技術者已知之任何拓撲配置。位元格密度可比模組群組106中之嵌入式SRAM格更密集高達10倍。
IC 100可形成於包含一第一側及一第二側之一小晶片上，且第二側經組態用於接合至一第二半導體裝置。IC 100可包含相鄰於小晶片之第一側之一高電壓寫入邏輯。一解碼器電路系統、一驅動器電路系統及一暫存器電路系統可形成於小晶片之矽基板部分上，而模組群組106形成於小晶片之一第二層部分上。第二半導體裝置可包括複數個處理元件。各處理元件包含用於在第二半導體裝置接合至小晶片時與模組群組106上之複數個模組之一各自模組通信之一各自介面。
矽基板通常充當IC製造之初始級以聚焦於主動組件(特別是電晶體)之創建。如擴散、離子植入、氧化及材料沈積之技術用於製作電晶體之複雜結構。此等程序小規模操作。光微影、蝕刻及植入技術之應用能夠精確界定電晶體結構。矽基板之重要性在於其能夠建立IC內之信號處理、放大及控制所需之基本構建區塊。此層有時稱為前段製程(「FEOL」)。
接著在製程中，可添加通常承擔互連件製造之角色之一第二層以促進各種IC組件之間的電連接。互連件可為(但不限於)導線、導電路徑、波導、信號路徑、邏輯路徑、數位路徑、匯流排、埠等。此階段通常聚焦於被動組件(包含互連件、通路及金屬-絕緣體-金屬(MIM)電容器)之創建。第二層程序通常在精確度及規模上不同於用於矽基板上之程序。互連件藉由沈積及圖案化金屬層(通常為鋁或銅)來形成以建構佈線網路。引入介電層(諸如二氧化矽或低k介電質)以使互連件絕緣且防止不同佈線層之間的信號干擾。第二層之傳統功能係建立實現電信號在整個IC中之路由及分佈之必要互連。然而，如本文中所描述，可在此第二層內利用電路系統(有時指稱後段製程(「BEOL」))。
IC 100之替代實施例可實施為一堆疊晶粒、一單片設計、TSV或矽穿通路。在一堆疊晶粒設計中，若干晶粒可彼此上下堆疊，且各晶粒執行不同功能，諸如記憶及處理。堆疊晶粒可透過線接合、微凸塊或無凸塊接合通信。在一單片設計中，IC 100之各種功能及模組可整合至一單一晶粒上以形成一更緊湊且節能設計。
另外，IC 100可包含用於防止讀取及寫入資料之衝突之一或多個聯鎖132。模組群組106可由各種非揮發性或半揮發性(例如非常長再新週期)記憶體技術(諸如靜態隨機存取記憶體(SRAM)、鐵電場效電晶體(FeFET)、鐵電隨機存取記憶體(FeRAM)、電阻性隨機存取記憶體(ReRAM)、自旋軌道矩(SOT)記憶體、自旋轉移矩(STT)記憶體、電荷陷阱、浮動閘極記憶體及/或肖特基二極體)形成。
模組群組106可利用一靜態隨機存取記憶體(SRAM)拓撲。SRAM拓撲可採用一交叉耦合正反器結構(例如鎖存正反器)來確保只要供應功率，則儲存資料保持完好。因此，在一些特定實施例中，模組群組106可利用異質類型之記憶體，包含揮發性及非揮發性記憶體類型。
模組群組106可利用一快閃記憶體拓撲。快閃記憶體係用於其中需要資料持久性之應用中之一非揮發性記憶體技術，諸如固態硬碟(SSD)及USB快閃驅動器。本文中根據一個特定實施例所揭示之快閃記憶體拓撲具有一記憶體格矩陣，各由一浮動閘極電晶體或電荷陷阱裝置組成。模組群組106亦可使用損耗均衡技術來延長記憶體格之壽命。
模組群組106可利用一鐵電隨機存取記憶體(FeRAM)拓撲。FeRAM拓撲利用能夠保持極化狀態之一鐵電材料。在特定實施例中，一個此記憶體拓撲可利用一FeFET來保持狀態資訊且程式化鐵電材料。此等鐵電材料可用於保持狀態資訊且充當一記憶體位元格。
模組群組106可利用一相變記憶體(PCM)拓撲，其係利用可逆材料相變來儲存資料之一非揮發性記憶體技術。PCM拓撲可包含任何相變材料，例如收容於一記憶體格內之硫屬化物合金或硫屬化物玻璃。
模組群組106可利用一電阻性隨機存取記憶體(ReRAM)拓撲，其係基於電阻性切換現象之一非揮發性記憶體技術。ReRAM拓撲可利用在施加電刺激時展現可逆電阻變化之一薄膜材料。
模組群組106可利用一自旋軌道矩(SOT)磁性隨機存取記憶體拓撲。SOT-MRAM係利用自旋軌道矩來切換一儲存元件之磁性狀態之一類型之非揮發性記憶體。SOT-MRAM拓撲可併入一磁穿隧接面(MTJ)結構且利用自旋軌道耦合效應來寫入及讀取資料。磁穿隧接面可具有一磁性固定層與一磁性自由層之間的一介電層。寫入可藉由將一平面內電流注入一相鄰SOT層中以切換自由磁性層之磁化來完成。讀取可藉由使電流進入磁穿隧接面中來完成。在一些特定實施例中，SOT-MRAM可藉由使用電流驅動之切換方案同時最小化寫入能耗來最佳化自旋軌道材料。
模組群組106可利用一自旋轉移矩(STT)磁性隨機存取記憶體拓撲。STT-MRAM係依賴自旋轉移矩來操縱一儲存元件之磁性狀態之另一類型之非揮發性記憶體。STT-MRAM拓撲可使用一磁穿隧接面(MTJ)結構，其中磁化定向判定儲存資料。另外，一磁穿隧接面或自旋閥中之一磁性層之定向可使用(例如)一自旋極化電流來改變。
IC 100可包含具有一專用時脈之一單一寫入周邊裝置104，或各模組108、110、112、114可自身具有利用一共用時脈之專用寫入周邊裝置(圖1中未展示)。另外，模組群組106可組織成單獨分區，各含具有一獨立時脈之一專用讀取周邊裝置116、118、120、122。
IC 100之另一可行實施例包含用於實現IC 100之封裝外之資料傳送之一介面(例如相同、不同、更高或更低電壓)。在額外特定實施例中，IC 100亦可包含用於處理IC內之資料之一積體微控制器單元(MCU)或一數位信號處理器(DSP)。
圖2展示根據本發明之一實施例之在接合至一第二裝置226之一小晶片230上實施之圖1之積體電路212之一總成200之一透視圖。積體電路212係小晶片230內之電路系統。第二裝置226可為一小晶片、半導體晶圓、半導體封裝、包裝電路系統等。例如，第二裝置226可為一AI加速器，使得各處理單元可對模組群組236之一個模組(或一預定組)進行讀取存取。在又一實施例中，第二裝置226可為一網路控制器，其中存在一卸載電路以自模組之各者讀取資料以處理傳入/傳出封包等。總成200包含具有複數個模組(包含一第一模組232及一第二模組234)之一模組群組236。圖2展示若干模組，然而，為清楚起見，僅模組232、234具有元件符號。積體電路212進一步包括一共用寫入埠222。共用寫入埠222介接至寫入周邊裝置202中。
儘管第二裝置226可經由具有一時脈及一啟用信號之一位址及資料匯流排使用共用寫入埠222以將資料寫入至模組群組236內之任何模組，但可考量寫入資料之其他方式。例如，可使用串列連接、並行連接、各種匯流排或埠，諸如一DDR (雙倍資料速率)介面、一SRAM (靜態隨機存取記憶體)介面、一NAND快閃記憶體介面、一NOR快閃記憶體介面、一HBM (高頻寬記憶體)介面、一GDDR (圖形雙倍資料速率)介面、一NVMe (非揮發性記憶體快速)介面、SPI、IC2等。模組之各者具有含一讀取位址218 (將一位址發送至一模組234)及讀取資料220 (其係自模組232讀取之資料)之一讀取埠。
模組群組236形成於一小晶片230上，小晶片230具有包含可接合至一第二裝置226且與第二裝置226互補之一表面228之兩側。小晶片230可藉由在一矽基板204上形成電路系統且接著添加一第二層206來形成。在其他實施例中，此等層可倒轉及/或可添加、移除等其他層。讀取位址218及讀取資料220用於讀取模組232。
儘管第二裝置226可使用具有一時脈及一啟用信號之一位址及資料匯流排自模組232讀取資料，但可考量讀取資料之其他方式。例如，可使用串列連接、並行連接、各種匯流排或埠，諸如一DDR (雙倍資料速率)介面、一SRAM (靜態隨機存取記憶體)介面、一NAND快閃記憶體介面、一NOR快閃記憶體介面、一HBM (高頻寬記憶體)介面、一GDDR (圖形雙倍資料速率)介面、一NVMe (非揮發性記憶體快速)介面、SPI、IC2等。
所有讀取埠220經組態以在一寫入操作施加於共用寫入埠222時不活動。讀取埠220亦可經組態以彼此同時處理讀取。共用寫入埠222經組態以寫入至一位址空間，其中共用寫入埠222經組態以經由位址空間之一第一部分寫入至第一模組232且經由位址空間之一第二部分234寫入至第二模組234。複數個模組236之各模組包含用於經由複數個模組之任何者之一各自獨立讀取埠同時讀取之一獨立讀取埠。
一各自模組之各讀取埠可包含用於在第二裝置226內發現之電路系統之接點以經由金屬接點介接。因此，頂層208上可存在金屬接點，其等經組態以與小晶片230之表面228上之金屬接點介接，使得金屬接點允許與模組236之一模組之一讀取空間共延伸之一讀取空間。模組群組236之讀取空間可全部彼此共延伸(如參考圖3及圖4所描述)。
在一個實施例中，第一模組232之讀取周邊裝置在一矽基板204上實施(有時指稱一前段製程)。第二層206 (有時稱為後段製程)可接著在製程中在矽基板204 (及任何電路系統)之頂部上構建且可含有各自記憶體位元格。在一替代實施例中，第一模組232之讀取周邊裝置在第二層206中實施且安置於模組群組236與小晶片230之表面228之間。
模組群組236可經組態以僅在重置期間處理寫入命令。寫入命令可為「慢寫入」命令。即，模組群組236可相對於其讀取速度具有非常低寫入速度。寫入邏輯可在模組群組236用於讀取資料時凍結(或停用)。在一些特定實施例中，積體電路212提供基於模組群組236之使用來將記憶體區塊分配給模組群組236之功能性。在其他實施例中，記憶體位址與分配一起固定。積體電路212可實施為一面對面接合小晶片230。面對面接合可為無凸塊晶圓接合。
模組群組236可具有一單一寫入周邊裝置202。在其他實施例中，模組群組236之各模組可具有利用一共用時脈之一專用寫入周邊裝置。在其他實施例中，模組群組236亦可組織成單獨分區，其中各分區具有一專用讀取周邊裝置，其中各專用讀取周邊裝置具有一獨立時脈。分區可為模組群組236之一個、兩個或更多個模組。
寫入周邊裝置202電路系統之整體架構可包含一系列不同組件，包含寫入驅動器、位址解碼器、感測放大器、資料輸入鎖存器、資料匯流排等及/或其等之某一組合。寫入驅動器或寫入緩衝器可負責將資料傳送至記憶體格上。其等可增強輸入信號以達到適合於記憶體格之一位準。位址解碼器可用於解譯在需要寫入資料時作為一輸入饋送之記憶體位址。藉由啟動鏈接至該位址之記憶體陣列之特定列及行，其等可用於選擇目標記憶體格。感測放大器可用於在讀取操作期間識別及加強來自記憶體格之信號，亦參與在寫入操作中之資料寫入之後再新記憶體格。寫入操作由一寫入啟用信號策動。當發起一寫入命令時，此信號推動寫入驅動器及解碼器進入寫入程序。資料輸入鎖存器可用作暫時性儲存單元以留存待寫入至記憶體中之資料組直至寫入操作實施。具有一傳輸路線之一資料匯流排可用於促進資料自資料輸入鎖存器移動至記憶體格。
對模組群組之一寫入操作可透過促進模組依一預定順序存取之一優先級仲裁電路執行，且共用寫入埠222可經組態以寫入至映射至一實體記憶體空間上之一虛擬位址空間。積體電路212可包含用於寫入周邊裝置202內之一高電壓寫入邏輯，且第二半導體裝置226可包括複數個處理元件，其中各處理元件包含用於與模組群組236之一各自模組通信之一各自介面。此外，小晶片230可包含至第二側上之共用寫入埠222之一介面以藉此與第二半導體裝置226上之一互補介面介接。
積體電路212亦可包含在不使用時選擇性使模組236之一模組斷電之一功率閘控電路系統。另外，積體電路212可使模組群組236之一寫入周邊裝置202連接至一專用I/O墊以實現積體電路之封裝外之資料傳送。
積體電路212可利用分組在一起之模組群組之多個模組234。在特定實施例中，此等模組可彼此同步。在一些情況中，所有模組同步，而在其他例項中，僅特定模組同步。例如，當自模組群組236中之模組之一者讀取資料時，一第二裝置226上之電路需要與一特定模組同步。
為使模組同步，積體電路212可使用各種時序技術。在一些情況中，複數個時脈可饋送至模組群組236之每一各自模組，藉此允許各模組相對於群組中之其他模組具有解耦時序。此解耦確保一個模組中之任何延遲不會影響其他模組之功能。值得注意的是，所使用之時脈需要或不需要同步。在一些情況中，一共同時脈可用於使模組同步。在其他實施例中，一或多個時脈信號可由第二裝置226提供。
在替代實施例中，可使用其他同步技術，諸如時脈信號之相位比較或一鎖相迴路(PLL)同步方法。用於使IC中之模組同步之另一實施例可使用延遲鎖定迴路(DLL)同步。在此方法中，將一延遲元件添加至時脈信號路徑，且比較輸出與輸入時脈信號。回饋迴路調整延遲元件，直至DLL之輸出匹配輸入以導致時脈信號同步。
在另一實施例中，積體電路212可使用不同同步技術之一組合來達成模組之間的同步。例如，一些模組可使用PLL同步，同時其他模組使用時脈延遲線或DLL同步，取決於其特定要求。另外，積體電路212亦可使用冗餘同步技術以在一個方法失敗時確保可靠性及冗餘度。例如，積體電路212可同時使用PLL同步及DLL同步兩者，使得若一個方法失敗，另一方法仍可維持同步。
圖3展示繪示根據本發明之一實施例之圖1之積體電路之記憶體位址空間之一方塊圖300。記憶體位址空間包含一寫入位址空間316及讀取資料位址空間310、312、314。
寫入位址空間316由其中可儲存資料(例如權重及/或指令)之各種單元組成。此等單元指稱記憶體位址。模組群組302包含多個記憶體模組304、306、308。寫入位址空間316可分佈於記憶體模組304、306、308之間，使得寫入位址空間316自0跨越至N*M-1。如圖3中所展示，模組群組302具有N個記憶體模組304、306、308，其中N係一正整數，且各模組具有M之一記憶體大小。寫入位址空間中之特定寫入記憶體位址之總數將為N*M，其可由自0至N*M-1之一整數引用。
自0開始，寫入位址空間316之記憶體位址一直循序排序至N*M-1。換言之，第一位址係0且最後位址係N*M-1以涵蓋總共N*M個位址。取決於實施方案，此排序可為線性的(各位址按1增加)或一些其他指定模式。
寫入記憶體定址可基於系統架構依各種方式實施。用於一特定實施例中之一個方法係使用基址及界限暫存器。在一個特定實施例中，基址暫存器保存最小法定實體寫入記憶體位址，且界限暫存器指定範圍之大小。因此，為產生一邏輯位址，將基址添加至相對位址。在其他實施例中，可使用一記憶體定址方案，其中所使用之基址設定為0。相關領域之一般技術者將瞭解額外寫入定址技術。
針對寫入至模組群組302之任何裝置，各記憶體模組可擁有一特定組寫入記憶體位址，使得模組群組302內之所有記憶體位址相對於寫入資料係特定的，例如，第一模組自0開始且最後模組以N*M-1結束。在一些實施例中，此分配可取決於將資料寫入至模組304、306、308之裝置之記憶體管理系統，其範圍可自簡單固定分割方案至更複雜動態分割模型。
例如，在其中各模組(304、306或308)具有一相等大小之M個位址之一直接線性模型中，第一模組304將擁有寫入位址0至M-1，第二模組將具有寫入位址M至2M-1，第三模組將具有寫入位址2M至3*M-1，等等。因此，第N模組308將擁有自(N-1)*M至N*M-1之寫入位址。
可預期，相關領域之一般技術者可使用自0至N*M-1之寫入記憶體位址之其他實施方案，其取決於各種因數，諸如硬體架構、作業系統、記憶體管理方案及在系統上運行之程式之性質等。
模組群組302具有不同讀取資料位址空間310、312、314。此等讀取位址空間310、312、314可具有重疊位址空間，可具有連續位址空間，或可具有共延伸位址空間。讀取位址空間310、312、314可相對於彼此獨立。系統包含三個獨立讀取位址空間，標記為讀取位址空間310、312及314。此等讀取位址空間之各者不同於其他者，意謂讀取可在各空間中執行且不影響其他空間。
讀取位址空間310、312、314可界定為記憶體位址之連續區塊，各具有自身起始位址及結束位址。在模組群組302中，各讀取位址空間310、312、314可具有對應於自0至M-1之值之一位址範圍，其中M係由所使用之模組304、306、308之大小判定之一最大值。
在一個實施例中，允許一個處理單元與各讀取位址空間310、312、314介接，可如本文中所描述般實施同時讀取。讀取位址空間310、312、314之獨立性確保各處理單元可存取其所要資料且不引起與其他處理單元之任何干擾或衝突。
圖4展示繪示根據本發明之一實施例之具有圖1之積體電路之信號介面之記憶體位址空間之一方塊圖400。用於圖4中之信號可與本文中所描述之任何實施例一起使用。然而，相關領域之一般技術者將瞭解，可使用不同信令方案。
模組群組402包含共用一共同寫入周邊裝置411之模組404、406、408。寫入周邊裝置411包含具有被寫入之資料之位址之一寫入位址匯流排、具有資料之一寫入資料匯流排、引起寫入發生(例如，在時脈信號之一前緣或後緣上等)之一寫入時脈。寫入僅在寫入啟用信號指示一寫入應發生時發生。可使用任何邏輯，例如，高電壓可對應於1且低電壓可對應於0，或反之亦然。在一些實施例中，寫入周邊裝置411可在小晶片230上，且在其他實施方案中，寫入周邊裝置411在第二裝置226上。
模組群組402具有模組404、406、408，其中各模組具有一各自讀取周邊裝置410、412、414。讀取周邊裝置410、412、414之各者具有用於發送一讀取位址之一讀取位址匯流排、用於接收資料之一讀取資料匯流排、作為用於控制數位資料之輸出之時序之時脈之一讀取時脈及一輸出啟用(其係輸出資料之一先決條件)。可使用任何邏輯，例如，高電壓可對應於1且低電壓可對應於0，或反之亦然。在額外實施例中，可使用多位元或類比資料儲存。在一些實施例中，讀取周邊裝置410、412、414之一或多者可在小晶片230上，且在其他實施例中，讀取周邊裝置410、412、414之一或多者在第二裝置226上。
圖5繪示由可接合在一起之兩個半導體裝置562、502組成之一堆疊500。第一半導體裝置562可為一應用小晶片，同時第二半導體裝置502可為一記憶體小晶片。應用小晶片562包含藉由使用互連回環522、532、542來促進接合之前的互連件測試之電路系統。第一半導體裝置562具有若干測試信號連接580、582、550，其等可用於藉由檢查信號如何經由一返回信號連接558、554、584之一各自者返回來測試一路徑。此等連接可耦合至邊界掃描格及/或介面邏輯548外之外部電路系統。三態緩衝器544可具有可控制三態緩衝器544是處於一活動狀態還是一不活動狀態之一啟用連接586。
堆疊500可促進一第二半導體裝置502 (例如單晶片系統(SoC)或應用小晶片)與一第一半導體裝置562 (例如一共小晶片)且更特定言之，至一已知良好晶粒應用設計方法之設計及整合以促進獨立測試。
在一些實施例中，第一及第二半導體裝置562、502在最後階段中接合在一起。因此，為達成經獨立校驗之小晶片，所揭示之方法在第一半導體裝置562 (例如一應用SoC基底晶粒)上提供一薄介面模組(例如介面邏輯548)，其中輸入及輸出可暫存於一時脈邊緣上。藉此，應用設計者可聚焦於確保各半導體裝置之獨立有效性。
當薄介面邏輯548就位時，應用設計者之職責主要係根據規範與薄介面邏輯548介接。藉由遵循此方法，可有效管理與共小晶片整合相關聯之設計複雜性以導致提高效率及可靠性。
半導體裝置562、502之獨立測試可用於最小化整合後階段期間之良率損失。例如，在一3D記憶體晶圓廠中，各記憶體小晶片可被製造且經個別測試以識別已知良好晶粒，其等接著被庫存。測試程序利用一基於串列掃描之內建自測試(BIST)技術來確保記憶體小晶片之徹底測試及校驗。在放置及路由階段期間，介面邏輯548由放置工具放置，同時客製指令碼可促進回環522、532、542及接合518、524、536等之垂直路由。接著，設計之剩餘部分可經充分路由以建立完整連接。隨後，用於第一半導體裝置562之應用晶圓可經製造有頂部金屬接合518、524、536。
第一半導體裝置562 (例如，作為一完全製造之應用晶圓)可經受使用直通介面邏輯進行測試以允許綜合評價應用裝置之功能性及效能。視情況，亦可執行晶圓級測試以進一步確保第一半導體裝置562 (例如一應用小晶片)之品質及可靠性。在整個測試階段中，目標係識別可影響裝置之功能性或整合之任何缺陷或問題。
在混合封裝整合階段中，自先前測試獲得之已知良好第二半導體裝置502 (例如一記憶體小晶片)可與已知良好第一半導體裝置562 (例如應用小晶片)面對面接合。此接合程序可促進半導體裝置502、562 (例如一記憶體小晶片與一應用小晶片)之間的一安全且可靠連接。再者，藉由視情況執行晶圓級半導體裝置接合，可提高封裝後良率，藉此減少潛在良率損失且提高整體生產效率。
第一半導體裝置562包含促進與外部電路系統及外部半導體裝置通信之一介面邏輯548。介面邏輯548亦包含用於測試介面邏輯548與在第一半導體裝置562之表面上發現之導電墊(或接合) 518、526、536之間的連接性之互連回環522、532、542。此等連接可在與另一裝置接合之前(或在一些實施例中，在接合之後)測試。第一半導體裝置562之導電墊518可電耦合至第二半導體裝置502之導電墊516。另外，第一半導體裝置562之導電墊526可電耦合至第二半導體裝置502之導電墊528。且第一半導體裝置562之導電墊526可電耦合至第二半導體裝置502之導電墊538。
介面邏輯548包括至第一半導體裝置562內之其他電路系統(未展示)之若干輸入或輸出介面，包含一讀取位址輸入564、一讀取時脈輸入560及一讀取資料輸出546 (其等之各者可具有邊界掃描格以促進邊界掃描測試)。讀取時脈輸入560連接至一讀取時脈互連件520，其延伸至第一半導體裝置562之表面且終止於一導電墊518。另外，導電墊518連接至耦合至一緩衝器556之一互連回環522。緩衝器556進一步連接至讀取時脈輸出558，若電路之完整性完好，則讀取時脈輸出558應具有與介面邏輯548之讀取時脈輸入560相同之值。因此，緩衝器556可耦合及/或放大來自互連回環522之一信號，使得當外部電路系統將一時脈信號施加至讀取時脈輸入560時，可檢查至讀取時脈輸出558之輸出之值以測試自介面邏輯548至導電墊518且最後返回至讀取時脈輸出558之路徑之完整性。
類似地，介面邏輯548包括連接至讀取位址輸入564之一讀取位址互連件524。讀取位址互連件524延伸至第一半導體裝置562之表面且連接至導電墊526。一互連回環532耦合至導電墊526且鏈接至一緩衝器552以允許由外部測試電路系統測試讀取位址輸出554。儘管僅展示一個連接，但一般技術者將知道如何將其擴展至並行資料線(例如具有8個導電墊之8個互連件、8個互連回環、8個緩衝器等)以形成一8位元位址空間。可使用任何其他位元數目或位址大小。
且針對讀取位址互連件524，考量測試信號係一讀取位址，且返回信號係自互連回環522獲得之一返回讀取位址。返回讀取位址532可施加至介面邏輯548之一讀取資料輸出匯流排546，由緩衝器552放大或耦合，被測試，等等。
介面邏輯548中之互連回環522、532、542可包含諸如比較器及延遲電路之額外組件以確保信號完整性及測試時序特性。一測試可包含基於預界定測試模式動態調整測試信號以允許綜合測試及驗證互連件。
針對時脈互連件520，測試信號係一時脈信號，且返回信號係自互連回環532接收之一返回時脈信號。類似地，返回時脈信號可施加至介面邏輯548之一讀取資料輸出匯流排，在一暫存器中緩衝，被測試，等等。
針對讀取資料互連件534，測試信號表示可由三態緩衝器544放大之經由一讀取資料輸入連接550施加之測試資料，且返回信號係自施加至互連回環542之測試資料經由讀取資料輸出連接584接收之一返回測試資料。測試資料可被接收及/或輸出至介面邏輯548之一匯流排，在暫存器中緩衝，被測試，等等。
當第一半導體裝置562及第二半導體裝置502接合在一起時，其各自導電墊(518、516)、(526、528)及(536、538)電耦合在一起。此實現在第一與第二半導體裝置562、502之間傳送電信號。
第二半導體裝置502包含由各種互連件(其等之各者可包含用於測試之一邊界掃描格)組成之一介面邏輯568。此介面邏輯568包括自第一半導體裝置562接收一讀取時脈信號之一讀取時脈互連件514、自第一半導體裝置562接收一讀取位址之一讀取位址互連件530及經由一讀取資料輸出504將資料自記憶體格傳輸至第一半導體裝置562之一讀取資料互連件540。即，來自記憶體格之讀取資料504透過介面邏輯568傳遞至讀取資料互連件540。類似地，讀取位址互連件530透過介面邏輯568傳遞至用於存取記憶體格之讀取位址508。讀取時脈互連件514係發送至記憶體格及/或內部邏輯之時脈，使得介面邏輯可緩衝呈現給讀取資料互連件540之讀取資料。
介面邏輯568亦可利用一串列測試資料輸入510、一測試時脈512及一串列測試資料輸出566來執行邊界掃描。此等組件使介面邏輯568能夠測試互連件之連接性且校驗信號完整性。介面邏輯548亦包含邊界掃描格，其等包含一串列測試資料輸入570及一串列測試資料輸出574。視情況，可使用一單獨時脈(例如測試時脈574)來代替讀取時脈560。然而，在一些實施例中，邊界掃描格可使用讀取時脈560。因此，可測試自第一半導體裝置562之介面邏輯548至第二半導體裝置502之連接性以確保其等之間的連接性之完整性係適合的。
一邊界掃描係用於校驗半導體裝置內之互連件之連接性及完整性之一測試技術。因此，在測試第一半導體裝置562之介面邏輯548與第二半導體裝置502之介面邏輯568之間的連接性時之一邊界掃描可用於確保連接性之適合性。介面邏輯548、568之任何、所有或一些輸入及/或輸出可包含用於控制、修改或測試任何、所有或一些輸入及/或輸出之邊界掃描格。
邊界掃描測試可藉由形成一邊界掃描鏈、依一菊鏈組態連接各介面邏輯548、568內之邊界掃描格來完成。此創建一串列移位暫存器配置以實現透過邊界掃描鏈對測試資料及返回資料進行受控移位。
介面邏輯548、568內之邊界掃描格提供控制及捕捉能力以經由一連接裝置操縱及觀察邊界掃描鏈內之測試資料及返回資料。此可確保第一半導體裝置562之介面邏輯548與第二半導體裝置502之介面邏輯568之間的連接性之可靠測試。因此，透過邊界掃描測試，可徹底檢查及驗證兩個介面邏輯548、568之間的互連件以確保連接性係適合的且如期運行。各介面邏輯548、568內之邊界掃描格可實現對測試資料及返回資料之精確控制以允許綜合分析及評估兩個半導體裝置之間的連接性。
在測試期間，各種測試模式及資料可透過第一半導體裝置562之介面邏輯548之串列測試資料輸入570及/或第二半導體502之介面邏輯568之串列測試資料輸入510來載入至邊界掃描格中。此等測試模式模擬不同輸入情形及條件以允許檢查兩個介面邏輯之間的各種連接情形。接著，使用測試時脈512、574使載入測試資料移位通過邊界掃描鏈。請注意，時脈可聯繫在一起、同步，及/或可使用其他時脈。在各時脈循環內，測試資料傳播通過串列連接之邊界掃描格以逐個推進至後續格。此移位程序允許測試資料通過兩個介面邏輯548、568之間的互連件以校驗互連件之連接性及完整性。此允許進行後續分析且與預期返回資料比較。藉由比較取樣返回資料與預期值，可準確評估兩個介面邏輯548、568之間的連接性之完整性。
此外，在邊界掃描鏈內之特定點處，來自第一半導體裝置562之介面邏輯548之返回資料及/或第二半導體502之介面邏輯568之串列測試資料輸入510經取樣至額外邊界掃描格中。此等邊界掃描格捕捉及保持返回資料用於進一步分析及比較。
圖6展示根據本發明之一實施例之自動測試一半導體裝置內之寫入互連件620、624、634之連接性及整合連接性之諸如兩個小晶片之兩個半導體裝置662、602之一圖式。第一半導體裝置662具有若干測試信號連接680、682、684，其等可用於藉由檢查信號如何經由一返回信號連接658、654、650之一各自者返回來測試一路徑。在一些實施例中，寫入互連件620、624、634可與圖5之讀取互連件520、524、534整合於相同介面邏輯上。
如圖6中所展示，堆疊600具有兩個半導體裝置662、602：一應用小晶片(第一半導體裝置662)及一記憶體小晶片(第二半導體裝置602)。應用小晶片662包含用於接合之前的互連件測試之互連回環622、632、642。應用小晶片內之介面邏輯648促進與外部電路系統通信且包含互連回環622、632、642以測試與導電墊618、626、636之連接性。
介面邏輯648包含用於連接至第一半導體裝置662之寫入位址624、寫入時脈620及寫入資料634之輸入/輸出介面。此等介面與互連回環622、632、642一起實現在接合之前測試介面邏輯648與導電墊(或接合) 618、626、636之間的連接性。另外，第一半導體裝置662之導電墊618、626、636可電耦合至第二半導體裝置602之導電墊616、628、638，使得介面邏輯648可提供至在第二半導體裝置602內發現之記憶體之寫入功能性之連接性。
介面邏輯648由連接至一寫入時脈輸入660且終止於導電墊618處之互連件(諸如寫入時脈互連件620)組成。其亦包含互連回環622及一緩衝器656。可藉由將一時脈信號施加至寫入時脈輸入660且比較其與寫入時脈輸出658來測試電路之完整性。
類似地，介面邏輯648包含連接至寫入位址輸入664且終止於導電墊626處之一寫入位址互連件624。與緩衝器652耦合之一互連回環632允許測試寫入位址664。
互連回環622、632、642可包含用於確保信號完整性及測試時序特性之諸如比較器及延遲電路之額外組件。用於測試之測試信號及返回信號可包含一寫入位址624、一寫入資料634及一寫入時脈信號620。藉由透過互連回環施加此等信號且比較其等與預期值，可驗證互連件之連接性及完整性。
當第一半導體裝置662及第二半導體裝置602接合在一起時，其各自導電墊(618、616)、(626、628)、(636、638)電耦合以實現在其等之間傳送電信號。
第二半導體裝置602自身具有介面邏輯668，其包含用於一寫入時脈614、一寫入位址630及寫入資料640之互連件。施加至寫入資料634互連件之寫入資料透過介面邏輯668傳遞至寫入資料604，其用於基於一寫入時脈606來寫入至由寫入位址608定址之記憶體格。寫入時脈互連件614可接收時脈信號以控制對記憶體格及內部邏輯之寫入。
介面邏輯668亦併入用於邊界掃描之組件，諸如一串列測試資料輸入610、一測試時脈612及一串列測試資料輸出666。邊界掃描允許測試互連件之連接性且校驗兩個半導體裝置之介面邏輯648與668之間的信號完整性。
邊界掃描測試涉及藉由在各介面邏輯648、668內依一菊鏈組態連接邊界掃描格來形成一邊界掃描鏈。此實現透過邊界掃描鏈對測試資料及返回資料進行受控移位。邊界掃描格提供控制及捕捉能力以操縱及觀察邊界掃描鏈內之測試資料及返回資料。此實現介面邏輯648與668之間的連接性之可靠測試。相關領域之一般技術者已知，介面邏輯648、668之一些或所有輸入及/或輸出可包含用於促進測試資料讀取、寫入或記錄之邊界掃描格。
在測試期間，測試模式及資料透過介面邏輯668、648之串列測試資料輸入610、670載入至邊界掃描格中。此等測試模式模擬不同輸入/輸出情形以允許檢查兩個介面邏輯668、648之間的各種連接情形。接著，使用測試時脈612、674使載入測試資料移位通過邊界掃描鏈。在各時脈循環內，測試資料傳播通過邊界掃描格以校驗互連件之連接性及完整性。
來自介面邏輯之返回資料經取樣至邊界掃描鏈內之額外邊界掃描格中用於分析及比較。藉由比較取樣返回資料與預期值，可準確評估兩個介面邏輯之間的連接性之完整性。
圖7展示根據本發明之一實施例之用於測試一半導體裝置562 (或662)且將兩個半導體裝置502、562 (或602、662)接合在一起且在接合之後執行一整合測試之一方法700之一流程圖。
方法700包含動作702至716。動作702形成具有一介面邏輯548 (或648)之一第一半導體裝置562 (或662)，介面邏輯548 (或648)具有電耦合至第一半導體裝置562 (或662)之一表面之複數個互連件520、524、534 (或620、624、634)。動作704啟動耦合至複數個互連件520、524、534 (或620、624或634)之一互連件(520、524或534 (或620、624或634)之一或多者)之一互連回環(522、532或542 (或622、632或642)之一或多者)。動作706將一測試信號電耦合至互連件(520、524或534 (或620、624或635)之一或多者)。測試信號可為(包含但不限於)一讀取位址、讀取資料、資料、一時脈信號、一讀取時脈信號等。測試信號可經由一串列測試資料輸入、讀取資料輸入、讀取位址輸入或至一介面邏輯548、568 (或648、668)之外部連接等輸入至介面邏輯548、568 (或648、668)中。如本文中所揭示或相關領域之一般技術者已知，一暫存器、緩衝器、三態邏輯、時脈、比較器、延遲、測試模式等可用於測試信號。動作708測試自互連回環(522、532或542 (或622、632或642)之一或多者)返回之一返回信號以藉此測試自介面邏輯548 (或648)透過互連件(520、524、或534 (或620、624或634))及互連回環(522、532或542 (或622、632或642)之一或多者)返回至介面邏輯548 (或648)之一路徑。如本文中所揭示或相關領域之一般技術者已知，一暫存器、緩衝器、三態邏輯、時脈、比較器、延遲、測試模式等可用於返回測試信號。測試信號之任何者可輸出至一介面邏輯548、568 (或648、668)上之連接及/或讀取資料輸出、串列測試資料輸出、讀取位址輸出、讀取資料輸出等。
一決策710判定測試是否指示半導體裝置具有適合品質。若不是，則在712處拒絕半導體。若是，則半導體通過且繼續動作714。
動作714將第一半導體裝置562接合至一第二半導體裝置502 (或602)。動作716藉由將第二半導體裝置502 (或602)之複數個互連件514、530、540 (或614、630、640)接合至第一半導體裝置562 (或662)之複數個互連件520、524、534 (或620、624、634)來將第二半導體裝置502 (或602)之介面邏輯568 (或668)接合至第一半導體裝置562 (或662)之介面邏輯548 (或648)。接合可經由第一及第二半導體裝置502、562 (或602、662)之表面上之導電墊516、528、538、518、526、536 (或616、628、638、618、626、636)形成。動作718執行一邊界掃描以測試第一半導體裝置562 (或662)之複數個互連件520、524、534 (或620、624、634)與第二半導體裝置502 (或602)之複數個互連件514、530、540 (或614、630、640)之間的電連接。動作720執行一邊界掃描以測試互補介面(例如568或668)邏輯至介面邏輯(例如548或648)之一連接性。針對任何邊界掃描，可使用本文中所揭示或相關領域之一般技術者已知之一暫存器、一緩衝器、三態邏輯、時脈、比較器、延遲、測試模式、邊界掃描格等。
一決策722判定半導體裝置是否通過邊界掃描測試。若沒有，則在724處拒絕半導體。若通過了，則半導體裝置被視為一已知良好裝置726。
熟習技術者可在不背離本發明之情況下設想各種替代及修改。因此，本發明意欲涵蓋所有此等替代、修改及變動。另外，儘管已在圖式中展示及/或本文中討論本發明之若干實施例，但不意欲使本發明受限於此，因為本發明之範疇意欲與技術允許一樣廣泛且說明書亦如此解讀。因此，以上描述不應解釋為限制，而是僅為特定實施例之範例。且熟習技術者將展望隨附申請專利範圍之範疇及精神內之其他修改。與上文及/或隨附申請專利範圍中所描述之元件、步驟、方法及技術無實質不同之其他元件、步驟、方法及技術亦意欲在本發明之範疇內。
呈現圖式中所展示之實施例僅用於演示本發明之某些實例。且所描述之圖式僅具繪示性而非限制性。在圖式中，出於繪示目的，一些元件之大小可放大且未按特定比例繪製。另外，取決於內文，圖式內所展示之具有相同符號之元件可為相同元件或類似元件。
當術語「包括」用於本描述及申請專利範圍中時，其不排除其他元件或步驟。當在提及一單數名詞時使用不定冠詞或定冠詞(例如「一」或「該」)時，此包含該名詞之複數，除非另有明確說明。因此，術語「包括」不應解譯為限於其後所列之項目；其不排除其他元件或步驟，因此表述「一裝置包括項目A及B」之範疇不應限於裝置僅由組件A及B組成。此表述意味，相對於本發明，裝置之僅有相關組件係A及B。
如本文中所使用，術語「堆疊」可意謂任何此耦合、接合、固定、膠合、電耦合、實體耦合、信號耦合、光學耦合或依其他方式在任何定向上將一或多個裝置介接在一起，使得其等在彼此之間的任何異質或同質表面上固定在一起。
此外，不論在[實施方式]還是申請專利範圍中使用，術語「第一」、「第二」、「第三」及其類似者被提供用於區分類似元件且未必描述一循序或時間順序。應理解，如此使用之術語在適當情況下可互換(除非另有清楚揭示)且本文中所描述之本發明之實施例能夠依除本文中所描述或所繪示之外的序列及/或配置操作。
上述特性及實例之各者及其等之組合可被視為由本發明涵蓋。本發明因此包含以下非限制性編號態樣：
1. 一種製造一已知良好堆疊之方法，該方法包括：形成具有一介面邏輯之一第一半導體裝置，該介面邏輯具有電耦合至該第一半導體裝置之一表面之複數個互連件；啟動一互連回環，其經組態以接收該複數個互連件之一第一者且透過該互連回環來電回傳至該介面邏輯；將一測試信號電耦合至該複數個互連件之該第一者；及測試自該互連回環返回之一返回信號以藉此測試自該複數個互連件之該第一者透過該互連回環返回至該介面邏輯之一路徑。
2. 如態樣1之方法，其中藉由將該測試信號載入至一緩衝器中來啟動該互連回環。
3. 如態樣1之方法，其中藉由啟動耦合至該互連回環及該複數個互連件之該第一者之一者之三態緩衝器來啟動該互連回環。
4. 如態樣1之方法，該方法進一步包括將該第一半導體裝置接合至一第二半導體裝置。
5. 如態樣4之方法，該方法進一步包括使用一邊界掃描來測試該第一半導體裝置之該複數個互連件與該第二半導體裝置之互補複數個互連件之間的電連接。
6. 如態樣4之方法，該方法進一步包括：將該第二半導體裝置之一互補介面邏輯與電耦合至該第二半導體裝置之一表面之複數個互補互連件接合；及將該第一半導體裝置之該複數個互連件耦合至該第二半導體裝置之該互補複數個互連件。
7. 如態樣6之方法，其進一步包括執行一邊界掃描以測試該互補介面邏輯至該介面邏輯之一連接性。
8. 如態樣1之方法，其中將該測試信號電耦合至該複數個互連件之該第一者之動作包括將該測試信號施加至該複數個互連件之該第一者。
9. 如態樣1之方法，其中將該測試信號電耦合至該複數個互連件之該第一者之動作包括將該測試信號施加至該互連回環。
10. 如態樣1之方法，其中：至少一個導電接合安置於該第一半導體裝置之該表面上；該複數個互連件之該第一者係經組態以將該至少一個導電接合與該介面邏輯電耦合之一導電路徑；且該互連回環係經組態以電耦合至該介面邏輯之另一導電路徑。
11. 如態樣1之方法，該方法進一步包括根據一時脈緩衝該測試信號。
12. 如態樣1之方法，該方法進一步包括根據一時脈緩衝該返回信號。
13. 如態樣1之方法，其中該介面邏輯包含耦合至該複數個互連件之該第一者之一外部介面。
14. 如態樣1之方法，其中該介面邏輯包含耦合至該互連回環之一外部介面。
15. 如態樣1之方法，其中該互連回環進一步包括經組態以比較該測試信號與該返回信號用於判定信號完整性之一比較器。
16. 如態樣1之方法，其中該互連回環進一步包括經組態以在該返回信號中引入一受控延遲用於測試該複數個互連件之該第一者之時序特性之一延遲電路。
17. 如態樣1之方法，該方法進一步包括基於預界定測試模式來動態調整該測試信號。
18. 如態樣1之方法，該方法進一步包括：將一測試資料串列載入至一邊界掃描格中以藉此在該複數個互連件之該第一者上產生該測試信號；將該返回信號取樣至一第二邊界掃描格中；及使該返回信號移位。
19. 如態樣18之方法，該方法進一步包括比較該取樣返回信號與一預期返回信號。
20. 如態樣1之方法，其中：該複數個互連件之該第一者係一讀取位址互連件；該測試信號係一讀取位址；且該返回信號係自該複數個互連件之該第一者透過該互連回環返回之一返回讀取位址。
21. 如態樣20之方法，該方法進一步包括：將該返回讀取位址施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。
22. 如態樣20之方法，該方法進一步包括：將一暫存器時脈信號傳信至該介面邏輯中；及在一暫存器中緩衝該返回讀取位址。
23. 如態樣22之方法，其中測試該返回讀取位址之動作包括測試該暫存器之一輸出。
24. 如態樣20之方法，其中該互連回環包含經組態以將該互連回環選擇性耦合至該複數個互連件之該第一者之至少一個緩衝器。
25. 如態樣1之方法，其中：該複數個互連件之該第一者係一時脈互連件；該測試信號係一時脈信號；且該返回信號係自該複數個互連件之該第一者透過該互連回環返回之一返回時脈信號。
26. 如態樣25之方法，該方法進一步包括：將該返回時脈信號施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。
27. 如態樣25之方法，該方法進一步包括：將一暫存器時脈信號傳信至該介面邏輯中；及在一暫存器中緩衝該返回時脈信號。
28. 如態樣27之方法，該方法進一步包括測試該暫存器中之該返回時脈信號。
29. 如態樣25之方法，其中該互連回環包含經組態以將該互連回環選擇性耦合至該複數個互連件之該第一者之至少一個三態緩衝器。
30. 如態樣1之方法，其中：該複數個互連件之該第一者係一讀取資料互連件；該測試信號界定讀取測試資料；且該返回信號係自該複數個互連件之該第一者透過該互連回環返回之一返回讀取測試資料。
31. 如態樣30之方法，該方法進一步包括：將該返回讀取測試資料施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。
32. 如態樣30之方法，該方法進一步包括：將一暫存器時脈信號傳信至該介面邏輯中；及在一暫存器中緩衝該返回讀取測試資料。
33. 如態樣32之方法，其中測試該返回讀取測試資料之動作包括測試該暫存器之一輸出。
34. 如態樣30之方法，其中該互連回環包含經組態以將該互連回環選擇性耦合至該複數個互連件之該第一者之至少一個三態緩衝器。
35. 如態樣1之方法，其中：該複數個互連件之該第一者係一寫入時脈互連件；該測試信號界定一寫入時脈信號；且該返回信號係自該複數個互連件之該第一者透過該互連回環返回之一返回寫入時脈信號。
36. 如態樣35之方法，該方法進一步包括：將該寫入時脈信號施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。
37. 如態樣35之方法，該方法進一步包括：將一暫存器時脈信號傳信至該介面邏輯中；及在一暫存器中緩衝該返回寫入時脈信號。
38. 如態樣37之方法，其中測試該返回寫入時脈信號之動作包括測試該暫存器之一輸出。
39. 如態樣1之方法，其中：該複數個互連件之該第一者係一寫入位址互連件；該測試信號界定一寫入位址；且該返回信號係自該複數個互連件之該第一者透過該互連回環返回之一返回寫入位址。
40. 如態樣39之方法，該方法進一步包括：將該返回寫入位址施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。
41. 如態樣39之方法，該方法進一步包括：將一暫存器時脈信號傳信至該介面邏輯中；及在一暫存器中緩衝該返回寫入位址。
42. 如態樣41之方法，其中測試該返回寫入位址之動作包括測試該暫存器之一輸出。
43. 如態樣1之方法，其中：該複數個互連件之該第一者係一寫入資料互連件；該測試信號界定寫入測試資料；且該返回信號係自該複數個互連件之該第一者透過該互連回環返回之一返回寫入測試資料。
44. 如態樣43之方法，該方法進一步包括：將該返回寫入測試資料施加至該第一半導體裝置之該介面邏輯之一讀取資料輸出匯流排。
45. 如態樣43之方法，該方法進一步包括：將一暫存器時脈信號傳信至該介面邏輯中；及在一暫存器中緩衝該返回寫入測試資料。
46. 如態樣45之方法，其中測試該返回寫入測試資料之動作包括測試該暫存器之一輸出。
47. 一種堆疊系統，該系統包括：一第一半導體裝置，該第一半導體裝置包括：一介面邏輯，其具有電耦合至該第一半導體裝置之一表面之複數個互連件；一互連回環，其經組態以自該複數個互連件接收一第一互連件且透過該互連回環來電回傳至該介面邏輯；一測試信號連接，其與該第一互連件電通信；及一返回信號連接，其用於測試自該測試信號連接、透過該第一互連件、透過該互連回環、返回至該介面邏輯且至該返回信號連接之一路徑。
48. 如態樣47之系統，其進一步包括接合至該第一半導體裝置之一第二半導體裝置。
49. 如態樣48之系統，該第二半導體裝置包括接合至該第一半導體裝置之該複數個互連件之互補複數個互連件，其中該第一及第二半導體裝置經組態以提供一邊界掃描鏈用於測試該第一半導體裝置之該複數個互連件與該第二半導體裝置之該互補複數個互連件之間的電連接。
50. 如態樣48之系統，其進一步包含該第二半導體裝置上之一互補介面邏輯，該互補介面邏輯具有電耦合至該第二半導體裝置之一表面之複數個互補互連件，其中該第一半導體裝置之該複數個互連件耦合至該第二半導體裝置之該互補複數個互連件。
51. 如態樣50之系統，其中該介面邏輯及該互補介面邏輯經組態以提供一邊界掃描來測試其等之間的連接性。
52. 如態樣51之系統，其中該介面邏輯及該互補介面邏輯耦合在一起以形成一整合邊界掃描以藉此實施該邊界掃描。
53. 如態樣47之系統，該第一半導體裝置進一步包括耦合至來自該互連回環之測試信號之一緩衝器。
54. 如態樣47之系統，該第一半導體裝置進一步包括經組態以將該測試信號驅動至該互連回環上之三態緩衝器。
55. 如態樣47之系統，其中該測試信號連接電耦合至該第一互連件。
56. 如態樣47之系統，其中該測試信號連接電耦合至該互連回環。
57. 如態樣47之系統，其中：該第一互連件係經組態以將該第一半導體裝置之該表面上之一導電接合與該介面邏輯電耦合之一導電路徑，且該互連回環係電耦合至該介面邏輯及該導電接合之一導電路徑。
58. 如態樣47之系統，其中該介面邏輯包含耦合至該第一互連件之一外部介面。
59. 如態樣47之系統，其中該介面邏輯包含耦合至該互連回環之一外部介面。
60. 如態樣47之系統，其中該互連回環包含經組態以比較該測試信號與返回信號用於判定信號完整性之一比較器。
61. 如態樣47之系統，其中該互連回環包含經組態以在該返回信號中引入一受控延遲以藉此測試該第一互連件之時序特性之一延遲電路。
62. 如態樣47之系統，其中該測試信號連接經組態以基於一預界定測試模式來動態調整一測試信號。
63. 如態樣47之系統，其進一步包括：一邊界掃描格，其經組態以在該第一互連件上產生該測試信號；及一第二邊界掃描格，其經組態以取樣該返回信號。
64. 如態樣63之系統，其進一步包括經組態以比較該取樣返回信號與一預期返回信號之一比較器。
65. 如態樣47之系統，其中：該第一互連件係一讀取位址互連件，該測試信號連接經組態以接收一讀取位址，且該返回信號經組態為自該第一互連件透過該互連回環返回之一讀取位址。
66. 如態樣65之系統，該系統進一步包括經組態以接收該返回讀取位址之一讀取資料輸出匯流排。
67. 如態樣65之系統，其進一步包括經組態以基於一暫存器時脈信號來緩衝該返回讀取位址之一暫存器。
68. 如態樣67之系統，其進一步包括經組態以測試由該暫存器輸出之該返回讀取位址之一比較器。
69. 如態樣47之系統，其中：該第一互連件係一時脈互連件，該測試信號係一時脈信號，且該返回信號係自該第一互連件透過該互連回環返回之一時脈信號。
70. 如態樣69之系統，其進一步包括經組態以自該介面邏輯接收該返回時脈信號之一讀取資料輸出匯流排。
71. 如態樣69之系統，其進一步包括經組態以在接收一暫存器時脈信號時緩衝一返回時脈信號之一暫存器。
72. 如態樣71之系統，其進一步包括經組態以比較該暫存器中之該返回時脈信號與一預定值之一比較器。
73. 如態樣47之系統，其中：該第一互連件係一讀取資料互連件，該測試信號連接經組態以接收讀取測試資料，且該返回信號係自該第一互連件透過該互連回環返回之一讀取測試資料。
74. 如態樣73之系統，其進一步包括經組態以接收該返回讀取測試資料之一讀取資料輸出匯流排。
75. 如態樣73之系統，其進一步包括：至該介面邏輯之一暫存器時脈信號連接；及一暫存器，其經組態以基於經由該暫存器時脈信號連接接收之一時脈信號來緩衝該返回讀取測試資料。
76. 如態樣75之系統，其進一步包括經組態以對照一預定值來測試該返回讀取測試資料之一比較器。
77. 如態樣73之系統，其進一步包括經組態以將該互連回環選擇性耦合至該複數個互連件之該第一互連件之至少一個三態緩衝器。
78. 如態樣47之系統，其中：該第一互連件係一寫入時脈互連件，該測試信號係一寫入時脈信號，且該返回信號係自該第一互連件透過該互連回環返回之一寫入時脈信號。
79. 如態樣78之系統，其進一步包括經組態以自該介面邏輯接收該返回寫入時脈信號之一讀取資料輸出匯流排。
80. 如態樣78之系統，其進一步包括：一暫存器時脈信號連接器；及一暫存器，其經組態以回應於來自該暫存器時脈信號連接器之一暫存器時脈信號而緩衝該返回寫入時脈信號。
81. 如態樣80之系統，其進一步包括經組態以比較該返回寫入時脈信號與一預定值之一比較器。
82. 如態樣47之系統，其中：該第一互連件係一寫入位址互連件，該測試信號係一寫入位址，且該返回信號係自該第一互連件透過該互連回環返回之一寫入位址。
83. 如態樣82之系統，其進一步包括經組態以自該介面邏輯接收該返回寫入位址之一讀取資料輸出匯流排。
84. 如態樣82之系統，其進一步包括：一暫存器時脈信號連接；及一暫存器，其經組態以基於自該暫存器時脈信號連接接收之一暫存器時脈信號來緩衝該返回寫入位址。
85. 如態樣84之系統，其進一步包括經組態以比較該暫存器之一輸出與一預定值之一比較器。
86. 如態樣47之系統，其中：該第一互連件係一寫入資料互連件，該測試信號包括寫入測試資料，且該返回信號係自該第一互連件透過該互連回環返回之一寫入測試資料。
87. 如態樣86之系統，其進一步包括經組態以自該介面邏輯接收該返回寫入測試資料之一讀取資料輸出匯流排。
88. 如態樣86之系統，其進一步包括：一暫存器時脈信號介面；及一暫存器，其經組態以在經由該暫存器時脈信號介面接收一暫存器時脈信號時緩衝該返回寫入測試資料。
89. 如態樣88之系統，其進一步包括經組態以比較該暫存器之一輸出與一預定值之一比較器。
90. 一種製造方法，該方法包括：形成根據態樣47至92中一者之一第一半導體裝置。
91. 一種形成一半導體裝置堆疊之方法，該方法包括：在另一半導體裝置上堆疊根據態樣47至92中一者之一第一半導體裝置。
92. 一種形成一半導體裝置堆疊之方法，該方法包括：提供根據態樣47至92中一者之一第一半導體裝置；及將另一半導體裝置接合至該第一半導體裝置。
93. 一種使用半導體裝置之方法，該方法包括：提供根據態樣47至92中一者之一第一半導體裝置；及測試複數個互連件之一者。
94. 一種設計一半導體裝置之方法，該方法包括：形成根據態樣47至92中一者之一第一半導體裝置中之一介面邏輯之一數位表示。
95. 如態樣94之方法，其進一步包括形成該數位表示之一光罩。
96. 一種系統，其包括：根據態樣47至92中一者之一第一半導體裝置，其具有用於測試該複數個互連件之一互連件之構件。
100:積體電路(IC) 102:共用寫入埠 104:寫入周邊裝置 106:模組群組 108:模組 110:模組 112:模組 114:模組 116:讀取周邊裝置 118:讀取周邊裝置 120:讀取周邊裝置 122:讀取周邊裝置 124:讀取埠 126:讀取埠 128:讀取埠 130:讀取埠 132:聯鎖 200:總成 202:寫入周邊裝置 204:矽基板 206:第二層 208:頂層 212:積體電路 218:讀取位址 220:讀取資料 222:共用寫入埠 226:第二裝置 228:表面 230:小晶片 232:第一模組 234:第二模組 236:模組群組 300:方塊圖 302:模組群組 304:記憶體模組 306:記憶體模組 308:記憶體模組 310:讀取資料位址空間 312:讀取資料位址空間 314:讀取資料位址空間 316:寫入位址空間 400:方塊圖 402:模組群組 404:模組 406:模組 408:模組 410:讀取周邊裝置 411:寫入周邊裝置 412:讀取周邊裝置 414:讀取周邊裝置 500:堆疊 502:第二半導體裝置 504:讀取資料輸出 508:讀取位址 510:串列測試資料輸入 512:測試時脈 514:讀取時脈互連件 516:導電墊 518:導電墊 520:時脈互連件 522:互連回環 524:讀取位址互連件 526:導電墊 528:導電墊 530:讀取位址互連件 532:互連回環 534:讀取資料互連件 536:導電墊 538:導電墊 540:讀取資料互連件 542:互連回環 544:三態緩衝器 546:讀取資料輸出 548:介面邏輯 550:測試信號連接 552:緩衝器 554:返回信號連接 556:緩衝器 558:返回信號連接 560:讀取時脈輸入 562:第一半導體裝置 564:讀取位址輸入 566:串列測試資料輸出 568:介面邏輯 570:串列測試資料輸入 574:串列測試資料輸出 580:測試信號連接 582:測試信號連接 584:返回信號連接 586:啟用連接 600:堆疊 602:第二半導體裝置 604:寫入資料 606:寫入時脈 608:寫入位址 610:串列測試資料輸入 612:測試時脈 614:寫入時脈互連件 616:導電墊 618:導電墊 620:寫入時脈互連件 622:寫入回環 624:寫入位址互連件 626:導電墊 628:導電墊 630:寫入位址互連件 632:互連回環 634:寫入資料互連件 636:導電墊 638:導電墊 640:寫入資料互連件 642:互連回環 648:介面邏輯 650:返回信號連接 652:緩衝器 654:返回信號連接 656:緩衝器 658:寫入時脈輸出/返回信號連接 660:寫入時脈輸入 662:第一半導體裝置 664:寫入位址輸入 666:串列測試資料輸出 668:介面邏輯 670:串列測試資料輸入 674:測試時脈 680:測試信號連接 682:測試信號連接 684:測試信號連接 700:方法 702:動作 704:動作 706:動作 708:動作 710:決策 712:動作 714:動作 716:動作 718:動作 720:動作 722:決策 724:動作 726:已知良好裝置
將參考圖式自本發明之各種實施例之以下詳細描述更加明白此等及其他態樣，其中：
圖1係根據本發明之一實施例之可為諸如一小晶片之一半導體裝置之部分之一積體電路之一方塊圖；
圖2展示根據本發明之一實施例之具有在一半導體裝置上實施之圖1之積體電路之一總成之一透視圖，半導體裝置電連接至另一裝置以形成總成；
圖3展示繪示根據本發明之一實施例之圖1之積體電路之記憶體位址空間之一方塊圖；
圖4展示繪示根據本發明之一實施例之具有圖1之積體電路之信號介面之記憶體位址空間之一方塊圖；
圖5展示根據本發明之一實施例之自動測試一半導體裝置內之讀取互連件之連接性及整合連接性之諸如兩個小晶片之兩個半導體裝置之一圖式；及
圖6展示根據本發明之一實施例之自動測試一半導體裝置內之寫入互連件之連接性及整合連接性之諸如兩個小晶片之兩個半導體裝置之一圖式；及
圖7展示根據本發明之一實施例之用於測試一半導體裝置及將兩個半導體裝置接合在一起且在接合之後執行一整合測試之一方法之一流程圖。
700:方法
702:動作
704:動作
706:動作
708:動作
710:決策
712:動作
714:動作
716:動作
718:動作
720:動作
722:決策
724:動作
726:已知良好裝置

Claims (20)

  1. 一種製造一已知良好堆疊之方法，該方法包括： 形成具有一介面邏輯之一第一半導體裝置，該介面邏輯具有電耦合至該第一半導體裝置之一表面之複數個互連件； 啟動一互連回環，其經組態以接收該複數個互連件之一第一者且透過該互連回環電回傳至該介面邏輯； 將一測試信號電耦合至該複數個互連件之該第一者；及 測試自該互連回環返回之一返回信號以藉此測試自該複數個互連件之該第一者且透過該互連回環返回至該介面邏輯之一路徑。
  2. 如請求項1之方法，其中藉由將該測試信號載入至一緩衝器中來啟動該互連回環。
  3. 如請求項1之方法，其中藉由啟動耦合至該互連回環及該複數個互連件之該第一者之一者之三態緩衝器來啟動該互連回環。
  4. 如請求項1之方法，該方法進一步包括將該第一半導體裝置接合至一第二半導體裝置。
  5. 如請求項4之方法，該方法進一步包括：使用一邊界掃描來測試該第一半導體裝置之該複數個互連件與該第二半導體裝置之互補複數個互連件之間的電連接。
  6. 如請求項4之方法，該方法進一步包括： 將該第二半導體裝置之一互補介面邏輯與電耦合至該第二半導體裝置之一表面之複數個互補互連件接合；及 將該第一半導體裝置之該複數個互連件耦合至該第二半導體裝置之該互補複數個互連件。
  7. 如請求項6之方法，其進一步包括執行一邊界掃描以測試該互補介面邏輯至該介面邏輯之一連接性。
  8. 如請求項1之方法，其中將該測試信號電耦合至該複數個互連件之該第一者之動作包括將該測試信號施加至該複數個互連件之該第一者。
  9. 如請求項1之方法，其中將該測試信號電耦合至該複數個互連件之該第一者之動作包括將該測試信號施加至該互連回環。
  10. 如請求項1之方法，其中： 至少一個導電接合安置於該第一半導體裝置之該表面上； 該複數個互連件之該第一者係經組態以將該至少一個導電接合與該介面邏輯電耦合之一導電路徑；且 該互連回環係經組態以電耦合至該介面邏輯之另一導電路徑。
  11. 如請求項1之方法，該方法進一步包括根據一時脈緩衝該測試信號。
  12. 如請求項1之方法，該方法進一步包括根據一時脈緩衝該返回信號。
  13. 如請求項1之方法，其中該介面邏輯包含耦合至該複數個互連件之該第一者之一外部介面。
  14. 如請求項1之方法，其中該介面邏輯包含耦合至該互連回環之一外部介面。
  15. 如請求項1之方法，其中該互連回環進一步包括經組態以比較該測試信號與該返回信號用於判定信號完整性之一比較器。
  16. 一種堆疊系統，該系統包括： 一第一半導體裝置，該第一半導體裝置包括： 一介面邏輯，其具有電耦合至該第一半導體裝置之一表面之複數個互連件； 一互連回環，其經組態以自該複數個互連件接收一第一互連件且透過該互連回環電回傳至該介面邏輯； 一測試信號連接，其與該第一互連件電通信；及 一返回信號連接，其用於測試自該測試信號連接、透過該第一互連件、透過該互連回環、返回至該介面邏輯且至該返回信號連接之一路徑。
  17. 如請求項16之堆疊系統，其進一步包括接合至該第一半導體裝置之一第二半導體裝置。
  18. 如請求項16之堆疊系統，該第二半導體裝置包括接合至該第一半導體裝置之該複數個互連件之互補複數個互連件，其中該第一及第二半導體裝置經組態以提供一邊界掃描鏈用於測試該第一半導體裝置之該複數個互連件與該第二半導體裝置之該互補複數個互連件之間的電連接。
  19. 如請求項16之堆疊系統，其進一步包含該第二半導體裝置上之一互補介面邏輯，該互補介面邏輯具有電耦合至該第二半導體裝置之一表面之複數個互補互連件，其中該第一半導體裝置之該複數個互連件耦合至該第二半導體裝置之該互補複數個互連件。
  20. 如請求項19之堆疊系統，其中該介面邏輯及該互補介面邏輯經組態以提供一邊界掃描來測試其等之間的連接性。
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