TW202524716A - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置包括基底、內連線以及垂直連接結構。基底具有前側以及背側。內連線被設置在基板的前側上方。垂直連接結構嵌入內連線中並貫穿基底，垂直連接結構包括第一部分以及第二部分。第一部分嵌入內連線內部並進一步延伸到基板中。第二部分被設置在基底中並從背側延伸到第一部分，第二部分與第一部分接觸。第二部分的高寬比小於第一部分的高寬比。

Description

半導體裝置及其製造方法

在縮小半導體裝置及電子組件的尺寸方面的發展使得可向給定體積中整合更多的裝置及組件且達成各種半導體裝置及/或電子組件的高積體密度。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件、值、操作、材料、佈置或類似要素的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。設想存在其他組件、值、操作、材料、佈置或類似要素。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於……下面（beneath）」、「位於……下方（below）」、「下部的（lower）」、「位於……上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可被另外定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。

另外，為易於說明，本文中可能使用例如「第一（first）」、「第二（second）」、「第三（third）」、「第四（fourth）」及類似用語等用語來闡述圖中所示的相似或不同的元件或特徵，且可依據存在的次序或說明的上下文而互換地使用。

除非另有定義，否則本文中所使用的所有用語（包括技術用語及科學用語）皆與本揭露所屬技術中具有通常知識者通常所理解的含義相同的含義。更應理解，用語（例如在常用辭典中定義的用語）應被解釋為具有與其在相關技術及本揭露的上下文中的含義一致的含義，且除非本文中明確定義，否則不應將其解釋為理想化或過於正式的意義。

亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對三維（three dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊（test pad），以便能夠對3D封裝或3DIC裝置進行測試、對探針及/或探針卡（probe card）進行使用以及進行類似操作。可對中間結構以及最終結構執行驗證測試。另外，可將本文中所揭露的結構及方法與包括對已知良好晶粒（known good die）進行中間驗證的測試方法結合使用，以提高良率（yield）並降低成本。

應理解，本揭露的以下實施例提供可在各種各樣的具體上下文中實施的可應用概念。所述實施例旨在提供進一步的闡釋，但不用於限制本揭露的範圍。本文中所闡述的特定實施例是有關於一種具有穿透基底的垂直連接結構的半導體裝置（或半導體封裝件或結構），且所述特定實施例不旨在限制本揭露的範圍。在本揭露的實施例中，垂直連接結構包括具有第一側向尺寸的第一部分以及具有大於第一側向尺寸的第二側向尺寸的第二部分，其中第一部分被設置在基底內部並且延伸到設置在基底的正面處的內連線中，第二部分被設置在基底內部並且向基底的背面延伸並停在背面處，且第一部分連接至第二部分。由於垂直連接結構的第一部分，在基底的正面處的垂直連接結構的臨界尺寸（critical dimension，CD）保持不變，從而確保半導體裝置的整合度；且由於垂直連接結構的第二部分，垂直連接結構的第二部分的高寬比小於垂直連接結構的第一部分的高寬比，從而可以降低接觸電阻（contact resistance，Rc）。

另外，由於垂直連接結構的兩步驟形成（two-step formation），基底的厚度仍然可以足夠厚，以獲得良好的熱耗散和更好的翹曲控制的半導體裝置。在本揭露的實施例中，垂直連接結構是側向地被設置在內連線內部的環形壁（或防護環形壁）包圍。由於環形壁，內連線的金屬特徵可以在形成垂直連接結構的第一部分期間受到很好的保護以免受濕氣侵襲。在本揭露的實施例中，垂直連接結構的第一部分和第二部分是一對一的架構，這樣的垂直連接結構可以用來傳輸信號（signal）、接地電源（ground power）或較小電源（small power）。垂直連接結構的第一部分和第二部分可以是多對一的架構，這樣的垂直連接結構可以用來傳輸電源（power）。

在一些實施例中，所述製造方法是晶圓級封裝製程的一部分。應理解，可在所示出的方法之前、期間及之後提供附加的製程，且在本文中可僅簡要闡述一些其他製程。在本揭露中，應理解，在所有圖式中，對組件的例示是示意性的且並非按比例繪製。在本揭露的所有各種視圖及例示性實施例中，與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且將不再對相同元件的某些細節或說明（例如，材料、形成製程、定位配置、電性連接等）予以贅述。為使例示清晰起見，使用笛卡兒座標系統（Cartesian coordinate system）的正交軸（X、Y及Z）來示出各圖式，根據笛卡兒座標系統來對各視圖進行定向；然而，本揭露並不具體限於此。

圖1至圖23示出根據本揭露一些實施例的半導體裝置（例如SD1）的製造方法中的各種階段的示意性平面圖或剖面圖，其中圖2、圖4、圖6、圖8、圖10、圖12及圖14的示意性平面圖分別由圖1、圖3、圖5、圖7、圖9、圖11及圖13的示意性剖面圖中所描繪的虛框A勾勒出，且圖16、圖18、圖20及圖22的示意性平面圖分別由圖15、圖17、圖19及圖21的示意性剖面圖中所描繪的虛框B勾勒出。圖24示出根據本揭露一些替代實施例的半導體裝置（例如SD2）的示意性剖面圖。圖25至圖28分別示出根據本揭露的一些實施例的半導體裝置（例如，SD1及/或SD2）的一部分（例如，由圖19及/或圖24中所描繪的虛框C勾勒出）的示意性放大圖。圖37示出根據本揭露的一些實施例的用於製造半導體裝置的方法（例如，1000）的流程圖。所述實施例旨在提供進一步的闡釋，但不用於限制本揭露的範圍。

參考圖1，在一些實施例中，根據圖37中所描繪的方法1000的步驟S1002，提供了基底（substrate）101。在一些實施例中，基底101包括塊材半導體（bulk semiconductor）基底、結晶矽（crystalline silicon）基底、經摻雜的半導體基底（例如p型半導體基底或n型半導體基底）、絕緣體上半導體（semiconductor-on-insulator，SOI）基底等。在某些實施例中，基底101包括一個或多個經摻雜的區或各種類型的經摻雜的區，取決於設計要求。在一些實施例中，經摻雜的區是經摻雜有p型及/或n型的摻雜劑。舉例來說，p型摻雜劑是硼或BF ₂，n型摻雜劑是磷或砷。經摻雜的區可以被配置為n型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）電晶體或p型MOS（p-type metal-oxide-semiconductor，PMOS）電晶體。基底101可以是矽晶圓。一般來說，SOI基底為在絕緣體層上形成一層半導體材料。絕緣體層例如是埋入式氧化物（buried oxide，BOX）層、氧化矽層或類似者等。也可以使用其他基底，例如多層式（multi-layered）基底或梯度基底（gradient substrate）。在一些替代實施例中，基底101包括由元素半導體（例如鑽石或呈晶狀（crystalline）、多晶形（polycrystalline）或非晶形（amorphous）結構的鍺等）製成的半導體基底；化合物半導體（例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦等）；合金半導體（例如，矽鍺（SiGe）、磷化鎵砷（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）等）、其組合或其他適合的材料。舉例來說，基底101為塊狀矽基底。化合物半導體基底可具有多層式結構（multilayer structure），或者所述基底可包括多層式化合物半導體結構。合金SiGe可形成於矽基底之上。SiGe基底可進行應變（strain）。基底101具有表面S101t以及在方向Z中與表面S101t相對的表面S101，如圖1中所示。基底101的厚度T101a（如在方向Z中所測量的）可以為約20μm至1100μm，舉例來說20μm至100μm、100μm至700μm、或700μm至1100μm；但可以替代地使用其他合適的厚度。舉例來說，如果考慮到基底101的尺寸是具有約12英吋直徑的晶圓尺寸的形式，則基底101的厚度約為775μm。

接續圖1，在一些實施例中，根據圖37中所描繪的方法1000的步驟S1004，裝置層（device layer）102被設置在基底101之上。在裝置層102中形成的一個或多個構件（未示出）可以是或包括主動構件、被動構件、其他合適的電氣構件、及/或其組合。所述構件可包括積體電路（integrated circuit，IC）裝置。所述構件可包括電晶體、電容器、電阻器、二極體、光電二極體、保險絲裝置（fuse device）、跳線（jumper）、電感器或其他類似的裝置。所述構件的功能可包括記憶體、處理器、感測器、放大器、功率分配（active component）、輸入/輸出電路系統等。所述構件可稱為本揭露的半導體構件。在一些實施例中，所述構件被形成在基底101的表面S101t處的裝置層102中，所述構件被形成在基底101的表面S101t處的裝置層102中且更部分地延伸到基底101中，或它們的組合。基底101的表面S101t可以稱為基底101的主動表面或前側，基底101的表面S101可以稱為基底101的非主動表面、背側或後側。在一些實施例中，裝置層102覆蓋（例如，物理接觸）基底101的主動表面或前側（例如S101t）。裝置層102在前段（front-end-of-line，FEOL）製造製程中被形成。

在一些實施例中，裝置層102也包括形成於FEOL製造製程中的一個或多個金屬特徵（未示出），其中所述構件（可進一步稱為FEOL構件或FEOL半導體構件）和金屬特徵（可稱為FEOL金屬特徵、FEOL金屬接點或FEOL金屬化接點）由在FEOL製造製程中形成的介電質（可稱為FEOL介電質）保護。所述構件可以包括電晶體，其中所述金屬特徵可以包括分別電耦合至電晶體的源極、汲極和閘極的源極接觸件、汲極接觸件和閘極接觸件。在裝置層102中，介電質（可以稱為FEOL介電質、FEOL介電層、層間介電質（ILD）、ILD層、FEOL ILD或FEOL ILD層）可以覆蓋所述構件，並且金屬特徵中的至少一些可以穿透介電質而與構件接觸。在一些實施例中，所述金屬特徵在裝置層102中所形成的構件與稍後在於裝置層102上方及基底101的表面S101t之上形成的內連線（例如，圖13中的107）中所形成的金屬特徵之間的提供電性連接。舉例來說，裝置層102可以由（但不限於以下）來形成：將裝置層102的多個構件形成在基底101的表面S101t之上，將裝置層102的介電質佈置在裝置層102的所述多個構件上，圖案化裝置層102的介電質以形成多個貫通孔洞至以可觸及方式暴露出所述多個構件的多個部分，以及在裝置層102的介電質中所形成的所述多個貫通孔洞中形成裝置層102的多個金屬特徵，以與裝置層102的所述多個構件電耦合。可對裝置層102的最外表面進行平整以促進隨後形成的內連線（例如，圖13中的107）的形成。

裝置層102的金屬特徵可以包括銅（Cu）、銅合金、鎳（Ni）、鋁（Al）、錳（Mn）、鎂（Mg）、銀（Ag）、金（Au）、鎢（W）、釕（Ru）、鈷（Co）、鈦（Ti）、氮化鈦（TiN）、其組合等。在整個說明書中，，用語「銅」旨在包括實質上純的元素銅、含有不可避免雜質的銅以及含有少量例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等元素的銅合金。裝置層102的金屬特徵可例如透過諸如電鍍或無電電鍍等的鍍敷（plating）、諸如電漿增強CVD（plasma enhanced chemical vapor deposition，PECVD）等的化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積（physical vapor deposition，PVD）、或其組合等來形成。本揭露不限於此。

裝置層102的介電質可包括氧化物、低介電常數（low-K，LK）材料、超低介電常數（ultra low-K，ULK）材料、特低介電常數（extra low-K，ELK）材料和極低介電常數（extreme low-K，XLK）材料。所述材料的分類是基於電容值或介電常數值（例如k值），LK材料通常指的是k值落在3.1到2.7之間的材料，ULK材料通常指的是k值落在2.7至2.4之間的材料，以及ELK材料通常指的是k值落在2.3至2.0之間的材料。此外，XLK材料是指多孔的HSQ系的介電材料，其典型的k值小於約2.0。在非限制性範例中，裝置層102的介電質包括氧化物、LK材料、其組合或類似物等。應理解，裝置層102的介電質可包括一個或多個介電材料。舉例來說，裝置層102的介電質包括單層結構或多層結構。在一些實施例中，裝置層102的介電質透過諸如可流動化學氣相沉積（flowable chemical vapor deposition，FCVD）、高密度電漿CVD（high-density plasma CVD，HDP-CVD）及次大氣壓CVD（sub-atmospheric CVD，SACVD）的CVD、旋塗、濺鍍或其他合適的方法形成至合適的厚度。

晶種層（未示出）可以選擇性地被形成在裝置層102的介電質和裝置層102的金屬特徵之間。亦即，舉例而言，晶種層覆蓋裝置層102中的每一個金屬特徵的底表面與側壁。在一些實施例中，晶種層是金屬層，其可為單個層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於鈦層之上的銅層。晶種層利用例如PVD或類似製程形成。在一個實施例中，可省略晶種層。

另外，在裝置層102的金屬特徵與裝置層102的介電質之間可以選擇性地形成附加的阻障層或粘合劑層（additional barrier layer or adhesive layer）（未示出）。由於附加的阻障層或粘合劑層，能夠防止裝置層102的晶種層及/或金屬特徵擴散到下層及/或周圍的層。附加的阻障層或粘合劑層可以包括Ti、TiN、Ta、TaN、其組合、其多層或類似材料等，並且可以使用CVD、ALD、PVD、其組合或類似製程形成。在包含晶種層的替代實施例中，在裝置層102的介電質和晶種層之間插入附加的阻障層或粘合劑層，並且晶種層被插入在裝置層102的金屬特徵和附加的阻障層或粘合劑層之間。或者，可以省略附加的阻障層或粘合劑層。

在一些實施例中，如圖1和圖2所示，根據圖37中所描繪的方法1000的步驟S1004，在基底101上方的裝置層102中形成環形壁（ring wall）（例如，圖5中的300）的第一部分（first portion）31。環形壁300中的第一部分31包括子層（sub-layer）300 ₀，在一些實施例中。環形壁300的第一部分31可以穿透裝置層102，如圖1所示。舉例來說，環形壁300的子層300 ₀的表面S1被裝置層102的表面S102t以可觸及的方式暴露。在一些實施例中，環形壁300的子層300 ₀的表面S1實質上齊平於裝置層102的表面S102t。即，環形壁300的子層300 ₀的表面S1可以是實質上共面於裝置層102的表面S102t，如圖1所示。在一些實施例中，如圖2的平面圖與圖1的剖面圖中的虛框A所勾勒的部分所示，環形壁300的第一部分31（例如子層300 ₀）呈正方形，其具有外側壁（outer sidewall）SWo300和與外側壁SWo300在側向方向（例如方向X和方向Y）上的相對的內側壁（inner sidewall）SWi300。方向X可與方向Y不同，且方向X和Y可與方向Z不同。例如，方向X垂直於方向Y，方向X和Y垂直於方向Z。在圖2的平面圖中，環形壁300的第一部分31（例如，子層300 ₀）的寬度W300（例如，在外側壁SWo300和內側壁SWi300之間所測量的最小側向距離）大約為1μm至3μm，但可以可選地使用其他合適的厚度。在圖2的平面圖中，環形壁300的第一部分31（例如，子層300 ₀）的外徑D300大約是2.5μm至7.5μm，但也可以替代地使用其他合適的外徑。

環形壁300的第一部分31（例如子層300 ₀）的形成和材料可以相似或實質上相同於先前在圖1和圖2中描述的裝置層102的金屬特徵（具有或不具有可選的晶種層）的形成製程和材料，因此在此不再重複。在一些實施例中，環形壁300的子層300 _0­­透過裝置層102的介電質與裝置層102的構件及金屬特徵間隔開。換句話說，裝置層102的介電質側向地覆蓋環形壁300的子層300 ₀。在一些實施例中，可選的晶種層可以選擇性地被形成以覆蓋環形壁300的子層300 ₀的所示底表面、內側壁和外側壁。舉例來說，與基底101的表面S101t相比，位於同一高度的環形壁300的子層300 ₀和裝置層102的金屬特徵在同一步驟中被形成。然而，本揭露不限於此。或者，與基底101的表面S101t相比，位於同一高度的環形壁300的子層300 ₀和裝置層102的金屬特徵可以在不同的步驟中被形成。環形壁300的第一部分31中所包含的構建層的數目可以包括一個、兩個、三個或多於三個，取決於需求和設計要求，只要環形壁300的第一部分31能完全穿透裝置層102。舉例來說，環形壁300的第一部分31中所包含的構建層的數目與裝置層102中所包含的金屬特徵的層中的數目相同。

在一些實施例中，內連線（interconnect）107（在圖13中）被形成在位於基底101的表面S101t上方的裝置層102之上，並且內連線107電耦合到裝置層102（例如，透過在裝置層102中形成的金屬特徵電耦合到在裝置層102中形成的構件）。即，內連線107對形成於裝置層102中的構件提供路由功能，以電性連接到外部構件，例如由內連線107的第一部分（例如，圖3中的107 _L）提供局部內連（local interconnection），由內連線107的第二部分（例如，圖5中的107 _G）設置在內連線107的第一部分上並與其連接且提供全局內連（global interconnection），以及由內連線107的第三部分（例如，圖13中的107 _B）設置在內連線107的第二部分上並與其連接的且提供接合端子。在一些實施例中，被形成在裝置層102中的構件中的至少一些透過內連線107彼此電連通，例如透過內連線107的第一部分（例如，圖3中的107 _L）。也就是說，內連線107中的第一部分（例如，圖3中的107 _L）可以在裝置層102中所形成的構件之間提供局部內連，其可以被稱為內連線107中的局部內連。另一方面，內連線107中的第二部分（例如圖中的107 _G）可以在一個或多個外部電性構件與裝置層102中的構件之間形成提供全局內連，其可以被稱為內連線107中的全局內連線。在這樣的情況中，內連線107的第三部分（例如圖13中的107 _B）可以用來與一個或多個外部電性構件接合，其可以被稱為半導體裝置SD1的接合層。內連線107中的第三部分充當接合層（例如圖13中的107 _B）有時也可以被視為內連線107的全局內連線中的一部分。稍後將更詳細地描述圖3和圖4中所示的內連線107的第一部分、圖6和圖7中所示的內連線107的第二部分以及圖13和圖14中所示的內連線107的第三部分的細節。

內連線107可以被稱為內連線、重佈線路結構、重佈線結構或路由結構。內連線107可以覆蓋在裝置層102之上並且包括在其間電連接的多個構建層（build-up layer）。在一些實施例中，每個構建層包括介電層（dielectric layer）103以及被形成在其中的經圖案化的導電層（patterned conductive layer）106。如圖13所示，內連線107可以被形成在裝置層102之上並與之電性連接。在一些實施例中，內連線107包括一個或多個介電層103（例如，103 ₁、103 ₂、…、103 _N-2、103 _N-1和103 _N）和一個或多個經圖案化的導電層106（例如，106 ₁、106 ₂、…、106 _N-2、106 _N-1及106 _N）。舉例來說，每個經圖案化的導電層106（例如，106 ₁、106 ₂、…、106 _N-2、106 _N-1及106 _N）包括沿著水平方向（例如方向X或方向Y）延伸的線部分105（例如，105 ₁、105 ₂、...、105 _N-2、105 _N-1及105 _N）、沿著垂直方向（例如，方向Z）延伸的通孔部分104（例如，104 ₁、104 ₂、...、104 _N-2、104 _N-1及104 _N）及/或其組合。經圖案化的導電層106可以被稱為內連線107的金屬化層或重分佈層，以提供路由功能，並且可以被統稱為內連線107的路由結構。介電層103可以被統稱為內連線107的介電結構，以對路由結構（內連線107的金屬化層或重分佈層）提供保護。在一些實施例中，於內連線107中，介電層（例如，103）和經圖案化的導電層（例如，106）交替佈置（例如，被形成）。一個介電層與相應的一個金屬化層一起可被認為是內連線107的一個構建層（例如，103 ₁和106 ₁；103 ₂和106 ₂；103 _N-2和106 _N-2；103 _N-1和106 _N-1；103 _N和106 _N；或其類似物）。如圖13所示，舉例來說，介電層103的最頂部層（例如，103 _N）以可觸及的方式暴露出經圖案化的導電層106的最頂部層（例如，106 _N）以用於外部連接。在本揭露中，介電層103和經圖案化的導電層106中的數目或層不限於圖13中所描述的，並且可基於需求和設計布局來選擇和指定。在一些實施例中，經圖案化的導電層106的線尺寸（例如，厚度和寬度）沿著方向Z從構建層的最底部層（例如，接近裝置層102）向構建層的最頂部層逐漸增加。

在一些實施例中，沿著水平方向（例如，方向X及/或方向Y）延伸的線部分105（例如，105 ₁、105 ₂、...、105 _N-2、105 _N-1及105 _N）及/或沿著水平方向（例如，方向X及/或方向Y）延伸的線部分105（例如，105 ₁、105 ₂、...、105 _N-2、105 _N-1及105 _N）與連接到線部分105（例如，105 ₁、105 ₂、...、105 _N-2、105 _N-1及105 _N）並沿垂直方向（例如方向Z）延伸的通孔部分104（例如，104 ₁、104 ₂、...、104 _N-2、104 _N-1及104 _N）被稱為經圖案化的導電層106的導電圖案/導電段。在一個實施例中，構建層的經圖案化的導電層106（例如，106 ₁、106 ₂、…、106 _N-2、106 _N-1及106 _N）的材料彼此相同。作為另一種選擇，不同構建層的經圖案化的導電層106（例如，106 ₁、106 ₂、…、106 _N-2、106 _N-1及106 _N）的材料可以彼此不同。另外，線部分105（例如，105 ₁、105 ₂、...、105 _N-2、105 _N-1及105 _N）可以稱為導線、導電跡線、導電溝渠、金屬化線、路由線或重分佈線，並且通孔部分104（例如，104 ₁、104 ₂、...、104 _N-2、104 _N-1及104 _N）可以稱為導通孔、金屬化通孔、路由通孔或重分佈通孔。

另外，內連線107可以包含一個或多個晶種層（未示出）以有利於經圖案化的導電層106的形成，其中晶種層可以插在經圖案化的導電層106和介電層103之間。在包括晶種層的實施例中，一個經圖案化的導電層106與相應的一個晶種層（未示出）可以一起被稱為內連線107的金屬化層或重分佈層，以提供路由功能。即，在這樣的實施例中，一個經圖案化的導電層106和對應的一個晶種層（未示出）可以被統稱為內連線107的路由結構。舉例來說，晶種層中的每一者覆蓋經圖案化的導電層106的底表面與側壁。在一些實施例中，晶種層獨立地為金屬或金屬合金層，其可為單個層或包括由不同材料形成的多個子層的複合層。每個晶種層的材料可包括鈦、銅、鉬、鎢、氮化鈦、鈦鎢、其組合、或其類似物等，其可使用例如噴濺、PVD等來形成。在一些實施例中，晶種層包括銅層。在一些實施例中，晶種層獨立地包括鈦層及位於所述鈦層之上的銅層。或者，可以省略晶種層。

參考圖3，在一些實施例中，根據圖37中所描繪的方法1000的步驟S1006，內連線107的第一部分107 _L被形成在裝置層102與環形壁300的第一部分31之上。為了說明目的，在圖3中，內連線107的第一部分107 _L可包括兩個構建層（例如，103 ₁與106 ₁以及103 ₂與106 ₂），然而，本揭露不限於此。根據需求和設計要求，內連線107的第一部分107 _L所包括的構建層的數目可以包括一個、兩個、三個或多於三個，只要內連線107的第一部分107 _L能夠滿足在裝置層102的構件之間提供局部內連的要求即可。內連線107的第一部分107 _L可以稱為內連線107的局部內連或局部內連線。

在一些實施例中，內連線107的第一部分107 _L可透過（但不限於）以下方式而形成：在裝置層102之上形成第一介電材料的毯覆層；圖案化第一介電材料的毯覆層以形成介電層103 ₁，介電層103 _1­­具有多個第一開口（未標記），第一開口貫穿介電層103 ₁並且以可觸及方式顯露出裝置層102的部分（例如，金屬特徵）；在介電層103 ₁上方可選地形成第一晶種層材料的毯覆層，第一晶種層材料的毯覆層延伸到第一開口中以襯墊第一開口並接觸裝置層102的經暴露的部分；在第一晶種層材料的毯覆層上形成第一導電材料的毯覆層；透過執行平坦化製程來圖案化第一導電材料的毯覆層與第一晶種層材料的毯覆層，以移除位於介電層103 ₁的所示最頂表面上方的多餘的第一導電材料的毯覆層與第一晶種層材料的毯覆層而形成經圖案化的導電層106 ₁以及可選的第一晶種層，從而形成一個構建層（例如，包括103 ₁和106 ₁的第一構建層（未標記））；在經圖案化的導電層106 ₁、介電層103 ₁和第一相應晶種層（如果有的話）之上形成第二介電材料的毯覆層；圖案化第二介電材料的毯覆層以形成介電層103 ₂，介電層103 _2­­具有多個第二開口（未標記），第二開口貫穿介電層103 ₂並且以可觸及方式顯露出經圖案化的導電層106 ₁的所示頂表面；在介電層103 ₂上方可選地形成第二晶種層材料的毯覆層，第二晶種層材料的毯覆層延伸到第二開口中以襯墊第二開口並接觸經圖案化的導電層106 ₁的經暴露的部分；在第二晶種層材料的毯覆層上形成第二導電材料的毯覆層；透過執行另一個平坦化製程來圖案化第二導電材料的毯覆層與第二晶種層材料的毯覆層，以移除位於介電層103 ₂的所示最頂表面上方的多餘的第二導電材料的毯覆層與第二晶種層材料的毯覆層而形成經圖案化的導電層106 ₂以及可選的第二晶種層，從而形成一個構建層（例如，包括103 ₂和106 ₂的第二構建層（未標記））。至此，內連線107的第一部分107 _L已製造完成。內連線107的第一部分107 _L可透過單鑲嵌或雙鑲嵌製程而被形成在裝置層102之上。本揭露不限於此。在一些實施例中，內連線107的第一部分107 _L在中段（middle-end-of-line，MEOL）製造製程中被形成。平坦化製程可單獨地包括研磨製程（grinding process）、化學機械研磨（chemical mechanical polishing，CMP）製程、蝕刻製程、其組合等。蝕刻製程可包括乾式蝕刻、濕式蝕刻或它們的組合等。內連線107的第一部分107 _L中包含的介電層103可以獨立地被稱為MEOL介電質、MEOL介電層、ILD、ILD層、MEOL ILD或MEOL ILD層，並且內連線107的第一部分107 _L中包含的經圖案化的導電層106有時可以獨立地被稱為MEOL金屬特徵、MEOL導電層、MEOL金屬化層或MEOL重分佈層。

介電層103（例如，103 ₁和103 ₂）的形成和材料可以與裝置層102的介電質的形成製程和材料相似或實質上相同，因此為了簡潔，在此不再重複。在非限制性實例中，介電層103（例如，103 ₁和103 ₂）包括氧化物、LK材料或其組合等。在一個實施例中，第一部分107 _L中所包含的介電層103（例如，103 ₁和103 ₂）的材料彼此相同。作為另一種選擇，第一部分107 _L中所包括的介電層103（例如，103 ₁和103 ₂）的材料可以是部分或全部不同。

經圖案化的導電層106（例如，106 ₁和106 ₂）的形成和材料可以與裝置層102的金屬特徵的形成製程和材料相似或實質上相同，因此為了簡潔，在此不再重複。在非限制性實例中，經圖案化的導電層106（例如，106 ₁和106 ₂）包括Co、Ru、W、或類似物等。在一個實施例中，第一部分107 _L中所包含的不同構建層中的經圖案化的導電層106（例如，106 ₁和106 ₂）的材料彼此相同。作為另一種選擇，第一部分107 _L中所包含的不同構建層中的經圖案化的導電層106（例如，106 ₁和106 ₂）的材料可以是部分或全部不同。

在一些實施例中，如圖3和圖4所示，根據圖37中所描繪的方法1000的步驟S1006，在基底101之上的內連線107的第一部分107 _L中形成環形壁300的第二部分（second portion）32。環形壁300的第二部分32包括子層300 ₁以及堆疊在其上方的子層300 ₂，在一些實施例中。在這樣的情況中，子層300 ₁被設置在子層300 ₀之上且與其電耦合，且子層300 ₂被設置在子層300 ₁之上且與其電耦合，其中子層300 ₁插置在子層300 ₀和子層300 ₂之間並且電耦合至子層300 ₀和子層300 ₂。環形壁300的第二部分32可以穿透內連線107的第一部分170 _L，如圖3所示。在這樣的情況中，子層300 ₁穿過第一構建層（包括103 ₁和106 ₁），並且子層300 ₂穿過第二構建層（包括103 ₂和106 ₂）。舉例來說，環形壁300的子層300 ₂的表面S2被介電層130 ₂的表面S130 ₂以可觸及的方式暴露。在一些實施例中，環形壁300的子層300 ₂的表面S2與介電層103 ₂的表面S103 ₂實質上切齊。即，環形壁300的子層3002的表面S2可以是實質上共面於介電層103 ₂的表面S103 ₂，如圖3所示。在一些實施例中，如圖4的平面圖與圖3的剖面圖中的虛框A所勾勒的部分的平面圖所示，環形壁300的第二部分32（例如，子層300 ₁和300 ₂）呈正方形，具有外側壁SWo300和與外側壁SWo300在側向方向（例如方向X和方向Y）上的相對的內側壁SWi300。即，第二部分32（例如，子層300 ₁和300 ₂）和第一部分31（例如，子層300 ₀）共用相同的外側壁SWo300以及內側壁SWi300。

環形壁300的第二部分32（例如，子層300 ₁和300 ₂）的形成和材料可以相似或實質上相同於如先前在圖3和圖4中所描述的內連線107的第一部分107 _L的金屬特徵（例如，具有或不具有可選的晶種層的經圖案化的導電層106）的形成製程和材料、如先前在圖1和圖2中描述的環形壁300的第一部分31（包括具有或不具有可選的晶種層的子層300 ₀）的形成製程和材料及/或如先前在圖1和圖2中描述的裝置層102的金屬特徵（包括具有或不具有可選的晶種層）的形成製程和材料，因而不再重複。在一些實施例中，環形壁300的子層300 ₁透過介電層103 ₁與經圖案化的導電層106 ₁相間隔，環形壁300的子層300 ₂透過介電層103 ₂與經圖案化的導電層106 ₂相間隔。換句話說，介電層103 ₁側向地覆蓋環形壁300的子層300 ₁，介電層103 ₂側向地覆蓋環形壁300的子層300 ₂。在一些實施例中，可選的晶種層可以選擇性地被形成，以覆蓋環形壁300的子層300 ₁的所示底表面、內側壁和外側壁，並且另一個可選的晶種層可以選擇性地被形成，以覆蓋環形壁300的子層300 ₂的所示底表面、內側壁和外側壁。在具有可選的晶種層的實施例中，環形壁300的子層300 ₂透過介於其間的可選的晶種層電耦合到環形壁300的子層300 ₁，並且環形壁300的子層300 ₁透過插入其間的可選的晶種層電耦合到環形壁300的子層300 ₀。在省略了可選的晶種層的實施例中，環形壁300的子層300 ₂透過直接接觸電耦合到環形壁300的子層300 ₁，並且環形壁300的子層300 ₁透過直接接觸電耦合至環形壁300的子層300 ₀。換句話說，環形壁300的第一部分31與環形壁300的第二部分32為物理接觸並電耦合。

對於非限制性範例，位於距基底101的表面S101t相同高度處的環形壁300的子層300 ₁和第一部分107 _L中的經圖案化的導電層106 ₁在相同的步驟中被形成。然而，本揭露不限於此。或者，位於距基底101的表面S101t相同高度處的環形壁300的子層300 ₁和第一部分107 _L中的經圖案化的導電層106 ₁可以在不同的步驟中被形成。對於另一個非限制性範例，位於距基底101的表面S101t相同高度處的環形壁300的子層300 ₂和第一部分107 _L的經圖案化的導電層106 ₂在相同的步驟中被形成。然而，本揭露不限於此。或者，位於距基底101的表面S101t相同高度處的環形壁300的子層300 ₂和第一部分107 _L的經圖案化的導電層106 ₂可以在不同的步驟中被形成。環形壁300的第二部分32所包含的構建層的數目可以包括一個、兩個、三個或多於三個，根據需求和設計要求，只要環形壁300的第二部分32能夠完全穿透內連線107的第一部分107 _L即可。舉例來說，環形壁300的第二部分32中所包含的構建層的數目與內連線107的第一部分107 _L中所包含的構建層的數目相同。

繼續參考圖5，在一些實施例中，根據圖37中所描繪的方法1000的步驟S1008，在內連線107的第一部分107 _L和環形壁300的第二部分32上方形成內連線107的第二部分107 _G。為了說明目的，在圖5中，內連線107的第二部分107 _G可以包括至少兩個構建層（例如，103 _N-2與106 _N-2以及103 _N-1與106 _N-1），然而，本揭露不包括僅限於此。內連線107的第二部分107 _G中所包括的構建層的數目可以包括一個、兩個、三個或多於三個，根據需求和設計要求，只要內連線107的第二部分107G能夠滿足在裝置層102的構件之間提供全局內連的要求即可。內連線107的第二部分107 _G可以被稱為內連線107的全域內連或全域內連線。

內連線107的第二部分107 _G可透過（但不限於）以下方式而形成：重複第一及/或第二構建層的形成步驟，以在形成第二構建層（例如，在圖3與圖4中的103 ₂和106 ₂）之後形成構建層的其餘部分（例如，第三構建層、第四構建層、…、第（N-2）構建層（例如，包括103 _N-2和106 _N-2）、以及第（N-1）構建層（例如，包括103 _N-1和106 _N-1））。至此，內連線107的第二部分107 _G已製造完成。內連線107的第二部分107 _G可透過單鑲嵌或雙鑲嵌製程而被形成在內連線107的第一部分107 _L之上。本揭露不限於此。

在一些實施例中，內連線107的第二部分107 _G在後段（back-end-of-line，BEOL）製造製程中被形成。平坦化製程可以單獨地包括研磨製程、化學機械研磨製程、蝕刻製程或其組合等。蝕刻製程可以包括乾式蝕刻、濕式蝕刻或其組合等。內連線107的第二部分107 _G中包含的介電層103可以獨立地被稱為BEOL介電質、BEOL介電層、ILD、ILD層、BEOL ILD或BEOL ILD層，並且內連線107的第二部分107 _G中包括的經圖案化的導電層106有時可以獨立地被稱為BEOL金屬特徵、BEOL導電層、BEOL金屬化層或BEOL重分佈層。

介電層103（例如，103 _N-2和103 _N-1）的形成和材料可以與裝置層102的介電質的形成製程和材料相似或實質上相同，因此為了簡潔，在此不再重複。在非限制性實例中，介電層103（例如，103 _N-2和103 _N-1）包括氧化物、LK材料、ELK材料或其組合等。在一個實施例中，第二部分107 _G中所包含的介電層103（例如，103 _N-2和103 _N-1）的材料彼此相同。作為另一種選擇，第二部分107 _G中所包括的介電層103（例如，103 _N-2和103 _N-1）的材料可以是部分或全部不同。

經圖案化的導電層106（例如，106 _N-2和106 _N-1）的形成和材料可以與裝置層102的金屬特徵的形成製程和材料相似或實質上相同，因此為了簡潔起見，在此不再重複。在非限制性範例中，經圖案化的導電層106（例如，106 _N-2和106 _N-1）包括Cu、Cu合金等。在一個實施例中，第二部分107 _G中所包含的不同構建層中的經圖案化的導電層106（例如，106 _N-2和106 _N-1）的材料彼此相同。作為另一種選擇，第二部分107 _G中所包含的不同構建層中的經圖案化的導電層106（例如，106 _N-2和106 _N-1）的材料可以是部分或全部不同。

在一些實施例中，如圖5和圖6所示，根據圖37中描繪的方法1000的步驟S1008，在基底101之上的內連線107的第二部分107 _G中形成環形壁300的第三部分（third portion）33。環形壁300的第三部分33可包括至少兩個子層，例如子層300 _N-2以及堆疊在其上方的子層300 _N-1，如圖5所示。在這樣的情況中，子層300 _N-2位於子層300 ₂之上並且電耦合到子層300 ₂，並且子層300 _N-1位於子層300 _N-2之上並且電耦合到子層300 _N-2，其中子層300 _N-2插置在子層300 ₂和子層300 _N-1之間並且電耦合到子層300 ₂和子層300 _N-1。環形壁300的第三部分33可以穿透內連線107的第二部分170 _G，如圖5所示。在這樣的情況中，子層300 _N-2穿透第（N-2）個構建層（包括103 _N-2和106 _N-2），並且子層300 _N-1穿透第（N-1）個構建層（包括103 _N-1和106 _N-1）。舉例來說，環形壁300的子層300 _N-1的表面S3被介電層103 _N-1的表面S103 _N-1以可觸及的方式暴露。在一些實施例中，環形壁300的子層300 _N-1的表面S3與介電層103 _N-1的表面S103 _N-1實質上切齊。即，環形壁300的子層300 _N-1的表面S3可以是實質上共面於介電層103 _N-1的表面S103 _N-1，如圖5所示。下文中，子層300 _N-1的表面S3可以被稱為環形壁300的表面S300t。在一些實施例中，如圖6的平面圖與圖5的剖面圖中的虛框A所勾勒的部分的平面圖所示，環形壁300的第三部分33（例如，子層300 _N-2和300 _N-1）呈正方形，具有外側壁SWo300和與外側壁SWo300在側向方向（例如方向X和方向Y）上的相對的內側壁SWi300。也就是說，環形壁300的第三部分33（例如，子層300 _N-2和300 _N-1）、第二部分32（例如，子層300 ₁和300 ₂）以及第一部分31（例如，子層300 ₀）共用相同的外側壁SWo300以及內側壁SWi300。環形壁300的外側壁SWo300和內側壁SWi300可以是實質上垂直側壁，如圖5和圖6所示。作為另一種選擇，環形壁300的外側壁SWo300和內側壁SWi300中的至少一個可以是傾斜的。本揭露不限於此。在另一個替代實施例中，環形壁300的外側壁SWo300和內側壁SWi300中的至少一個呈現波形形式。

環形壁300的第三部分33（例如，子層300 _N-2和300 _N-1）的形成和材料可以相似或實質上相同於如先前在圖5和圖6中所描述的內連線107的第二部分107 _G的金屬特徵（例如，具有或不具有可選的晶種層的經圖案化的導電層106）的形成製程和材料、如先前在圖3和圖4中所描述的內連線107的第一部分107 _L的金屬特徵（例如，具有或不具有可選的晶種層的經圖案化的導電層106）的形成製程和材料、如先前在圖3和圖4中描述的環形壁300的第二部分32（包括具有或不具有可選的晶種層的子層300 ₂、300 ₁）的形成製程和材料、如先前在圖1和圖2中描述的環形壁300的第一部分31（包括具有或不具有可選的晶種層的子層300 ₀）的形成製程和材料及/或如先前在圖1和圖2中描述的裝置層102的金屬特徵（包括具有或不具有可選的晶種層）的形成製程和材料，因而不再重複。在一些實施例中，環形壁300的子層300 _N-2透過介電層103 _N-2與經圖案化的導電層106 _N-2相間隔，環形壁300的子層300 _N-1透過介電層103 _N-1與經圖案化的導電層106 _N-1相間隔。換句話說，介電層103 _N-2側向地覆蓋環形壁300的子層300 _N-2，介電層103 _N-1側向地覆蓋環形壁300的子層300 _N-1。在一些實施例中，可選的晶種層可以選擇性地被形成，以覆蓋環形壁300的子層300 _N-2的所示底表面、內側壁和外側壁，並且另一個可選的晶種層可以選擇性地被形成，以覆蓋環形壁300的子層300 _N-1的所示底表面、內側壁和外側壁。在具有可選的晶種層的實施例中，環形壁300的子層300 _N-1透過介於其間的可選的晶種層電耦合到環形壁300的子層300 _N-2，並且環形壁300的子層300 _N-2透過介於其間的可選的晶種層（以及第三部分33的附加子層，如果有的話）電耦合至環形壁300的子層300 ₂。在省略了可選的晶種層的實施例中，環形壁300的子層300 _N-1透過直接接觸電耦合到環形壁300的子層300 _N-2，並且環形壁300的子層300 _N-2透過直接接觸（或/及透過介於其間的第三部分33的附加子層（沒有晶種層），如果有的話）電耦合到環形壁300的子層300 ₂。換句話說，環形壁300的第二部分32與環形壁300的第三部分33物理接觸並電耦合。

對於非限制性範例，位於距基底101的表面S101t相同高度處的環形壁300的子層300 _N-2和第二部分107 _G中的經圖案化的導電層106 _N-2在相同的步驟中被形成。然而，本揭露不限於此。或者，位於距基底101的表面S101t相同高度處的環形壁300的子層300 _N-2和第二部分107 _G中的經圖案化的導電層106 _N-2可以在不同的步驟中被形成。對於另一個非限制性範例，位於距基底101的表面S101t相同高度處的環形壁300的子層300 _N-1和第二部分107 _G中的經圖案化的導電層106 _N-1在相同的步驟中被形成。然而，本揭露不限於此。或者，位於距基底101的表面S101t相同高度處的環形壁300的子層300 _N-2和第二部分107 _G中的經圖案化的導電層106 _N-2可以在不同的步驟中被形成。環形壁300的第三部分33所包含的構建層的數目可包括一個、兩個、三個或多於三個，根據需求和設計需求，只要環形壁300的第三部分33能夠完全穿透內連線107的第二部分107 _G即可。舉例來說，環形壁300的第三部分33中所包含的構建層的數目與內連線107的第二部分107 _G中所包含的構建層的數目相同。至此，環形壁300已製造完成。

環形壁300可以被稱為防護環壁（guard ring wall）、防護壁（guard wall）、金屬壁（metal wall）、金屬化壁（metallic wall）、導電壁（conductive wall）、垂直壁（vertical wall）或隔離壁（isolation wall）。在一些實施例中，如果考慮圖6的平面圖（例如，在XY平面上），環形壁300的剖面為正方形的環狀形式。作為另一種選擇，在平面圖中，環形壁300的剖面可以是圓形、橢圓形、橢圓形、矩形、六邊形、八角形或任何其他合適的多邊形形狀的環狀形式，取決於需求和設計要求。本揭露不限於此。如圖5和圖6所示，舉例來說，在環形壁300中，第一部分31、第二部分32與第三部分33的內側壁在方向Z中彼此實質上對齊，並且第一部分31、第二部分32與第三部分33的外側壁在方向Z中彼此實質上對齊。

參考圖7和圖8，在一些實施例中，根據圖37中描繪的方法1000的步驟S1010，對圖5和圖6中所描繪的結構進行第一圖案化製程以在內連線107的第一部分107 _L和第二部分107 _G、裝置層102以及基底101中形成第一開口孔洞（first opening hole）OP1。舉例來說，第一開口孔洞OP1被形成在基底101的表面S101t處（例如，鄰近表面S101t）。如圖7所示，第一開口孔洞OP1可完全貫穿內連線107的第一部分107 _L和第二部分107 _G以及裝置層102，並且可進一步延伸至基底101中。在一些實施例中，第一開口孔洞OP1從內連線107的第二部分107 _G的介電層103 _N-1的表面S103 _N-1向裝置層102延伸，而到達基底101內部的位置。也就是說，第一開口孔洞OP1中的底部（bottom）SB1位於基底101內部的位置處。所述位置可在基底101的厚度的約1/2至約1/3（對於表面S101）處；然而，本揭露不限於此。如此一來，第一開口孔洞OP1的高寬比較小，易於較好控制，且有利於後續形成的構件（例如400A、400B或它們的組合）的形成。在這樣的情況中，第一開口孔洞OP1不穿透基底101。

第一開口孔洞OP1可以被設置在環形壁300內，如圖7和圖8所示。即，第一開口孔洞OP1與環形壁300隔開，在一些實施例中。舉例來說，環形壁300的內側壁SWi300與第一開口孔洞OP1的側壁（sidewall）SS1之間的距離D1介於約0.2μm至約2μm之間，但也可以取代地使用其他合適的距離。在這樣的情況中，在平面圖中，第一開口孔洞OP1例如是被環形壁300（例如內側壁SWi300）限定（confine）。沿著方向Z在基底101上的垂直投影（例如，圖8的平面圖）中，第一開口孔洞OP1可以完全（或連續地）被環形壁300環繞（例如，包圍）。透過環形壁300，可以在第一開口孔洞OP1的形成過程中防止濕氣侵襲內連線107的第一部分107 _L的和第二部分107 _G金屬特徵以及裝置層102的金屬特徵和構件。如果考慮第一開口孔洞OP1的平面圖（例如XY平面），第一開口孔洞OP1的形狀可包括圓形，如圖8所示。然而，本揭露不限於此；在替代實施例中，在平面圖上，第一開口孔洞OP1的形狀可以是矩形、橢圓形、卵形、四邊形、八邊形或任何適當的多邊形形狀。舉例來說，如圖7所示，第一開口孔洞OP1的側壁SS1是實質上垂直。作為另一種選擇，第一開口孔洞OP1的側壁SS1可以是傾斜的側壁。

第一圖案化製程可以包括光微影和蝕刻製程。舉例來說，在內連線107的介電層103 _N-1的表面S103 _N-1以及環形壁300的子層300 _N-1的表面S300 _N-1之上形成圖案罩幕層（未示出）。經圖案化的罩幕層可包括光阻及/或一個或多個硬罩幕層。舉例來說，經圖案化的罩幕層具有暴露出被環形壁300包圍的內連線107的介電層103 _N-1的一部分的開口（未示出）。接著，可執行使用經圖案化的罩幕層作為蝕刻罩幕的蝕刻製程。舉例來說，進行以經圖案化罩幕層作為蝕刻罩幕的蝕刻製程，以去除被經圖案化的罩幕層暴露出來的內連線107的部分，從而形成第一開口孔洞OP1。另外，在蝕刻製程的過程中，除了進一步移除位於被去除的內連線107的部分下方的裝置層102的部分外，並且更移除基底101的一部分。為了說明目的，第一開口孔洞OP1的數目並不限制於本揭露，並且可以基於需求和布局設計來指定和選擇。蝕刻製程可以包括乾式蝕刻、濕式蝕刻或其組合等。

參考圖9和圖10，在一些實施例中，晶種阻障材料（seed barrier material）4100和導電材料（conductive material）4200依序地被形成在圖7和圖8中所示的結構之上。舉例來說，晶種阻障材料4100共形地被形成在內連線107的第二部分107 _G的表面S103 _N-1之上，並且進一步延伸到第一開口孔洞OP1中以墊襯第一開口孔洞OP1的側壁SS1以及底部SB1，並且接著在晶種阻障材料4100上方形成導電材料4200，並進一步填充第一開口孔洞OP1。如圖9所示，晶種阻障材料4100可以從內連線107的第二部分107 _G的表面S103 _N-1延伸到由第一開口孔洞OP1暴露的基底101的部分。在一些實施例中，晶種阻障材料4100被設置在基底101和導電材料4200之間、在裝置層102和導電材料4200之間、在內連線107的第一部分107 _L和導電材料4200之間、以及在內連線107的第二部分107 _G和導電材料4200之間。晶種阻障材料4100的材料可以由TiN、Ta、TaN、Ti或其類似物等製成，其可以透過諸如CVD、PVD、ALD等的沉積製程形成。導電材料4200的材料可以由銅、鎢、鋁、銀、其組合或其類似物等製成，其可由沉積製程（例如CVD、PVD或其類似物）、鍍覆製程、其組合等形成。這裡，當「層」被描述為共形或共形地形成時，其表示所述層具有沿著其上形成有所述層的區域延伸的基本上相等的厚度。

參考圖11和圖12，在一些實施例中，根據圖37中所描繪的方法1000的步驟S1012，對晶種阻障材料4100和導電材料4200進行第一平坦化製程，在第一開口孔洞OP1中形成垂直連接結構（vertical connection structure）（例如，圖19和圖20中的400A）的第一部分400n。舉例來說，將晶種阻障材料4100和導電材料4200平坦化，去除位於內連線107的第二部分107 _G的表面S103 _N-1上的多餘的晶種阻障材料4100和導電材料4200的部分，以在第一開口孔洞OP1內部形成襯裡特徵（liner structure）410以及導電特徵（conductive structure）420，其中襯裡特徵410和導電特徵420共同構成垂直連接結構400A的第一部分400n。在一些實施例中，襯裡特徵410的表面S410和導電特徵420的表面S420一起構成第一部分400n的表面S400n。襯裡特徵410的內表面（inner surface）SWi410與導電特徵420物理接觸，而外表面（outer surface）SWo410與內連線107的介電層103、裝置層102的介電質以及基底101的介電質物理接觸。如圖11所示，第一部分400n的表面S400n（包括襯裡特徵410的表面S410和導電特徵420的表面S420）可以為實質上切齊於內連線107的第二部分107 _G的經圖案化的導電層106 _N-1的表面（例如線部分150 _N-1的表面S105 _N-1）與介電層103 _N-1的表面S103 _N-1以及環形壁300的表面S300t。舉例來說，第一部分400n的表面S400n（包括襯裡特徵410的表面S410和導電特徵420的表面S420）是實質上共面於內連線107的第二部分107 _G的經圖案化的導電層106 _N-1的表面（例如S105 _N-1）與介電層103 _N-1的表面S103 _N-1以及環形壁300的表面S300t。

舉例來說，如圖12所示，在平面圖中，垂直連接結構400A的第一部分400n被環形壁300（例如內側壁SWi300）限定，其中導電特徵420被襯裡特徵410限定。沿著方向Z在基底101上的垂直投影（例如圖12的平面圖）中，垂直連接結構400A的第一部分400n可以完全（或連續地）被環形壁300環繞（例如，包圍），且導電特徵420透過襯裡特徵410與介電層103 _N-1和環形壁300分開。在圖12的平面圖中，第一部分400n的導電特徵420的直徑（或者說，側向寬度）D420介於約1.0μm至約3.0μm之間，但也可以替代地使用其他合適的直徑。在圖12的平面圖中，第一部分400n的直徑（或者說，側向寬度）D400n介於約1.0μm至約3.0μm之間，但是也可以替代地使用其他合適的直徑。在其他實施例中，襯裡特徵410可以被省略。應理解，垂直連接結構400A的第一部分400n的形狀可以對應於第一開口孔洞OP1的形狀並且可以透過調節第一開口孔洞OP1的形狀來控制。

第一平坦化製程可包括研磨製程、化學機械研磨製程、蝕刻製程或其組合等。在執行第一平坦化製程的過程中，也可以將介電層130 _N-1及/或經圖案化的導電層106 _N-1進行平坦化。在平坦化之後，可以選擇性地執行清洗製程，以例如清潔與移除自第一平坦化製程所產生的殘留物。然而，本揭露不限於此，並且可以透過任何其他適當的方法來執行第一平坦化製程。

參考圖13和圖14，在一些實施例中，根據圖37中所描繪的方法1000的步驟S1014，在內連線107的第二部分107 _G、環形壁300以及垂直連接結構400A的第一部分400n之上形成內連線107的第三部分107 _B。為了說明目的，在圖13中，內連線107的第三部分107 _B可包括建構層（例如，103 _N和106 _N）。內連線107的第三部分107 _B的建構層（例如，103 _N和106 _N）可以是內連線107的最外層，如圖13所示。舉例來說，第三部分107 _B的構建層（例如，103 _N和106 _N）是內連線107的最外部（或最頂部）的構建層。內連線107的第三部分107 _B可以被稱為半導體裝置SD1的接合層，有時也可以被認為是內連線107的全域內連線的一部分。

內連線107的第三部分107 _B可透過（但不限於）以下方式而形成：重複第一及/或第二構建層的形成步驟，以在第（N-1）構建層（例如，包括圖5和圖6中的103 _N-1和106 _N-1）之後形成最外部的構建層（例如，第（N）構建層（例如，包括103N和106N））。至此，內連線107的第三部分107 _B已製造完成。內連線107的第三部分107 _B可透過單鑲嵌或雙鑲嵌製程而被形成在內連線107的第二部分107 _G之上。本揭露不限於此。至此，內連線107已製造完成。在一些實施例中，垂直連接結構400A的第一部分400n電耦合到內連線107。如圖13所示，內連線107的第三部分107 _B中的經圖案化的導電層106 _N的通孔部分104 _N可以物理接觸垂直連接結構400A的第一部分400n中的導電特徵420。舉例來說，沿著方向Z在垂直投影中（例如圖14），內連線107的第三部分107 _B中的經圖案化的導電層106 _N的通孔部分104 _N站立在（例如，重疊）垂直連接結構400A的第一部分400n中的導電特徵420上。

在一些實施例中，內連線107的第三部分107 _B在BEOL製造製程中被形成。平坦化製程可以單獨地包括研磨製程、化學機械研磨製程、蝕刻製程或其組合等。蝕刻製程可以包括乾式蝕刻、濕式蝕刻或其組合等。內連線107的第三部分107 _B中包含的介電層103（例如，103 _N）可以獨立地稱為BEOL介電質、BEOL介電層、ILD、ILD層、BEOL ILD或BEOL ILD層，並且包括在內連線107的第三部分107 _B中包括的經圖案化的導電層106（例如，106 _N）有時可以獨立地被稱為BEOL金屬特徵、BEOL導電層、BEOL金屬化層或BEOL重分佈層。

介電層103（例如，103 _N）的形成和材料可以與裝置層102的介電質的形成製程和材料相似或實質上相同，因此為了簡潔，在此不再重複。在非限制性實例中，介電層103（例如103 _N）包括氧化物、LK材料、ELK材料或其組合等。經圖案化的導電層106（例如106 _N）的形成和材料可以與裝置層102的金屬特徵的形成製程和材料相似或實質上相同，因此為了簡潔起見，在此不再重複。在非限制性範例中，經圖案化的導電層106（例如106 _N）包括Cu、Cu合金、Al等。

在形成內連線107的構造層之後，圖13和圖14中所示的結構可以被翻轉（即上下顛倒）並透過夾持裝置（holding device）（未示出）來固定。舉例來說，採用夾持裝置（未示出）來透過保持內連線107以將圖13和圖14中所示的結構固定住。夾持裝置可以是黏合膠帶（adhesive tape）、載體膜（carrier film）或吸力墊（suction pad）。例如，經翻轉後，基底101朝上且可以透過可觸及的方式被暴露。

參考圖15和圖16，在一些實施例中，根據圖37中所描繪的方法1000的步驟S1016，基底101被平坦化。舉例來說，基底101的背側（例如，表面S101）經歷平坦化製程以獲得表面S101b，所述表面S101b為足夠平坦以促進後續的製程。基底101的表面S101b可以稱為基底101的非主動表面、背側或後側。平坦化製程可包括研磨製程、化學機械研磨製程、蝕刻製程或其組合等。在平坦化製程期間，基底101的表面S101上自然形成的氧化物也可以被平坦化（例如，去除）。在平坦化之後，可以選擇性地執行清洗製程，以例如清潔與移除自平坦化製程所產生的殘留物。然而，本揭露不限於此，並且可以透過任何其他適當的方法來執行平坦化製程。

繼續參考圖15和圖16，在一些實施例中，根據圖37中所描繪的方法1000的步驟S1018，對基底101進行第二圖案化製程以形成第二開口孔洞（second opening hole）OP2。舉例來說，第二開口孔洞OP2被形成在基底101的表面S101b處（例如，鄰近表面S101b）。如圖15所示，第二開口孔洞OP2可以從基底101的表面S101b向裝置層102延伸，而到達基底101內部的位置，所述位置能夠暴露出第一開口孔洞OP1的底部SB1和側壁SS1。舉例來說，第一開口孔洞OP1的底部SB1被第二開口孔洞OP2完全暴露，而第一開口孔洞OP1的側壁SS1被第二開口孔洞OP2部分暴露。在這樣的情況中，垂直連接結構400A的第一部分400n的襯裡特徵410的一部分（例如，位在第一開口孔洞OP1的底部SB1和側壁SS1處的襯裡特徵410的外表面SWo410）被第二開口孔洞OP2暴露。也就是說，第二開口孔洞OP2的底部SB2位於基底101內部的位置處。所述位置可在基底101（具有表面S101b）的厚度的約1/2至約1/3處；然而，本揭露不限於此。如此一來，第二開口孔洞OP2的高寬比較小，易於較好控制，且有利於後續形成的構件（例如400A、400B或它們的組合）的形成。在這樣的情況中，第二開口孔洞OP2不穿透基底101。在一些實施例中，第二開口孔洞OP2的高寬比小於第一開口孔洞OP1的高寬比。

第二開口孔洞OP2可以被設置在環形壁300之上，如圖15所示。也就是說，在一些實施例中，第二開口孔洞OP2垂直地遠離環形壁300。在平面圖中，第二開口孔洞OP2可以被環形壁300（例如外側壁SWo300）限定。即，第二開口孔洞OP2的側向尺寸可以小於或實質上等於環形壁300的側向尺寸。舉例來說，沿著方向Z在基底101上的垂直投影（例如，圖16的平面圖）中，第二開口孔洞OP2的側壁SS2與環形壁300的外側壁SWo300對齊。在這樣的情況中，沿著方向Z在基底101上的垂直投影（例如，圖16的平面圖）中，第二開口孔洞OP2的側壁SS2與環形壁300的周邊（例如，外側壁SWo300）重疊。在第二開口孔洞OP2的側壁SS2是實質上與環形壁300的外側壁SWo300對齊的實施例中，第二開口孔洞OP2的寬度是實質上等於環形壁300的外徑D300。本揭露不限於此。作為另一種選擇，沿著方向Z在基底101上的垂直投影（例如，圖15的平面圖）中，第二開口孔洞OP2可以完全（或連續地）被環形壁300環繞（例如，包圍）。在這樣的情況中，沿著方向Z在基底101上的垂直投影中，第二開口孔洞OP2的側壁SS2比環形壁300的外側壁SWo300更接近環形壁300的中心（未標記）。在第二開口孔洞OP2的側壁SS2被環形壁300的外側壁SWo300包圍的實施例中，第二開口孔洞OP2的寬度小於環形壁300的外徑D300。

如果考慮第二開口孔洞OP2的平面圖（例如XY平面），第二開口孔洞OP2的形狀可包括圓形，如圖16所示。然而，本揭露不限於此；在替代實施例中，在平面圖上，第二開口孔洞OP2的形狀可以是矩形、橢圓形、卵形、四邊形、八邊形或任何適當的多邊形形狀。舉例來說，如圖15所示，第二開口孔洞OP2的側壁SS2是實質上垂直。作為另一種選擇，第二開口孔洞OP2的側壁SS2可以是傾斜的側壁。在另一方面，如圖15所示，第二開口孔洞OP2的底部SB2可以低於第一開口孔洞OP1的底部SB1。

第二圖案化製程可以包括光微影和蝕刻製程。舉例來說，在基底101的表面S101b之上形成圖案罩幕層（未示出）。經圖案化的罩幕層可包括光阻及/或一個或多個硬罩幕層。舉例來說，經圖案化的罩幕層具有暴露出基底101的與環形壁300相對應的部分的開口（未示出）。接著，可執行使用經圖案化的罩幕層作為蝕刻罩幕的蝕刻製程。舉例來說，進行以經圖案化罩幕層作為蝕刻罩幕的蝕刻製程，以去除被經圖案化的罩幕層暴露出來的基底101的部分，從而形成第二開口孔洞OP2。另外，在蝕刻製程期間，不移除由第二開口孔洞OP2暴露的第一部分400n的襯裡特徵410（例如，圖25及/或圖28）；然而，本揭露不限於此，在其他替代實施例中，可以移除第二開口孔洞OP2下方的第一部分400n的襯裡特徵410的部分（例如，圖26及/或圖27）。為了說明目的，第二開口孔洞OP2的數目並不限制於本揭露，並且可以基於需求和布局設計來指定和選擇。蝕刻製程可以包括乾式蝕刻、濕式蝕刻或其組合等。

參考圖17和圖18，在一些實施例中，晶種阻障材料4300和導電材料4400依序地被形成在圖15和圖16中所示的結構之上。舉例來說，晶種阻障材料4300共形地被形成在基底101的表面S101b上方，並且進一步延伸到第二開口孔洞OP2中以墊襯第二開口孔洞OP2的側壁SS2以及底部SB2，並且接著在晶種阻障材料4300上方形成導電材料4400，並進一步填充第二開口孔洞OP2。如圖17所示，晶種阻障材料4300可以從基底101的表面S101b延伸到由第二開口孔洞OP2暴露的垂直連接結構400A的第一部分400n的部分。即，由第二開口孔洞OP2暴露的垂直連接結構400A的第一部分400n的部分被晶種阻障材料4300覆蓋（例如，物理接觸）。在一些實施例中，晶種阻障材料4300被設置在基底101和導電材料4400之間以及在第一部分400n和導電材料4400之間的設置。晶種阻障材料4300的形成與材料相似或實質上相同於先前在圖10中所描述的晶種阻障材料4100的形成製程和材料，以及導電材料4400的形成和材料相似或實質上相同於先前在圖10中所描述的導電材料4200的形成製程和材料，故在此不再重複。在非限制性範例中，晶種阻障材料4300的材料與晶種阻障材料4100的材料相同。作為另一種選擇，晶種阻障材料4300的材料與晶種阻障材料4100的材料不同。在非限制性範例中，導電材料4400的材料與導電材料4200的材料相同。作為另一種選擇，導電材料4400的材料與導電材料4200的材料不同。

參考圖19和圖20，在一些實施例中，根據圖37所描繪的方法1000的步驟S1020，對晶種阻障材料4300和導電材料4400進行第二平坦化製程，在第二開口孔洞OP2中形成垂直連接結構400A的第二部分400w，從而形成垂直連接結構400A。舉例來說，將晶種阻障材料4300和導電材料4400平坦化，去除位於基底101的表面S101b處上多餘的晶種阻障材料4300和導電材料4400的部分，以在第二開口孔洞OP2內部形成襯裡特徵430和導電特徵440，其中襯裡特徵430和導電特徵440共同構成垂直連接結構400A的第二部分400w。在一些實施例中，襯裡特徵430的表面S430和導電特徵440的表面S440一起構成第二部分400w的表面S400w。如圖19所示，第二部分400w的表面S400w（包括襯裡特徵430的表面S430和導電特徵440的表面S440）可以與基底101的表面S101b實質上切齊。舉例來說，第二部分400w的表面S400w（包括襯裡特徵430的表面S430和導電特徵440的表面S440）實質上共面於基底101的表面S101b。

舉例來說，如圖20所示，在平面圖中，垂直連接結構400A的第二部分400w被環形壁300（例如外側壁SWo300）限定，其中導電特徵440被襯裡特徵430限定。沿著方向Z在基底101上的垂直投影（例如，圖20的平面圖）中，垂直連接結構400A的第二部分400w和環形壁300可以完全（或全部）彼此重疊，其中在其剖面圖（例如，圖19）中，導電特徵440可以透過襯裡特徵430與基底101和環形壁300分開。在圖20的平面圖中，第二部分400w的直徑（或者說，側向寬度）D400w介於約2.5μm到約7.5μm之間，但是可以可選地使用其他合適的直徑。在非限制性範例中，第二部分400w的直徑D400w與環形壁300的外徑D300實質上相同。在其他實施例中，襯裡特徵430可以被省略。應理解，垂直連接結構400A的第二部分400w的形狀可以對應於第二開口孔洞OP2的形狀並且可以透過調節第二開口孔洞OP2的形狀來控制。

作為另一種選擇（未示出），沿著方向Z在基底101上的垂直投影中，垂直連接結構400A的第二部分400w可以完全（或全部）與環形壁300重疊，並且環形壁300的周邊可以突出到第二部分400w的周邊之外，其中在其剖面圖中，導電特徵440可以透過襯裡特徵430與基底101和環形壁300分開。在這種替代實施例中，第二部分400w的直徑D400w小於環形壁300的外徑D300。

第二平坦化製程可包括研磨製程、化學機械研磨製程、蝕刻製程或其組合等。在執行第二平坦化製程期間中，基底101也可以被平坦化。在平坦化之後，可以選擇性地執行清洗製程，以例如清潔與移除自第二平坦化製程所產生的殘留物。然而，本揭露不限於此，並且可以透過任何其他適當的方法來執行第二平坦化製程。

至此，垂直連接結構400A（包括有一個第一部分400n和一個第二部分400w）已製造完成。在一些實施例中，在垂直連接結構400A中，第二部分400w被設置於第一部分400n上方並且與其電耦合。在一些實施例中，垂直連接結構400A的第一部分400n和第二部分400w依據一對一的架構透過不同且獨立的步驟（可以被稱為二步驟製程）來形成，其中在圖19的剖面圖中，垂直連接結構400A的側壁具有階梯形式（step-form）的輪廓。由於垂直連接結構400A的形成製程，降低了第一部分400n的高寬比，使得垂直連接結構400A的製造製程容易且可靠。由於第一部分400n（其高寬比大於第二部分400w的高寬比），在基底101的前側（例如S101t）處的垂直連接結構400A的臨界尺寸仍然保持不變，從而確保（或保障）半導體裝置SD1的整合度；且由於第二部分400w（其高寬比小於第一部分400n的高寬比），半導體裝置SD1的接觸電阻（contact resistance，Rc）可以被降低。另外，由於垂直連接結構400A的第一部分400n和第二部分400w採用二步驟形成，所以基底101的厚度T101b仍然可以是足夠厚，以獲得半導體裝置SD1的良好熱耗散和更好的翹曲度。在本揭露的實施例中，由於第一部分400n被設置在內連線107內部的環形壁300側向地包圍，所以在形成第一部分400n期間可以很好地保護內連線107的金屬特徵免受濕氣侵襲。在一些實施例中，垂直連接結構400A可以用來傳輸信號、接地電源或較小電源。第一部分400n可以被稱為窄部分，第二部分400w可以被稱為寬部分，且垂直連接結構400A可以被稱為基底穿孔或矽穿孔（through-substrate-via or through-silicon-via，TSV）、穿孔（through via）、導通孔（conductive via）或導電柱（conductive pillar）。

參考圖21和圖22，在一些實施例中，根據圖37中所描繪的方法1000的步驟S1022，在基底101上方形成接合層（bonding layer）110。舉例來說，接合層110被設置在垂直連接結構400A上方並電耦合至垂直連接結構400A，用於對垂直連接結構400A提供路由功能及/或對垂直連接結構400A提供至外部構件的電性連接。在一些實施例中，接合層110被設置在基底101和垂直連接結構400A上（例如，物理接觸），並且物理接觸及電性連接至垂直連接結構400A。在這樣的情況中，接合層110可以全面地設置在基底101上，如圖21所示。

接合層110的形成可透過（但不限於）以下方式而形成：在基底101之上形成第三介電材料的毯覆層（未示出），以覆蓋垂直連接結構400A；在第三介電材料的毯覆層之上形成第四介電材料的毯覆層（未示出），從而在第四介電材料的毯覆層和基底101之間夾置有第三介電材料的毯覆層；圖案化第三介電材料的毯覆層和第四介電材料的毯覆層以形成第一介電層（first dielectric layer）108a與設置在第一介電層108a上方的第二介電層（second dielectric layer）108b，其中多個開口（未標記）貫穿第一介電層108a與和第二介電層108b；在所述多個開口中形成可選的晶種層（未示出）；在所述多個開口中形成導電材料，以在可選的晶種層上方形成導電層（conductive layer）109，從而形成接合層110。舉例來說，如圖21所示，接合層110的金屬化層（未標記）包括導電層109以及位於其下方並與其電性連接的可選的晶種層（如果有的話），並且接合層110的金屬化層被嵌入在接合層110的介電結構（dielectric structure）108中，其中介電結構108包括第一介電層108a和堆疊於其上方的第二介電層108b。舉例來說，導電層109透過直接接觸電耦合到垂直連接結構400A。如圖21所示，導電層109可透過垂直連接結構400A電耦合到內連線107的金屬特徵。在這樣的情況中，導電層109可透過垂直連接結構400A和內連線107電耦合至裝置層102的構件。

在一些實施例中，第一介電層108a和第二介電層108b具有不同的材料。舉例來說，第一介電層108a包括碳化矽（SiC）層、氮化矽（Si ₃N ₄）層、氧化鋁層或類似物等。舉例來說，第二介電層108b包括富含矽的氧化物（silicon-rich oxide，SRO）層。在一些實施例中，第二介電層108b被稱為金屬間介電質（inter-metal dielectric，IMD）層，其可以由介電材料製成，例如氧化矽、氮化矽、氮氧化矽、旋塗介電質材料或低介電常數介電材料等。在一些替代實施例中，第一介電層108a和第二介電層108b具有不同的蝕刻選擇性（etching selectivity）。在一些情況中，第一介電層108a可以被稱為蝕刻停止層，以防止下方的元件（例如，基底101及/或垂直連接結構400A）經由過度蝕刻而引起的損壞。

在一些實施例中，第三介電材料的毯覆層和第四介電材料的毯覆層透過一組（或多組）的光微影和蝕刻製程被圖案化。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其組合。在蝕刻製程之後，可以選擇性地執行清洗步驟，以例如清潔與移除自蝕刻製程所產生的殘留物。然而，本揭露不限於此，亦可以透過任何其他適當的方法來執行蝕刻製程。每個開口可包括溝渠孔洞（trench hole）以及位於溝渠孔洞下方且空間連通至溝渠孔洞的介層窗孔（via hole）。舉例來說，溝渠孔洞被形成在第二介電層108b中並且從第二介電層108b的所示頂表面S108b延伸到第二介電層108b內部的位置。舉例來說，介層窗孔被形成在第二介電層108b和第一介電層108a中，並且從第二介電層108b內部的所述位置延伸到第一介電層108a的所示底表面S108a。所述位置可在第二介電層108b的厚度的約1/2至約1/3處；然而，本揭露不限於此。在一些實施例中，開口包含雙鑲嵌結構。開口的形成不限於本揭露。開口（具有雙鑲嵌結構）的形成可以透過任何適當的形成製程來形成，例如先通孔（via first）方法或先溝渠（trench first）方法。

如圖21所示，溝渠孔洞的側向尺寸可以大於介層窗孔的側向尺寸。在一些實施例中，介層窗孔中的每一個側壁都是實質上垂直側壁。在替代實施例中，每個介層窗孔的側壁是傾斜的側壁。在一些實施例中，溝渠孔洞中的每一個側壁都是實質上垂直側壁。在替代實施例中，每個溝渠孔洞的側壁是傾斜的側壁。一個介層窗孔的側壁和一個溝渠孔洞的側壁可以被統稱為一個開口的側壁。為了說明目的，圖21中所示的開口之數目並不限於本揭露，且可以基於需求和布局設計來指定和選擇。如圖21所示，在溝渠孔洞中形成的金屬化層中的導電層109的多個部分可以被稱為沿著水平方向延伸（例如，在方向X及/或方向Y上延伸）的導電線（conductive line）、導電跡線（conductive trace）或導線（conductive wire）109t，並且在溝介層窗孔中形成的金屬化層中的導電層109的多個部分可以稱為沿著垂直方向延伸（例如，在方向中Z上延伸）的導電通孔（conductive via）109v。如圖21和圖22所示，導電通孔109v可站立於垂直連接結構400A上且電耦合至垂直連接結構400A。

在一些實施例中，可選的晶種層和導電層109可依序地透過（但不限於）以下方式而形成於開口中，在介電結構108上方共形地形成由金屬或金屬合金材料組成的毯覆層並延伸到開口中，以襯墊開口的側壁；將導電材料填入開口；以及移除金屬或金屬合金材料製成的毯覆層和導電材料的超過第二介電層108b的所示頂表面S108b的多餘量，從而製造出包括可選的晶種層和導電層109的金屬化層。所述移除可以透過平坦化製程（例如機械研磨、化學機械研磨及/或蝕刻製程等）來進行。在平坦化製程之後，可以選擇性地執行清洗製程，以例如清潔與移除自平坦化製程所產生的殘留物。然而，本揭露不限於此，並且可以透過任何其他適當的方法來執行平坦化製程。

在一些實施例中，可選的晶種層被稱為金屬層，其可以是單個層或包括由不同材料形成的多個子層的複合層。在一些實施例中，可選的晶種層包括鈦、銅、鉬、鎢、氮化鈦、鈦鎢、其組合、或其類似物等。舉例來說，可選的晶種層可包括鈦層及位於所述鈦層之上的銅層。可選的晶種層可使用例如噴濺、PVD或類似製程等來形成。可選的晶種層可具有約0.5nm至約100nm之間的厚度（例如在方向Z上所測量的），但也可以替代地使用其他合適的厚度。

在一些實施例中，用於形成導電層109的導電材料的材料包括合適的導電材料，例如金屬及/或金屬合金。舉例來說，所述導電材料可以是Al、鋁合金、Cu、銅合金或其組合（例如AlCu）、其類似者或其組合等。在一些實施例中，導電材料由鍍覆製程或任何其他合適的方法形成，其中鍍覆製程可包括電鍍或無電電鍍等。在替代實施例中，導電材料可以由沉積形成。本揭露不限於此。在一些情況中，金屬化層中的導電層109的所示頂表面S109實質上切齊於介電結構108中的所示頂表面（例如，S108b）。即，金屬化層中的導電層109的所示頂表面S109可以是實質上共面於介電結構108的所示頂表面（例如，S108b）。

參考圖23，在一些實施例中，形成接合層110之後，執行切割（單體化）製程以切穿接合層110、基底101、裝置層102和內連線107，藉此自圖21和圖22中所示的結構形成多個獨立且分離開的半導體裝置SD1。至此，製造了半導體裝置SD1，其中半導體裝置SD1具有包括內連線107的最外表面的前側（front side）FS以及包括接合層110的最外表面的背側（back side）BS。內連線107可以被稱為半導體裝置SD1的前側內連線或前側內連。如圖23所示，半導體裝置SD1的側壁可以是實質上垂直側壁，其可以包括接合層110的側壁、基底101的側壁和內連線107的側壁。在這樣的情況中，接合層110的側壁、基底101的側壁和內連線107的側壁在方向Z上實質上彼此對齊。在一些實施例中，垂直連接結構400A嵌入在基底101和內連線107中，並且電耦合到接合層110、內連線107與裝置層102。在一個實施例中，切割（單體化）製程是包含機械刀片鋸切（mechanical blade sawing）或雷射切割（laser cutting）等的晶圓切割製程。本揭露不限於此。

在半導體裝置SD1的實施例中，環形壁300的剖面是矩形的環狀形式。然而，本揭露不限於此；作為另一種選擇，在平面圖中，環形壁300的剖面可以是圓形的環狀形式，參考圖39。在半導體裝置SD1的實施例中，環形壁300的外側壁SWo300與內側壁SWi300分別是實質上垂直的形式。然而，本揭露不限於此；作為另一種選擇，所述環形壁300的外側壁SWo300與內側壁SWi300分別為波浪形的形式（wave-shape form），參考圖41的半導體裝置SD1’。作為另一種選擇，環形壁300的外側壁SWo300與內側壁SWi300分別為實質上傾斜的形式。在環形壁300採用傾斜的側壁的實施例中，環形壁300的外徑D300可以自表面S103 _N-1朝表面S101 _t逐漸變細。或替代地，環形壁300的外徑D300可以自表面S101t朝表面S103 _N-1逐漸變細。

在半導體裝置SD1的實施例中，具有包括導電層109和介電結構108的接合層110，且接合層110被設置在基底101的表面S101b處並電耦合到垂直連接結構400A，用於向其提供路由功能及/或提供至外部構件的電性連接。然而，本揭露不限於此，可選地，接合層110可被內連線所取代，參考圖24。縱觀本揭露的各個視圖和說明性的實施例，與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且將不再對相同元件的某些細節或說明（例如，材料、形成製程、定位配置、電性連接等）予以贅述。

在一些實施例中，圖24的半導體裝置SD2與圖23的半導體裝置SD1相似；不同的是，在圖24的半導體裝置SD2中，接合層110被內連線107’取代。在一些實施例中，內連線107'被設置在基底101的表面S101b處並電耦合到垂直連接結構400A的第二部分400w，而內連線107被設置在基底101的表面S101t處並電耦合到垂直連接結構400A的第一部分400n，其中內連線107'透過垂直連接結構400A電耦合到內連線107，且內連線107'透過垂直連接結構400A與內連線107電耦合到裝置層102。在一些實施例中，垂直連接結構400A嵌入在基底101和內連線107中，並且電耦合到內連線107’、內連線107和裝置層102。內連線107可以被稱為半導體裝置SD2的前側內連線或前側內連，並且內連線107’可以被稱為半導體裝置SD2的背側內連線或背側內連。

如圖24所示，半導體裝置SD2可具有包括內連線107的最外表面的前側FS以及包括內連線107’的最外表面的背側BS。在一些實施例中，半導體裝置SD2的側壁是實質上垂直側壁，其可以包括內連線107’的側壁、基底101的側壁和內連線107的側壁。在這樣的情況中，內連線107’的側壁、基底101的側壁和內連線107的側壁在方向Z上實質上彼此對齊。內連線107’的細節、形成與材料與內連線107的形成製程與材料相似或實質上相同，因此在此不再贅述。在這樣的情況中，方法1000的步驟S1022可以被圖37中的方法1000的步驟S1024所取代。

在上述的實施例中，襯裡特徵410仍然保持在導電特徵420的側壁SW420與端表面S420b上，並完全覆蓋導電特徵420的側壁SW420與端表面S420b，參考圖25和圖28。然而，本揭露不限於此。在一些替代實施例中，襯裡特徵410的最初被設置在導電特徵420的端表面S420b上的部分可以完全地被移除，請參考圖26。舉例來說，導電特徵420的端表面S420b完全（或全部）被襯裡特徵410暴露，並且導電特徵420的側壁SW420完全（或全部）被襯裡特徵410覆蓋。透過這樣的做法，可以改善第一部分400n和第二部分400w之間的電性連接。在一些其他實施例中，襯裡特徵410的最初被設置在導電特徵420的端表面S420b上的部分可以完全地被移除，並且襯裡特徵410的最初被設置在導電特徵420的側壁SW420上的部分可以部分地被去除，參考圖27。舉例來說，導電特徵420的端表面S420b完全（或全部）被襯裡特徵410暴露，並且導電特徵420的側壁SW420被襯裡特徵410部分覆蓋。由此，能夠進一步提高第一部分400n與第二部分400w之間的電性連接。

在上述實施例中，一個垂直連接結構400A的第二部分400w的中線（central line）CL400w與第一部分400n的中線CL400n彼此實質上對齊，參考圖25至圖27。舉例來說，一個垂直連接結構400A中的第二部分400w和第一部分400n共享一個共用中線（common central line）（未標示）。然而，本揭露不限於此。在一些替代實施例中，一個垂直連接結構400A的第二部分400w的中線CL400w與第一部分400n的中線CL400n彼此偏移（offset），參考圖28。

在半導體裝置SD1和SD2中，只出現了一個垂直連接結構400A。然而，垂直連接結構400A的數目可以是一個、兩個、三個或多於三個，取決於需求和設計要求。本揭露不限於此。

圖29和圖30示出根據本揭露的一些實施例的半導體裝置（例如SD3）的示意性平面圖或剖面圖，其中圖29的示意性平面圖分別由圖30的示意性剖面圖中所描繪的虛框D勾勒出。圖31示出根據本揭露的一些替代實施例的半導體裝置（例如，SD4）的示意性剖面圖。圖32至圖35分別示出根據本揭露的一些實施例的半導體裝置（例如，SD3及/或SD4）的一部分（例如，由圖29及/或圖31中所描繪的虛框E勾勒出）的示意性放大圖。所述實施例旨在提供進一步的闡釋，但不用於限制本揭露的範圍。縱觀本揭露的各個視圖和說明性的實施例，與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且將不再對相同元件的某些細節或說明（例如，材料、形成製程、定位配置、電性連接等）予以贅述。

在一些實施例中，圖29和圖30的半導體裝置SD3類似於圖23（與同時參考圖22）的半導體裝置SD1；不同的是，在圖29和圖30的半導體裝置SD3中，採用了垂直連接結構400B，而不是垂直連接結構400A。垂直連接結構400B可以包括多個第一部分400n以及一個第二部分400w，第二部分400w垂直地被設置於所述多個第一部分400n上方並與所述多個第一部分400n電耦合，其中所述多個第一部分400n可彼此側向地相鄰佈置且分別被多個環形壁300環繞（例如，包圍）。為了說明目的，在圖29和圖30中僅示出了兩個第一部分400n（例如，400n1和400n2），然而，本揭露不限於此。垂直連接結構400B中包含的第一部分400n的數目可以是兩個、三個或三個以上，取決於需求和設計要求。本揭露不限於此。

舉例來說，如圖29和圖30所示，第一部分400n1和400n2被相應的環形壁300完全環繞（或完全包圍），並且在基底101上的垂直投影中，第一部分400n1和400n2彼此相鄰佈置（例如，彼此偏移），其中在方向Z上，第二部分400w被同時設置在第一部分400n1和400n2之上且進一步延伸到第一部分400n1和400n2中的每一個的側壁的一部分上。在這樣的情況中，第一部分400n1和400n2透過第二部分400w彼此電耦合。第一部分400n1和400n2的細節、構造和材料與先前在圖1至圖12中描述的第一部分400n的細節、構造和材料相同，並且第二部分400w的細節、形成和材料與先前在圖15至圖23中描述的第二部分400w的細節、形成和材料相同，因此為了簡單起見，在此不再重複。應理解，半導體裝置SD3中的所有環形壁300可以同時被形成，且半導體裝置SD3中的所有第一部分400n1和400n2可以同時被形成。在一些實施例中，垂直連接結構400B的第二部分400w被在側向地圍繞垂直連接結構400B的第一部分400n的環形壁300的外側壁SWo300之間的最大距離限定。

在一些實施例中，垂直連接結構400B的第一部分400n（例如，400n1和400n2）和第二部分400w依據多對一的架構透過不同且獨立的步驟（可以被稱為二步驟製程）來形成，其中在圖29的剖面圖中，垂直連接結構400B的側壁具有階梯形式的輪廓。由於垂直連接結構400B的形成製程，降低了第一部分400n的高寬比，使得垂直連接結構400B的製造製程容易且可靠。由於第一部分400n（其高寬比大於第二部分400w的高寬比），在基底101的前側（例如S101t）處的垂直連接結構400B的臨界尺寸仍然保持不變，從而確保（或保障）半導體裝置SD3的整合度；且由於第二部分400w（其高寬比小於第一部分400n的高寬比），半導體裝置SD3的接觸電阻（Rc）可以被降低。

另外，由於垂直連接結構400B的第一部分400n和第二部分400w採用二步驟形成，所以基底101的厚度T101b仍然可以是足夠厚，以獲得半導體裝置SD3的良好熱耗散和更好的翹曲度。在本揭露的實施例中，由於第一部分400n被設置在內連線107內部的環形壁300側向地包圍，所以在形成第一部分400n期間可以很好地保護內連線107的金屬特徵免受濕氣侵襲。在一些實施例中，垂直連接結構400B可以用來傳輸信號、接地電源或較小電源。由於這樣的架構（例如，多對一的架構），不僅可以透過垂直連接結構400B來傳輸信號、接地電源或較小電源，還可以透過垂直連接結構400B將較大功率（larger power）傳輸到半導體裝置SD3。垂直連接結構400B可以被稱為基底穿孔或矽穿孔（TSV）、穿孔、導通孔或導電柱。在半導體裝置SD3的實施例中，環形壁300的剖面是矩形的環狀形式。然本揭露不限於此；作為另一種選擇，在平面圖中，環形壁300的剖面可以是圓形的環狀形式，參考圖40。類似地，圖29的半導體裝置SD3中的接合層110可被內連線107’所取代，參考圖31的半導體裝置SD4。

在上述實施例中，垂直連接結構400B中的每個第一部分400n（例如，400n1及/或400n2）的襯裡特徵410仍然保持在相對應的導電特徵420的側壁SW420與端表面S420b上，並完全覆蓋相對應的導電特徵420的側壁SW420與端表面S420b，參考圖32和圖35。然而，本揭露不限於此。在一些替代實施例中，垂直連接結構400B中的每個第一部分400n（例如，400n1及/或400n2）的襯裡特徵410的最初被設置在相對應的導電特徵420的端表面S420b上的部分可以完全地被移除，參考圖33。舉例來說，各個相對應的導電特徵420的端表面S420b完全（或全部）被襯裡特徵410暴露，各個相對應的導電特徵420的側壁SW420完全（或全部）被襯裡特徵410覆蓋。透過這樣的做法，可以改善第一部分400n和第二部分400w之間的電性連接。在一些其他實施例中，垂直連接結構400B中的每個第一部分400n（例如，400n1及/或400n2）的襯裡特徵410的最初被設置在相對應的導電特徵420的端表面S420b上的部分可以完全地被移除，並且垂直連接結構400B中的每個第一部分400n（例如，400n1及/或400n2）的襯裡特徵410的最初被設置在相對應的導電特徵420的側壁SW420上的部分可以部分地被去除，參考圖34。舉例來說，相對應的導電特徵420的端表面S420b完全（或全部）被襯裡特徵410暴露，並且相對應的導電特徵420的側壁SW420被襯裡特徵410部分覆蓋。由此，能夠進一步提高所述多個第一部分400n與第二部分400w之間的電性連接。

在上述實施例中，一個垂直連接結構400B的第二部分400w的中線CL400w和每個第一部分400n（例如，400n1及/或400n2）的中線CL400n彼此偏移，參考圖32至圖35。然而，本揭露不限於此。在一些替代實施例中，一個垂直連接結構400B的第二部分400w的中線CL400w與第一部分400n中的一者的中線CL400n實質上對齊，未示出。即，一個垂直連接結構400B中的第二部分400w與第一部分400n中的唯一一個共享一個共用中線（未標示）。

第一部分400n的中線CL400n可以與第二部分400w的中線CL400w相距相同的距離D2，如圖32至圖35所示。另一方面，第一部分400n的中線CL400n可以與第二部分400w的中線CL400w的相距不同的距離D2和D3，如圖35所示。舉例來說，距離D3大於距離D2。作為另一種選擇，距離D3可以小於距離D2。

在半導體裝置SD3和SD4中，僅出現了一個垂直連接結構400B。然而，垂直連接結構400B的數目可以是一個、兩個、三個或多於三個，取決於需求和設計要求。本揭露不限於此。

作為替代，在本揭露中，半導體裝置可以包括一個或多個垂直連接結構400A以及一個或多個垂直連接結構400B。在非限制性範例中，半導體裝置（未示出）包括一個垂直連接結構400A以及多個垂直連接結構400B。在另一個非限制性範例中，半導體裝置（未示出）包括多個垂直連接結構400A以及一個垂直連接結構400B。在另一個非限制性實例中，半導體裝置包括一個垂直連接結構400A以及一個垂直連接結構400B。圖36示出根據本揭露的一些實施例的半導體裝置（例如，SD5）的示意性剖面圖。如圖36所示，半導體裝置SD5可以包括一個垂直連接結構400A以及一個垂直連接結構400B。所述實施例旨在提供進一步的闡釋，但不用於限制本揭露的範圍。縱觀本揭露的各個視圖和說明性的實施例，與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且將不再對相同元件的某些細節或說明（例如，材料、形成製程、定位配置、電性連接等）予以贅述。在一些實施例中，圖36的半導體裝置SD5類似於圖23（與同時參考圖22）的半導體裝置SD1；不同的是，在圖36的半導體裝置SD5中，除了垂直連接結構400A之外，還進一步採用了垂直連接結構400B。垂直連接結構400B的細節已在圖29至圖35中描述，因此在此不再重複。

在一些實施例中，對於半導體裝置SD5來說，垂直連接結構400A和400B的第一部分400n和第二部分400w形成在不同且獨立的步驟（可以稱為二步驟製程），其中在圖36的剖面圖中，垂直連接結構400A和400B的側壁具有梯形式的輪廓。由於垂直連接結構400A和400B的形成製程，降低了第一部分400n的高寬比，使得垂直連接結構400A和400B的製造製程容易且可靠。由於第一部分400n（其高寬比大於第二部分400w的高寬比），在基底101的前側（例如S101t）處的垂直連接結構400A和400B的臨界尺寸仍然保持不變，從而確保（或保障）半導體裝置SD5的整合度；且由於第二部分400w（其高寬比小於第一部分400n的高寬比），半導體裝置SD5的接觸電阻（Rc）可以被降低。

另外，由於垂直連接結構400A和400B的第一部分400n和第二部分400w採用二步驟形成，所以基底101的厚度T101b仍然可以是足夠厚，以獲得半導體裝置SD5的良好熱耗散和更好的翹曲度。在本揭露的實施例中，由於第一部分400n被設置在內連線107內部的環形壁300側向地包圍，所以在形成第一部分400n期間可以很好地保護內連線107的金屬特徵免受濕氣侵襲。由於這樣的架構，信號、接地電源或較小電源可以透過垂直連接結構400A傳遞到半導體裝置SD5，而較大電源可以透過垂直連接結構400B傳遞到半導體裝置SD5。在一些實施例中，垂直連接結構400B還可以用來傳輸信號、接地電源或較小電源。類似地，圖36中的半導體裝置SD5的接合層110可以被內連線107’取代，未示出。

圖25至圖28中的針對垂直連接結構400A的所述修改形式（即其變型）及/或圖32至圖35中的針對垂直連接結構400B的所述修改形式（即其變型）也可以被應用於半導體裝置SD5。本揭露不限於此。

在上述實施例中，環形壁（例如，300）和垂直連接結構（例如，400A及/或400B）被佈置成一對一的架構。然而，本揭露不限於此；作為另一種選擇，環形壁（例如，300）和垂直連接結構（例如，400A及/或400B）可以被佈置成一對多的架構，參考圖42和圖43的半導體裝置SD3’。舉例來說，如圖42和圖23所示，一個環形壁300包圍至少兩個垂直連接結構（例如，400A及/或400B），例如，至少兩個垂直連接結構的第一部分。

在一些實施例中，半導體裝置SD1至SD5與其修改形式可以進一步被安裝至另一個外部電子組件或電路結構上，例如安裝至例如母板、封裝基底、印刷電路板（printed circuit board，PCB）、印刷配線板及/或能夠承載積體電路的其他載體（carrier）等電路結構上。或者，半導體裝置SD1至SD5與其修改形式可以是積體扇出（integrated Fan-Out，InFO）封裝體、具有層疊封裝（Package-on-Package，PoP）結構的InFO封裝體、基底上晶圓上晶片（chip-on-wafer-on-substrate，CoWoS）封裝體、InFO封裝的倒裝晶片（flip chip）封裝體或類似封裝體，或可為InFO封裝體、具有PoP結構的InFO封裝體、CoWoS封裝體、InFO封裝的倒裝晶片封裝體或類似封裝體的一部分。本揭露不限於此。

圖38示出根據本揭露的一些實施例的半導體裝置（例如，半導體裝置SD1至SD5與其修改形式）的應用的示意性剖面圖。與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且將不再對相同元件的某些細節或說明（例如，材料、形成製程、定位配置、電性連接等）予以贅述。

參考圖38，在一些實施例中，提供包括第一組件C1及設置於第一組件（first component）C1之上的第二組件（second component）C2的組件組合件（component assembly）SC。第一組件C1可為或者可包括電路結構，例如母板、封裝基底、另一PCB、印刷配線板、中介層及/或能夠承載積體電路的其他載體。在一些實施例中，安裝於第一組件C1上的第二組件C2相似於半導體裝置SD1至SD5及其修改形式中的一者。舉例來說，一或多個第二組件C2（例如，半導體裝置SD1至SD5及其修改形式）可透過多個端子（terminal）CT電耦合至第一組件C1。端子CT可為導電端子。在一些實施例中，在第一組件C1與第二組件C2之間的間隙中形成底部填充膠（underfill）UF，以至少在側向上覆蓋端子CT。作為另外一種選擇，省略底部填充膠UF。舉例而言，底部填充膠UF可為任何可接受的材料，例如聚合物、環氧樹脂、模製底部填充膠或類似材料。在一個實施例中，底部填充膠UF可藉由底部填充膠分配（underfill dispensing）、毛細流動製程（capillary flow process）或任何其他合適的方法形成。由於底部填充膠UF，第一組件C1與第二組件C2之間的接合強度得以增強。

根據一些實施例，一種半導體裝置包括基底、內連線以及垂直連接結構。基底具有前側以及背側。內連線被設置在基板的前側上方。垂直連接結構被嵌入內連線中並貫穿基底，且垂直連接結構包括第一部分以及第二部分。第一部分被嵌入內連線內部並進一步延伸到基板中。第二部分被設置在基底中並從背側延伸到第一部分，第二部分與第一部分接觸。第二部分的高寬比小於第一部分的高寬比。

根據一些實施例，一種半導體裝置包括基底、內連線、裝置層、至少一個第一環形壁、至少一個第一垂直連接結構以及金屬特徵。內連線被設置在基板上方。裝置層被設置在基底和內連線之間。至少一個第一環形壁被設置在位在基底上方的裝置層中並進一步延伸到內連線內。至少一個第一垂直連接結構被嵌入在內連線中、電耦合至內連線以及貫穿基底，且至少一個第一垂直連接結構包括至少一個第一窄部分以及第一寬部分。至少一個第一窄部分被嵌入在內連線中並進一步延伸到基板中。第一寬部分被設置在基底中並由基底暴露出來，第一寬部分接觸至少一個第一窄部分。至少一個第一窄部分的高寬比大於第一寬部分的高寬比。金屬特徵被設置在至少一個第一垂直連接結構上方並電耦合到至少一個第一垂直連接結構，且基底位於金屬特徵與裝置層之間。

根據一些實施例，一種製造半導體裝置的方法，包括以下步驟：提供具有前側和背側的基底；在基底的前側上方設置內連線；在內連線內部形成環形壁；在內連線中形成垂直連接結構的第一部分，垂直連接結構的第一部分進一步延伸至基底，垂直連接結構的第一部分被環形壁圍繞且與環形壁間隔開，垂直連接結構的第一部分電耦合至內連線；在基底中形成垂直連接結構的第二部分，第二部分在基底內部自第一部分的一部分延伸直到基底的背側，第二部分連接第一部分並與之電耦合，其中第二部分的高寬比小於第一部分的高寬比；以及將金屬特徵設置在基底上方以電耦合至垂直連接結構的第二部分。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、替代及變更。

31、107 _L、400n、400n1、400n2:第一部分 32、107 _G、400w:第二部分 33、107 _B:第三部分 101:基底 102:裝置層 103、103 ₁、103 ₂、103 _N-2、130 _N-1、103 _N:介電層 104、104 ₁、104 ₂、104 _N-2、104 _N-1、104 _N:通孔部分 105、105 ₁、105 ₂、105 _N-2、105 _N-1、105 _N:線部分 106、106 ₁、106 ₂、106 _N-2、106 _N-1、106 _N:經圖案化的導電層 107、107’:內連線 108:介電結構 108a:第一介電層 108b:第二介電層 109:導電層 109t:導線 109v:導電通孔 110:接合層 300:環形壁 300 ₀、300 ₁、300 ₂、300 _N-2、300 _N-1:子層 400A、400B:垂直連接結構 410、430:襯裡特徵 420、440:導電特徵 4100、4300:晶種阻障材料 4200、4400:導電材料 1000:方法 A、B、C、D、E:虛框 BS:背側 C1:第一組件 C2:第二組件 CL400n、CL400w:中線 CT:端子 D1、D2、D3:距離 D300:外徑 D400n、D400w、D420:直徑 FS:前側 OP1:第一開口孔洞 OP2:第二開口孔洞 S1、S2、S3、S101、S101b、S101t、S102t、S103 ₂、S103 _N-1、S105 _N-1、S130 ₂、S300 _N-1、S300t、S400n、S400w、S410、S420、S430、S440:表面 S108a:所示底表面 S108b、S109:所示頂表面 S420b:端表面 S1002、S1004、S1006、S1008、S1010、S1012、S1014、S1016、S1018、S1020、S1022、S1024:步驟 SB1、SB2:底部 SC:組件組合件 SD1、SD1’、SD2、SD3、SD3’、SD4、SD5:半導體裝置 SS1、SS2、SW420:側壁 SWi300:內側壁 SWi410:內表面 SWo300:外側壁 SWo410:外表面 T101a、T101b:厚度 UF:底部填充膠 W300:寬度 X、Y、Z:方向

根據以下的詳細說明並配合所附圖式以了解本揭露實施例。應注意的是，根據本產業的一般作業，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖23示出根據本揭露一些實施例的半導體裝置的製造方法中的各種階段的示意性平面圖或剖面圖。 圖24示出根據本揭露一些替代實施例的半導體裝置的示意性剖面圖。 圖25至圖28分別示出根據本揭露一些實施例的半導體裝置的一部分的放大示意性剖面圖。 圖29與圖30示出根據本揭露一些實施例的半導體裝置的示意性平面圖或剖面圖。 圖31示出根據本揭露一些替代實施例的半導體裝置的示意性剖面圖。 圖32至圖35分別示出根據本揭露一些實施例的半導體裝置的一部分的放大示意性剖面圖。 圖36示出根據本揭露一些實施例的半導體裝置的示意性剖面圖。 圖37示出根據本揭露的一些實施例的用於製造半導體裝置的方法的流程圖。 圖38示出根據本揭露一些實施例的半導體裝置的應用的示意性剖面圖。 圖39示出根據本揭露一些替代實施例的半導體裝置的一部分的示意性平面圖。 圖40示出根據本揭露一些替代實施例的半導體裝置的一部分的示意性平面圖。 圖41示出根據本揭露一些替代實施例的半導體裝置的一部分的示意性剖面圖。 圖42示出根據本揭露一些替代實施例的半導體裝置的一部分的示意性平面圖。 圖43示出根據本揭露一些替代實施例的半導體裝置的一部分的示意性平面圖。

101:基底

102:裝置層

107:內連線

108:介電結構

108a:第一介電層

108b:第二介電層

109:導電層

109t:導線

109v:導電通孔

110:接合層

400A:垂直連接結構

400n:第一部分

400w:第二部分

410、430:襯裡特徵

420、440:導電特徵

B:虛框

BS:背側

FS:前側

S101b、S101t、S400w、S430、S440:表面

S108a:所示底表面

S108b、S109:所示頂表面

SD1:半導體裝置

T101b:厚度

X、Y、Z:方向

Claims (20)

1. 一種半導體裝置，包括： 基底，具有前側以及背側； 內連線，設置在所述基底的所述前側上方；以及 垂直連接結構，嵌入至所述內連線中並穿透所述基底，且包括： 第一部分，嵌入至所述內連線中並進一步延伸到所述基底中；以及 第二部分，設置在所述基底中並從所述背側延伸到所述第一部分，所述第二部分與所述第一部分接觸， 其中所述第二部分的高寬比小於所述第一部分的高寬比。
2. 如請求項1所述的半導體裝置，其中所述第一部分被所述基底的所述背側覆蓋，並且所述第二部分被所述基底的所述前側覆蓋。
3. 如請求項1所述的半導體裝置，其中沿著垂直於所述第一部分與所述第二部分的堆疊方向的方向，所述第一部分的第一尺寸小於所述第二部分的第二尺寸。
4. 如請求項1所述的半導體裝置，更包括： 環形壁，設置在所述內連線中並且側向地圍繞所述第一部分， 其中所述第二部分垂直地遠離所述環形壁。
5. 如請求項4所述的半導體裝置，其中在沿著所述第一部分與所述第二部分的堆疊方向的垂直投影中，所述第一部分由所述環形壁的最內側壁限定，並且所述第二部分由所述環形壁的最外側壁限定。
6. 如請求項4所述的半導體裝置，其中在沿著所述第一部分與所述第二部分的堆疊方向的垂直投影中，所述環形壁具有連續地包圍所述第一部分的環狀形狀。
7. 如請求項1所述的半導體裝置，更包括： 附加垂直連接結構，嵌入至所述內連線並穿透所述基底，所述附加垂直連接結構側向地位在所述垂直連接結構旁邊且包括： 多個第三部分，嵌入至所述內連線中並進一步延伸到所述基底中；以及 第四部分，設置在所述基底中並從所述背側延伸到所述多個第三部分，所述第四部分與所述多個第三部分接觸， 其中所述多個第三部分中的每一個的高寬比大於所述第四部分的高寬比。
8. 如請求項7所述的半導體裝置，其中所述多個第三部分被所述基底的所述背側覆蓋，並且所述第四部分被所述基底的所述前側覆蓋。
9. 如請求項7所述的半導體裝置，其中沿著垂直於所述第一部分和所述第二部分的堆疊方向的方向，所述多個第三部分中的每一個的第三尺寸小於所述第四部分的第四尺寸。
10. 如請求項7所述的半導體裝置，更包括： 多個附加環形壁，設置在所述內連線中並且側向地圍繞所述多個第三部分， 其中所述第四部分垂直地遠離所述多個附加環形壁。
11. 如請求項10所述的半導體裝置，其中在沿著所述多個第三部分和所述第四部分的堆疊方向的垂直投影中，所述多個第三部分中的每一個均由所述多個附加環形壁中的相應一個的最內側壁限定，並且所述第四部分由所述多個附加環形壁的最外層側壁之間的最大距離限定。
12. 如請求項10所述的半導體裝置，其中在沿著所述多個第三部分和所述第四部分的堆疊方向的垂直投影中，所述多個附加環形壁中的每一個具有連續包圍所述多個第三部分中的相應的第三部分的環狀形狀。
13. 如請求項1所述的半導體裝置，其中所述第一部分包括側向地緊鄰佈置的多個第一部分， 其中所述多個第一部分透過所述第二部分彼此電耦合。
14. 一種半導體裝置，包括： 基底； 內連線，設置在所述基底上方； 裝置層，設置在所述基底與所述內連線之間； 至少一個第一環形壁，設置在所述基底上方的所述裝置層內並進一步延伸至所述內連線中； 至少一個第一垂直連接結構，嵌入至所述內連線中且與之電耦合，並穿透所述基底，所述至少一個第一垂直連接結包括： 至少一個第一窄部分，嵌入至所述內連線中並進一步延伸至所述基底內；以及 第一寬部分，設置在所述基底中並由所述基底暴露，所述第一寬部分接觸所述至少一個第一窄部分， 其中所述至少一個第一窄部分的高寬比大於所述第一寬部分的高寬比；以及 金屬特徵，設置於所述至少一個第一垂直連接結構上方且與之電耦合，所述基底設置於所述至少一個第一垂直連接結構與所述裝置層之間。
15. 如請求項14所述的半導體裝置，其中至少一個第一窄部分包括彼此側向地相鄰佈置的多個第一窄部分，並且至少一個第一環形壁包括分別圍繞所述多個第一窄部分並與之間隔開的多個第一環形壁， 其中所述第一寬部分與所述多個第一環形壁間隔開，且所述第一寬部分電耦合至所述多個第一窄部分。
16. 如請求項14所述的半導體裝置，更包括： 接合層，設置在所述至少一個第一垂直連接結構之上並與之電耦合，所述基底位於所述接合層與所述裝置層之間，其中所述金屬特徵被包括在所述接合層中；或者 附加內連線，設置在所述至少一個第一垂直連接結構之上並與之電耦合，所述基底位於所述附加內連線與所述裝置層之間，其中所述金屬特徵被包括在所述附加內連線中。
17. 如請求項14所述的半導體裝置，更包括： 至少一個第二垂直連接結構，嵌入至所述內連線中且與之電耦合，並穿透所述基底，所述至少一個第二垂直連接結構側向地位在至少一個第一垂直連接結構旁邊且包括： 多個第二窄部分，嵌入至所述內連線中並進一步延伸至所述基底中；以及 第二寬部分，設置在所述基底中，並由所述基底暴露，所述第二寬部分接觸所述多個第二窄部分， 其中所述多個第二窄部分中的每一個的高寬比大於所述第二寬部分的高寬比。
18. 一種製造半導體裝置的方法，包括： 提供具有前側以及背側的基底； 在所述基底的所述前側上方設置內連線； 在所述內連線內形成環形壁； 在所述內連線中形成進一步延伸至所述基底中的垂直連接結構的第一部分，所述垂直連接結構的所述第一部分被所述環形壁圍繞且與所述環形壁間隔開，所述垂直連接結構的所述第一部分電耦合至所述內連線； 在所述基底中形成所述垂直連接結構的第二部分，所述第二部分在所述基底內部自第一部分的一部分延伸直到所述基底的所述背側，所述第二部分連接所述第一部分並與之電耦合，其中所述第二部分的高寬比小於所述第一部分的高寬比；以及 將金屬特徵設置在所述基底上方以電耦合至所述垂直連接結構的所述第二部分。
19. 如請求項18所述的方法， 其中在所述內連線內形成所述環形壁包括在所述內連線中形成多個環形壁，所述多個環形壁彼此側向地相鄰，且 其中形成所述垂直連接結構的所述第一部分包括在所述內連線中形成進一步延伸至所述基底中的多個第一部分，所述多個第一部分分別被所述多個環形壁包圍且與之間隔開，所述多個第一部分電耦合至所述內連線，所述第二部分連接至所述多個第一部分並與之電耦合以形成所述垂直連接結構。
20. 如請求項18所述的方法， 其中在所述內連線內形成所述環形壁更包括在所述內連線內形成與所述環形壁相鄰的多個附加環形壁，所述多個附加環形壁側向地彼此相鄰， 其中形成所述垂直連接結構的所述第一部分更包括在所述內連線內形成進一步延伸至所述基底中的附加垂直連接結構的多個第三部分，所述附加垂直連接結構的所述多個第三部分分別被所述多個附加環形壁包圍且與之間隔開，所述附加垂直連接結構的所述多個第三部分電耦合至所述內連線，以及 其中形成所述垂直連接結構的所述第二部分更包括在所述基底中形成所述附加垂直連接結構的第四部分，所述第四部分在所述基底內自所述多個第三部分延伸直到到達所述基底的所述背側，所述第四部分與所述多個第三部分連接並電耦合以形成所述附加垂直連接結構，其中所述第四部分的高寬比小於每一個所述多個第三部分的高寬比。