[go: up one dir, main page]

TW202303826A - 防止熱壓結合中金屬連接變形的臨時結合和脫結製程 - Google Patents

防止熱壓結合中金屬連接變形的臨時結合和脫結製程 Download PDF

Info

Publication number
TW202303826A
TW202303826A TW111105459A TW111105459A TW202303826A TW 202303826 A TW202303826 A TW 202303826A TW 111105459 A TW111105459 A TW 111105459A TW 111105459 A TW111105459 A TW 111105459A TW 202303826 A TW202303826 A TW 202303826A
Authority
TW
Taiwan
Prior art keywords
substrate
bonding
solder balls
front surface
conformal layer
Prior art date
Application number
TW111105459A
Other languages
English (en)
Inventor
李佳信
艾莉絲 谷瑞羅
亞瑟 Ｏ 索哈德
吳鎮宇
劉曉
Original Assignee
美商布魯爾科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商布魯爾科技公司 filed Critical 美商布魯爾科技公司
Publication of TW202303826A publication Critical patent/TW202303826A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0652—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the bump preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/11602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/1369—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81002—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/81948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1511—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Adhesive Tapes (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本發明揭示達成2.5D及3D積體電路、晶片對晶圓、晶片對基板或晶圓對晶圓結合之均質及異質整合為必不可少的技術。在使著陸晶圓薄化至所需厚度之前，該著陸晶圓或基板藉由使用臨時結合材料而與載體結合。在完成再分佈層形成、Cu墊形成或其他背側加工後，具有矽通孔之晶粒或晶圓在模製及單粒化之前堆疊至該著陸基板上。由於著陸晶圓在結合線中通常具有互連金屬，且那些互連金屬典型地由無鉛焊料合金製成，所以在熱壓結合期間那些焊料合金之變形對於製造商而言成問題。為解決此問題，具有所需強度之聚合材料塗佈於裝置晶圓上以在焊料合金之頂部上形成共形保護層，由此實現臨時結合及脫結製程。

Description

防止熱壓結合中金屬連接變形的臨時結合和脫結製程
本發明係關於臨時結合材料及方法，亦即在半導體及微電子裝置製造期間。 相關申請案
本申請案主張2021年2月15日申請的題為防止熱壓結合中金屬連接變形的臨時結合和脫結製程（TEMPORARY BONDING AND DEBONDING PROCESS TO PREVENT DEFORMATION OF METAL CONNECTION IN THERMOCOMPRESSION BONDING）的美國臨時專利申請案序列號63/149,535之優先權，該申請案以全文引用之方式併入本文中。
臨時晶圓結合（temporary wafer bonding，「TWB」）通常指代藉助於聚合結合材料將裝置晶圓或微電子基板附接至載體晶圓或基板之製程。在結合之後，裝置晶圓薄化（典型地薄化至小於50 μm），且隨後經加工以在其背側上形成矽通孔（「TSV」，through-silicon via）、再分佈層、結合墊及其他電路形貌體。載體晶圓在背側加工期間負載易受損之裝置晶圓，該加工可必然伴有在環境溫度與高溫（＞250℃）之間重複循環，來自晶圓操作及轉移步驟之機械衝擊，以及強機械力，諸如在用於薄化裝置晶圓之晶圓背側研磨過程期間施加的力。當背側加工全部完成時，通常將裝置晶圓附接至膜框架且隨後自載體晶圓分離或脫結，且在進行進一步操作之前進行清潔。
大部分TWB製程在裝置晶圓與載體晶圓之間使用一或兩個層。在雙層系統之情況下，各層相比於基板及/或形貌體尺寸往往相對較厚。第一層為平坦的（亦即其覆蓋所存在之任何形貌體/表面形貌以便形成無表面形貌之平坦或平整結合表面）聚合結合材料。其性質可為熱塑性、熱固性或光固化的。在性質上可能為聚合或可能並非聚合之第二層亦為平坦的，且使得藉由施加低機械力以在兩個層之間的界面處剝離結構來分離經結合之晶圓對。在一些情況下，第二層響應於來自雷射或其他光源之輻射，導致結構內之結合完整性消失且使得藉由施加極少或無機械力即能使晶圓分開。
在一些TWB製程中，裝置晶圓之前表面含有焊球。在典型熱壓結合製程期間，壓力及熱之組合在結合期間可能會導致焊球變形及/或移位，從而導致在背側加工之後嘗試經由焊球進行連接時出現未對準及其他加工困難。歸因於在高溫下自晶片上之結合頭至著陸晶圓的較高向下力，故障模式導致凸塊高度降低及/或球移位。需要不會導致焊球在結合期間變形及/或移位的熱壓結合方法。
本發明大體上涉及一種包含提供堆疊之臨時方法，該堆疊包含第一基板、組成物之共形層、第二基板及結合層。第一基板具有後表面及前表面，其中該前表面包含焊球。組成物之共形層位於前表面及焊球上。第二基板具有第一表面，且結合層位於該第一表面上且與共形層接觸。第一基板與第二基板為隔開的。
本發明亦提供一種微電子結構，其包含第一基板、熱塑性組成物之共形層、結合層及第二基板。第一基板具有後表面及前表面，其中該前表面包含焊球。熱塑性組成物之共形層位於前表面及焊球上。結合層與共形層接觸。第二基板具有第一表面，且結合層鄰近該第一表面。
在另一具體實例中，本發明提供一種結合方法，其包含在第一基板之前表面上形成熱塑性組成物之共形層，以形成經共形塗佈之第一基板，其中該前表面包含焊球。將經共形塗佈之第一基板結合至具有第一表面之第二基板，其藉由使結合層與共形層接觸進行，其中該結合層位於該第一表面上。
本發明藉由提供一種在熱壓結合期間避免焊球移位及/或變形的方法來解決行業需求。
更詳細而言且參考圖1的(A)（未按比例），以示意性及截面圖描繪前驅結構10。結構10包括第一基板12，其具有前表面14及後表面16。儘管基板12可具有任何形狀，但其形狀將典型地為圓形、矩形或長方形。在一個具體實例中，基板12可為矽或玻璃晶圓，諸如將用於晶片對基板應用中之玻璃板基板。在另一具體實例中，基板12為裝置晶圓，且前表面14較佳為包括複數個形貌體18及其間之區域19的裝置表面。雖然所說明之具體實例僅描繪形貌體18，但應瞭解，裝置表面可包含一系列裝置，諸如選自積體電路、MEMS、微感測器、功率半導體、發光二極體、光子電路、插入件、嵌式被動裝置及/或在矽及其他半導體材料（諸如，矽-鍺、砷化鎵、氮化鎵、砷化鋁鎵、磷化鋁銦鎵及磷化銦鎵）上製造或由其製造之其他微型裝置的那些裝置。此等裝置表面通常可包含由以下材料中之一或多者形成的結構：矽、多晶矽、二氧化矽、氮（氧）化矽、金屬（例如，銅、鋁、金、鎢、鉭）、低k介電質、聚合物介電質及各種金屬氮化物及矽化物。此類裝置表面亦可包括選自以下中之一或多者的結構：焊料凸塊；金屬桿；金屬柱；及由選自由以下組成之群的材料形成的結構：矽、多晶矽、二氧化矽、氮（氧）化矽、金屬、低k介電質、聚合物介電質、金屬氮化物及金屬矽化物。
在所說明之具體實例中，形貌體18各自包含金屬柱20及焊料凸塊或焊球22。圖2描繪形貌體18之放大視圖。各金屬柱20自上表面14延伸且具有各別側壁24及各別上表面26。各別焊球22定位於上表面26上。各焊球22具有接觸表面28，該接觸表面28與金屬柱上表面26接觸。另外，各焊球22具有不與上表面26接觸之彎曲外表面30（所描繪之具體實例中的「上」彎曲表面）。金屬柱20可由任何習知使用之材料形成，包括銅、金及/或鋁。
應瞭解，焊料凸塊或焊球22可由任何數目種材料製成，視特定應用、設計及其他需要而定。凸塊（例如，柱頂部上之半球體）或球22將典型地包含一或多種金屬或金屬合金。舉例而言，凸塊或球22可由呈合金或非合金形式之Sn、Ag、Ni、Cu、Ti、W、Au、Pb、Bi、Zn、Cd或In中之一或多者形成。所用典型合金包括選自SnAg、SnPb、SnInAg或AuSn中之一或多者的那些合金。在一些情況下，焊料凸塊或焊球可包含第一材料（例如聚合物、金屬、金屬合金）之核及包圍該核的一或多個相同或不同金屬及/或金屬合金之層。
視特定應用及最終用途需求而定，焊料凸塊或焊球22可具有廣泛範圍之尺寸，但典型尺寸為約10 µm至約120 µm、較佳約20 µm至約90 µm且更佳約30 µm至約50 µm。此等尺寸可指使用之前（亦即，購買時）的焊球直徑，抑或指由施用後的焊球或凸塊所呈現之最大表面對表面尺寸。圖2中之「D」顯示所說明之具體實例之焊料凸塊22的最大尺寸，而「H」係指焊球22高度與柱20高度之組合總和。
參考圖1的(B)，保護性組成物被塗覆至基板12之前表面14以形成共形層32。保護性組成物較佳為可流動組成物，其選自具有本文所述之特性的各種市售組成物。典型的此類組成物較佳為有機的且將包含較佳溶解或分散於溶劑系統中之一或多種聚合物及/或寡聚物。
保護性組成物較佳為熱塑性組成物。亦即，較佳地，組成物中之組分均不可交聯。在一個具體實例中，保護性組成物基本上不含交聯劑。亦即，按視為100重量%之組成物之總重量計，其包含小於約0.5重量%、較佳小於約0.1重量%且更佳約0重量%之交聯劑。
聚合物或寡聚物典型地選自由以下組成之群：一或多種環狀烯烴之聚合物、共聚物（包括嵌段共聚物）及寡聚物（例如，環狀烯烴共聚物（「COC」（cyclic olefin copolymer））、環狀烯烴聚合物（「COP」（cyclic olefin polymer）））、環氧樹脂或矽氧烷。典型聚合物亦包括選自聚醯胺、聚醯亞胺、聚碸、聚醚碸、聚烯烴、聚醯胺酯、聚醯亞胺酯、聚醚醚酮或聚醚醯亞胺中之一或多者的那些聚合物。
適合的聚合物及/或寡聚物具有約300道爾頓至約100,000道爾頓、較佳約500道爾頓至約50,000道爾頓且更佳約2,000道爾頓至約20,000道爾頓之重量平均分子量。M w/M n（多分散性或PDI）較佳為約1.5至約2.5、更佳約1.7至約2.3且甚至更佳約1.7至約2.3。
溶劑系統可包含有機、無機溶劑及/或水。按視為100重量%之組成物之總重量計，組成物之典型固體含量將在約1重量%至約60重量%且較佳在約3重量%至約40重量%範圍內，組成物之其餘部分為一或多種溶劑。
保護性組成物包含各別玻璃轉移溫度（T g）比在結合期間將使用之溫度（下文進一步論述）高（且較佳高至少約5℃、更佳高至少約30℃且甚至更佳高至少約50℃）的一或多種寡聚物及/或聚合物。在一個具體實例中，保護性組成物中之寡聚物及/或聚合物之各別T g將為至少約200℃、更佳約250℃至約500℃、甚至更佳約300℃至約400℃且最佳約300℃至約350℃。T g係藉由差示掃描量熱法來測定。
此外，保護性組成物在約250℃之溫度下較佳具有至少約0.5 GPa、較佳至少約1 Gpa且更佳至少約2 Gpa之儲存模數。儲存模數係藉由在溫度斜變中在1 Hz振盪頻率下進行動態量測而測定。
用於形成共形層32之一些適合組成物係描述於美國專利第8,268,449號、第7,935,780號及第8,092,628號中，各自以引用之方式併入本文中。
不論所選擇之保護性組成物如何，其可藉由任何已知塗覆方法塗覆，諸如旋塗、槽模塗佈或噴塗。較佳方法涉及以約500 rpm至約3,000 rpm且較佳約1,000 rpm至約1,500 rpm之速度旋塗組成物持續約20秒至約60秒且較佳約30秒至約40秒之時段。替代地，組成物可藉由包括噴塗、噴射或網版印刷之其他方法塗覆。在塗覆組成物之後，較佳將其加熱至約40℃至約250℃且更佳地約60℃至約220℃之溫度持續約1秒至約6分鐘且更佳約60秒至約4分鐘之時段，由此形成共形層32。在一些具體實例中，視所使用之組成物而定，較佳使層經歷多階段烘烤過程。無論如何，較佳地，共形層32在此過程中不經歷交聯。
如藉由在熱解重量分析光譜中檢測反曲點所測定，所形成之共形層32之軟化點較佳為至少約200℃、較佳地約220℃至約400℃且更佳地約250℃至約350℃。另外，所形成之共形層32將具有比在結合期間將使用之溫度（下文進一步論述）高（且較佳高至少約5℃、更佳高至少約30℃且甚至更佳高至少約50℃）的T g。在一個具體實例中，所形成之共形層32之T g將為至少約200℃、更佳約250℃至約500℃、甚至更佳約300℃至約400℃且最佳約300℃至約350℃。此外，所形成之共形層32在約250℃之溫度下較佳具有至少約0.5 GPa、較佳至少約1 GPa且更佳至少約2 GPa之儲存模數。
另外，且如圖1的(B)中所示，共形層32在以下位置上形成連續硬塗層：第一基板12之前表面14（包括在不含形貌體18及/或焊球22之區域19處）、金屬柱20之側壁24及焊球22之彎曲表面30，較佳在共形層32與表面14、側壁24或彎曲表面30之間不具有中間層或其他材料。
共形（conformal）在廣義上意指層32通常遵循基礎表面形貌之事實（亦即，其不會在形貌體/表面形貌上進行平坦化而形成平面表面）。在仍被視為共形的層中可存在較大程度之厚度變化，其限制條件為此層並不形成平坦或平坦表面（亦即，其並不移除表面形貌），而係替代地通常遵循該表面形貌之輪廓。
厚度變化之程度將視具體實例而變化。在一個具體實例中，共形層32之平均厚度（在五個位置處量測）可為約0.1 µm至約20 µm、0.2 µm至約10 µm且較佳約0.5 µm至約5 µm。如本文所用之厚度可使用任何膜厚度量測工具量測，其中一種較佳工具為紅外干涉計，諸如SUSS Microtec或Foothill所售者。
在一個具體實例中，共形層32可在表面14之區域19上及整個這些區域，以及形貌體18之側壁24及彎曲表面30上及整個這些側壁及彎曲表面具有實質上均勻的厚度，如圖3中示意性地描繪，由此「符合」基礎表面形貌。亦即，在此具體實例中，共形層32較佳具有相對較低的總厚度變化（「TTV」（total thickness variation）），此意謂共形層32之最厚點及最薄點彼此沒有顯著不同。較佳地，共形層32之TTV小於總平均厚度之約90%、更佳小於總平均厚度之約60%、甚至更佳小於總平均厚度之約40%且最佳小於總平均厚度之約20%。亦即，若結合堆疊之平均厚度為約10 µm，則小於約20%之TTV將為約2 µm。
TTV較佳藉由量測在共形層32上之多個點或位置處，較佳在約50個點處、更佳在約100個點處且甚至更佳在約1,000個點處之厚度來計算。在此等點處獲得之最高厚度量測值與最低厚度量測值之間的差值稱為該特定共形層32之TTV量測值。在一些TTV量測情況下，可自計算移除邊緣排除或異常值。在那些情況下，所包括量測之數目係由百分比指示，亦即若TTV在97%包含率下給出，則排除3%之最高及最低量測值，其中3%等分於最高與最低之間（亦即，各1.5%）。較佳地，使用約95%至約100%之量測值，更佳約97%至約100%之量測值且甚至更佳約100%之量測值得到上述TTV範圍。
在一個具體實例中，共形層32仍共形，此係因為其通常遵循基礎表面形貌（亦即，其不會在形貌體/表面形貌上進行平坦化而形成平面表面），但共形層32之TTV比先前所述之具體實例更鬆弛。然而，儘管鬆弛，但共形層32並非平坦化層。在此等情況下，共形層32在其最厚點處之厚度比共形層32在其最薄點處之厚度厚約2倍至約15倍、較佳約2倍至約10倍且更佳約3倍至約8倍。在此等具體實例中，共形層32之較厚部分通常見於區域19（亦即，柱、焊料凸塊及/或其他形貌體或結構之間的區域）中，而較薄部分通常見於柱、焊料凸塊及/或其他形貌體之頂部及/或側部上（例如，彎曲表面30上及/或側壁24上）。
無關於具體實例，共形層32較佳在其整體上為連續的。亦即，較佳地，如附圖中所示，所有共形層32不間斷地連續跨越形貌體/表面形貌（亦即，共形層32之塗層中無「中斷」）。
參考圖1的(C)，亦以示意性及截面圖描繪第二前驅結構34。第二前驅結構34包括第二基板36。在此具體實例中，第二基板36為載體晶圓且具有第一表面或載體表面38及後表面40。儘管第二基板36可呈任何形狀，但其在形狀上將典型地為圓形且尺寸類似於第一基板12。在第二基板36為載體晶圓之具體實例中，較佳此等載體晶圓包括矽、藍寶石、石英、金屬（例如鋁、銅、鋼）或各種玻璃及陶瓷基板/晶圓。適合載體較佳具有與第一基板12相似之熱膨脹係數（coefficient of thermal expansion；CTE）。
第二基板36之第一表面38包括形成於其上之結合層42。結合層42具有遠離第二基板36之結合表面44。較佳地，結合層42直接形成於前表面38上（亦即，在結合層42與第二基板36之間無任何中間層）。
結合層42可使用典型塗覆方法由任何習知結合組成物形成，其中該組成物之配方及塗覆方法視結合層是否為熱塑性或熱固性而定。 1. 熱塑性結合層 42
當使用熱塑性結合組成物形成結合層42時，一種較佳方法涉及以約300 rpm至約3,000 rpm且較佳約750 rpm至約1,500 rpm的速度旋塗結合組成物持續約30秒至約240秒且較佳約60秒至約180秒之時段。替代地，組成物可藉由包括層壓、噴塗、噴射或網版印刷之其他方法塗覆。所塗覆之組成物隨後較佳加熱至約50℃至約250℃且更佳約60℃至約200℃之溫度持續約1秒至約6分鐘且較佳約60秒至約4分鐘之時段。在一些具體實例中，視所使用之組成物而定，較佳使層經歷多階段烘烤過程。所形成之熱塑性結合層42之軟化點為至少約-50℃、較佳約-20℃至約100℃且更佳約0℃至約50℃。所形成之熱塑性結合層42的厚度較佳為約5 µm至約200 µm且更佳為約10 µm至約120 µm。
熱塑性結合層42可由任何將能夠形成為具有以上特性之層的市售結合組成物形成。典型的此類組成物為有機的且將包含較佳溶解或分散於溶劑系統中之一或多種聚合物及/或寡聚物。溶劑系統可包括為有機溶劑、無機溶劑或水之一或多種溶劑。聚合物或寡聚物典型地選自由以下組成之群：一或多種環狀烯烴之聚合物、共聚物（包括嵌段共聚物）及寡聚物（例如，環狀烯烴共聚物（「COC」）、環狀烯烴聚合物（「COP」））、環氧樹脂、丙烯酸聚合物、矽氧烷、苯乙烯、鹵化乙烯或乙烯酯。典型聚合物亦包括選自聚醯胺、聚醯亞胺、聚碸、聚醚碸、聚烯烴、聚異戊二烯、聚胺基甲酸酯、聚醯胺酯、聚醯亞胺酯或聚縮醛中之一或多者的那些聚合物。
以視為100重量%之組成物之總重量計，熱塑性結合組成物之典型固體含量將在約1重量%至約60重量%且較佳約3重量%至約40重量%範圍內。一些適合組成物包括美國專利第9,496,164號、第10,103,048號及第10,968,348號中所述之任何熱塑性組成物，這些專利各自以引用之方式併入本文中。最後，用於形成結合層42之熱塑性結合組成物在約250℃之溫度下較佳具有小於約1 GPa、更佳小於約100 MPa且甚至更佳小於約10 MPa之儲存模數。 2. 熱固性結合層 42
當使用熱固性結合組成物形成結合層42時，一種較佳方法涉及以約300 rpm至約5,000 rpm且較佳約500 rpm至約2,000 rpm的速度旋塗結合組成物持續約30秒至約240秒且較佳約60秒至約180秒之時段。替代地，組成物可藉由包括層壓、噴塗、噴射或網版印刷之其他方法塗覆。在塗覆該組成物之後，較佳將其加熱至約60℃至約200℃且更佳約80℃至約150℃之溫度持續約60秒至約3分鐘且較佳約90秒至約2分鐘之時段。在一些具體實例中，視所使用之組成物而定，較佳使層經歷多階段烘烤過程。此烘烤之溫度不應高至足以引發材料發生固化。熱固性結合層42之軟化點為至少約40℃、較佳約50℃至約200℃且更佳約60℃至約150℃。所形成之熱固性結合層42的厚度較佳為約5 µm至約200 µm、更佳約10 µm至約120 µm且最佳約20 µm至約60 µm。
用於此具體實例之較佳結合組成物可藉由熱、光或其他方式化學交聯。亦即，此等組成物包括含光可固化及熱可固化樹脂及聚合物之組成物，且較佳在固化時產生極少或不產生揮發性副產物之類型。此等包括含有至少兩種反應性環氧樹脂、丙烯酸酯、苯并
Figure 111105459-001
Figure 111105459-002
、順丁烯二醯亞胺、苯并環丁烯及/或氰酸酯部分之樹脂及聚合物組成物。反應性部分亦可包括查耳酮（chalcone）、二苯乙烯及/或其他可光二聚官能基。藉助於光酸產生劑（「PAG」（photoacid generator））或熱酸產生劑（「TAG」（thermal acid generator））固化之含環氧樹脂組成物尤其適用於實施此具體實例。在結合製程之前塗覆及乾燥熱固性組成物的過程應最大限度地減少且較佳避免使組成物交聯，以使得其將在結合製程期間保持可流動且允許形成無空隙結合線。一些適合組成物包括描述於美國專利申請公開案第2020/0234993號及第2021/0033975號及美國專利第9,496,164號、第10,103,048號及第10,968,348號中所述之任何熱固性組成物，這些專利各自以引用之方式併入本文中。 3. 結合製程
參考圖1的(D)，前驅結構10被負載在底部卡盤46上，而結合頭48與第一基板12之後表面16相抵施加向下壓力50，從而使結構10及34以面對面關係被按壓在一起。因此，結合層42之結合表面44與第一基板12之前表面14（包括區域19及形貌體18）接觸。在按壓時，施加足夠的壓力及熱持續足夠的時間量，以便實現兩個結構10及34結合在一起以形成結合堆疊52。共形層32及結合層42應能夠分別與第一基板12及第二基板36形成強黏著結合。另外，無空隙之連續結合界面應形成於共形層32與結合層42之間。此可藉由選擇用於形成共形層32、結合層42或兩者之組成物來達成。
結合參數將視形成結合層42的組成物之類型而變化，但典型的結合溫度將在約25℃至約200℃且較佳約25℃至約100℃範圍內，典型壓力在無壓力（亦即，簡單地使用重力結合而不由結合機施加另外的力）至由結合機施加約1 N至約5,000 N，且較佳約100 N至約3,000 N之水準範圍內的壓力，時段持續約10秒至約10分鐘且更佳約1分鐘至約3分鐘。當結合層42係由熱固性組成物形成時，可降低結合壓力及溫度以補償該組成物在其固化之前之高流量。視所施用的結合溫度及時間而定，熱固性結合組成物可在結合製程期間開始固化。若需要，可施用結合後固化烘烤以完成結合層42之固化過程。結合後固化烘烤典型地在約100℃至約250℃，且較佳約150℃至200℃下進行約1秒至約60分鐘，且更佳約5分鐘至約30分鐘。
在此階段，第一基板可經安全處理且經歷其他製程，否則若未結合於第二基板36，可能會使第一基板12之前表面14及/或形貌體18受損。因此，結構10（作為堆疊52之部分）現可安全地經歷背側加工，諸如背面研磨、再分佈層（RDL；redistribution layer）形成、墊形成、化學機械拋光（「CMP」，chemical-mechanical polishing）、蝕刻、金屬化、介電質沈積、圖案化（例如，光微影（經由蝕刻））、鈍化及/或退火，而不會發生基板12與36分離，且在此等後續處理步驟期間不會遇到任何化學物質之浸潤。共形層32及結合層42不僅可經受住此等製程，其亦可經受住至多約400℃、較佳約25℃至約350℃且更佳約100℃至約300℃之加工溫度。
上述背側加工涉及晶圓對晶圓結合。在一替代性具體實例中，所揭示概念可應用於晶片對晶圓結合以及晶片堆疊。參考圖4，其中相同編號表示相同部件，關於圖1所述之製程可重複進行，但其中第一基板12之形貌體18替代地包含矽通孔（「TSV」）54。TSV 54具有第一端部56及第二端部58且典型地為金屬，諸如上文關於柱20所述之金屬。此外，第一基板12（亦即，在共形層32「下」）之焊料凸塊或焊球22存在且在第一端部56處與TSV 54接觸。在此具體實例中，第一基板12已經歷背側薄化且現充當晶片可結合之著陸晶圓。
隨後，將負載於載體基板64上的包含一或多個晶片62（兩個這樣的晶片62示於圖4的(A)中）之晶片結構60引入製程中。晶片62亦包括具有第一端部68及第二端部70的各別TSV 66及在第一端部68處的焊球71。晶片結構60經定位以使得附接至晶片結構60之TSV 66的其焊球71對準且接觸TSV 54之第二端部58，由此完成連接。結合頭48遵循先前所述之條件經由載體基板64將熱及壓力施加至晶片結構60。替代地，可使用以下參數：小於約150℃或約100℃之結合頭溫度、約1秒之結合時間；約10 N之結合力；及約80℃之底部卡盤溫度。
在此階段，可根據習知塗覆方法塗覆模製材料以供保護，且可根據特定最終用途之需要加工所得結構。替代地，代替在此階段塗覆模製材料，可如上文所述且在塗覆模製材料之前將多個這些晶片結構60（例如，四個、八個、十二個）成功堆疊（參見圖4的(B)）。另外，各該晶片結構可為相同、不同及/或小晶片。在此情況下，理想地，在最後一個晶片結構60已附接之後應用結合後步驟。結合後條件典型地為約260℃至約400℃之結合頭溫度、約20 N至約50 N之結合力、小於約10秒之結合時間以及約150℃或更高之底部卡盤溫度。
加工完成後，基板12及36可藉由任何數目的已知適合用於形成結合層42之特定結合組成物的分離方法分離。不管利用何種方式，可隨後施加低機械力（例如，指壓、平緩楔入）以完全分離基板12及36。在分離之後，可用能夠溶解形成共形層32之特定材料的溶劑自基板12之前表面14移除任何剩餘共形層32。同樣，可用能夠溶解形成結合層42之特定材料的溶劑自第二基板36之第一表面38移除結合層42，由此實現重新使用第二基板36。
有利地，無論前述方法如何，共形層32減小或甚至完全防止焊球22、銅柱及基板12上且由共形層32覆蓋之其他裝置或結構變形、移位、經歷凸塊高度之改變及/或在第一基板12之熱壓結合及後續背側加工期間經歷其他損壞，從而實現較佳3DIC整合。此改良可在視覺上（例如，SEM）或在聲學上（例如，SAM）且經由效能改良（諸如，裝置故障減少）觀測到。另外，方法對廣泛範圍之間距起作用，包括約5 µm至約160 µm且較佳約10 µm至約30 µm。
應瞭解，可對前述揭示內容進行若干變化。舉例而言，在以上具體實例中，焊球22附接至柱或TSV，然而，焊球可經由任何習知附接點或機制附接，包括金屬桿、金屬墊及導電層。應瞭解，各種附接機制通常需要使用凸塊下金屬（「UBM」，under-bump metal）。
另一變化可在結合層42形成期間進行。在所說明之具體實例中，結合層42形成於第二基板36之前表面38上。或者，結合層42可替代地形成於共形層32上。在此具體實例中，第二基板36隨後將遵循上文所述之相同結合製程結合至所形成的結合層42。
熟習此項技術者在審閱本文中之揭示內容及下文之工作實施例後將顯而易見各種具體實例之另外優勢。應瞭解，除非本文中另有指示，否則本文中所述之各種具體實例未必彼此互斥。舉例而言，一個具體實例中所描述或描繪之特徵亦可包括於其他具體實例中，但並非必需包括。因此，本發明涵蓋本文所述之特定具體實例之多種組合及/或整合。
如本文所用，片語「及/或（and/or）」在用於兩個或更多個項之清單中時意謂可單獨採用所列舉項中之任一者或可採用所列舉項中之兩者或更多者之任何組合。舉例而言，若組成物描述為含有或不包括組分A、B及/或C，則組成物可含有或不包括單獨的A、單獨的B、單獨的C、呈組合形式之A與B、呈組合形式之A與C、呈組合形式之B與C，或呈組合形式之A、B及C。
本說明書亦使用數值範圍來對與各種具體實例相關的某些參數進行定量。應理解，在提供數值範圍時，此類範圍應解釋為提供文字支持以主張僅引證所述範圍之下限值的限制以及主張僅引證所述範圍之上限值的限制。舉例而言，約10至約100之所揭示數值範圍提供對敍述「大於約10」（無上限）之技術方案及敍述「小於約100」（無下限）之技術方案的文字支持。 實施例
以下實施例闡述根據本發明之方法。然而，應理解，此等實施例係以說明之方式提供，且其中任何內容均不應視為對整體範圍之限制。 實施例1 具有無鉛焊球之裝置上之保護層塗佈
200-mm矽裝置晶圓被製備有SnAg焊球，伴隨凸塊高度為80 µm且間距為160 µm。藉由在旋塗機（由Cost Effective Equipment有限責任公司（Rolla, MO）獲得）上，以1,000 rpm及1,000 rpm/秒之斜變旋塗持續45秒之時間，將高T g（大於300℃）熱塑性組成物（BrewerBOND ®T1107材料，Brewer Science公司（Rolla, MO））共形塗佈至具有無鉛焊球之裝置晶圓上，厚度為大約3 µm。將晶圓在熱板上在60℃下烘烤1分鐘且在220℃下烘烤4分鐘。烘烤後，使用掃描電子顯微鏡檢查塗層之均勻性，如圖5及圖6中所示，其顯示先前所述之具體實例之實例，其中保護性塗層之TTV較低。 實施例2 結合效能評估
藉由在旋塗機-烘烤板組合工具（Cee ®200CB，Cost Effective Equipment有限責任公司（Rolla, MO））上，以1,000 rpm及3,000 rpm/秒之斜變旋塗持續30秒，將熱固性結合組成物（BrewerBOND ®C1301材料，Brewer Science公司（Rolla, MO））以大約50 µm塗佈至兩個200-mm矽載體晶圓上。藉由以1,000 rpm及500 rpm/秒之斜變旋塗持續90秒，將BrewerBOND ®T1107材料以大約3 µm塗佈於兩個其他200-mm矽載體晶圓上。隨後在室溫下將一個載體晶圓及一個裝置晶圓結合在一起且在180℃下在熱板上烘烤5分鐘，隨後在220℃下烘烤5分鐘以形成第一結合對。遵循相同的步驟用第二載體晶圓及第二裝置晶圓形成第二結合對。在結合之後，使用掃描聲學顯微鏡（「SAM」；由Sonix™公司（Springfield, VA）獲得）檢查各結合對之兩種結合組成物之間的空隙，如圖7及圖8中所示。 實施例3 研磨、熱評估及機械脫結
當結合至載體晶圓時，使用自動研磨機/拋光機（DGP8761，可購自DISCO（CA））將來自實施例2之模擬裝置晶圓研磨至50 µm。藉由將結合對置放於具有2.8毫巴真空之處理腔室中，一對在350℃下持續30分鐘，且另一對在400℃下持續30分鐘來評估結合對之熱穩定性。在熱評估之後，使用掃描聲學顯微鏡檢查各結合對之兩種結合組成物之間的結合線處之空隙（參見圖9）。 實施例4 薄化矽結合對之熱壓結合
塗佈模擬矽裝置及矽載體晶圓且用如實施例2中所述之材料及製程結合。雙層結合系統之合併厚度為52 µm。隨後將模擬裝置晶圓薄化至50 µm之厚度，如實施例3中所述。使用熱壓結合（「TCB」，thermocompression bonding）將虛設矽晶粒（5 mm × 5 mm）置放於遠離載體晶圓的薄化裝置晶圓之一側上。各晶粒之置放力在5 KgF至14.5 KgF範圍內，持續6秒，如表1中所示。在此實施例4中，晶粒上不使用結合材料。因此，可移除晶粒以用於對薄化晶圓進行結合後檢測。另外，可在同一位置重複TCB製程多次以模擬同一位置處的多晶粒堆疊。因此，可評估在一至八個TCB循環之後對薄化晶圓之應力及熱衝擊。 表1- 九個不同晶粒置放條件之實驗設計.
支腳 力（ KgF ） 時間（秒） 底部卡盤溫度（ ℃ ） 結合頭溫度（ ℃ ） TCB 循環之重複次數
1 5 6 30 280 1X
2 10 6 30 280 1X
3 14.5 6 30 280 1X
4 5 6 80 280 1X
5 10 6 80 280 1X
6 14.5 6 80 280 1X
7 5 6 80 280 8X
8 10 6 80 280 8X
9 14.5 6 80 280 8X
在薄化矽晶圓上之TCB之後進行的第一量測涉及表面平面度分析。圖10(A)顯示藉由KLA-Tencor Wafersight TMPattern Wafer Geometry系統量測的跨薄化矽之表面的線掃描圖，而圖10(B)顯示相應圖式。線掃描之位置使得其遵循如表1中之DOE所定義的不同TCB置放條件。結果指示，在相同位置處，在14.5 KgF之最極端TCB條件下持續6秒重複八次（8X），所形成之最大永久性變形小於10 nm。因此，50-µm著陸矽晶圓不僅由兩種臨時結合材料負載，且亦不會對裝置表面造成任何永久性損壞。因此，預期對附接至基板之鄰近晶片的置放或調平的影響最小。
接下來，藉由追蹤作為TCB循環期間之結合線壓縮之指示的臨時z軸變形來量測TCB對薄化矽晶圓之影響。換言之，進行實驗以實時測定矽變形之程度。在此實驗中，出於比較目的形成參考物（類似於對照物）。參考物為尚未經處理、與另一晶圓結合或以任何其他方式調節之矽晶圓。測試兩種熱塑性材料：TBM1，其為含有環烯烴聚合物之較低T g（小於80℃）材料；及TBM2，其為含有聚醚碸之較高T g（大於220℃）材料。
圖11(A)顯示實驗的TCB條件力及溫度對比時間的結果。圖11(B)顯示在具有不同玻璃轉移溫度之連接材料（亦即TBM1及TBM2）所負載的薄化矽上進行的TCB製程的所得結合頭位置對比時間的結果。可看出，由於熱膨脹，參考物之Z-高度位置在9秒循環內增加。由於基礎材料之軟化，較低T g材料（TBM1）之Z-高度位置在TCB循環內降低。最後，高T g材料（TBM2）之Z-高度位置緊跟參考物，指示其提供比較低T g材料更好的薄化矽載體。此比較顯示，伴隨具有高於結合溫度之T g之熱塑性材料觀測到最小臨時變形。因此，證明較高T g材料為結合材料之必要特性以負載焊料凸塊包埋於結合線處之薄化裝置晶圓。此將避免在TCB加工期間對基礎焊料凸塊的應力及損壞。
作為此結論之進一步確認，此次用雙層系統重複（亦即BrewerBOND ®T1107及BrewerBOND ®C1301材料一起）負載薄化矽之相同實驗。參考物或對照物轉換為尚未經處理、與另一晶圓結合或以任何其他方式調節之石英晶圓。圖12(A)顯示實驗的TCB條件力及溫度對比時間的結果，且圖12(B)顯示TCB製程之所得頭位置對比時間的結果。雙層系統之結果顯示在5 KgF結合力下在280℃下持續12秒參考物與雙層系統之間的匹配斜率。TCB製程期間的最高2.5 µm臨時變形（亦即Z-高度差）可能歸因於石英基板及臨時結合材料之基本可壓縮性。然而，咸信0.5秒之後的平行響應暗示參考物與模擬雙層系統結合之間幾乎沒有永久變形。平行響應亦可指示因施加之恆定力所致之臨時結合材料之可壓縮性程度。無論如何，預期此變形程度足以保護經包埋之焊料凸塊或焊球、其形狀及其對於裝置晶圓之電整合性。 實施例5 測試具有銅柱之晶圓
用實驗形式之BrewerBOND ®T1107熱塑性結合材料塗佈具有45-µm銅柱、15-µm SnAg焊蓋及200-µm間距之裝置晶圓，該材料具有較高之聚合物固體及不同溶劑比率（可購自Brewer Science（Rolla, MO）），T g為320℃。熱塑性結合材料用於塗佈具有較陡峭幾何形狀之裝置。用Cee ®旋塗機以1,250 rpm，1,000 rpm/秒斜變塗佈熱塑性結合材料持續30秒，得到5-µm共形塗層。隨後將經塗佈之裝置晶圓在熱板上在120℃下烘烤5分鐘，隨後在220℃下烘烤5分鐘。如圖13中所示，藉由掃描電子顯微鏡對具有焊蓋之塗佈銅柱進行成像，該圖描繪先前所述之具體實例，其中保護塗層為共形的（亦即，未平坦化）但其TTV更加鬆弛（亦即，形貌體/結構之間的厚度比那些形貌體/結構之頂部或側部上之塗層厚度大得多（約10×）。
藉由用Cee ®旋塗機以800 rpm，500 rpm/秒斜變旋塗材料持續90秒來用BrewerBOND ®C1301-120材料塗佈四吋玻璃載體晶圓，得到約100-µm厚塗層。
使此等裝置晶圓及載體晶圓在25℃、0牛頓下在結合機（Apogee TM結合機，可購自Cost Effective Equipment有限責任公司（Rolla, MO））中結合3分鐘。隨後在180℃下將結合堆疊熱固化5分鐘且在220℃下熱固化5分鐘。固化結合堆疊後，將堆疊放回至結合機中以用於熱壓縮結合模擬。結合機之頂部壓板設定為300℃，且底部壓板設定為100℃。結合堆疊置放於底部壓板上，伴隨玻璃晶圓觸碰底部壓板。隨後使用1,650 N壓縮結合堆疊15秒。隨後使結合堆疊脫結，且清潔裝置晶圓以移除所有熱塑性結合材料。藉由掃描電子顯微鏡對經分離且清潔之裝置晶圓進行成像，如圖14中所示。圖15顯示來自此同一測試組之另一樣品，其中左側顯示銅柱上之塗層，且右側顯示熱塑性結合層之存在。此實施例5進一步證明，這些材料在加工期間有效地減輕對SnAg焊蓋之任何損壞。
10:前驅結構 12:基板/第一基板 14:前表面/上表面 16:後表面 18:形貌體 18':形貌體 19:區域 20:金屬柱 22:焊料凸塊/焊球 24:側壁 26:上表面 28:接觸表面 30:彎曲外表面/彎曲表面 32:共形層 34:第二前驅結構 36:基板/第二基板 38:第一表面/載體表面/前表面 40:後表面 42:結合層/熱塑性結合層 44:結合表面 46:底部卡盤 48:結合頭 50:向下壓力 52:結合堆疊 54:矽通孔/TSV 56:第一端部 58:第二端部 60:晶片結構 62:晶片 64:載體基板 66:TSV 68:第一端部 70:第二端部 71:焊球
[圖1]為避免焊球移位及/或變形之結合方法具體實例的示意性（未按比例）繪圖； [圖2]為具有圖1之形貌體中之一者的局部視圖，其被放大以顯示另外細節； [圖3]為具有圖1之形貌體中之兩者的局部視圖，其被放大以顯示另外細節； [圖4]為所揭示方法之兩個替代具體實例的示意性（未按比例）繪圖； [圖5]為顯示焊球上材料之共形塗層的掃描電子顯微鏡（「SEM」（scanning electron microscope））影像（實施例1）； [圖6]為測試裝置晶圓之截面之SEM影像，其顯示圖5之焊球上之較薄的共形保護塗層； [圖7]為來自實施例2之第一結合晶圓對的掃描聲學顯微鏡（「SAM」（scanning acoustic microscope））影像； [圖8]為來自實施例2之第二結合晶圓對之SAM影像； [圖9]顯示在評估結合晶圓對在350℃及400℃中之每一者下持續30分鐘的熱穩定性之後，該結合晶圓對之SAM影像（實施例3）； [圖10(A)]顯示如實施例4中所述，評估表面平坦化所遵循之掃描模式； [圖10(B)]為如實施例4中所述，藉由輪廓術描繪熱壓結合之後的表面平坦化的圖式； [圖11(A)]為在用高及低T g臨時結合材料進行熱壓結合期間之結合頭溫度及力對比時間的圖式（實施例4）； [圖11(B)]提供比較在用高及低T g臨時結合材料進行熱壓結合期間之結合頭高度的圖式（實施例4），該圖應結合圖11(A)進行查看； [圖12(A)]為在用雙層系統進行熱壓結合期間之結合頭溫度及力對比時間的圖式（實施例4）。 [圖12(B)]為比較在用雙層系統進行熱壓結合期間之結合頭高度的圖式（實施例4），該圖應結合圖12(A)進行查看； [圖13]為顯示在結合、熱壓結合、脫結及清潔之前塗佈於具有焊蓋之銅柱上之熱塑性結合材料的SEM影像（實施例5）； [圖14]提供顯示如實施例5中所述，在結合、熱壓結合、脫結及清潔之後塗佈於具有焊蓋之銅柱上之熱塑性結合材料的SEM影像，伴有輕微損壞（左）及沒有損壞（右）；及 [圖15]提供顯示如實施例5中所述，塗佈之後塗佈於銅柱上之熱塑性保護材料（左）及焊蓋上之第二熱塑性結合材料之頂塗層（右）的SEM影像。
10:前驅結構
12:基板/第一基板
14:前表面
16:後表面
18:形貌體
19:區域
20:金屬柱
22:焊料凸塊/焊球
24:側壁
26:上表面
28:接觸表面
30:彎曲表面
32:共形層
34:第二前驅結構
36:基板/第二基板
38:第一表面/載體表面/前表面
40:後表面
42:結合層/熱塑性結合層
44:結合表面
46:底部卡盤
48:結合頭
50:向下壓力
52:結合堆疊

Claims (40)

  1. 一種臨時方法，其包含：  提供堆疊，該堆疊包含： 第一基板，其具有後表面及前表面，該前表面包含焊球； 組成物之共形層，其在該前表面及該焊球上； 第二基板，其具有第一表面；及 在該第一表面上之結合層，該結合層與該共形層接觸；及 分離該第一基板與該第二基板。
  2. 如請求項1之方法，其中該組成物為熱塑性組成物。
  3. 如請求項1之方法，其中該共形層之平均厚度為約0.1 µm至約20 µm。
  4. 如請求項1之方法，其中該焊球包含Sn、Ag、Ni、Cu、Ti、W、Au、Pb、Bi、Zn、Cd或In中之一或多者。
  5. 如請求項1之方法，其中該焊球經由連接點連接至該前表面。
  6. 如請求項5之方法，其中該連接點係選自柱、桿、墊、矽通孔及導電層。
  7. 如請求項1之方法，其中該前表面包含複數個焊球。
  8. 如請求項7之方法，其中： 該前表面存在不含焊球之區域； 這些焊球包含各別外表面；及 該共形層共形地塗佈不含焊球之這些區域且共形地塗佈這些各別外表面。
  9. 如請求項1之方法，其中該提供包含在該前表面及該焊球上形成該共形層，且隨後將該結合層結合至該共形層。
  10. 如請求項9之方法，其中該結合包含在熱及壓力下將該第一基板及該第二基板按壓在一起以使得該結合層及該共形層彼此黏著。
  11. 如請求項9之方法，其中該熱為約25℃至約200℃之溫度且該壓力為約1 N至約5,000 N，其中該在熱及壓力下按壓在一起進行持續約10秒至約10分鐘之時段。
  12. 如請求項9之方法，其中這些焊球在該結合期間未經歷變形或移位。
  13. 如請求項1之方法，其中該第一基板包含以下中之一者： 一或多個晶片； 一或多個小晶片；或 裝置晶圓。
  14. 如請求項1之方法，其中該組成物包含以下中之一或多者：  選自環烯烴、環氧樹脂、矽氧烷或其混合物之聚合物或寡聚物；或 選自聚醯胺、聚醯亞胺、聚碸、聚醚碸、聚烯烴、聚醯胺酯、聚醯亞胺酯、聚醚醚酮、聚醚醯亞胺或其混合物中之一或多者的聚合物。
  15. 如請求項1之方法，其中該共形層之玻璃轉移溫度為至少約200℃。
  16. 如請求項1之方法，其進一步包含在分離該第一基板與該第二基板之前，使該堆疊經歷選自背面研磨、化學機械拋光、蝕刻、金屬化、介電質沈積、圖案化、鈍化、退火及再分佈層形成中之一或多者的加工。
  17. 如請求項1之方法，其進一步包含在分離該第一基板與該第二基板之前： （a）薄化該第一基板之後表面以形成薄化後表面； （b）將第一晶片或第一小晶片結合至該薄化後表面； （c）視情況將第二晶片或第二小晶片結合至該第一晶片或第一小晶片；及 （d）視情況重複（c）一或多次以形成堆疊結構。
  18. 一種微電子結構，其包含： 第一基板，其具有後表面及前表面，該前表面包含焊球； 熱塑性組成物之共形層，其在該前表面及該焊球上； 與該共形層接觸之結合層；及 具有第一表面之第二基板，該結合層鄰近該第一表面。
  19. 如請求項18之結構，其中該共形層之平均厚度為約0.1 µm至約20 µm。
  20. 如請求項18之結構，其中該共形層之玻璃轉移溫度為至少約200℃。
  21. 如請求項18之結構，其中該焊球包含Sn、Ag、Ni、Cu、Ti、W、Au、Pb、Bi、Zn、Cd或In中之一或多者。
  22. 如請求項18之結構，其中該焊球經由連接點連接至該前表面。
  23. 如請求項22之結構，其中該連接點係選自柱、桿、墊、矽通孔及導電層。
  24. 如請求項18之結構，其中該前表面包含複數個焊球。
  25. 如請求項24之結構，其中： 該前表面存在不含焊球之區域； 這些焊球包含各別外表面；及 該共形層共形地塗佈不含焊球之這些區域且共形地塗佈這些各別外表面。
  26. 如請求項18之結構，其中該第一基板包含以下中之一者： 一或多個晶片； 一或多個小晶片；或 裝置晶圓。
  27. 如請求項18之結構，其進一步包含： （a）在該第一基板之該後表面上的第一晶片或第一小晶片； （b）視情況選用之在該第一晶片或第一小晶片上之第二晶片或第二小晶片；及 （c）視情況選用之一或多個其他晶片或小晶片，其依序彼此堆疊以形成堆疊結構。
  28. 一種結合方法，其包含：  在第一基板之前表面上形成熱塑性組成物之共形層以形成經共形塗佈之第一基板，該前表面包含焊球；及 使該經共形塗佈之第一基板結合至具有第一表面之第二基板，伴隨結合層在該第一表面上，該結合包含使該結合層與該共形層接觸。
  29. 如請求項28之方法，其中該共形層之平均厚度為約0.1 µm至約20 µm。
  30. 如請求項28之方法，其中該焊球包含Sn、Ag、Ni、Cu、Ti、W、Au、Pb、Bi、Zn、Cd或In中之一或多者。
  31. 如請求項28之方法，其中該焊球經由連接點連接至該前表面。
  32. 如請求項31之方法，其中該連接點係選自柱、桿、墊、矽通孔及導電層。
  33. 如請求項28之方法，其中該前表面包含複數個焊球。
  34. 如請求項33之方法，其中： 該前表面存在不含焊球之區域； 這些焊球包含各別外表面；及 該共形層共形地塗佈不含焊球之這些區域且共形地塗佈這些各別外表面。
  35. 如請求項28之方法，其中該結合包含在熱及壓力下將該第一基板及該第二基板按壓在一起以使得該結合層及該共形層彼此黏著。
  36. 如請求項35之方法，其中該熱為約25℃至約200℃之溫度且該壓力為約1 N至約5,000 N，其中該在熱及壓力下按壓在一起進行持續約10秒至約10分鐘之時段。
  37. 如請求項28之方法，其中這些焊球在該結合期間未經歷變形或移位。
  38. 如請求項28之方法，其中該第一基板包含以下中之一者： 一或多個晶片； 一或多個小晶片；或 裝置晶圓。
  39. 如請求項28之方法，其中該組成物包含以下中之一或多者： 選自環烯烴、環氧樹脂、矽氧烷或其混合物之聚合物或寡聚物；或 選自聚醯胺、聚醯亞胺、聚碸、聚醚碸、聚烯烴、聚醯胺酯、聚醯亞胺酯、聚醚醚酮、聚醚醯亞胺或其混合物中之一或多者的聚合物。
  40. 如請求項28之方法，其中該共形層之玻璃轉移溫度為至少約200℃。
TW111105459A 2021-02-15 2022-02-15 防止熱壓結合中金屬連接變形的臨時結合和脫結製程 TW202303826A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163149535P 2021-02-15 2021-02-15
US63/149,535 2021-02-15

Publications (1)

Publication Number Publication Date
TW202303826A true TW202303826A (zh) 2023-01-16

Family

ID=82801568

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111105459A TW202303826A (zh) 2021-02-15 2022-02-15 防止熱壓結合中金屬連接變形的臨時結合和脫結製程

Country Status (5)

Country Link
US (1) US12381170B2 (zh)
JP (1) JP2024507781A (zh)
KR (1) KR20230147115A (zh)
TW (1) TW202303826A (zh)
WO (1) WO2022174191A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202518615A (zh) * 2023-10-19 2025-05-01 美商布魯爾科技公司 適用極端加工條件之多功能雙層臨時晶圓鍵合

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166491B2 (en) 2003-06-11 2007-01-23 Fry's Metals, Inc. Thermoplastic fluxing underfill composition and method
EP1916098A1 (en) * 2005-08-19 2008-04-30 Asahi Kasei Kogyo Kabushiki Kaisha Laminate and process for producing the same
US8268449B2 (en) 2006-02-06 2012-09-18 Brewer Science Inc. Thermal- and chemical-resistant acid protection coating material and spin-on thermoplastic adhesive
US7713835B2 (en) 2006-10-06 2010-05-11 Brewer Science Inc. Thermally decomposable spin-on bonding compositions for temporary wafer bonding
JP5788173B2 (ja) 2007-06-25 2015-09-30 ブルーワー サイエンス アイ エヌシー． 高温スピンオン仮接合用組成物
US8092628B2 (en) 2008-10-31 2012-01-10 Brewer Science Inc. Cyclic olefin compositions for temporary wafer bonding
KR102077248B1 (ko) * 2013-01-25 2020-02-13 삼성전자주식회사 기판 가공 방법
US9013039B2 (en) * 2013-08-05 2015-04-21 Globalfoundries Inc. Wafer support system for 3D packaging
US10103048B2 (en) 2013-08-28 2018-10-16 Brewer Science, Inc. Dual-layer bonding material process for temporary bonding of microelectronic substrates to carrier substrates
US9496164B2 (en) 2014-01-07 2016-11-15 Brewer Science Inc. Cyclic olefin polymer compositions and polysiloxane release layers for use in temporary wafer bonding processes
US10968348B2 (en) * 2017-12-22 2021-04-06 Brewer Science, Inc. Laser-releasable bonding materials for 3-D IC applications
SG11202107879PA (en) 2019-01-22 2021-08-30 Brewer Science Inc Laser-releasable bonding materials for 3-d ic applications
KR20220044759A (ko) 2019-08-02 2022-04-11 브레우어 사이언스, 인코포레이션 영구 접합 및 패터닝 재료

Also Published As

Publication number Publication date
US20220262755A1 (en) 2022-08-18
US12381170B2 (en) 2025-08-05
KR20230147115A (ko) 2023-10-20
WO2022174191A1 (en) 2022-08-18
JP2024507781A (ja) 2024-02-21

Similar Documents

Publication Publication Date Title
US12368115B2 (en) Supporting InFO packages to reduce warpage
US11837587B2 (en) Package structure and manufacturing method thereof
US9520333B1 (en) Wafer level package and fabrication method thereof
Rao et al. Development of high density fan out wafer level package (HD FOWLP) with multi-layer fine pitch RDL for mobile applications
US9312148B2 (en) Method of packaging a semiconductor device
TW201946233A (zh) 封裝及其形成方法
TW201019423A (en) Integrated circuit structures and method of forming the same
TWI571985B (zh) 扇出晶圓級封裝及其製作方法
KR101851829B1 (ko) 다이 본더 및 그 사용 방법
Zoschke et al. Polyimide based temporary wafer bonding technology for high temperature compliant TSV backside processing and thin device handling
Sakuma et al. An enhanced thermo-compression bonding process to address warpage in 3D integration of large die on organic substrates
WO2008129424A2 (en) Ultra-thin stacked chios packaging
US12334465B2 (en) Semiconductor package and method of forming same
US20250357427A1 (en) Packages with multiple types of underfill and method forming the same
TW202303826A (zh) 防止熱壓結合中金屬連接變形的臨時結合和脫結製程
Zoschke et al. Evaluation of thin wafer processing using a temporary wafer handling system as key technology for 3D system integration
CN117650063A (zh) 集成电路器件的形成方法
Au et al. 3D chip stacking & reliability using TSV-micro C4 solder interconnection
Gutmann et al. Damascene-patterned metal-adhesive (Cu-BCB) redistribution layers
Chong et al. 3D stacking of heterogeneous chiplets on modified FOWLP platform with thru-silicon redistribution layer
Chai et al. Impact of packaging design on reliability of large die Cu/low-κ (BD) interconnect
US10418339B2 (en) 3D packaging method for semiconductor components
US20250079251A1 (en) Semiconductor package and manufacturing method thereof
US20250132283A1 (en) Versatile dual-layer temporary wafer bonding for harsh processing conditions
US20250062201A1 (en) Surface treatment in integrated circuit package and method