[go: up one dir, main page]

TW202301687A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202301687A
TW202301687A TW111115717A TW111115717A TW202301687A TW 202301687 A TW202301687 A TW 202301687A TW 111115717 A TW111115717 A TW 111115717A TW 111115717 A TW111115717 A TW 111115717A TW 202301687 A TW202301687 A TW 202301687A
Authority
TW
Taiwan
Prior art keywords
semiconductor device
layer
semiconductor layer
aforementioned
present
Prior art date
Application number
TW111115717A
Other languages
English (en)
Inventor
杉本雅裕
松田慎平
樋口安史
則松和良
Original Assignee
日商Ｆｌｏｓｆｉａ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商Ｆｌｏｓｆｉａ股份有限公司 filed Critical 日商Ｆｌｏｓｆｉａ股份有限公司
Publication of TW202301687A publication Critical patent/TW202301687A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation

Landscapes

  • Crystals, And After-Treatments Of Crystals (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供一種特別有用於功率元件的耐壓良好的半導體裝置。該半導體裝置至少包含：具有通道層和漂移層的結晶性氧化物半導體層；以及隔著閘極絕緣膜配置在所述通道層上的閘電極，其中，所述結晶性氧化物半導體層，在所述通道層和所述漂移層之間，包含結晶缺陷區域。

Description

半導體裝置
本發明係關於一種可用作功率元件等的半導體裝置。
氧化鎵(Ga 2O 3)在室溫下具有4.8-5.3eV這樣的寬能隙，其係幾乎不吸收可見光及紫外光的透明半導體。因此，其係尤其可望用於在深紫外線區域中運作的光/電子元件及用於透明電子材料，近年來已有人在開發以氧化鎵(Ga 2O 3)為基礎的光感測器、發光二極體(LED)及電晶體(參照非專利文獻1)。根據專利文獻4，可藉由將該氧化鎵分別與銦或鋁或其組合作為混晶來進行能隙控制，作為InAlGaO系半導體而構成極具魅力的材料系統。此處InAlGaO系半導體係表示In XAl YGa ZO 3(0≤X≤2，0≤Y≤2，0≤Z≤2，X+Y+Z=1.5～2.5)，可將其視為內含氧化鎵的相同材料系統。
又，氧化鎵(Ga 2O 3)存在α、β、γ、σ、ε的5種結晶結構，一般而言，最穩定的結構為β-Ga 2O 3。然而，β-Ga 2O 3為β加利亞（gallia）結構，因此與一般用於電子材料等的結晶系不同，未必適合用於半導體裝置。又，β-Ga 2O 3薄膜的成長需要高的基板溫度及高的真空度，因此亦具有製造成本增加這樣的問題。又，如非專利文獻2中記載，β-Ga 2O 3中，即使是高濃度(例如1×10 19/cm 3以上)的摻雜物(Si)，在離子注入後，若不以800℃～1100℃的高溫實施退火處理，亦無法用作施體。 另一方面，α-Ga 2O 3因為具有與已通用之藍寶石基板相同的結晶結構，故適合用於光/電子元件，而且因為具有比β-Ga 2O 3更寬的能隙而對於功率元件特別有用，因此目前期待一種使用α-Ga 2O 3作為半導體的半導體裝置。
專利文獻1公開了一種縱型MOSFET，其具有包括施體的Ga 2O 3系結晶層和形成在Ga 2O 3系結晶層的至少一部分中的N添加區，並且N添加區係為包括溝道區或具有用作電流路徑的開口區域的電流阻斷區。然而，它實際上尚未被確認能作為縱型MOSFET進行運作，並且耐壓等可靠性還不夠令人滿意。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2018-186246號公報
[發明所欲解決之課題]
本發明之目的在於提供一種耐壓良好的半導體裝置。 [解決課題之手段]
本案發明人為了達成上述目的而詳細研究，結果發現，一種半導體裝置，其至少包含：具有通道層和漂移層的結晶性氧化物半導體層；以及隔著閘極絕緣膜配置在所述通道層上的閘電極，其中，所述結晶性氧化物半導體層，在所述通道層和所述漂移層之間，包含結晶缺陷區域。這樣的半導體裝置，相較於未設置結晶缺陷區域的結構，提高了耐壓性。如此所得之半導體裝置，可解決上述以往的問題。 又，本案發明人得知上述見解後，進一步反覆研究，進而完成本發明。
亦即，本發明係關於以下的發明。 [1]  一種半導體裝置，其至少包含：具有通道層和漂移層的結晶性氧化物半導體層；以及隔著閘極絕緣膜配置在所述通道層上的閘電極， 其中，所述結晶性氧化物半導體層，在所述通道層和所述漂移層之間，包含結晶缺陷區域。 [2] 如[1]之半導體裝置，其中所述結晶缺陷區域為電流阻斷區。 [3] 如[1]或[2]之半導體裝置，其中所述結晶缺陷區域由離子注入所形成。 [4] 如[3]之半導體裝置，其中通過所述離子注入，注入到所述結晶缺陷區域的元素濃度為5.0×10 17/cm 3以上。 [5] 如[1]至[4]中任一項之半導體裝置，其中所述結晶缺陷區域，在與所述結晶性氧化物半導體層的厚度方向平行的截面，具有在垂直於或略垂直於所述厚度方向的方向上延伸的線狀的結晶缺陷。 [6] 如[5]之半導體裝置，其中所述線狀的結晶缺陷的厚度為10nm以上。 [7] 如[1]至[6]中任一項之半導體裝置，其中所述結晶缺陷區域的電子陷阱密度為4.0×10 18/cm 3以上。 [8]　如[1]至[7]中任一項之半導體裝置，其中所述結晶缺陷區域是高電阻區。 [9]如[1]至[8]中任一項之半導體裝置，其中在所述通道層的至少一部分中具有源極區，並且在所述源極區上具有源電極。 [10]如[1]至[9]中任一項之半導體裝置，其中所述源電極與所述結晶缺陷區域直接接觸。 [11] 如[1]至[10]中任一項之半導體裝置，其中，所述結晶性氧化物半導體層至少具有貫通所述通道層的溝槽，所述閘電極的至少一部分隔著所述閘極絕緣膜埋入於所述溝槽內。 [12]如[1]至[11]中任一項之半導體裝置，其中，所述結晶性氧化物半導體層包含選自鋁、銦和鎵中的至少一種金屬。 [13]  如[1]至[12]中任一項之半導體裝置，其中，所述結晶性氧化物半導體層具有剛玉結構。 [14] 如[1]至[13]中任一項之半導體裝置，其為電晶體。 [15] 一種電力轉換裝置，其係使用如[1]至[14]中任一項之半導體裝置。 [16] 一種控制系統，其係使用如[1]至[14]中任一項之半導體裝置。 [發明之效果]
根據本發明，可提供一種耐壓性良好的半導體裝置。
本發明的半導體裝置，其至少包含：具有通道層和漂移層的結晶性氧化物半導體層；以及隔著閘極絕緣膜配置在所述通道層上的閘電極，其中，所述結晶性氧化物半導體層，在所述通道層和所述漂移層之間，包含結晶缺陷區域。
前述結晶性氧化物半導體層，只要不阻礙本發明之目的則無特別限定。本發明的實施態樣中，前述結晶性氧化物半導體層較佳係含有結晶性氧化物半導體作為主成分。作為前述結晶性氧化物半導體，可列舉例如：包含選自鋁、鎵、銦、鐵、鉻、釩、鈦、銠、鎳、鈷及銥中的1種或2種以上之金屬的金屬氧化物等。本發明的實施態樣中，前述結晶性氧化物半導體較佳係含有選自鋁、銦及鎵中的至少一種金屬，更佳為至少含鎵，最佳為α-Ga 2O 3或其混晶。根據本發明的實施態樣，即使是包含例如氧化鎵或其混晶等能隙大的半導體的半導體裝置，亦可提升絕緣耐壓。前述結晶性氧化物半導體層的結晶結構，只要不阻礙本發明之目的則無特別限定。作為前述結晶性氧化物半導體層的結晶結構，可列舉例如：剛玉結構、β-gallia結構、六方晶結構(例如ε型結構等)、直方晶結構(例如κ型結構等)、立方晶結構或正方晶結構等。本發明的實施態樣中，前述結晶性氧化物半導體較佳為具有剛玉結構、β-gallia結構或六方晶結構(例如ε型結構等)，更佳為具有剛玉結構。另外，所謂的「主成分」，係以原子比計，相對於前述結晶性氧化物半導體層的所有成分，較佳為含有50%以上的前述結晶性氧化物半導體，更佳為含有70%以上，再更佳為含有90%以上，亦可為100%。例如，當前述結晶性氧化物半導體是氧化鎵時，前述結晶性氧化物半導體層所含的所有金屬元素中鎵的原子比為0.5以上，並且只要在結晶性氧化物半導體層中包含作為結晶性氧化物半導體的氧化鎵，就可以。前述結晶性氧化物半導體層所含的全部金屬元素中的鎵的原子比優選為0.7以上，更優選為0.9以上。又，前述結晶性氧化物半導體層的厚度並無特別限定，可為1μm以下，亦可為1μm以上，但本發明的實施態樣中，較佳為5μm以上，更佳為10μm以上。前述半導體膜的（在平面視中的）表面積並無特別限定，可為1mm 2以上，亦可為1mm 2以下，但較佳為10mm 2～300cm 2，更佳為100mm 2～100cm 2。又，前述半導體層通常為單晶，亦可為多晶。又，前述結晶性氧化物半導體層通常含有2層以上的半導體層。前述結晶性氧化物半導體層，例如至少包含n+型半導體層、漂移層(n－型半導體層)、通道層及源極區域(n+型半導體層)。又，前述結晶性氧化物半導體層的載子密度可藉由調整摻雜量來適當設定。
前述結晶性氧化物半導體層較佳係包含摻雜物。前述摻雜物並無特別限定，可為習知者。本發明的實施型態中，尤其是前述半導體層以含鎵之結晶性氧化物作為主成分的情況，作為前述摻雜物的較佳例，可列舉例如：錫、鍺、矽、鈦、鋯、釩或鈮等n型摻雜物、或是Mg、H、Li、Na、K、Rb、Cs、Fr、Be、Ca、Sr、Ba、Ra、Mn、Fe、Co、Ni、Pd、Cu、Ag、Au、Zn、Cd、Hg、Ti、Pb、N、或P等p型摻雜物等。本發明的實施態樣中，前述n型摻雜物較佳係選自Sn、Ge及Si中的至少一種。摻雜物的含量，在前述半導體層的組成中，較佳為0.00001原子%以上，更佳為0.00001原子%～20原子%，最佳為0.00001原子%～10原子%。更具體而言，摻雜物的濃度通常可為約1×10 16/cm 3～1×10 22/cm 3，又亦可使摻雜物的濃度為例如約1×10 17/cm 3以下的低濃度。又，再者，根據本發明，亦可以約1×10 20/cm 3以上的高濃度含有摻雜物。
本發明的實施態樣中，前述結晶性氧化物半導體層包含通道層，在該通道層上隔著前述閘極絕緣膜配置有閘電極。前述通道層的構成材料可與上述的該結晶性氧化物半導體層的構成材料相同。又，前述通道層的導電型亦無特別限定，可為n型，亦可為p型。前述通道層的導電型為n型時，作為前述通道層的構成材料，宜列舉例如α-Ga 2O 3或其混晶等。又，前述通道層的導電型為p型時，作為前述通道層的構成材料，宜列舉例如：包含p型摻雜物的α-Ga 2O 3或其混晶、包含選自周期表第6族中至少一種金屬的金屬氧化物(例如α-Cr 2O 3)等、包含選自周期表第9族中至少一種金屬的金屬氧化物(例如，α-Ir 2O 3、α-Cr 2O 3、α-Rh 2O 3)等。另外，包含選自周期表第6族中至少一種金屬的金屬氧化物或包含選自周期表第9族中至少一種金屬的金屬氧化物，亦可以為與其他金屬氧化物(例如Ga 2O 3)的混晶。
前述閘極絕緣膜(層間絕緣膜)的構成材料並無特別限定，可為習知的材料。作為前述閘極絕緣膜的材料，可列舉例如：SiO 2膜、添加磷的SiO 2膜(PSG膜)、添加硼的SiO 2膜、添加磷-硼的SiO 2膜(BPSG膜)等。作為前述閘極絕緣膜的形成方法，可列舉例如：CVD法、大氣壓CVD法、電漿CVD法、霧化CVD法等。本發明的實施態樣中，前述閘極絕緣膜的形成方法較佳為霧化CVD法或大氣壓CVD法。又，前述閘極電極的構成材料並無特別限定，可為習知的電極材料。作為前述閘極電極的構成材料，可列舉例如：上述的該源電極的構成材料等。前述閘電極的形成方法並無特別限定。作為前述閘電極的形成方法，具體可列舉例如：乾式法或濕式法等。作為乾式法，可列舉例如：濺鍍、真空蒸鍍、CVD等。作為濕式法，可列舉例如：網版印刷或模塗等。
作為該漂移層的構成材料，例如列舉出上述的結晶性氧化物半導體層的構成材料。在本發明的實施態樣中，優選地，該漂移層包含結晶性氧化物半導體作為主成分。此外，該結晶性氧化物半導體優選含有選自鋁、銦和鎵中的至少一種金屬，更優選至少含有鎵，最優選含有α-Ga 2O 3或其混晶。又，在本發明實施態樣中，該漂移層的導電型優選為n型。在本發明的實施態樣中，由於上述的結晶缺陷區域優選用作例如電流阻斷層，因此即使將氧化鎵或其混晶等的具有能隙大的氧化物半導體，用於漂移層時，也可以優選地在半導體裝置（MOSFET等）中發揮其原有的功能。
只要是在半導體裝置中，結晶缺陷區域設置在通道層和漂移層之間即可，沒有特別限制。結晶缺陷區域優選設置在漂移層內。此外，在本發明的實施態樣中，優選的是，結晶缺陷區域是半導體裝置中的電流阻斷區。此外，在本發明的實施態樣中，優選地，結晶缺陷區域包括因離子注入引起的結晶缺陷。通過這樣優選的構成，能夠進一步提高結晶缺陷區域的電流阻斷功能。而且，離子注入的分佈沒有特別限制。在本發明的實施態樣中，優選地，離子注入採用箱形輪廓(box profile)進行。通過這樣的優選結構，能夠進一步降低結晶缺陷區域的漏電流。在離子注入中被注入的元素沒有特別限制。作為通過離子注入被注入的元素，列舉出例如Sn、Ge、Si、Ti、Zr、V、Nb、Mg、H、Li、Na、K、Rb、Cs、Fr、Be、Ca、Sr、Ba、Ra、Mn、Fe、Co、Ni、Pd、Cu、Ag、Au、Zn、Cd、Hg、Ti、Pb、Al和N等。通過前述離子注入被注入到結晶缺陷區域中的元素濃度，沒有特別限制。在本發明的實施態樣中，通過該離子注入被注入到結晶缺陷區域的元素濃度優選為1.0×10 17/cm 3以上，更優選為5.0×10 17/cm 3以上，最優選為1.0×10 18/cm 3以上。此外，結晶缺陷是通過用例如TEM(透射電子顯微鏡)觀察截面而觀察到的缺陷。在本發明的實施態樣中，優選該結晶缺陷區域在與結晶性氧化物半導體層的厚度方向平行的截面中，具有在與厚度方向垂直或略垂直的方向上延伸的線狀的結晶缺陷。另外，該線狀的結晶缺陷的厚度只要不損害本發明的目的，就沒有特別限定。在本發明的實施態樣中，線狀的結晶缺陷的厚度優選為10nm以上，更優選為50nm以上，最優選為80nm以上。在本發明中，結晶缺陷區域優選為高電阻區域。只要不損害本發明的目的，高電阻區域中的電阻沒有特別限制。在本發明的實施例中，高電阻區域通常具有1.0×10 6Ω·cm以上的電阻。在本發明的實施態樣中，高電阻區域的電阻優選為1.0×10 10Ω·cm以上，更優選高電阻區域的電阻為1.0×10 12Ω·cm以上。可以通過在高電阻區域中形成測量用電極並流過電流，來測量電阻。電阻的上限沒有特別限制。電阻的上限優選為1.0×10 15Ω·cm，更優選為1.0×10 14Ω·cm。
前述源極區域只要含有n+型半導體層即可，並無特別限定。在本發明的實施態樣中，優選地，前述源極區域至少含有：n+型半導體層；以及配置於該n+型半導體層上且載子密度大於該n+型半導體層的n++型半導體層。另外，載子密度可使用習知方法求出。作為求出前述載子密度的方法、可列舉例如：SIMS(二次離子質量分析法)、SCM(掃描式電容顯微鏡法)、SMM(掃描式微波顯微鏡法)、及SRA(擴散電阻測量法)等。前述n+型半導體層的主成分與前述n++型半導體層的主成分可相同亦可不同。本發明的實施態樣中，較佳係前述n+型半導體層的主成分與前述n++型半導體層的主成分相同。又，本發明的實施態樣中，前述n+型半導體層與前述n++型半導體層較佳係具有相同結晶結構，更佳係前述n+型半導體層與前述n++型半導體層具有剛玉結構。另外，此處，所謂的「主成分」，例如，前述n+型半導體層的主成分為氧化鎵時，只要以鎵在前述n+型半導體層中所有金屬元素中的原子比在50%以上的比例含鎵即可。本發明的實施態樣中，鎵在前述n+型半導體層中所有金屬元素中的原子比較佳為70%以上，再佳係以90%以上包含鎵，亦可為100%。本發明的實施態樣中，前述n++型半導體層較佳為磊晶層，更佳係前述n++型半導體層經過磊晶摻雜。藉由使用上述較佳的前述n++型半導體層，可更良好地降低接觸電阻。此處，所謂的磊晶摻雜，例如並非是以離子注入等進行摻雜，而是以磊晶成長進行摻雜。作為前述n+型半導體層及/或前述n++型半導體層中所包含的n型摻雜物，可列舉例如：選自錫、鍺、矽、鈦、鋯、釩及鈮中的至少一種n型摻雜物等。本發明的實施態樣中，前述n型摻雜物較佳為選自Sn、Ge及Si中的至少一種。前述n++型半導體層的載子密度只要大於前述n+型半導體層的載子密度則無特別限定。本發明的實施態樣中，前述n++型半導體層的載子密度較佳為1.0×10 19/cm 3以上，更佳為6.0×10 19/cm 3以上。藉由使前述n++型半導體層的載子密度為這種較佳的值，可更良好地降低接觸電阻。又，前述n+型半導體層的載子密度亦無特別限定。本發明的實施態樣中，前述n+型半導體層的載子密度較佳係在1.0×10 17/cm 3以上且小於1.0×10 19/cm 3的範圍內。藉由使前述n+型半導體層的載子密度在上述較佳範圍內，可更良好地降低源極電阻。另外，本發明的實施態樣中，對於前述n+型半導體層進行摻雜的方法並無特別限定，可為擴散或離子注入，亦可為磊晶成長法。本發明的實施態樣中，前述n+型半導體層的移動率較佳係大於前述n++型半導體層的移動率。前述n++型半導體層的厚度只要不阻礙本發明之目的則無特別限定。本發明的實施態樣中前述n++型半導體層的厚度較佳係在1nm～1μm的範圍內，更佳係在10nm～100nm的範圍內。本發明的實施態樣中，前述n+型半導體層的厚度較佳係大於前述n++型半導體層的厚度。藉由使前述n+型半導體層及前述n++型半導體層為上述較佳的組合，可更良好地降低前述半導體裝置中的源極接觸電阻及源極電阻，因此可實現元件電阻進一步降低的前述半導體裝置。
前述結晶性氧化物半導體層（以下稱為「氧化物半導體層」、「半導體膜」或「半導體層」）可使用習知手段形成。作為前述半導體層的形成手段，可列舉例如：CVD法、MOCVD法、MOVPE法、霧化CVD法、霧化/磊晶法、MBE法、HVPE法、脈衝成長法或ALD法等。本發明的實施態樣中，前述半導體層的形成手段較佳為MOCVD法、霧化CVD法、霧化/磊晶法或HVPE法，更佳為霧化CVD法或霧化/磊晶法。前述的霧化CVD法或霧化/磊晶法中，例如使用圖11所示的霧化CVD裝置，將原料溶液霧化(霧化步驟)，使液滴飄浮，霧化後以載氣載持所得之霧化液滴而將其運送至基體上(運送步驟)，然後在前述基體附近使前述霧化液滴進行熱反應，藉此在基體上積層含有結晶性氧化物半導體作為主成分的半導體膜(成膜步驟)，藉此形成前述半導體層。
(霧化步驟) 霧化步驟係將前述原料溶液霧化。前述原料溶液的霧化手段，只要可將前述原料溶液霧化則未特別限定，可為習知的手段，本發明的實施態樣中較佳為使用超音波的霧化手段。使用超音波所得之霧化液滴，初速度為零而飄浮在空中，因而較佳，例如並非以噴霧的方式吹附，而是能夠飄浮在空間中作為氣體運送的霧氣，因此不會因衝撞的能量造成損傷而極佳。液滴尺寸並未特別限定，可為數mm左右的液滴，較佳為50μm以下，更佳為100nm～10μm。
(原料溶液) 前述原料溶液只要包含可霧化或液滴化而能夠形成半導體膜的原料則未特別限定，可為無機材料，亦可為有機材料。本發明的實施態樣中，前述原料較佳為金屬或金屬化合物，更佳為包含選自鋁、鎵、銦、鐵、鉻、釩、鈦、銠、鎳、鈷及銥中的1種或2種以上的金屬。
本發明的實施態樣中，作為前述原料溶液可優選地使用以錯合物或鹽的型態使前述金屬溶解或分散於有機溶劑或水而成者。作為錯合物的型態，可列舉例如：乙醯丙酮錯合物、羰基錯合物、氨錯合物、氫化物錯合物等。作為鹽的型態，可列舉例如：有機金屬鹽(例如乙酸金屬鹽、乙二酸金屬鹽、檸檬酸金屬鹽等)、硫化金屬鹽、硝化金屬鹽、磷氧化金屬鹽、鹵化金屬鹽(例如氯化金屬鹽、溴化金屬鹽、碘化金屬鹽等)等。
又，前述原料溶液中較佳係混合氫鹵酸或氧化劑等添加劑。作為前述氫鹵酸，可列舉例如：氫溴酸、鹽酸、氫碘酸等，其中，從可更有效率地抑制異常粒子產生的理由來看，較佳為氫溴酸或氫碘酸。作為前述氧化劑，可列舉例如：過氧化氫(H 2O 2)、過氧化鈉(Na 2O 2)、過氧化鋇(BaO 2)、過氧化苯甲醯(C 6H 5CO) 2O 2等的過氧化物、次氯酸(HClO)、過氯酸、硝酸、臭氧水、過乙酸或硝基苯等有機過氧化物等。
前述原料溶液中亦可包含摻雜物。藉由使原料溶液包含摻雜物，可良好地進行摻雜。前述摻雜物只要不阻礙本發明之目的即未特別限定。作為前述摻雜物，可列舉例如：錫、鍺、矽、鈦、鋯、釩或鈮等n型摻雜物、或Mg、H、Li、Na、K、Rb、Cs、Fr、Be、Ca、Sr、Ba、Ra、Mn、Fe、Co、Ni、Pd、Cu、Ag、Au、Zn、Cd、Hg、Ti、Pb、N、或P等p型摻雜物等。前述摻雜物的含量可藉由使用校正曲線來適當設定，該校正曲線顯示摻雜物在原料中的濃度相對於預期載子密度的關係。
原料溶液的溶劑並未特別限定，可為水的無機溶劑，亦可為醇等有機溶劑，亦可為無機溶劑與有機溶劑的混合溶劑。本發明的實施態樣中，前述溶劑較佳為含水，更佳為水或水與醇的混合溶劑。
(運送步驟) 運送步驟中，以載氣載持前述霧化液滴而將其運送至成膜室內。作為前述載氣，只要不阻礙本發明之目的即未特別限定，作為較佳例，可列舉例如：氧、臭氧、氮或氬等非活性氣體、氫氣或合成氣體等還原氣體等。又，載氣的種類可為1種，亦可為2種以上，亦可進一步使用降低流量的稀釋氣體(例如10倍稀釋氣體等)等以作為第2載氣。又，載氣的供給處可不僅為1處而為2處以上。載氣的流量並未特別限定，較加為0.01～20L/分鐘，更佳為1至10L/分鐘。稀釋氣體的情況中，稀釋氣體的流量較佳為0.001～2L/分鐘，更佳為0.1至1L/分鐘。
(成膜步驟) 成膜步驟中，藉由在前述基體附近使前述霧化液滴進行熱反應，而在基體上使前述半導體膜成膜。熱反應只要係以熱使前述霧化液滴反應即可，反應條件等只要不阻礙本發明之目的則未特別限定。本步驟中，通常係以溶劑的蒸發溫度以上的溫度使前述熱反應進行，較佳為不太高的溫度(例如1000℃)以下，更佳為650℃以下，最佳為300℃～650℃。又，熱反應只要不阻礙本發明之目的，則可在真空下、非氧環境下(例如非活性氣體環境下等)、還原氣體環境下及氧環境下的任一環境下進行，但較佳係在非活性氣體環境下或氧環境下進行。又，可在大氣壓下、加壓下及減壓下的任一條件下進行，本發明的實施態樣中，較佳係在大氣壓下進行。另外，膜厚可藉由調整成膜時間來設定。
(基體) 前述基體只要可支撐前述半導體膜則未特別限定。前述基體的材料，只要不阻礙本發明之目的即未特別限定，可為習知的基體，亦可為有機化合物，亦可為無機化合物。前述基體的形狀可為任何形狀，對於所有形狀皆有效，可列舉例如：平板或圓板等板狀、纖維狀、棒狀、圓柱狀、角柱狀、筒狀、螺旋狀、球狀、環狀等，本發明的實施態樣中較佳為基板。基板的厚度在本發明的實施態樣中並未特別限定。
前述基板只要為板狀且成為前述半導體膜的支撐體則未特別限定。可為絕緣體基板，亦可為半導體基板，亦可為金屬基板或導電性基板，但前述基板較佳為絕緣體基板，又，表面具有金屬膜的基板亦較佳。作為前述基板，可列舉例如：包含具有剛玉結構的基板材料作為主成分的底層基板、或是包含具有β-gallia結構的基板材料作為主成分的底層基板、包含具有六方晶結構之基板材料作為主成分的底層基板等。此處，「主成分」係指以原子比計，相對於基板材料的所有成分，較佳為包含50%以上的具有前述特定結晶結構之基板材料，更佳為包含70%以上，再佳為包含90%以上，亦可為100%。
基板材料只要不阻礙本發明之目的即未特別限定，可為習知者。作為前述具有剛玉結構的基板材料，可較佳地列舉例如：α-Al 2O 3(藍寶石基板)或α-Ga 2O 3，並可舉出a面藍寶石基板、m面藍寶石基板、r面藍寶石基板、c面藍寶石基板或α型氧化鎵基板(a面、m面或r面)等作為更佳的例子。以具有β-gallia結構的基板材料作為主成分的底層基板，可列舉例如：β-Ga 2O 3基板、或是包含Ga 2O 3與Al 2O 3且Al 2O 3多於0wt%且在60wt%以下的混晶體基板等。又，以具有六方晶結構的基板材料作為主成分的底層基板，可列舉例如：SiC基板、ZnO基板、GaN基板等。
本發明的實施態樣中，亦可在前述成膜步驟後進行退火處理。退火的處理溫度只要不阻礙本發明之目的即未特別限定，通常為300℃～650℃，較佳為350℃～550℃。又，退火的處理時間通常為1分鐘～48小時，較佳為10分鐘～24小時，更佳為30分鐘至12小時。另外，退火處理只要不阻礙本發明之目的則亦可在任何環境下進行。可在非氧環境下，亦可在氧環境下。作為非氧環境，可列舉例如：非活性氣體環境(例如氮氣環境)或還原氣體環境等，本發明的實施態樣中較佳係在非活性氣體環境下，更佳係在氮氣環境下。
又，本發明的實施態樣中，亦可在前述基體上直接設置前述半導體膜，亦可隔著應力緩和層(例如緩衝層、ELO層等)、剝離犠牲層等其他層設置前述半導體膜。各層的形成手段並未特別限定，亦可為習知的手段，但本發明的實施態樣中較佳為霧化CVD法。
本發明的實施態樣中，可將前述半導體膜在使用習知手段從前述基體等剝離等之後作為前述半導體層而用於半導體裝置，亦可將其直接作為前述半導體層用於半導體裝置。
前述源電極只要具有導電性且不阻礙本發明之目的則無特別限定。前述源電極的構成材料可為導電性無機材料，亦可為導電性有機材料。本發明的實施態樣中，前述源電極的材料較佳為金屬。作為前述金屬，適宜為例如選自周期表第4族～第10族中的至少一種金屬等。作為周期表第4族的金屬，可列舉例如：鈦(Ti)、鋯(Zr)、鉿(Hf)等。作為周期表第5族的金屬，可列舉例如：釩(V)、鈮(Nb)、鉭(Ta)等。作為周期表第6族的金屬，可列舉例如：鉻(Cr)、鉬(Mo)及鎢(W)等。作為周期表第7族的金屬，可列舉例如：錳(Mn)、鎝(Tc)、錸(Re)等。作為周期表第8族的金屬，可列舉例如：鐵(Fe)、釕(Ru)、鋨(Os)等。作為周期表第9族的金屬，可列舉例如：鈷(Co)、銠(Rh)、銥(Ir)等。周期表第10族的金屬，可列舉例如：鎳(Ni)、鈀(Pd)、鉑(Pt)等。本發明的實施態樣中，前述源電極較佳係包含選自鈦(Ti)、鉭(Ta)及鎢(W)中的至少一種金屬。又，本發明的實施態樣中，前述源電極亦可包含導電性金屬氧化物。作為前述源電極所包含的導電性金屬氧化物，可列舉例如：氧化錫、氧化鋅、氧化銦、氧化銦錫(ITO)、氧化鋅銦(IZO)等金屬氧化物導電膜。前述源電極可以單層構成，亦可為包含多層之金屬層者。前述源電極包含多層金屬層時，例如，較佳係將周期表第4族金屬用於第1層及第3層，並將周期表第13族金屬(例如Al等)用於位在第1層與第3層之間的第2層。藉由使用這種較佳構成的源電極，可更提升源電極/源極區域間的歐姆特性之可靠度。前述源電極的形成方法並無特別限定。作為前述源電極的形成方法，具體可列舉例如乾式法或濕式法等。作為乾式法，可列舉例如：濺鍍、真空蒸鍍、CVD等。作為濕式法，可列舉例如：網版印刷或模塗等。
在本發明實施例中，優選該源電極與該電流阻斷區(結晶缺陷區域)形成接觸，更優選地，該源電極與電流阻斷區(結晶缺陷區域)形成直接接觸。通過這樣優選的結構，能夠進一步提高半導體裝置的響應性。
本發明的半導體裝置可用於各種半導體元件，尤其可用於功率元件。又，半導體元件可分類為在半導體層的單面側形成有電極而電流在與半導體層之膜厚方向垂直的方向上流動的橫向型元件(橫型元件)與在半導體層的表面與背面兩側分別具有電極而電流在半導體層的膜厚方向上流動的縱向型元件(縱型元件)，本發明的實施態樣中，無論是橫型元件或縱型元件皆可優選地應用前述半導體元件，其中較佳係用於縱型元件。作為前述半導體元件，可列舉例如：金屬半導體場效電晶體(MESFET)、高電子移動率電晶體(HEMT)、金屬氧化膜半導體場效電晶體(MOSFET)、靜電感應電晶體(SIT)、接合場效電晶體(JFET)或絕緣閘雙極型電晶體(IGBT)等。本發明的實施態樣中，前述半導體裝置較佳為MOSFET、SIT、JFET或IGBT，更佳為MOSFET或IGBT。
以下，使用圖式說明前述半導體裝置的較佳例，但本發明不限於此等實施態樣。另外，以下例示的半導體裝置中，只要不阻礙本發明之目的，亦可進一步包含其他層(例如絕緣體層、半絕緣體層、導體層、半導體層、緩衝層或其他中間層等)等，又，亦可適當省略緩衝層(buffer層)等。
圖1係顯示本發明的較佳實施態樣之一的金屬氧化膜半導體場效電晶體(MOSFET)的主要部分。圖1的MOSFET具備汲極電極5c、n+型半導體層3、作為漂移層的n-型半導體層7、作為電流阻斷層（電流阻斷區域）的結晶缺陷區域2、通道層6、源極區域（n+型半導體層）1、閘極絕緣膜4 a、層間絕緣膜4b、閘電極5a及源電極5b。在圖1的MOSFET中，從圖1可以清楚地看出，n+型半導體層3、n-型半導體層(漂移層)7、電流阻斷層2、通道層6和n+型半導體層(源極層)1以此順序形成在漏電極5c上。這裡，n+型半導體層3、n-型半導體層7、通道層6、電流阻斷層2和n+型半導體層1構成結晶性氧化物半導體層8。並且，電流阻斷層2是通過離子注入形成的，且是包含因離子注入而引起的結晶缺陷(未示出)的層。當從該結晶性氧化物半導體層8的厚度方向觀察時，電流阻斷層在平面圖中與源電極重疊，並且在平面圖中與通道層的一部分重疊。並且，電流阻斷層被構成為當從結晶性氧化物半導體層8的厚度方向觀察時不與通道層的一部分重疊。通過這樣的配置，在保持電流阻斷效果的同時確保了電流路徑。只要不損害本發明的目的，電流路徑的寬度W沒有特別限制。在本發明的實施態樣中，特別是在使用氧化鎵等能隙大的材料作為漂移層的情況下，電流路徑的寬度W優選為2μm以下。另外，電流阻斷層的厚度d只要不損害本發明的目的，就沒有特別限定。在本發明的實施態樣中，特別是在使用氧化鎵等能隙大的材料作為漂移層的情況下，電流阻斷層的厚度d優選為0.15μm以上，更優選為0.2μm以上。在圖1的MOSFET的導通(ON)狀態下，當在源電極5b和漏電極5c之間施加電壓並且相對於源電極5b向閘電極5a施加正電壓時，電子(電洞)被注入到通道層6中並導通。在關閉(OFF)狀態下，通過將閘電極的電壓設置為0V，形成通道層6以耗盡層被填充的狀態，並關閉。在本發明的實施態樣中，由於使用這樣的結晶缺陷區域作為電流阻斷層，可以在保持半導體裝置的MOSFET動作的同時進一步提高耐壓。另外，作為另一較佳實施態樣，圖1的半導體裝置中，源極區域（n+型半導體層）1至少一部分埋入通道層6內。源極區域（n+型半導體層）1埋入通道層6內之情況的例子顯示於圖4。根據圖4所示的結構，施加於閘極絕緣膜的電場不易發生電場集中，可更提升閘極絕緣膜的可靠度。
圖12係顯示本發明較佳實施態樣之一的金屬氧化膜半導體場效電晶體(MOSFET)的主要部分。圖12的MOSFET中，結晶性氧化物半導體層8至少具有貫穿通道層6的溝槽，閘極電極5a的至少一部分埋入該溝槽內，此點與圖1的MOSFET不同。在本發明實施態樣中，由於結晶缺陷區域2配置在該溝槽底面附近，可以進一步提高溝槽MOSFET的耐壓性。此外，圖18顯示了作為本發明優選實施態樣之一的金屬氧化物膜半導體場效電晶體(MOSFET)的主要部分。在圖18的MOSFET中，結晶性氧化物半導體層8至少具有貫穿通道層6的溝槽，而且電流阻斷層(結晶缺陷區域)2位於通道層6的正下方，圖18的MOSFET在前述點與圖1的MOSFET相異。在本發明的實施態樣中，在這樣的溝槽型MOSFET的情況下，該電流阻斷層(結晶缺陷區域)2的厚度優選為0.2μm以下，更優選為0.1μm以下。通過設定這樣的優選厚度，能夠抑制對MOSFET的上升電壓(Vth)的影響，同時獲得電流阻斷層效果。
圖1、圖4、圖12及圖18中的各層之形成手段，只要不阻礙本發明之目的則無特別限定，可為習知的手段。可列舉例如：在藉由真空蒸鍍法、CVD法、濺鍍法、各種塗布技術成膜後再以光微影法圖案化的手段，或使用印刷技術等直接圖案化的手段等。
以下，使用製造圖1之半導體裝置的較佳例更詳細說明本發明。圖2(a)顯示在基板9上依順序層疊n+型半導體層3和漂移層(n型半導體層)7的積層結構體。在圖2(a)的積層體的漂移層(n-型半導體層)7中，通過離子注入形成電流阻斷層(結晶缺陷區域)2，然後，形成通道層6和作為源極區域的n+型半導體層1，藉以得到圖2(b)的積層體。該離子注入的注入能量沒有特別限制。在本發明實施態樣中，該離子注入的注入能量例如為10keV～2MeV的範圍內。另外，前述n+型半導體層1，例如在使用霧化CVD法等磊晶成長法成膜後，使用習知的蝕刻技術進行蝕刻，藉此形成圖案。然後，在圖2(b)的積層體上形成閘極絕緣膜4a及閘電極5a，再通過形成層間膜4b和接觸孔，而得到圖2(c)的積層體。閘極絕緣膜4a、層間膜4b和閘電極5a分別使用已知的成膜方法來進行成膜，然後使用已知的蝕刻技術進行蝕刻，而可以加工成圖2(c)所示的形狀。
接著，在圖2(c)的積層體上使用習知的成膜方法形成源電極5b，得到圖3(d)的積層體。作為前述源電極5b的成膜方法，可列舉上述乾式法或濕式法等。然後將圖3(d)的積層體中的基板9去除後，使用習知的成膜方法形成汲極電極5c，藉此可得到圖3(e)的半導體裝置。圖3(e)的半導體裝置，如上所述，由於設置了由結晶缺陷區域構成的電流阻斷區（電流阻斷層），因此在保持MOSFET工作的同時提高了耐壓性。
另外，針對本發明的結晶缺陷區域的電子陷阱密度提高耐壓性的效果，通過元件模擬進行了驗證，結果顯示於圖11。從圖11可以得知，該結晶缺陷區域的電子陷阱密度優選為4×10 18/cm 3以上。通過設定這樣的優選範圍，能夠進一步促進由結晶缺陷區域引起的耐壓的提高效果。此外，可以通過使用例如DLTS(Deep Level Transient Spectroscopy，深階暫態能譜)方法來測量電子陷阱密度。
另外，作為本實施例，為了確認由結晶缺陷區域引起的耐壓提高效果，依照上述程序，試作結構相當於圖1所示之半導體裝置的半導體裝置。實施例1的構成如以下所示。使用由錫摻雜α-Ga 2O 3所構成之n-型半導體層作為n-型半導體層3、使用錫摻雜α-Ga 2O 3所構成之n+型半導體層作為n+型半導體層1a。使用氮(實施例1)和錫(實施例2)，作為通過離子注入來注入的元素。離子注入是以使實施例1具有單一輪廓；並且實施例2具有箱形輪廓的方式進行。又，作為比較例1，除了未設置由離子注入造成的結晶缺陷區域以外，與實施例1相同地試作半導體裝置。實施例1和實施例2中的SIMS測量結果分別顯示於圖7和8。實施例1、實施例2和比較例1中製造的半導體裝置的I-V測量結果顯示於圖9。從圖9可以清楚地看出，與不具有作為電流阻斷層的結晶缺陷區域的結構相比，根據本發明實施態樣的半導體裝置的耐壓性較為優異。這是在試作了使用氧化鎵（特別是α-Ga 2O 3）的半導體裝置後，初次獲得的新發現。此外，於圖5和圖6顯示了使用TEM觀察本實施例的結晶缺陷區域(電流阻斷區)的結果。從圖5和圖6可以清楚地看出，本實施例的結晶缺陷區域，在與該半導體裝置的結晶性氧化物半導體層的厚度方向平行的截面中，具有垂直於或略垂直於該厚度方向的方向上延伸的線性的缺陷。並且，從圖5和圖6可知，實施例1的該線狀的缺陷的厚度約為10nm，實施例2的該線狀的缺陷的厚度約為80nm。而且，以與實施例1相同的方式，製造結構相當於圖1所示之半導體裝置的半導體裝置(MOSFET)並進行I-V測量，其結果顯示於圖12。從圖12可以清楚地看出，本實施例中的MOSFET能夠作為電晶體良好地動作。而且，也可以得知，即使當以與實施例2相同的方式，製造結構相當於圖1所示之半導體裝置的半導體裝置(MOSFET)時，與實施例1相同地，其亦能夠作為電晶體良好地工作。
上述本發明的實施態樣之半導體裝置，為了發揮上述功能，可應用於反向器或轉換器等電力轉換裝置。更具體而言，可用作係為開關元件的閘流體、功率電晶體、IGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)等。圖14係顯示使用本發明的實施態樣之半導體裝置的控制系統之一例的區塊構成圖，圖15係該控制系統的電路圖，其係尤其適合搭載於電動車(Electric Vehicle)的控制系統。
如圖14所示，控制系統500具有電池(電源)501、升壓轉換器502、降壓轉換器503、反向器504、馬達(驅動對象)505、驅動控制部506，此等搭載於電動車。電池501係由例如鎳氫電池或鋰離子電池等蓄電池所構成，藉由充電站的充電或減速時的再生能量等而儲存電力，可輸出電動車的運行系統及電氣系統的運作所必要的直流電壓。升壓轉換器502，例如搭載了截波電路的電壓轉換裝置，藉由截波電路的開關運作將從電池501供給的例如200V的直流電壓升壓至例如650V，而可輸出至馬達等的運行系統。降壓轉換器503亦相同地為搭載了截波電路的電壓轉換裝置，但將從電池501供給的例如200V的直流電壓降壓至例如12V左右，藉此可輸出至包含電動窗、動力轉向或車載電力設備等電氣系統。
反向器504，藉由開關運作將從升壓轉換器502供給的直流電壓轉換成三相的交流電壓而輸出至馬達505。馬達505構成電動車的運行系統的三相交流馬達，藉由從反向器504輸出的三相交流電壓而進行旋轉驅動，再通過未圖示的傳動裝置(transmission)等，將其旋轉驅動力傳遞至電動車的車輪。
另一方面，使用圖中未顯示的各種感測器，從運行中的電動車量測車輪的旋轉數、扭矩、油門的踩踏量(加速量)等實測值，此等的量測信號輸入驅動控制部506。又同時，反向器504的輸出電壓值亦輸入驅動控制部506。驅動控制部506具有具備中央處理器(CPU，Central Processing Unit)等演算部及記憶體等資料保存部的控制器之功能，使用所輸入之量測信號生成控制信號，作為回饋信號而輸出至反向器504，藉此以開關元件控制開關運作。藉此瞬間修正反向器504給予馬達505的交流電壓，而可正確地執行電動車的運轉控制，實現電動車安全、舒適的運作。另外，藉由將來自驅動控制部506的回饋信號給予升壓轉換器502，亦可控制輸出至反向器504的電壓。
圖15係去除了圖14中的降壓轉換器503的電路構成，亦即僅顯示用以驅動馬達505之構成的電路構成。如該圖所示，本發明的半導體裝置，例如作為肖特基屏障二極體而用於升壓轉換器502及反向器504，藉此應用於開關控制。在升壓轉換器502中，組裝至截波電路而進行截波控制，又在反向器504中組裝至包含IGBT的開關電路以進行開關控制。另外，在電池501的輸出中透過電感器(線圈等)達到電流的穩定化，又分別在電池501、升壓轉換器502、反向器504之間隔著電容器(電解電容器等)，藉此達成電壓的穩定化。
又，圖15中如點線所示，驅動控制部506內設有由中央處理器(CPU，Central　Processing Unit)所構成之演算部507與由非揮發性記憶體所構成之記憶部508。輸入驅動控制部506的信號發送至演算部507，進行必要的演算，藉此生成與各半導體元件對應的回饋信號。又，記憶部508暫存由演算部507而來的演算結果，或是以表格的形式儲存驅動控制所需之物理常數及函數等，並適當輸出至演算部507。演算部507及記憶部508可採用習知的構成，其處理能力等亦可任意選定。
如圖14或圖15所示，控制系統500中，升壓轉換器502、降壓轉換器503、反向器504的開關運作中，使用作為二極體或開關元件的閘流體、功率電晶體、IGBT、MOSFET等。藉由在此等的半導體元件中，使用氧化鎵(Ga 2O 3)、尤其是剛玉型氧化鎵(α-Ga 2O 3)作為其材料，可大幅提升開關特性。再者，藉由應用本發明之半導體裝置等，可期待極佳的開關特性，而可實現控制系統500的更加小型化及成本降低。亦即，升壓轉換器502、降壓轉換器503、反向器504皆可期待本發明之效果，此等任一者或任意二者以上的組合，或是亦包含驅動控制部506之型態的任一者，皆可期待本發明的效果。 另外，上述的控制系統500，不僅可將本發明的半導體裝置應用於電動車的控制系統，亦可應用於將來自直流電源的電力進行升壓/降壓，或是從直流進行電力轉換而成為交流之類的所有用途的控制系統。又，亦可使用太陽能電池等電源作為電池。
圖16係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的區塊構成圖。圖17係相同控制系統的電路圖，其係為一種控制系統其適合搭載於用來自交流電源之電力而運作的基礎設備或家電設備等。
如圖16所示，控制系統600，係輸入由外部的例如三相交流電源(電源)601所供給的電力，其具有AC/DC轉換器602、反向器604、馬達(驅動對象)605、驅動控制部606，此等可搭載於各種設備(後述)。三相交流電源601為例如電力公司的發電設施(火力發電廠、水力發電廠、地熱發電廠、核電廠等)，其輸出透過變電所降壓並且作為交流電壓以進行供給。又，例如以自家發電機等型態設置於大樓內或鄰近設施內而以電纜進行供給。AC/DC轉換器602係將交流電壓轉換成直流電壓的電壓轉換裝置，將由三相交流電源601所供給的100V或200V的交流電壓轉換成既定的直流電壓。具體而言，藉由電壓轉換，轉換成3.3V、5V或是12V之類的一般使用的預期直流電壓。驅動對象為馬達的情況中轉換成12V。另外，亦可採用單相交流電源代替三相交流電源，此情況中，只要使AC/DC轉換器為單相輸入，則可作為相同的系統構成。
反向器604，係藉由開關運作將由AC/DC轉換器602所供給之直流電壓轉換成三相的交流電壓而輸出至馬達605。馬達605，其型態根據控制對象而有所不同，控制對象為電動車的情況係用以驅動車輪的三相交流馬達，工廠設備的情況係用以驅動泵及各種動力源的三相交流馬達，家電設備的情況係用以驅動壓縮機等的三相交流馬達，藉由從反向器604所輸出的三相交流電壓進行旋轉驅動，並將該旋轉驅動力傳遞至圖中未顯示的驅動對象。
另外，例如家電設備中，亦有許多可直接供給從AC/DC轉換器302輸出之直流電壓的驅動對象(例如電腦、LED照明設備、映像設備、音響設備等)，此時控制系統600中不需要反向器604，如圖16所示，從AC/DC轉換器602對於驅動對象供給直流電壓。此情況中，例如對於電腦等供給3.3V的直流電壓，對於LED照明設備等供給5V的直流電壓。
另一方面，使用圖中未顯示的各種感測器，量測驅動對象的旋轉數、扭矩、或是驅動對象周邊環境的溫度、流量等之類的實測值，此等的量測信號被輸入驅動控制部606。又同時，反向器604的輸出電壓值亦輸入驅動控制部606。以此等的測量信號為基準，驅動控制部606給予反向器604回饋信號，控制由開關元件所進行的開關運作。藉此，藉由瞬間修正反向器604給予馬達605的交流電壓，可正確地執行驅動對象的運轉控制，而實現驅動對象的穩定運作。又，如上所述，驅動對象能夠由直流電壓所驅動的情況，亦可對於AC/DC轉換器602進行回饋控制，以代替對於反向器的回饋。
圖17係顯示圖16的電路構成。如該圖所示，本發明的半導體裝置，例如作為肖特基屏障二極體而用於AC/DC轉換器602及反向器604，藉此應用於開關控制。AC/DC轉換器602，例如係使用將肖特基屏障二極體進行電路構成而成為電橋狀者，藉由將輸入電壓的負電壓成分轉換成正電壓以進行整流，藉此進行直流轉換。又在反向器604中，組裝至IGBT中的開關電路而進行開關控制。另外，使AC/DC轉換器602與反向器604之間隔著電容器(電解電容器等)，藉此達成電壓的穩定化。
又，圖17中如點線所示，驅動控制部606內設有由中央處理器所構成之演算部607與由非揮發性記憶體所構成之記憶部608。輸入驅動控制部606的信號發送至演算部607，進行必要的演算，藉此生成與各半導體元件對應的回饋信號。又記憶部608暫存由演算部607而來的演算結果，或是以表格的形式儲存驅動控制所需之物理常數或函數等，並適當輸出至演算部607。演算部607及記憶部608可採用習知的構成，其處理能力等亦可任意選定。
這樣的控制系統600中，與圖14或圖15所示之控制系統500相同，亦在AC/DC轉換器602及反向器604的整流運作及開關運作中使用作為二極體或開關元件的閘流體、功率電晶體、IGBT、MOSFET等。藉由在此等半導體元件中，使用氧化鎵(Ga 2O 3)、尤其是剛玉型氧化鎵(α-Ga 2O 3)作為其材料，藉此提升開關特性。再者，藉由應用本發明之半導體膜或半導體裝置，可期待極佳的開關特性，並且可實現控制系統600進一步的小型化及成本降低。亦即，AC/DC轉換器602、反向器604皆可期待本發明之效果，此等任一者或其組合、或是亦包含驅動控制部606的型態皆可期待本發明的效果。
另外，圖16及圖17中雖例示馬達605作為驅動對象，但驅動對象並不限於機械地運作的裝置，亦可以需要交流電壓的許多設備作為對象。只要是從交流電源輸入電力以將驅動對象驅動，則可應用控制系統600，可以基礎設備(例如大樓及工廠等的電力設備、通信設備、交通管制設備、淨水處理設備、系統設備、省力設備、列車等)或家電設備(例如，冰箱、洗衣機、電腦、LED照明設備、影像設備、音響設備等)之類的設備為對象，而搭載控制系統600以對該等對象進行驅動控制。 [產業上的利用可能性]
本發明之半導體裝置，可以應用於半導體（例如化合物半導體電子裝置等）、電子零件/電氣機器零件、光學/電子照相相關裝置、工業部材等所有的領域，尤其對功率元件特別有用。
1:源極區域（n+型半導體層） 2:電流阻斷區（結晶缺陷區域） 3:n-型半導體層 4a:閘極絕緣膜 4b:層間絕緣膜 5a:閘極電極 5b:源電極 5c:汲極電極 6:通道層 7:n-型半導體層 8:結晶性氧化物半導體層 9:基板 21:成膜裝置(霧化CVD裝置) 22a:載氣源 22b:載氣(稀釋)源 23a:流量調節閥 23b:流量調節閥 24:霧氣產生源 24a:原料溶液 24b:原料微粒子 25:容器 25a:水 26:超音波振動子 27:成膜室 28:加熱板 29:供給管 30:基板 500:控制系統 501:電池(電源) 502:升壓轉換器 503:降壓轉換器 504:反向器 505:馬達(驅動對象) 506:驅動控制部 507:演算部 508:記憶部 600:控制系統 601:三相交流電源(電源) 602:AC/DC轉換器 604:反向器 605:馬達(驅動對象) 606:驅動控制部 607:演算部 608:記憶部
圖1係示意顯示本發明的實施態樣之金屬氧化膜半導體場效電晶體(MOSFET)的圖。 圖2係示意顯示本發明的實施態樣之金屬氧化膜半導體場效電晶體(MOSFET) 的較佳製造步驟的圖。 圖3係示意顯示本發明的實施態樣之金屬氧化膜半導體場效電晶體(MOSFET)的較佳製造步驟的圖。 圖4係示意顯示本發明的實施態樣之金屬氧化膜半導體場效電晶體(MOSFET)的圖。 圖5是顯示實施例中的TEM(透射電子顯微鏡)分析結果的圖。 圖6是顯示實施例中的TEM(透射電子顯微鏡)分析結果的圖。 圖7是顯示實施例中的SIMS（二次離子質量分析）測定結果的圖。 圖8是顯示實施例中的SIMS（二次離子質量分析）測定結果的圖。 圖9係顯示實施例及比較例中的I-V測量之結果的圖。 圖10係顯示實施例中的I-V測量之結果的圖。 圖11是顯示本發明的一實施態樣的模擬結果的圖。 圖12是示意顯示本發明的一實施態樣的金屬氧化膜半導體場效電晶體(MOSFET)的圖。 圖13係本發明的實施態樣中所使用的霧化CVD裝置的構成圖。 圖14係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的區塊（block）構成圖。 圖15係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的電路圖。 圖16係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的區塊構成圖。 圖17係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的電路圖。 圖18係示意顯示本發明的實施態樣之金屬氧化膜半導體場效電晶體(MOSFET)的圖。
1:源極區域
2:p型半導體層
3:n-型半導體層
4a:閘極絕緣膜
4b:層間絕緣膜
5a:閘極電極
5b:源電極
5c:汲極電極
6:通道層
7:n-型半導體層
8:氧化物半導體層

Claims (16)

  1. 一種半導體裝置，其至少包含：具有通道層和漂移層的結晶性氧化物半導體層；以及隔著閘極絕緣膜配置在所述通道層上的閘電極， 其中，所述結晶性氧化物半導體層，在所述通道層和所述漂移層之間，包含結晶缺陷區域。
  2. 如請求項1所述之半導體裝置，其中所述結晶缺陷區域為電流阻斷區。
  3. 如請求項1或2所述之半導體裝置，其中所述結晶缺陷區域由離子注入所形成。
  4. 如請求項3所述之半導體裝置，其中通過所述離子注入，注入到所述結晶缺陷區域的元素濃度為5.0×10 17/cm 3以上。
  5. 如請求項1至4中任一項所述之半導體裝置，其中所述結晶缺陷區域，在與所述結晶性氧化物半導體層的厚度方向平行的截面，具有在垂直於或略垂直於所述厚度方向的方向上延伸的線狀的結晶缺陷。
  6. 如請求項5所述之半導體裝置，其中所述線狀的結晶缺陷的厚度為10nm以上。
  7. 如請求項1至6中任一項所述之半導體裝置，其中所述結晶缺陷區域的電子陷阱密度為4.0×10 18/cm 3以上。
  8. 如請求項1至7中任一項所述之半導體裝置，其中所述結晶缺陷區域是高電阻區。
  9. 如請求項1至8中任一項所述之半導體裝置，其中在所述通道層的至少一部分中具有源極區，並且在所述源極區上具有源電極。
  10. 如請求項1至9中任一項所述之半導體裝置，其中，所述源電極與所述結晶缺陷區域直接接觸。
  11. 如請求項1至10中任一項所述之半導體裝置，其中，所述結晶性氧化物半導體層至少具有貫通所述通道層的溝槽，所述閘電極的至少一部分隔著所述閘極絕緣膜埋入於所述溝槽內。
  12. 如請求項1至11中任一項所述之半導體裝置，其中，所述結晶性氧化物半導體層包含選自鋁、銦和鎵中的至少一種金屬。
  13. 如請求項1至12中任一項所述之半導體裝置，其中，所述結晶性氧化物半導體層具有剛玉結構。
  14. 如請求項1至13中任一項所述之半導體裝置，其為電晶體。
  15. 一種電力轉換裝置，其係使用如請求項1至14中任一項所述之半導體裝置。
  16. 一種控制系統，其係使用如請求項1至14中任一項所述之半導體裝置。
TW111115717A 2021-04-26 2022-04-25 半導體裝置 TW202301687A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-074518 2021-04-26
JP2021074518 2021-04-26

Publications (1)

Publication Number Publication Date
TW202301687A true TW202301687A (zh) 2023-01-01

Family

ID=83848083

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111115717A TW202301687A (zh) 2021-04-26 2022-04-25 半導體裝置

Country Status (3)

Country Link
JP (1) JPWO2022230830A1 (zh)
TW (1) TW202301687A (zh)
WO (1) WO2022230830A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025173798A1 (ja) * 2024-02-15 2025-08-21 株式会社Flosfia 半導体装置
WO2025173799A1 (ja) * 2024-02-15 2025-08-21 株式会社Flosfia 結晶膜及び多層結晶膜
WO2025173797A1 (ja) * 2024-02-15 2025-08-21 株式会社Flosfia 多層体及び半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6906217B2 (ja) * 2015-12-18 2021-07-21 株式会社Flosfia 半導体装置
JP7008293B2 (ja) * 2017-04-27 2022-01-25 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子

Also Published As

Publication number Publication date
WO2022230830A1 (ja) 2022-11-03
JPWO2022230830A1 (zh) 2022-11-03

Similar Documents

Publication Publication Date Title
TW202301687A (zh) 半導體裝置
US12289917B2 (en) Semiconductor device
US11855135B2 (en) Semiconductor device
US20240055471A1 (en) Semiconductor device
US20230290888A1 (en) Semiconductor element and semiconductor device
US20250133757A1 (en) Semiconductor device and method for producing semiconductor device
KR102870633B1 (ko) 반도체 장치
JP2022187481A (ja) 半導体装置
TW202249277A (zh) 半導體裝置
TW202301686A (zh) 半導體裝置
US20240055510A1 (en) Semiconductor device
US20240363695A1 (en) Semiconductor device
JP2022187480A (ja) 半導体装置
US20240387643A1 (en) Multilayer structure, semiconductor device and semiconductor apparatus
CN118613921A (zh) 层叠结构体、半导体元件和半导体装置
TW202230810A (zh) 半導體裝置
TW202215664A (zh) 半導體元件及半導體裝置