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TW202201720A - 堆疊式叉形片電晶體 - Google Patents

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TW202201720A
TW202201720A TW109145696A TW109145696A TW202201720A TW 202201720 A TW202201720 A TW 202201720A TW 109145696 A TW109145696 A TW 109145696A TW 109145696 A TW109145696 A TW 109145696A TW 202201720 A TW202201720 A TW 202201720A
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黃政穎
吉伯特 狄威
安 潘
妮可 湯瑪斯
尤路沙 艾倫
成承訓
克里斯多夫 紐曼
威利 瑞奇曼第
派翠克 摩洛
柳惠宰
理查 史肯克
馬可 拉多撒傑
傑克 卡瓦李耶羅
艾倫 曼尼貝克
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美商英特爾股份有限公司
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Abstract

本文揭露的實施例包括堆疊式叉形片電晶體裝置以及製造堆疊式叉形片電晶體裝置的方法。在一個示例中，積體電路結構包括骨幹。第一電晶體裝置包括與骨幹的邊緣相鄰的半導體通道的第一垂直堆疊。第二電晶體裝置包括與骨幹的邊緣相鄰的半導體通道的第二垂直堆疊。第二電晶體裝置堆疊在第一電晶體裝置上。

Description

堆疊式叉形片電晶體
本發明的實施例有關積體電路結構，並且尤其有關用於積體電路中的堆疊式叉形片電晶體。
在過去的幾十年中，積體電路中特徵的縮放一直是不斷發展的半導體工業背後的驅動力。縮放到越來越小的特徵可以在有限的半導體晶片空間上增加功能單元的密度。例如，縮小的電晶體大小允許在晶片上併入更多數量的記憶體或邏輯裝置，從而有助於製造具有增加的容量的產品。然而，追求更大容量的驅動器並非沒有問題。最佳化每個裝置性能的必要性變得越來越重要。
在積體電路裝置的製造中，隨著裝置尺寸繼續縮小，諸如三閘極電晶體的多閘極電晶體變得越來越普遍。在習用製程中，通常在大塊矽基板或絕緣體上矽基板上製造三閘極電晶體。在某些情況下，大塊矽基板是較佳的，因為它們的成本較低並且因為它們能夠實現較不複雜的三閘極製程。另一方面，隨著微電子裝置尺寸縮小到低於10奈米(nm)節點，保持遷移率提升和短通道控制在裝置製造方面提出了挑戰。用以製造裝置的奈米線提供改進的短通道控制。
然而，縮放多閘極和奈米線電晶體並非沒有後果。隨著微電子電路的這些基本構件的尺寸減小以及在給定區域中製造的基本構件的絕對數量增加，用以圖案化此等構件的光刻製程的限制變得無法承受。尤其是，在半導體堆疊中圖形化的特徵的最小尺寸(臨界尺寸)與這些特徵之間的間距之間可能存在折衷。
本文描述堆疊式叉形片電晶體以及製造堆疊式叉形片電晶體的方法。在以下說明中，將使用熟習此技藝之人士通常採用的用語來描述說明性實施的各個態樣，以將其工作的本質傳達給熟習此技藝之人士。然而，對於熟習此技藝之人士將顯而易見的是，可以僅利用所描述的態樣中的一些來實施本發明。為了說明的目的，闡述具體數字、材料和配置以便提供對說明性實施的透徹理解。然而，對於熟習此技藝之人士將顯而易見的是，可以在沒有具體細節的情況下實施本發明。在其他例子中，省略或簡化眾所周知的特徵以免模糊說明性實施。
以下詳細說明實質上僅是說明性的，並不旨在限制發明標的實施例或此種實施例的應用和使用。如本文所使用者，詞「示例性」是指「用作示例、實例或說明」。本文中描述為示例性的任何實施不一定被解釋較佳或較有利於其他實施。此外，無意於受到在先前技術領域、先前技術、發明內容或以下詳細說明中提出的任何明示或暗示的理論的約束。
本說明書包括對「一實施例」或「一實施例」的引用。片語「在一個實施例中」或「在一實施例中」的出現不一定指相同的實施例。可以以與本發明一致的任何適合方式來組合特定特徵、結構或特性。
術語。以下段落為在本發明(包括所附申請專利範圍)中找到的用語提供定義或背景：
「包含」。此用語是開放式。如所附申請專利範圍中所使用者，此用語不排除附加的結構或操作。
「配置為」。可以將各種單元或組件描述或言請求為「配置為」執行一或多個任務。在這樣的背景中，「配置為」用於透過指示單元或組件包括在操作期間執行那些任務或多個任務的結構來表示結構。如此，可以說單元或組件被配置為即使當指定的單元或組件目前不工作(例如，未開啟或未啟動)也可以執行任務。陳述將單元或電路或組件「配置為」執行一項或多項任務明顯並非針對該單元或組件訴諸美國專利法第112條第6段。
「第一」、「第二」等。如本文中所使用，這些用語用作它們之前的名詞的標籤，並不暗示任何類型的排序(例如，空間、時間、邏輯等)。
「耦接」。以下描述有關「耦接」在一起的元素或節點或特徵。如本文所使用者，除非另有明確說明，否則「耦接」是指一個元件或節點或特徵直接或間接而未必是機械地結合到另一元件或節點或特徵(或直接或間接與之通訊)。
此外，某些用語也可以在以下描述中僅為參考之目的而使用，並且因而不旨在於限制。例如，諸如「上」、「下」、「上方」和「下方」之類的用語是指圖式中的方向。諸如「前」、「後」、「後面」、「側面」、「外側」和「內側」的用語描述在一致但任意的參照框內的組件各部分的方位或位置或兩者透過參考描述所討論的組件的文字和相關圖式進行清楚的描述。此種用語可以包括以上具體提到的詞、其衍生詞以及類似含義的詞。
「禁止」。如本文所用，禁止用以描述減少或最小化作用。當組件或功能被描述為禁止動作、運動或條件時，它可能會完全防止結果或後果或未來的狀態。另外，「禁止」亦可指減少或減輕否則可能發生的結果、表現或效果。因此，當組件、元件或特徵被稱為禁止結果或狀態時，其不必完全防止或消除結果或狀態。
本文描述的實施例可以針對前端製程(front-end-of-line，FEOL)半導體處理和結構。FEOL是積體電路(IC)製造的第一部分，其中在半導體基板或層中對各個裝置(例如，電晶體、電容器、電阻器等)圖案化。FEOL通常涵蓋直至(但不包括)金屬互連層沉積的所有內容。在最後的FEOL操作之後，結果通常是具有隔離電晶體(例如，沒有任何導線)的晶圓。
本文描述的實施例可以針對後端製程(back end of line，BEOL)半導體處理和結構。BEOL是IC製造的第二部分，其中的個別裝置(例如，電晶體、電容器、電阻器等)與晶圓上的佈線(例如，一或多個金屬化層)互連。BEOL包括接觸、絕緣層(介電質)、金屬層和晶片至封裝連接的鍵合部位。在製造階段的BEOL部分中，接觸(焊盤)形成互連線、通孔和介電結構。對於現代IC製程，BEOL中可以加10個以上的金屬層。
以下描述的實施例可以適用於FEOL處理和結構、BEOL處理和結構、或FEOL及BEOL處理和結構兩者。特別地，儘管可以使用FEOL處理場景來顯示示例性處理方案，但是此種方法也可以適用於BEOL處理。同樣，儘管可以使用BEOL處理場景來說明示例性處理方案，但是此種方法也可以適用於FEOL處理。
將以對理解本發明最有幫助的方式將各種操作依次描述為多個離散操作，但是，描述的順序不應解釋為暗示這些操作必定是順序相關的。特別地，這些操作不需要按照呈現的順序來執行。
本文描述的一或多個實施例有關叉形片(或奈米梳)電晶體的堆疊。本文描述的一或多個實施例有關叉形片電晶體的堆疊以形成三維(3D)堆疊的CMOS架構。
根據本發明的一或多個實施例，描述一種共享閘極自對準堆疊式電晶體架構，例如，用於將摩爾定律擴展到超過3 nm代。藉由將電晶體彼此直接堆疊在一起，與傳統的2D CMOS相比，3D CMOS架構可實現更小的單元尺寸和更低的RC延遲。另外，針對單元高度縮放，可以藉由使用奈米線或奈米帶電晶體與自對準介電壁結合以減小NMOS和PMOS邊界處的間距，來實現奈米梳狀(或叉形片)電晶體架構。共享閘極堆疊式奈米帶電晶體與自對準介電壁的組合最後會導致最終縮放的3D堆疊式奈米梳(叉形片)CMOS架構。本文描述用於製造具有自對準介電壁的堆疊式奈米梳電晶體架構的關鍵特徵和程序流程。
為提供背景，以繼續進行單元尺寸縮放，奈米線/奈米帶、自對準的介電壁(或自對準閘極端，SAGE)和堆疊式電晶體是繼續單元尺寸縮放的三種可行的助推器。與FinFET不同，奈米線或奈米帶結構由於其可堆疊性而允許更高的每覆蓋區驅動電流。自對準閘極端(SAGE)使用介電壁將NMOS和PMOS間隔開，從而減小主動鰭上的閘極擴展以及N-P邊界的間距。奈米梳電晶體架構將兩個奈米帶通道與一個自對準介電壁結合在一起，以積極擴展2D CMOS中的單元高度。隨著2D CMOS接近其縮放極限，轉到3D變得非常重要。在一實施例中，製造3D堆疊式電晶體，即PMOS上的NMOS或NMOS上的PMOS，是連續地縮放單元尺寸的關鍵助推器。在一實施例中，為了達到3D CMOS的面積縮放的最大益處，在3D架構中實施奈米帶和自對準介電壁以製造3D堆疊式叉形片或奈米梳CMOS架構。
為提供進一步的背景，為應對特徵之間的間隔的要求，已經提出叉形片電晶體架構。在叉形片架構中，絕緣骨幹配置在第一電晶體與第二電晶體之間。第一電晶體和第二電晶體的半導體通道(例如，帶、線等)接觸骨幹的相對側壁。如此，第一電晶體與第二電晶體之間的間隔減小到骨幹的寬度。由於半導體通道的一個表面與骨幹接觸，因此這種架構不允許對半導體通道的環繞式閘極(gate all around，GAA)控制。另外，尚未提出第一電晶體與第二電晶體之間的緊湊互連架構。
如上所述，叉形片電晶體允許增加非平面電晶體裝置的密度。具有叉形片電晶體120A 和120B 的半導體裝置100的示例在圖1A中顯示。叉形片電晶體包括從基板101向上延伸的骨幹110，其中，電晶體120鄰近骨幹110的任一側壁。如此，電晶體120A 與120B 之間的間隔等於骨幹110的寬度。相較於其他非平面電晶體架構(例如，鰭式FET、奈米線電晶體等)，此種叉形片電晶體120的密度可以增加。
半導體材料的片105從骨幹110(橫向)伸展開。在圖1A的圖示中，在骨幹110的任一側顯示片105A 和105B 。片105A 用於第一電晶體120A 且片105B 用於第二電晶體120B 。片105A 和105B 穿過閘極結構112。片105A 和105B 在閘極結構112內的部分被認為是通道，並且片105A 和105B 在閘極結構112的相對側上的部分被認為是源極/汲極區。在一些實施中，源極/汲極區包括磊晶生長的半導體本體，並且片105可以僅存在於閘極結構112內。亦即，堆疊式片105A 和105B 被半導體材料塊代替。
現在參見圖1B，顯示透過閘極結構112的半導體裝置100的剖面圖。如圖所示，半導體通道106A 和106B 垂直堆疊透過閘極結構112設置。半導體通道106A 和106B 在圖1B的平面之外連接到源極/汲極區。半導體通道106A 和106B 在三個側面上被閘極介電質108圍繞。半導體通道106A 和106B 的表面107與骨幹110直接接觸。功函數金屬109可以圍繞閘極介電質108，且閘極填充金屬113A 和113B 可以圍繞功函數金屬109。在圖示中，半導體通道106A 和106B 被顯示為具有不同的陰影。然而，在一些實施中，半導體通道106A 和106B 可以是相同的材料。絕緣層103可以設置在閘極填充金屬113A 和113B 上方。
雖然此種叉形片電晶體120A 和120B 提供許多好處，但是仍然有許多需要改進的地方，以便提供更高的密度、改進的互連架構和提升的性能。例如，本文揭露的實施例透過彼此堆疊多個電晶體層來提供進一步的密度提升。雖然圖1A和1B中的半導體裝置100顯示單一層(即，一對相鄰的叉形片電晶體120A 和120B )，但是本文揭露的實施例在與圖1A和1B所示的相同覆蓋區內部包括第一層和第二層(例如，以提供四個叉形片電晶體)。另外，本文揭露的實施例提供互連架構，其允許第一層與第二層之間的電耦接以有效地利用多個層。另外，本文揭露的實施例包括互連結構，其允許與掩埋層的底側連接。
在一實施例中，用於骨幹的材料可以由適於最終電隔離或有助於隔離相鄰的電晶體裝置的主動區的材料構成。例如，在一實施例中，骨幹由諸如但不限於二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽的介電材料組成。在一實施例中，骨幹包括或由諸如矽的氧化物(例如，二氧化矽(SiO2 ))、摻雜的矽的氧化物、矽的氟化的氧化物、碳摻雜的矽的氧化物的介電質、本領域已知的低k介電材料及其組合所組成。可以透過諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)或透過其他沉積方法的技術來形成骨幹材料。
根據本發明的一或多個實施例，共享閘極、堆疊式奈米帶電晶體與自對準介電壁結合。以下說明用於製造堆疊式奈米梳電晶體架構的關鍵特徵和程序流程。實施例包括新的電晶體架構，其可藉由組合奈米帶、自對準閘極端和共享閘極堆疊式電晶體來達成最終縮放的3D CMOS。
在一實施例中，可以實施或達成以下一或多個特徵：(1)奈米帶的一端與介電壁接觸的多奈米帶堆疊式電晶體；(2)在介電壁中可能有金屬佈線的自對準的介電壁；(3)用以為NMOS和PMOS提供不同的Vt的堆疊雙金屬閘極製程；(4)為NMOS和PMOS提供不同的源極或汲極材料的堆疊式雙磊晶(EPI)製程；(5)具有正面和背面互連的3D CMOS；(6)隔離氧化物可以包括在閘極電極中用以分隔N-功函數金屬(WFM)和P-WFM；(7)隔離氧化物可以包括在接觸電極中，以分隔NMOS和PMOS EPI源極或汲極(S/D)，以及分隔頂部接觸和底部接觸；及/或(8)可以包括EPI至EPI N-P通孔以將頂部電晶體連接至底部電晶體並形成共汲極。
圖2顯示根據本發明之實施例的包括堆疊式叉形片電晶體的積體電路結構的平面圖(i)以及剖面圖(ii)和(iii)。
參照圖2，積體電路結構200包括骨幹201，其可以是介電壁。還可以包括額外的介電壁202。奈米線或奈米帶203沿著骨幹201的邊緣。包括上閘極電極204和上閘極介電質205的上閘極堆疊圍繞奈米線或奈米帶203的上者。包括下閘極電極208和下閘極介電質207的下閘極堆疊圍繞奈米線或奈米帶203的下者。在一實施例中，如圖所示，介電層209將上閘極堆疊中的一者與下閘極堆疊中的一對應者隔開。
上源極或汲極結構226被包括在被上閘極堆疊圍繞的奈米線或奈米帶203的端部處。在一實施例中，上源極或汲極結構226是N型源極或汲極結構，例如磊晶摻雜磷的矽源極或汲極結構。下源極或汲極結構224包括在由下閘極堆疊圍繞的奈米線或奈米帶203的端部處。在一實施例中，下源極或汲極結構224是P型源極或汲極結構，例如磊晶矽鍺源極或汲極結構。應當理解，上和下源極或汲極結構類型可以顛倒。上源極或汲極結構226和下源極或汲極結構224可以被包括在介電層222中。如圖所示，一或多個上源極或汲極接觸206可以被包括在上源極或汲極結構226上。還如圖所示，在下源極或汲極結構224上可以包括一或多個下源極或汲極接觸230。
如圖所示，一或多個上通孔220和對應的線218可以耦接到一或多個上閘極堆疊中對應的一或多者，並且可以被包括在層間介電層216中。亦如圖所示，一或多個下通孔214和對應的線212可以耦接到上閘極堆疊中對應的一或多者，並且可以被包括在層間介電層210中。
如圖所示，一或多個上通孔238和對應的線236可以耦接到上源極或汲極接觸206中對應的一或多者，並且可以被包括在層間介電層216中。亦如圖所示，一或多個下通孔234和對應的線232可以耦接到下源極或汲極接觸230中對應的一或多者，並且可以被包括在層間介電層210中。
在一實施例中，上源極或汲極結構226之一者被耦接到下源極或汲極結構228中對應的一者，如圖所示。在一實施例中，穿壁通孔244實現前到後或後到前的佈線。例如，如圖所示，背面金屬線240和對應的通孔242可以透過穿壁通孔244耦接到金屬線236之一者。
再次參照圖2，根據本發明之實施例，積體電路結構200包括骨幹201。第一電晶體裝置(例如，部分(ii)的左下或右下)包括與骨幹201的邊緣相鄰的半導體通道203的第一垂直堆疊。第二電晶體裝置(例如，部分(ii)的對應的左上或右上)包括與骨幹201的邊緣相鄰的半導體通道203的第二垂直堆疊。第二電晶體裝置堆疊在第一電晶體裝置上。
在一實施例中，第一電晶體裝置是P型裝置，並且第二電晶體裝置是N型裝置。在另一實施例中，第一電晶體裝置是N型裝置，並且第二電晶體裝置是P型裝置。
在一實施例中，半導體通道203的第一和第二垂直堆疊是奈米帶或奈米線的第一和第二堆疊。在一實施例中，半導體通道203的第一垂直堆疊中的半導體通道的總數(例如3)與半導體通道第二垂直堆疊中的半導體通道203的總數(例如3)相同。在未顯示的另一實施例中，半導體通道的第一垂直堆疊中的半導體通道203的總數與半導體通道的第二垂直堆疊中的半導體通道203的總數不同。
在一實施例中，第一閘極結構207/208在半導體通道203的第一垂直堆疊上，第一閘極結構包括第一閘極電極208和第一閘極介電質207。第二閘極結構204/205位在半導體通道203的第二垂直堆疊中，第二閘極結構包括第二閘極204和第二閘極介電質205。在一實施例中，第二閘極電極(例如，部分(ii)的左側204)直接位於第一閘極電極上(例如，(ii)部分的左側208)。在一實施例中，第一閘極電極(例如，(ii)部分的右側208)與第二閘極電極(例如，(ii)部分的右側204)被介電層209隔開。
再次參照圖2，根據本發明之實施例，積體電路結構200包括第一導電類型的第一電晶體裝置(例如，部分(ii)的左下)。第二電晶體裝置(例如，部分(ii)的左上)堆疊在第一電晶體裝置上，第二電晶體裝置具有與第一導電類型相反的第二導電類型。第三電晶體裝置(例如，部分(ii)的右下)與第一電晶體裝置橫向間隔開，第三電晶體裝置為第一導電類型。第四電晶體裝置(例如，部分(ii)的右上)堆疊在第三電晶體裝置上，並且與第二電晶體裝置橫向間隔開，第四電晶體裝置為第二導電類型。
在一實施例中，第二電晶體裝置(例如，(ii)部分的左上)直接在第一電晶體裝置(例如，(ii)部分的左下)上，如圖所示。第四電晶體裝置(例如，部分(ii)的右上)與第三電晶體裝置(例如，部分(ii)的右下)被介電層209間隔開，亦如圖所示。在一實施例中，第一導電類型是P型，且第二導電類型是N型裝置。在另一實施例中，第一導電類型是N型，且第二導電類型是P型裝置。
在一實施例中，第一電晶體裝置(例如，(ii)的左下)與第三電晶體裝置(例如，(ii)的右下)被骨幹201橫向間隔開。第二電晶體裝置(例如，部分(ii)的右下)與第四電晶體裝置(例如，部分(ii)的右上)被骨幹201橫向間隔開。在一實施例中，第一、第二、第三和第四電晶體裝置各個都是奈米帶或奈米線的垂直堆疊。
根據本發明之實施例，以下說明的製程流程以Si/SiGe EPI沈積開始。自對準雙重圖案化(SADP)或自對準四重圖案化(SAQP)可用於圖案化和蝕刻Si/SiGe鰭。諸如SiO2 、Si3 N4 、HfO2 、Al2 O3 的介電材料可以被填充並被蝕刻以形成自對準介電壁。介電壁可以平行於或垂直於鰭。取決於建構自對準介電壁的技術，介電壁可以由一種以上的材料組成，或者以不同的鰭間距具有不同的壁材料，或者在壁周圍具有不同的襯裡。基板可以是塊狀矽晶圓或SOI基板或雙SOI基板。
在鰭圖案化和壁形成之後，製造假多晶矽閘極。在多晶閘極圖案化之後，沉積並蝕刻閘極間隔件以分隔閘極和接觸。內部間隔件是使用等向SiGe蝕刻接著在帶之間填充介電材料而製成。在一實施例中，P-EPI SiGe S/D選擇性地生長在用於PMOS的下帶上，而N-EPI Si：P S/D選擇性地生長在用於NMOS的上帶上。可以在N-EPI S/D和P-EPI S/D之間包含隔離氧化物，以防止N-EPI與P-EPI接觸。然後將層間介電質(ILD)填充到S/D區中。應當理解，這裡顯示以PMOS上的NMOS為例，反之亦然的配置亦可替代加以製造。同樣，在某些CMOS電路中，僅需要一種類型的MOS，即NMOS或PMOS。因此，在某些電路中可能不需要雙重EPI。
在雙重EPI製程之後，透過選擇性SiGe蝕刻移除多晶矽閘極(poly gate)並釋放帶。將高k閘極介電質接著沉積在奈米帶上。P型功函數金屬(P-WFM)沉積在下部色帶上，N型功函數金屬(N-WFM)沉積在上部色帶上。在一種情況下，N-WFM和P-WFM被連接以形成共享閘極裝置(即，共閘極)。在另一種情況下，可以沉積隔離氧化物以分隔P-WFM和N-WFM。在某些CMOS電路中，僅需要一種類型的MOS，即NMOS或PMOS。因此，在某些電路中可能不需要雙金屬閘極。而且，可以選擇性地移除上Si帶或下Si帶，以製成單一類型的MOS電晶體。
在填充高k和金屬閘極之後，可以蝕刻接觸溝槽並被接觸金屬填充。在某些位置，可以蝕刻N-P通孔以將N-EPI連接到P-EPI，並形成NMOS和PMOS的共汲極，例如反相器的輸出。前端處理之後，可以進行正面後端互連以佈線電路。晶圓的正面可以有2到約15個金屬/通孔層。這裡的一個重要特徵是，佈線可以穿過介電壁，以將正面互連線連接到背面互連線。
在正面處理之後，可以將裝置晶圓結合到載體晶圓，並且可以將裝置晶圓翻轉、研磨和拋光。可以移除剩餘的Si子鰭和STI氧化物，並填充絕緣氧化物層。背面互連也可以建構以便也佈線電路。晶圓的背面可以有1到約5個金屬/通孔層。可以形成背面接觸以連接到底部EPI(在這種情況下為p-EPI)，從而允許從晶圓背面功率的傳遞。背面互連也可以具有通孔以連接到閘極，特別是對於在P-WFM和N-WFM之間具有隔離氧化物的裝置而言。而且，背面通孔/金屬線可以穿過介電壁，以與正面互連線連通。
圖3-8顯示根據本發明之實施例的在製造包括堆疊式叉形片電晶體的積體電路結構的方法中的各種操作的剖面圖。
參照圖3的部分(a)，起始堆疊300包括矽基板302、下奈米線或奈米帶層306A、上奈米線或奈米帶層306B、下矽鍺釋放層304A、下介入(intervening)矽鍺釋放層304B、中間(intermediate)矽鍺釋放層304C和上矽鍺釋放層304D。
參照圖3的部分(b)，圖案化起始疊層300以包括，尤其是，圖案化的基板302’、圖案化的下奈米線或奈米帶層306A’、圖案化的上奈米線或奈米帶層306B’以及圖案化的中間矽鍺釋放層304C’。在所得結構內形成介電壁308和淺溝槽隔離(STI)結構310。中央介電壁308可以被稱為骨幹。如圖3的部分(c)所示，在圖3的部分(b)的結構上形成諸如多晶矽閘極結構的假閘極結構312。
參照圖4的(a)部分，在閘極位置中，將圖案化的矽鍺層替換成介電層314。此可透過在假閘極312下提供存取的源極或汲極區來執行。參照圖4的部分(b)，在源極或汲極位置中，奈米線或奈米帶部分在那些位置中移除。諸如磊晶矽鍺源極或汲極結構的下源極或汲極結構316，形成在圖案化的下奈米線或奈米帶層306A’的端部。諸如磊晶摻磷矽源極或汲極結構的上源極或汲極結構318，形成在圖案化的上奈米線或奈米帶層306B’的末端。接著在所得結構上方形成層間介電層320，如圖所示。
參照圖5的部分(a)，在閘極位置中，移除假閘極結構312和介電層314。參照圖5的部分(b)，在閘極位置中，形成閘極介電質322層。接著形成下閘極電極324和上閘極電極328。對於左側結構，上閘極電極328直接形成在下閘極電極324上。對於右側結構，上閘極電極328與下閘極電極324被介電層326間隔開。
參照圖6的部分(a)，在源極或汲極位置中，提供圖4的部分(b)的結構。參照圖6的(b)部分，在源極或汲極位置中，通孔結構330形成為左側上源極或汲極結構318與對應的左側下源極或汲極結構316之間的接觸。上源極或汲極接觸接著形成於上源極或汲極結構318上。
參照圖7的部分(a)，在閘極位置中，形成導電通孔336和對應的導線338以接觸在層間介電層334中的對應的上閘極電極328。參照圖7的部分(b)，在源極或汲極位置中，形成導電通孔340和對應的導線342以接觸在層間介電層334中的對應的上源極或汲極接觸332。
參照圖8，將圖7的結構放置在載體晶圓346上以進行背面處理。參照圖8的部分(a)，在閘極位置中，形成導電通孔350和對應的導線352以接觸層間介電層348中的對應的下閘極電極324。參照圖8的部分(b)，在源極或汲極位置中，形成一或多個下源極或汲極接觸353。導電通孔354和對應的導線356接著在層間介電層348中形成。穿壁通孔344形成於介電壁308其中一者中以進行前到後或後到前的佈線。例如，背面金屬線360和對應的通孔352可以透過穿壁通孔344耦接到金屬線342其中一者，如圖所示。
在一實施例中，本文所述的下面的(underlying)半導體基板代表用以製造積體電路的一般工件。半導體基板通常包括晶圓或其他矽片或另一種半導體材料。適合的半導體基板包括但不限於單晶矽、多晶矽和絕緣體上矽(SOI)，以及由其他半導體材料形成的類似基板，諸如包括鍺、碳或III-V族材料的基板。
應當理解，在特定實施例中，多個奈米線(或奈米帶)的通道層(或對應的釋放層)可以由矽組成。如全文通篇所使用者，矽層可用以說明就算不是全部也是由非常大量的矽組成的矽材料。然而，應當理解，實際上，可能難以形成100%純Si，因此，可能包含極少量的碳、鍺或錫。此種雜質可以在Si沉積期間作為不可避免的雜質或成分被包括在內，或者可能在後沉積處理期間的擴散時「污染」Si。如此，本文所述之針對矽層的實施例可以包括含有相對少量(例如「雜質」等級)、非Si原子或物種(例如，Ge、C或Sn)的矽層。應當理解，本文所述的矽層可以是無摻雜或可以摻雜有諸如硼、磷或砷的摻雜劑原子。
應當理解，在特定實施例中，多個奈米線(或奈米帶)的通道層(或對應的釋放層)可以由矽鍺組成。如全文通篇所使用者，矽鍺層可用以說明由矽和鍺二者的實質部分(諸如二者的至少5%)所組成的矽鍺材料。在一些實施例中，鍺的(原子)量與矽(例如，Si50 Ge50 )的量相同或實質相同。在一些實施例中，鍺的量大於矽的量。在特定實施例中，矽鍺層包括大約60%的鍺和大約40%的矽(Si40 Ge60 )。在其他實施例中，矽的量大於鍺的量。在特定實施例中，矽鍺層包括大約30%的鍺和大約70%的矽(Si70 Ge30 )。應當理解，實際上，可能難以形成100%純的矽鍺(通常稱為SiGe)，因此可能包含極少量的碳或錫。此種雜質可以在SiGe的沉積期間作為不可避免的雜質或成分被包在內，或者可能在後沉積處理期間的擴散時可以「污染」SiGe。如此，本文所述之針對矽鍺層的實施例可以包括含有相對少量(例如「雜質」等級)、非Ge和非Si原子或物種(例如，碳或錫)的矽鍺層。應當理解，本文所述的矽鍺層可以是無摻雜或可以摻雜有諸如硼、磷或砷的摻雜劑原子。
應當理解，在特定實施例中，多個奈米線(或奈米帶)的通道層(或對應的釋放層)可以由鍺組成。如全文通篇所使用者，鍺層可用以說明就算不是全部也是由非常大量的鍺組成的鍺材料。然而，應當理解，實際上，可能難以形成100%純的Ge，因此，可能包含極少量的碳、矽或錫。此種雜質可以在Ge的沉積期間作為不可避免的雜質或組分被包括在內，或者可能在後沉積處理期間的擴散時「污染」Ge。如此，本文所述之針對鍺層的實施例可以包括含有相對少量(例如「雜質」等級)、非Ge原子或物種(例如，Si、C或Sn)的鍺層。應當理解，本文所述的鍺層可以是無摻雜或可以摻雜有諸如硼、磷或砷的摻雜原子。
應當理解，儘管一些實施例說明使用Si或SiGe(線或帶)和互補的Si或SiGe(犧牲)層，但是可以合金化並磊晶生長的其他成對的半導體材料可以實施以達成本文的各種實施例，例如，InAs和InGaAs。
在一實施例中，源極或汲極結構由使用選擇性磊晶沉積製程所形成的矽合金製成。在一些實施中，矽合金可以是原位摻雜的矽鍺、原位摻雜的碳化矽或原位摻雜的矽。在替代實施中，可以使用其他矽合金。例如，可以使用的替代矽合金材料包括但不限於矽化鎳、矽化鈦、矽化鈷，並且可以摻雜一種或多種硼及/或鋁。
在一實施例中，介電質間隔件可以將閘極電極與源極或汲極結構間隔開。奈米線通道可以穿過間隔件以連接到奈米線通道的任一側上的源極或汲極結構。在一實施例中，閘極介電質圍繞奈米線或奈米帶通道的暴露部分的周邊。閘極介電質可以是例如任何適合的氧化物，諸如二氧化矽或高k閘極介電材料。高k閘極介電材料的示例包括，例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。在一些實施例中，當使用高k材料時，可以在閘極介電層上執行退火程序以提高其品質。
在一實施例中，閘極電極圍繞閘極介電層。應當理解，閘極電極可以包括在閘極介電層上方的功函數金屬和閘極填充金屬。當功函數金屬將作為N型功函數金屬時，閘極電極的功函數金屬最好具有在大約3.9eV與大約4.2eV之間的功函數。可用以形成閘極電極金屬的N型材料包括但不限於鈷、鋯、鈦、鉭、鋁和包括此等元素的金屬碳化物，即碳化鈦、碳化鋯、碳化鉭，碳化鈷和碳化鋁。當功函數金屬將作為P型功函數金屬時，閘極電極的功函數金屬最好具有在大約4.9 eV與大約5.2 eV之間的功函數。可用以形成閘極電極金屬的P型材料包括但不限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物，例如氧化釕。
在所示的實施例中，每個不同的電晶體被示為具有三個奈米線或奈米帶通道。然而，應當理解，根據各種實施例，每個電晶體可以包括任何數量的奈米線或奈米帶通道。
在一態樣中，為使得能夠存取一對不對稱的源極和汲極接觸結構的兩個導電接觸結構，可以使用正面結構的背面露出(reveal)製法來製造本文所述的積體電路結構。在一些示例性實施例中，揭示電晶體或其他裝置結構的背面需要進行晶圓級的背面處理。與習用的穿矽通孔TSV型技術相反，本文所述的電晶體的背面的露出可以在裝置單元的密度處且甚至在裝置的子區域內進行。此外，可以執行電晶體的背面的此種露出以移除在正面裝置處理期間實質上所有其上佈置有裝置層的供體(donor)基板。如此，隨著電晶體的背面露出可能僅幾十或幾百奈米，在裝置單元中的半導體厚度就不需要微米深(microns-deep)的TSV。
本文所述的揭示技術可實現從「自下而上」的裝置製造到「中心向外」的製造的範式轉變，其中「中心」是在正面製造中採用的從背面露出的任何層，並再次用於背面製造中。當主要依賴於正面處理時，對裝置結構的正面和露出的背面二者的處理都可以解決與製造3D IC相關的許多挑戰。
例如，可以採用電晶體方法的背面的露出，以移除供體-主基板組件的載體層和中間層的至少一部分。處理流程始於供體-主基板組件的輸入。供體-主基板中的載體層的厚度被拋光(例如，CMP)及/或以濕式或乾式(例如，電漿)蝕刻製程來蝕刻。可以採用已知適合於載體層的組成的任何研磨，拋光及/或濕式/乾式蝕刻製程。例如，在載體層是IV族半導體(例如，矽)的情況下，可以採用已知適合於使半導體變薄的CMP漿料。同樣地，也可以採用已知適合於使IV族半導體變薄的任何濕式蝕刻劑或電漿蝕刻製程。
在一些實施例中，在上述之前，沿著實質平行於中間層的斷裂平面切割(cleaving)載體層。可以使用切割或斷裂製程來移除大部分的載體層作為大塊體(bulk mass)，從而減少移除載體層所需的拋光或蝕刻時間。例如，在載體層的厚度為400-900μm的情況下，可以透過實踐已知的任何促進晶片級斷裂的覆蓋式植入來切割100-700μm。在一些示例性實施例中，將輕元素(例如，H、He或Li)植入到期望斷裂平面的載體層內的均勻目標深度。在這樣的分裂程序之後，接著可以拋光或蝕刻保留在供體-主基板組件中的載體層的厚度以完成移除。抑或是，在載體層沒有斷裂的情況下，可以採用研磨、拋光及/或蝕刻操作來移除更大厚度的載體層。
接下來，檢測中間層的曝光。檢測用以識別供體基板的背面已經前進到接近裝置層的點。可以實踐已知適合於檢測在用於載體層與中間層的材料之間的過渡的任何端點檢測技術。在一些實施例中，一或多個端點標準是基於在執行的拋光或蝕刻期間檢測供體基板的背面的光吸收率或發射率的變化。在一些其他實施例中，端點標準與在供體基板背面的拋光或蝕刻期間副產物的吸光度或發射的變化相關。例如，與載體層蝕刻副產物相關的吸收或發射波長可以根據載體層和中間層的不同組成而變化。在其他實施例中，端點標準與拋光或蝕刻供體基板的背面的副產物中的物種的質量變化有關。例如，可以透過四極質量分析儀對加工的副產物進行採樣，並且物種質量的變化可以與載體層和中間層的不同組成相關。在另一示例性實施例中，端點標準與供體基板的背面和與供體基板的背面接觸的拋光表面之間的摩擦力變化相關。
在移除過程相對於中間層對載體層是選擇性的情況下，可以增強中間層的檢測，因為可以透過載體層與中間層之間的蝕刻速率差來減輕載體移除過程中的不均勻性。如果研磨、拋光及/或蝕刻操作以足夠低於移除載體層的速率的速率移除中間層，則甚至可以跳過檢測。如果不採用端點標準，則如果中間層的厚度於蝕刻過程的選擇性是足夠的，則在中間層材料上預定的固定持續時間的研磨、拋光及/或蝕刻操作可停止。在一些示例中，載體蝕刻速率：中間層蝕刻速率為3：1-10：1或更高。
在曝光中間層時，可以移除中間層的至少一部分。例如，可以移除中間層的一或多個組成層。例如，可以透過拋光均勻地移除中間層的厚度。或者，可以透過光罩或全面性蝕刻製程移除中間層的厚度。該製程可以採用與用於使載體變薄相同的拋光或蝕刻製程，或者可以是具有不同製程參數的不同製程。例如，在中間層為載體移除製程提供蝕刻停止的情況下，後一種操作可以採用不同的拋光或蝕刻製程，其有利於移除中間層而不是移除裝置層。在要移除少於幾百奈米的中間層厚度的情況下，移除製程可能相對較慢，針對整個晶圓的均勻性進行最佳化，並且比用於移除載體層的程序更精確地受到控制。所採用的CMP製程可以例如採用在裝置層周圍的半導體(例如矽)和介電材料(例如SiO)之間提供非常高的選擇性(例如100：1-300：1或更高)的漿料嵌入在中間層內，例如，作為相鄰裝置區域之間的電隔離。
對於其中透過完全移除中間層而露出裝置層的實施例，可以在裝置層的曝光的背面或其中的特定裝置區域上開始背面處理。在一些實施例中，背面裝置層處理包括對配置於中間層與先前在裝置層中製造的裝置區域(例如源極或汲極區)之間的裝置層的厚度進一步拋光或濕式/乾式蝕刻。
在其中透過濕式及/或電漿蝕刻使載體層、中間層或裝置層的背面凹陷的一些實施例中，這種蝕刻製程可以是圖案化蝕刻或賦予顯著非平面性或拓樸進入裝置層的背面的材料選擇性蝕刻。如以下所進一步描述者，圖案可以在裝置單元內(即，「單元內」圖案化)或可以跨裝置單元(即，「單元間」圖案化)。在一些圖案化蝕刻實施例中，將中間層的至少部分厚度用作用於背面裝置層圖案化的硬光罩。因此，光罩蝕刻製程可以在對應的光罩裝置層蝕刻之前。
上述處理方案可以產生包括IC裝置的供體-主基板組件，該IC裝置具有中間層的背面、裝置層的背面及/或裝置層內一或多個半導體區域的背面、及/或顯示出的正面金屬化。接著可以在下游處理期間對這些顯示區域中的任何一者進行附加的背面處理。
圖9顯示根據本發明實施例的一種實施的計算裝置900。計算裝置900容納板902。板902可以包括多個組件，包括但不限於處理器904和至少一通訊晶片906。處理器904實體及電氣耦接到板902。在一些實施中，至少一通訊晶片906也實體及電氣耦接到板902。在進一步的實施中，通訊晶片906是處理器904的一部分。
取決於其應用，計算裝置900可以包括可以或可以不實體及電氣耦接到板902的其他組件。這些其他組件包括但不限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機以及大容量儲存裝置(例如，硬碟驅動器、光碟(CD)、數位多功能磁碟(DVD)等)。
通訊晶片906使得能夠進行無線通訊以用於與計算裝置900之間的資料傳輸。用語「無線」及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其等可以透過非固態媒體透過使用調變的電磁輻射來傳遞資料。該用語並不意味著關聯的裝置不包含任何電線，儘管在某些實施例中它們可能不包含任何電線。通訊晶片906可以實施多種無線標準或協定中的任何一種，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生詞以及指定為3G、4G、5G及更高版本的任何其他無線協定。計算裝置900可以包括多個通訊晶片906。例如，第一通訊晶片906可以專用於較短範圍的無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片906可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
計算裝置900的處理器904包括封裝在處理器904內的積體電路晶粒。在一實施例中，處理器904的積體電路晶粒可以包括堆疊式叉形片電晶體，例如本文所述的那些。用語「處理器」可以指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可以儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置的一部分。
通訊晶片906還包括封裝在通訊晶片906內的積體電路晶粒。在一實施例中，通訊晶片906的積體電路晶粒可以包括諸如本文所述的那些堆疊式叉形片電晶體。
在進一步的實施中，容納在計算裝置900內的另一組件可以包括諸如本文所述的那些堆疊式叉形片電晶體。
在各種實施中，計算裝置900可以是膝上型電腦、輕省筆電、筆記型電腦、超極致筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話，桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機，攜帶式音樂播放器或數位錄像機。在進一步的實施中，計算裝置900可以是處理資料的任何其他電子裝置。
圖10顯示包括本發明的一或多個實施例的中介層(interposer)1000。中介層1000是用於將第一基板1002橋接到第二基板1004的中間基板。第一基板1002可以是例如積體電路晶粒。第二基板1004可以是例如記憶體模組、電腦主機板或另一積體電路晶粒。在一實施例中，根據本文所述的實施例，第一基板1002和第二基板1004兩者中的一者可以包括堆疊式叉形片電晶體。通常，中介層1000的目的是將連接擴展到更寬的間距或將連接重新佈線到不同的連接。例如，中介層1000可以將積體電路晶粒耦接到球柵陣列(BGA)1006，該球柵陣列可以隨後耦接到第二基板1004。在一些實施例中，第一基板1002和第二基板1004附接到中介層1000的相對側。在其他實施例中，第一基板1002和第二基板1004附接到中介層1000的同一側。並且在進一步的實施例中，三或多個基板透過中介層1000互連。
中介層1000可以由環氧樹脂、玻璃纖維增強的環氧樹脂、陶瓷材料或諸如聚醯亞胺的聚合物材料形成。在進一步的實施中，中介層1000可以由替代的剛性或柔性材料形成，其可以包括上述用於半導體基板的相同材料，例如矽、鍺以及其他III-V族和IV族材料。
中介層1000可以包括金屬互連1008和通孔1010，包括但不限於穿矽通孔(TSV)1012。中介層1000可以進一步包括嵌入式裝置1014，包括被動和主動裝置。此種裝置包括但不限於電容器、去耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器和靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置之類的更複雜的裝置也可以形成在中介層1000上。根據本發明之實施例，揭露的設備或製程在此可以用於製造中介層1000。
因此，本發明的實施例可以包括堆疊式叉形片電晶體以及製造堆疊式叉形片電晶體的方法。
包括摘要中描述的內容的本發明的繪示的實施的以上說明並非旨在窮舉或將本發明限制為所揭露的精確形式。儘管本文出於說明性目的描述本發明的特定實施和示例，但是如熟於相關領域的人士將體認到的，在本發明的範圍內可以進行各種等效修改。
可以根據以上詳細說明對本發明做出這些修改。在所附申請專利範圍中使用的用語不應被解釋為將本發明限制為在說明書和申請專利範圍中揭露的實施。而是，本發明內容的範圍將完全由所附申請專利範圍決定，所附申請專利範圍將根據申請專利範圍解釋的既定原則來解釋。
示例實施例1：積體電路結構包括骨幹。第一電晶體裝置包括與骨幹的邊緣相鄰的半導體通道的第一垂直堆疊。第二電晶體裝置包括與骨幹的邊緣相鄰的半導體通道的第二垂直堆疊。第二電晶體裝置堆疊在第一電晶體裝置上。
示例實施例2：示例實施例1的積體電路結構，其中，第一電晶體裝置是P型裝置，第二電晶體裝置是N型裝置。
示例實施例3：示例實施例1的積體電路結構，其中，第一電晶體裝置是N型裝置，第二電晶體裝置是P型裝置。
示例實施例4：示例實施例1、2或3的積體電路結構，其中，半導體通道的第一和第二垂直堆疊是奈米帶或奈米線的第一和第二堆疊。
示例實施例5：示例實施例1、2、3或4的積體電路結構，其中，半導體通道的第一垂直堆疊中的半導體通道的總數與半導體通道的第二垂直堆疊中的半導體通道的總數相同。
示例實施例6：示例實施例1、2、3或4的積體電路結構，其中，半導體通道的第一垂直堆疊中的半導體通道的總數與半導體通道的第二垂直堆疊中的半導體通道的總數不同。
示例實施例7：示例實施例1、2、3、4、5或6的積體電路結構，還包括在半導體通道的第一垂直堆疊上的第一閘極結構、以及在半導體通道的第二垂直堆疊上的第二閘極結構，第一閘極結構包括第一閘極電極和第一閘極介電質，並且，第二閘極結構包括第二閘極電極和第二閘極介電質。
示例實施例8：示例實施例7的積體電路結構，其中，第二閘極電極直接在第一閘極電極上。
示例實施例9：示例實施例7的積體電路結構，其中，第一閘極電極與第二閘極電極被介電層間隔開。
示例實施例10：積體電路結構包括第一導電類型的第一電晶體裝置。第二電晶體裝置堆疊在第一電晶體裝置上，第二電晶體裝置為與第一導電類型相反的第二導電類型。第三電晶體裝置與第一電晶體裝置橫向間隔開，第三電晶體裝置為第一導電類型。第四電晶體裝置堆疊在第三電晶體裝置上並且與第二電晶體裝置在橫向間隔開，第四電晶體裝置為第二導電類型。
示例實施例11：示例實施例10的積體電路結構，其中，第二電晶體裝置直接在第一電晶體裝置上，且其中，第四電晶體裝置與第三電晶體裝置被介電層間隔開。
示例實施例12：示例實施例10或11的積體電路結構，其中，第一電晶體裝置與第三電晶體裝置被骨幹橫向間隔開，且其中，第二電晶體裝置與第四電晶體被骨幹橫向間隔開。
示例實施例13：示例實施例10、11或12的積體電路結構，其中，第一導電類型是P型，第二導電類型是N型裝置。
示例實施例14：示例實施例10、11或12的積體電路結構，其中，第一導電類型是N型，第二導電類型是P型裝置。
示例實施例15：示例實施例10、11、12、13或14的積體電路結構，其中，第一、第二、第三和第四電晶體裝置分別是奈米帶或奈米線的垂直堆疊。
示例實施例16：一種計算裝置，包括板和耦接到該板的組件。該組件包括具有骨幹的積體電路結構。第一電晶體裝置包括與骨幹的邊緣相鄰的半導體通道的第一垂直堆疊。第二電晶體裝置包括與骨幹的邊緣相鄰的半導體通道的第二垂直堆疊。第二電晶體裝置堆疊在第一電晶體裝置上。
示例實施例17：示例實施例16的計算裝置，還包括耦接到板的記憶體。
示例實施例18：示例實施例16或17的計算裝置，還包括耦接到板的通訊晶片。
示例實施例19：示例實施例16、17或18的計算裝置，還包括耦接到板的相機。
示例實施例20：示例實施例16、17、18或19的計算裝置，還包括耦接到板的電池。
示例實施例21：示例實施例16、17、18、19或20的計算裝置，還包括耦接到板的天線。
示例實施例22：示例實施例16、17、18、19、20或21的計算裝置，其中，該組件是封裝的積體電路晶粒。
示例實施例23：示例實施例16、17、18、19、20、21或22的計算裝置，其中，該組件選自由處理器、通訊晶片和數位信號處理器所組成的群組。
100:半導體裝置 101:基板 103:絕緣層 105A :片 105B :片 106A :半導體通道 106B :半導體通道 107:表面 108:閘極介電質 109:功函數金屬 110:骨幹 112:閘極結構 113A :閘極填充金屬 113B :閘極填充金屬 120:電晶體 120A :電晶體 120B :電晶體 200:積體電路結構 201:骨幹 202:介電壁 203:奈米線或奈米帶 204:上閘極電極/第二閘極結構/第二閘極 205:上閘極介電質/第二閘極結構/第二閘極介電質 206:上源極或汲極接觸 207:下閘極介電質/第一閘極結構/第一閘極介電質 208:下閘極電極/第一閘極結構/第一閘極電極 209:介電層 210:層間介電層 212:線 214:下通孔 216:層間介電層 218:線 220:上通孔 222:介電層 224:下源極或汲極結構 226:上源極或汲極結構 228:下源極或汲極結構 230:下源極或汲極接觸 232:線 234:下通孔 236:線 238:上通孔 240:背面金屬線 242:通孔 244:穿壁通孔 300:起始堆疊 302:矽基板 302’:圖案化的基板 304A:下矽鍺釋放層 304B:下介入矽鍺釋放層 304C:中間矽鍺釋放層 304C’:圖案化的中間矽鍺釋放層 306A:下奈米線或奈米帶層 306B:上奈米線或奈米帶層 306A’:圖案化的下奈米線或奈米帶層 306B’:圖案化的上奈米線或奈米帶層 308:介電壁/中央介電壁 310:淺溝槽隔離(STI)結構 312:假閘極結構 314:介電層 316:下源極或汲極結構 318:上源極或汲極結構 320:層間介電層 322:閘極介電質 324:下閘極電極 326:介電層 328:上閘極電極 330:通孔結構 332:上源極或汲極接觸 334:層間介電層 336:導電通孔 338:導線 340:導電通孔 342:導線 344:穿壁通孔 346:載體晶圓 352:導線 353:下源極或汲極接觸 354:導電通孔 356:導線 360:背面金屬線 900:計算裝置 902:板/母板 904:處理器 906:通訊晶片 1000:中介層 1002:第一基板 1004:第二基板 1006:球柵陣列 1008:金屬互連 1010:通孔 1012:穿矽通孔 1014:嵌入式裝置
[圖1A]是根據一實施例的叉形片電晶體的透視圖圖示。
[圖1B]是根據一實施例的跨半導體通道的叉形片電晶體的剖面圖。
[圖2]顯示根據本發明之實施例之包括堆疊式叉形片電晶體的積體電路結構的平面圖和剖面圖。
[圖3-8]顯示根據本發明之實施例之在製造包括堆疊式叉形片電晶體的積體電路結構的方法中的各種操作的剖面圖。
[圖9]顯示根據本發明實施例之一種實施的計算裝置。
[圖10]是實施本發明的一或多個實施例的中介層。
100:半導體裝置
101:基板
105A :片
105B :片
110:骨幹
112:閘極結構
120A :電晶體
120B :電晶體

Claims (23)

  1. 一種積體電路結構，包含： 骨幹； 第一電晶體裝置，包含與該骨幹的邊緣相鄰的半導體通道的第一垂直堆疊；以及 第二電晶體裝置，包含與該骨幹的該邊緣相鄰的半導體通道的第二垂直堆疊，該第二電晶體裝置堆疊在該第一電晶體裝置上。
  2. 如請求項1之積體電路結構，其中，該第一電晶體裝置是P型裝置，並且該第二電晶體裝置是N型裝置。
  3. 如請求項1之積體電路結構，其中，該第一電晶體裝置是N型裝置，並且該第二電晶體裝置是P型裝置。
  4. 如請求項1之積體電路結構，其中，半導體通道的該第一垂直堆疊和該第二垂直堆疊是奈米帶或奈米線的第一和第二堆疊。
  5. 如請求項1之積體電路結構，其中，半導體通道的該第一垂直堆疊中的半導體通道的總數與半導體通道的該第二垂直堆疊中的半導體通道的總數相同。
  6. 如請求項1之積體電路結構，其中，半導體通道的該第一垂直堆疊中的半導體通道的總數不同於半導體通道的該第二垂直堆疊中的半導體通道的總數。
  7. 如請求項1之積體電路結構，還包含： 在半導體通道的該第一垂直堆疊上的第一閘極結構，該第一閘極結構包含第一閘極電極和第一閘極介電質；以及 在半導體通道的該第二垂直堆疊上的第二閘極結構，該第二閘極結構包含第二閘極電極和第二閘極介電質。
  8. 如請求項7之積體電路結構，其中，該第二閘極電極直接在該第一閘極電極上。
  9. 如請求項7之積體電路結構，其中，該第一閘極電極與該第二閘極電極被介電層間隔開。
  10. 一種積體電路結構，包含： 第一電晶體裝置，為第一導電類型； 第二電晶體裝置，堆疊在第一電晶體裝置上，該第二電晶體裝置為與該第一導電類型相反的第二導電類型； 第三電晶體裝置，與該第一電晶體裝置橫向間隔開，該第三電晶體裝置為該第一導電類型；以及 第四電晶體裝置，堆疊在該第三電晶體裝置上並且與該第二電晶體裝置橫向間隔開，該第四電晶體裝置為該第二導電類型。
  11. 如請求項10之積體電路結構，其中，該第二電晶體裝置直接在該第一電晶體裝置上，且其中，該第四電晶體裝置與該第三電晶體裝置被介電層間隔開。
  12. 如請求項10之積體電路結構，其中，該第一電晶體裝置與該第三電晶體裝置被骨幹橫向間隔開，且其中，該第二電晶體裝置與該第四電晶體裝置被該骨幹橫向間隔開。
  13. 如請求項10之積體電路結構，其中，該第一導電類型是P型，並且該第二導電類型是N型裝置。
  14. 如請求項10之積體電路結構，其中，該第一導電類型是N型，並且該第二導電類型是P型裝置。
  15. 如請求項10之積體電路結構，其中，該第一、第二、第三和第四電晶體裝置分別是奈米帶或奈米線的垂直堆疊。
  16. 一種計算裝置，包含： 板；以及 耦接到該板上的組件，該組件包括積體電路結構，該積體電路結構包含： 骨幹； 第一電晶體裝置，包含與該骨幹的邊緣相鄰的半導體通道的第一垂直堆疊；以及 第二電晶體裝置，包含與該骨幹的該邊緣相鄰的半導體通道的第二垂直堆疊，該第二電晶體裝置堆疊在該第一電晶體裝置上。
  17. 如請求項16之計算裝置，還包含： 耦接到該板的記憶體。
  18. 如請求項16之計算裝置，還包含： 耦接到該板的通訊晶片。
  19. 如請求項16之計算裝置，還包含： 耦接到該板的相機。
  20. 如請求項16之計算裝置，還包含： 耦接到該板的電池。
  21. 如請求項16之計算裝置，還包含： 耦接到該板的天線。
  22. 如請求項16之計算裝置，其中，該組件是封裝的積體電路晶粒。
  23. 如請求項16之計算裝置，其中，該組件選自由處理器、通訊晶片和數位信號處理器組成的群組。
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