TW202205284A - 用於記憶體裝置之基於電距離波整形 - Google Patents
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Abstract
記憶體裝置具有兩個或更多個維度中之一元件陣列。該等記憶體裝置使用配置成一格柵之多條存取線來存取該等記憶體裝置。記憶體胞元定位於該格柵中之該等存取線之相交點處。驅動器用於各存取線且經組態以經由一對應存取線將一對應信號傳輸至該複數個記憶體胞元之各自記憶體胞元。該等記憶體裝置亦包含經組態以判定驅動該複數個記憶體胞元之一目標記憶體胞元之哪些驅動存取線在該目標記憶體胞元與一各自驅動器之間具有最大距離的補償電路。該複數條存取線包括該等驅動存取線。該補償電路亦經組態以輸出補償值以基於較長驅動存取線之電壓之一極性而調整該等驅動存取線之電壓。
Description
本章節意欲向讀者介紹可係關於在下文中描述及/或主張之本發明技術之各種態樣之技術的各種態樣。據信此論述有助於向讀者提供背景資訊以促進對本發明之各種態樣之較佳理解。因此，應瞭解，此等陳述應從此角度閱讀且不作為對先前技術之認可。
通常，一運算系統包含處理電路(諸如一或多個處理器或其他適合組件)及記憶體裝置(諸如晶片或積體電路)。可在一記憶體模組(諸如一雙列直插式記憶體模組(DIMM))上使用一或多個記憶體裝置來儲存處理電路可存取之資料。舉例而言，基於運算系統之一使用者輸入，處理電路可請求一記憶體模組從其記憶體裝置擷取對應於使用者輸入之資料。在一些例項中，所擷取之資料可包含可藉由處理電路執行以執行一操作之韌體或指令及/或可包含待用作操作之一輸入之資料。另外，在一些情況中，可將從操作輸出之資料儲存於記憶體中，諸如能夠隨後從記憶體擷取資料。
一些記憶體裝置包含記憶體胞元，可藉由導通將記憶體胞元(例如，一電容器)與一字線或一位元線耦合之一電晶體而存取該等記憶體胞元。相比之下，臨限值型記憶體裝置包含藉由跨一記憶體胞元提供一電壓而存取之記憶體裝置，其中基於記憶體胞元之臨限電壓而儲存資料值。舉例而言，資料值可基於是否超過記憶體胞元之臨限電壓且回應於跨記憶體胞元提供之電壓，記憶體胞元是否傳導電流。可諸如藉由施加足以改變記憶體胞元之臨限電壓之一電壓而改變所儲存之資料值。一臨限值型記憶體胞元之一個實例可為一交叉點記憶體胞元。
運用臨限值型記憶體，使用字線及位元線將選擇信號傳輸至各自記憶體胞元。選擇信號可包含藉由用於將資料保存至記憶體胞元中或從記憶體胞元擷取資料之電壓位準特性化之信號。字線及位元線可透過驅動器耦合至選擇信號源。可將記憶體胞元組織成記憶體胞元之一或多個層，諸如在重疊字線與位元線之間界定之層。此等層可被稱為層疊(例如，記憶體層疊)。可參考字線、位元線及/或解碼器之各種組合以用於使用位址(例如，記憶體位址)之一特定記憶體操作中。位址可指示將使用來自字線、位元線及/或解碼器之信號之一組合選擇哪一記憶體胞元，且位址之一特定值可基於記憶體裝置之位址之範圍。如可瞭解，字線及位元線之一些相交點處之一些記憶體胞元與其他相交點處之其他記憶體胞元相比可更遠離驅動器。歸因於不同相交點與驅動器之間之路徑之不同電性質，記憶體胞元可不同地作出反應。例如，與遠記憶體胞元相比，驅動器之近記憶體胞元可更迅速地磨損。
此外，具有相同電距離之一些胞元可具有距各自位元線及字線驅動器之不同距離。例如，一第一胞元可接近其位元線驅動器且遠離其字線驅動器，而一第二胞元可適度接近其位元線及字線驅動器。然而，與適度接近兩個驅動器之胞元相比，距一個驅動器(例如，位元線或字線驅動器)之相對較遠距離可更易受電流洩漏之影響。
相關申請案之交叉參考
本申請案係2020年6月17日申請之標題為「ELECTRICAL DISTANCE-BASED WAVE SHAPING FOR A MEMORY DEVICE」之美國非臨時申請案序號16/903,921之一部分接續申請案，該案之全部內容出於全部目的特此以引用之方式併入。
下文將描述一或多項特定實施例。為了提供此等實施例之一簡明描述，本說明書中未描述一實際實施方案之全部特徵。應瞭解，在任何此實際實施方案之開發中，如在任何工程或設計項目中，必須進行許多實施方案特定之決策以達成可隨實施方案變化之開發者之特定目標，諸如符合系統相關及業務相關約束。此外，應瞭解，此一開發努力可為複雜的且耗時的，但對於受益於本發明之一般技術者而言，仍將為一常規設計、製作及製造任務。
記憶體通常包含一記憶體胞元陣列，其中各記憶體胞元耦合於至少兩條存取線之間。舉例而言，一記憶體胞元可耦合至存取線(諸如一位元線及一字線)。各存取線可耦合至大量記憶體胞元。為選擇一記憶體胞元，一或多個驅動器可在存取線上提供選擇信號(例如，一電壓及/或一電流)以存取記憶體胞元之儲存容量。藉由將電壓及/或電流施加至各自存取線，可存取記憶體胞元，諸如以將資料寫入至記憶體胞元及/或從記憶體胞元讀取資料。
在一些記憶體中，可將陣列之記憶體胞元組織成記憶體胞元層疊。一記憶體胞元層疊可為安置於一字線層與一位元線層之間之記憶體胞元之一單個平面。陣列可為包含任何數目個記憶體胞元層疊(例如，0個層疊、1個層疊、2個層疊、4個層疊、任何數目個層疊)作為陣列之不同層的一層疊堆疊。
在一層疊內，一個二維記憶體胞元陣列可經配置於平面中之字線及位元線之不同相交點處。一些相交點可相對接近字線驅動器及/或位元線驅動器，而其他相交點可相對遠離字線驅動器及/或位元線驅動器。驅動器與相交點之間之傳輸線可能不同。舉例而言，差異可與傳輸線中之寄生電容及/或傳輸線中之電阻有關。此等不同長度及電參數在本文中被稱為一電距離(ED)。歸因於近相交點與遠相交點之間之傳輸線之差異，不同相交點可從處於不同位凖及/或具有不同波形之驅動器接收電壓及/或電流傳輸。不同相交點處之電壓/電流或波形之此等差異可導致近記憶體胞元在遠記憶體胞元可能未經受之快速電流/電壓變化之情況下經歷更大應力。因此，與遠記憶體胞元相比，近記憶體胞元可更迅速地磨損。
為補償此不均勻磨損及/或回應，記憶體裝置可至少部分基於對應於所存取之一記憶體胞元之一相交點之一電距離而對所傳輸之電流及/或電壓進行波整形。藉由基於ED調變波形，近相交點及遠相交點可接收為近似相同形狀之信號，從而導致各自相交點處之記憶體胞元類似地表現及/或均勻地磨損。可使用一驅動調變器來控制所傳輸電流及/或電壓之波形。舉例而言，驅動調變器可調變施加至控制所傳輸電流及/或電壓之波形之一電晶體之一閘極之一控制信號。可使用一電阻器-電容器(RC)濾波器來實施驅動調變器以應用一低通濾波以使一方形脈衝平滑化至一更平緩斜率。RC濾波器之電容器可為可變的且設定成具有經組態以對控制信號濾波以更強烈地對發送至近相交點之信號濾波的一電容。替代地，可使用基於所存取之各自記憶體胞元之ED而具有不同數目個支路之一電流鏡來實施驅動調變器。
如先前所述，即使距胞元之各者之總ED相同，歸因於歸因於距不同驅動器之不同距離之不同洩漏電流，即使具有彼此相同之ED之胞元亦可接收不同驅動電壓。明確言之，一第一胞元可適度接近其位元線及字線驅動器兩者，而具有與第一胞元相同之ED之一第二胞元可接近一個驅動器(例如，位元線或字線驅動器)且遠離另一驅動器。歸因於驅動器與目標胞元之間之胞元處之亞臨限值洩漏，跨更遠距離之路徑可能更易受胞元處之電壓差之影響。此洩漏對於較高電壓而言更明顯。為減輕此洩漏，具有距一驅動器之一遠距離之胞元可藉由按相同方向及量值調整兩個驅動器而調整電壓偏壓以維持跨目標胞元處之相交點之電壓差同時亦降低來自目標胞元之遠驅動器之連接上之電流洩漏之風險。
記住前述介紹，圖1係一記憶體裝置100之一部分之一方塊圖。記憶體裝置100可為任何適合形式之記憶體，諸如非揮發性記憶體(例如，一交叉點記憶體)及/或揮發性記憶體。記憶體裝置100可包含一或多個記憶體胞元102、一或多條位元線104 (例如，104-0、104-1、104-2、104-3)、一或多條字線106 (例如，106-0、106-1、106-2、106-3)、一或多個字線解碼器108 (例如，字線解碼電路)及一或多個位元線解碼器110 (例如，位元線解碼電路)。記憶體胞元102、位元線104、字線106、字線解碼器108及位元線解碼器110可形成一記憶體陣列112。
記憶體胞元102之各者可包含一選擇器及/或一儲存元件。當跨一各自記憶體胞元之一選擇器之一電壓達到一臨限值時，可存取儲存元件以從儲存元件讀取一資料值及/或將一資料值寫入至儲存元件。在一些實施例中，記憶體胞元102之各者可不包含一單獨選擇器及儲存元件，且具有使得記憶體胞元仍然充當具有一選擇器及儲存元件之一組態(例如，可包含使用表現得像一選擇器材料及一儲存元件材料兩者之一材料)。為便於論述，可根據位元線104、字線106、字線解碼器108及位元線解碼器110論述圖1，但此等指定係非限制的。本發明之範疇應被理解為涵蓋耦合至多條存取線且透過各自解碼器存取之記憶體胞元102，其中可使用一存取線將資料儲存至一記憶體胞元中且從記憶體胞元102讀取資料。
可將位元線解碼器110組織成多個解碼器群組。舉例而言，記憶體裝置100可包含一第一位元線解碼器群組114 (例如，多個位元線解碼器110)及/或一第二位元線解碼器群組116 (例如，多個位元線解碼器110之不同群組)。類似地，字線解碼器108亦可經配置成字線解碼器群組108，諸如一第一字線解碼器群組118及/或一第二字線解碼器群組120。在從記憶體胞元102選擇一目標記憶體胞元102A時，解碼器可彼此組合使用以驅動記憶體胞元102 (例如，諸如成對及/或在字線106及/或位元線104之任一側上成對)。舉例而言，位元線解碼器110-4可結合位元線解碼器110'-4及/或結合字線解碼器108-0、108’-0操作以選擇記憶體胞元102A。如本文中可瞭解，字線106及/或位元線104之任一端部上之解碼器電路可為不同的。
位元線104及/或字線106之各者可為安置於記憶體陣列112中且由諸如銅、鋁、銀、鎢或類似者之金屬形成之金屬跡線。因此，位元線104及字線106可具有每長度之一均勻電阻及每長度之一均勻寄生電容，使得一所得寄生負載可每長度均勻地增加。應注意，記憶體裝置100之所描繪組件可包含未特別描繪之額外電路及/或可經安置於任何適合配置中。舉例而言，字線解碼器108及/或位元線解碼器110之一子集可經安置於記憶體陣列112之不同側上及/或包含電路之任何平面之一不同實體側上。
記憶體裝置100亦可包含一控制電路122。控制電路122可通信地耦合至字線解碼器108及/或位元線解碼器110之各自者以執行記憶體操作，諸如藉由導致解碼電路(例如，字線解碼器108及/或位元線解碼器110之一子集)產生用於選擇記憶體胞元之一目標之選擇信號(例如，選擇電壓及/或選擇電流)。在一些實施例中，可分別在位元線104及/或字線106之一或多者上向記憶體胞元102之一目標提供一正電壓及一負電壓。在一些實施例中，解碼器電路可將電脈衝(例如，電壓及/或電流)提供至存取線以存取記憶體胞元。電脈衝可為一方形脈衝，或在其他實施例中，可使用其他形狀脈衝。在一些實施例中，提供至存取線之一電壓可為一恆定電壓。
啟動解碼器電路可實現一電脈衝至記憶體胞元102之目標之遞送使得控制電路122能夠存取目標記憶體胞元之資料儲存器，諸如從資料儲存器讀取或寫入至資料儲存器。在存取記憶體胞元102之一目標之後，可讀取或寫入儲存於目標記憶體胞元之儲存媒體內之資料。寫入至目標記憶體胞元可包含改變藉由目標記憶體胞元儲存之資料值。如先前論述，藉由一記憶體胞元儲存之資料值可基於該記憶體胞元之一臨限電壓。在一些實施例中，一記憶體胞元可「設定」為具有一第一臨限電壓，或可「重設」為具有一第二臨限電壓。一設定記憶體胞元可具有比一重設記憶體胞元更低之一臨限電壓。藉由設定或重設一記憶體胞元，可藉由該記憶體胞元儲存不同資料值。讀取記憶體胞元102之一目標可包含判定是否藉由第一臨限電壓及/或藉由第二臨限電壓特性化目標記憶體胞元。以此方式，一臨限電壓窗可經分析以判定藉由記憶體胞元102之目標儲存之一值。可藉由將具有相反極性之程式化脈衝施加至記憶體胞元102 (例如，特定言之，寫入至記憶體胞元之選擇器裝置(SD)材料)且使用具有一給定(例如，已知)固定極性之一信號來讀取記憶體胞元102 (例如，特定言之，讀取藉由記憶體胞元之SD材料儲存之一電壓)而創建臨限電壓窗。
圖2係繪示根據本發明之一實施例之一記憶體陣列130之一部分之一圖式。記憶體陣列130可為包含字線106 (例如，106-0、106-1、…、106-N)及位元線104 (例如，104-0、104-1、…、104-M)之一交叉點陣列。一記憶體胞元102可定位於字線106及位元線104之相交點之各者處。記憶體胞元102可在兩端架構中起作用(例如，其中字線106及位元線104之一特定者充當記憶體胞元102之一特定者之電極)。
記憶體胞元102之各者可為電阻可變記憶體胞元，諸如電阻式隨機存取記憶體(RRAM)胞元、導電橋接隨機存取記憶體(CBRAM)胞元、相變記憶體(PCM)胞元、及/或自旋轉移扭矩磁性隨機存取記憶體(STT-RAM)胞元以及其他類型之記憶體胞元。記憶體胞元102之各者可包含一記憶體元件(例如，記憶體材料)及一選擇器元件(例如，一選擇器裝置(SD)材料)及/或功能上替換一單獨記憶體元件層及選擇器元件層之一材料層。可將選擇器元件(例如，SD材料)安置於與形成記憶體胞元之一字線或位元線相關聯之一字線接觸件(例如，字線106之一各自者與記憶體材料之間之一層介面)與一位元線接觸件(例如，位元線104之一各自者與選擇器元件之間之一層介面)之間。在對記憶體胞元執行讀取或寫入操作時，電信號可在字線接觸件與位元線接觸件之間傳輸。
選擇器元件可為二極體、一非歐姆裝置(NOD)或硫屬化物切換裝置等等或類似於底層胞元結構形成。在一些實例中，選擇器元件可包含選擇器材料、一第一電極材料及一第二電極材料。記憶體胞元102之記憶體元件可包含記憶體胞元102之一記憶體部分(例如，可程式化為不同狀態之部分)。例如，在電阻可變記憶體胞元102中，一記憶體元件可包含具有回應於所施加之程式化電壓及/或電流脈衝而可程式化為對應於特定狀態之特定位準之一電阻之記憶體胞元之部分。在一些實施例中，記憶體胞元102可特性化為基於越過與選擇器元件及/或記憶體元件相關聯之一臨限值之一電壓及/或電流而選擇(例如，啟動)之臨限值型記憶體胞元。實施例不限於與記憶體胞元102之記憶體元件相關聯之一或若干特定電阻可變材料。舉例而言，電阻可變材料可為由各種摻雜或未摻雜之基於硫屬化物之材料形成之硫屬化物。可用於形成儲存元件之電阻可變材料之其他實例包含二元金屬氧化物材料、巨大磁阻材料及/或各種基於聚合物之電阻可變材料等等。
在操作中，可藉由經由選定字線106及位元線104跨記憶體胞元102施加一電壓(例如，一寫入電壓)而程式化記憶體胞元102。可執行一感測(例如，讀取)操作以藉由感測電流而判定一或多個記憶體胞元102之一狀態。舉例而言，可回應於施加至形成各自記憶體胞元102之字線106之選定字線106之一特定電壓而在對應於各自記憶體胞元102之一或多條位元線104上感測電流。
如繪示，記憶體陣列130可經配置成沿任何方向(例如，x軸、y軸、z軸)延伸之一交叉點記憶體陣列架構(例如，一個三維(3D)交叉點記憶體陣列架構)。多層疊交叉點記憶體陣列130可包含安置於字線106及位元線104之交替(例如，交錯)層疊之間之數個連續記憶體胞元(例如，102B、102C、102D)。層疊之數目可在數目上擴大或可在數目上減少且不應限於所描繪之體積或配置。記憶體胞元102之各者可形成於字線106與位元線104之間(例如，兩條存取線之間)，使得記憶體胞元102之一各自者可與其各自對位元線104及字線106直接電耦合(例如，串聯電耦合)及/或由藉由一各自對位元線104及字線106之金屬之一各自部分製成之電極(例如，接觸件)形成。舉例而言，記憶體陣列130可包含可以小至一單一儲存元件及/或多個儲存元件之一粒度針對資料操作(例如，感測及寫入)存取之個別可定址(例如，可隨機存取)記憶體胞元102之一個三維矩陣。在一些情況中，記憶體陣列130可包含比圖2之實例中展示更多或更少之位元線104、字線106及/或記憶體胞元102。各層疊可包含在一相同平面中對準之一或多個記憶體胞元102。
圖3係可為記憶體裝置100之一實施例之一記憶體裝置150之一層疊之一簡化圖。如先前論述，在記憶體陣列112中之位元線104及字線106之相交點處，可使用記憶體胞元102來儲存資訊。然而，為簡單起見已從圖3省略記憶體胞元102。可使用一選定位元線104-3在相交點152及154處讀取及/或寫入資料。一本端驅動器156可經由選定位元線104-3將一信號供應至相交點152及154。可使用本端驅動器156將一電壓閘控至相交點152及154。本端驅動器156使用藉由控制電路122驅動之一控制信號158來執行閘控。使用經由一電流鏡160從一電流供應器162供應之電流來提供提供至相交點152及154之電壓。
如可瞭解，記憶體陣列112可包含藉由一電容器163表示之寄生電容。至少部分基於記憶體陣列112中之寄生電容及/或電阻，不同相交點具有導致在不同胞元經歷不同電壓之一不同電距離(ED)。換言之，在相交點152處經歷之一電壓可不同於在相交點154處經歷之一電壓。例如，一曲線圖164標繪隨時間之電壓變化。例如，曲線圖164展示可能出現在相交點154處之一電壓166之一實例。如繪示，電壓166在時間167之後具有一相對較高斜率。曲線圖164亦展示可能出現在相交點152處之一電壓168。電壓168在時間167之後具有一相對較低斜率。因此，使用一臨限值170，與一稍後時間174之相交點152相比，相交點154 (例如，對應記憶體胞元102)在一較早時間172快速跳動。基於電壓在一短時段內之快速跳動及快速變化，相交點154可接收一較高電流，其在無減輕之情況下可導致對應記憶體胞元102與相交點152處之一記憶體胞元相比更迅速地降級。
為減輕相交點154處之較迅速快速跳動，記憶體裝置100可調變相交點之驅動以導致用類似電流及/或電壓類似地驅動相交點152及154。例如，圖4繪示利用一驅動調變器182來調變位元線104-3上之電壓及/或電流之一記憶體裝置180之一層疊之一圖式。驅動調變器182藉由修改施加至一電晶體186之一閘極之一控制信號184而調變位元線104-3上之電壓及/或電流。
控制信號184導致電晶體186基於記憶體胞元102與本端驅動器156之間之ED將電壓及/或電流從電流鏡160不同地傳輸至不同記憶體胞元102。曲線圖148繪示從電晶體186傳輸至記憶體陣列112之一信號之電壓隨時間之一曲線圖。如繪示，一第一電壓190在時間191之後具有一陡峭斜率。電壓190可用於相交點152或具有超過一臨限距離之一ED之任何其他相交點處之一記憶體胞元102。歸因於對應電壓168之逐漸變化，可使用電壓190之陡峭斜率來驅動遠相交點(例如，相交點152)。一或若干不同電壓可用於較近相交點(例如，相交點154)以補償電壓166之較快斜率。舉例而言，可使用與電壓190相比具有一更平緩斜率之一電壓192來驅動相交點154。藉由在驅動較近相交點時減小電壓190之變化斜率，在較近相交點處接收之電壓可更緊密模擬電壓168。
在一些實施例中，超過兩個不同電壓可用於不同相交點。例如，各相交點可具有一對應電壓斜率。額外地或替代地，各ED可具有用於驅動具有ED之對應相交點之一對應電壓斜率。換言之，驅動調變器可具有用於驅動具有對應記憶體胞元之兩個或更多個相交點之兩個或更多個電壓斜率以導致相交點之各者處之電壓之各者近似電壓168。因此，可使用不同電壓來補償從本端驅動器156至一位元線104及/或字線106中之記憶體陣列112之不同相交點之電氣性質之差異。因此，使用位元線104-3作為一實例，不同傳輸電壓導致相交點152及154處之到達電壓近似電壓168，而無關於位元線104-3之寄生電容及/或電阻。相同補償原理可基於距位元線104及/或字線106之驅動器之電距離而應用於位元線104及字線106之任何其他相交點。
驅動調變器182可至少部分基於從一ED計算器196輸出之一電距離(ED)指示符194而修改控制信號184，ED計算器196至少部分基於一各自相交點之一位址198而計算該各自相交點之一ED。當存取一對應記憶體胞元102時，可從控制電路122提供位址198。ED計算器196可包含用於儲存不同相交點之一ED之一查找表(LUT)。在某些實施例中，驅動調變器182及/或ED計算器196可包含於控制電路122中。
圖5係可為記憶體裝置150及/或100之一實施例之一記憶體裝置200之一層疊之一示意圖。在記憶體裝置200中，使用一電阻器-電容器(RC)濾波器來實施驅動調變器182。RC濾波器包含一電阻器202及一可變電容器204。RC濾波器可經配置以作為一低通濾波器(LFP)執行。可使用LPF使一脈衝從一方波平滑化為具有一較小斜率之一波。應用於控制信號158之過濾量可隨針對可變電容器204設定之電容量而變化。應用於一信號206之電容量根據一各自相交點之ED而變化。例如，控制電路122可將電容設定為一相對較高值以供相交點154從電晶體186傳輸具有一相對較低斜率之電壓192。控制電路122亦可將電容設定為一相對較低值以供相交點152傳輸具有一相對較低斜率之電壓192。不同傳輸電壓導致相交點152及154處之兩個到達電壓近似電壓168，而無關於位元線104-3之寄生電容及/或電阻。類似技術可基於各自相交點與位元線104及/或字線106之各自驅動器之間之一電距離而應用於位元線104及字線106之任何其他相交點。
圖6係可為記憶體裝置150及/或100之一實施例之一記憶體裝置210之一示意圖。在記憶體裝置210中，使用一電流鏡212來實施驅動調變器182。如繪示，電流鏡212接收作為控制信號184傳遞之一信號214。藉由電流鏡212基於待存取各自相交點之ED而形成控制信號184。明確言之，可根據待存取相交點之ED使用數個支路216 (例如，支路216A及216B)。例如，當將存取相交點154時可使用支路216A。當將存取相交點152時可使用支路216B。在一些實施例中，可個別地使用各支路216。額外地或替代地，一些支路216可一起用於驅動至少一些相交點。舉例而言，支路216A及216B可一起用於驅動相交點152。在一些實施例中，可使用一選用電容器218來補充電流鏡212以改進待施加至電晶體186之控制信號184之形狀。如先前所述，控制信號184導致電晶體186傳輸不同電壓。不同傳輸電壓導致不同相交點(例如，相交點152及154)處之到達電壓各近似電壓168，而無關於位元線104-3之寄生電容及/或電阻。類似技術可基於各自相交點與位元線104及/或字線106之各自驅動器之間之一電距離而應用於位元線104及字線106之任何其他相交點。
如先前論述，歸因於歸因於目標胞元與其等各自驅動器之各者之間之胞元之不同距離/數目之亞臨限值洩漏，即使具有相同ED之目標胞元亦可接收不同電壓。例如，圖7係用於一目標胞元260之驅動電路250之一簡化電路圖。如繪示，沿一各自線254 (例如，位元線或字線)使用一正電壓252從一第一驅動器(例如，位元線或字線驅動器)驅動目標胞元260。亦沿一各自線258 (例如，位元線或字線)使用一負電壓256從一第二驅動器(例如，位元線或字線驅動器)驅動目標胞元260。儘管目標胞元260係沿線258之一第一胞元，然驅動正電壓252之驅動器與目標胞元260之間存在多個胞元。例如，胞元262、264及266介於正電壓252之驅動器與目標胞元260之間。驅動器與胞元262之間亦存在一些電阻268 (包含或不包含胞元262本身處之電阻)。類似地，沿線254在胞元262與胞元264之間存在電阻270 (包含或不包含胞元本身264處之電阻)，且沿線254在胞元264與266之間存在電阻272 (包含或不包含胞元本身266處之電阻)。類似地，沿線254存在額外電阻274及276。此外，沿線258在負電壓277之驅動器與胞元260之間存在一電阻277。
胞元262、264及266之各者可處於非作用中，此係因為其等並非驅動電壓之目標。此等胞元262、264及266可使用一或多個電晶體來阻止電荷在各自胞元262、264及266處使用。然而，此等電晶體及其等連接件(表示為電阻器278、280及282)可連接至一共同迴線284且即使在未滿足/超過電晶體之臨限值時亦可傳輸一洩漏電流286。換言之，洩漏電流286可為一亞臨限值洩漏，其從線254洩漏電荷，從而導致沿線254傳輸至胞元260之電壓小於藉由驅動器供應之正電壓252。從目標胞元260與驅動器之間之線254洩漏之電荷量改變目標胞元260處之電壓自正電壓252改變之程度。由於從目標胞元260與驅動器之間之線254洩漏之電荷量取決於目標胞元260與驅動器之間之胞元之數目/距離，故除先前論述之每ED減輕以外或替代先前論述之每ED減輕，記憶體裝置100亦可追蹤並補償個別驅動器與目標胞元260之間之距離。
圖8繪示ED區之一映圖300。映圖300展示沿字線106-4驅動胞元A之一字線驅動器302-1及沿字線106-5驅動胞元B且沿字線106-6驅動胞元C之一字線驅動器302-2。胞元A、B及C全部藉由位元線驅動器306沿各自位元線104-4、104-5及104-6進行驅動。如繪示，胞元A、B及C全部位於具有一ED 3之區304中。然而，如繪示，胞元A接近(例如，在第一臨限數目個胞元內)位元線驅動器306且遠離(例如，比第二臨限數目個胞元更遠)字線驅動器302-1，胞元B遠離位元線驅動器306且接近字線驅動器302-2，且胞元C既不接近亦不遠離位元線驅動器306或字線驅動器302-2。
當接近目標胞元260之驅動器供應更正電壓時，從驅動器供應至目標胞元260之電壓可基本保持不變而弱正電壓(例如，0 V電壓)幾乎沒有變化。然而，對於相同極性，當目標胞元260遠離驅動器時，洩漏電流286可使目標胞元260處之電壓更大程度地降級，而弱正電壓相對不變。此差異可歸因於以下事實：洩漏電流286中之洩漏量可歸因於絕對偏壓電壓之量，其中即使在電晶體處之臨限電壓相同時，絕對偏壓電壓愈高導致電流洩漏愈多。換言之，對於在相同距離處具有正電壓之兩個不同胞元，更正偏壓電壓導致比弱正偏壓電壓更多之洩漏。
為減輕此洩漏，記憶體裝置100可嘗試藉由將更大(絕對)電壓施加至各自驅動器與目標胞元260之間之較短距離而重新平衡跨目標胞元260之一總施加電壓(Vdm)。藉由將較小絕對電壓施加至較長路徑，記憶體裝置100可減小/最小化歸因於較長路徑上之洩漏電流586之電壓損耗。
圖9係利用記憶體裝置100之一程序320之一流程圖。對於一目標胞元，記憶體裝置100判定從字線驅動器至目標胞元260之一字線距離(WLD)及/或從位元線驅動器至目標胞元260之一位元線距離(BLD) (方塊322)。換言之，距離包含距一單一驅動器之一距離。可用驅動器與目標胞元之間之胞元數目表示距離。可藉由使用一查找表來判定WLD及/或BLD。例如，查找表可藉由用於判定WLD及BLD之位址編入索引。除先前電壓調整中使用之ED以外，亦可進行WLD及BLD判定。目標胞元260可為一讀取操作、一選擇操作及/或存取目標胞元之任何其他操作之目標。記憶體裝置100可判定BLD是否與WLD相同(方塊324)。若BLD與WLD相同，則記憶體裝置100使用正電壓252及負電壓256而不針對電流洩漏286進行調整(方塊326)。換言之，記憶體裝置100可判定耦合至目標胞元260之線之一者是否更易受洩漏(例如，亞臨限值洩漏)之影響。
若BLD與WLD不同，則記憶體裝置100可判定BLD是否大於WLD (方塊328)。對於當前實施例，可使用位元線將更正電壓供應至目標胞元260。然而，在其他實施例中，可使用字線將更正電壓供應至目標胞元260。由於使用當前實施例中之位元線驅動器來供應更負電壓，故當BLD大於WLD時，記憶體裝置100可使正電壓252及負電壓256移位成更負(或弱正) (方塊330)。例如，若正電壓252最初為3.0 V，且負電壓256最初為-3.0 V，則記憶體裝置100可將正電壓252調整為2.9 V且將負電壓256調整為-3.1 V。
若BLD不大於WLD，則記憶體裝置100可將正電壓252調整為更正(或弱負)且將負電壓256調整為更正(或弱負) (方塊332)。例如，若正電壓252最初為3.0 V，且負電壓256最初為-3.0 V，則記憶體裝置100可將正電壓252調整為3.1 V且將負電壓256調整為-2.9 V。
換言之，記憶體裝置100可判定哪一條線更易受歸因於洩漏之電壓變動之影響。接著，記憶體裝置100可對目標胞元260之兩條線(例如，位元線104及字線106)施加調整。調整方向對應於較近驅動器之極性。換言之，補償電路減小用於驅動具有較遠距離之線(例如，位元線104或字線106)之電壓之一絕對值。例如，若與更正電壓相比，對應於更負電壓之驅動器進一步遠離且更易受洩漏之影響，則記憶體裝置使更負電壓及更正電壓兩者在一更正/弱負方向上移位。
此外，在一些實施例中，正電壓252及負電壓256之移位之調整量可與一偏移電壓成比例。例如，BLD與WLD之比率(例如，BLD/WLD)可乘以偏移電壓。換言之，所施加之偏移量取決於距離與其各自驅動器之不平衡程度。距離愈不平衡；所施加之偏移愈大。偏移電壓可憑經驗判定及/或可經使用者程式化。
一旦進行調整或判定未發生調整，記憶體裝置100便使用經調整/未經調整正及負電壓跨目標胞元260施加Vdm (方塊334)。藉由使正電壓252及負電壓256按相同方向及量移位，記憶體裝置可調整偏壓電壓同時維持一恆定Vdm。
圖10係用於沿一目標胞元352之位元線104及字線106調整電壓之調整電路350之一示意圖。如繪示，位元線104具有沿位元線104之胞元354，且字線106具有沿字線106之胞元356。調整電路350在一電晶體360處接收一電壓VPP 358。電晶體360在電晶體之閘極處接收一Vposgate電壓362。電晶體360使用Vposgate電壓362之一位準來設定傳輸至位元線104之電壓Vpos之位準。歸因於胞元354處之洩漏，位元線104可供應不同於目標胞元352處之Vpos之一電壓。
調整電路350在一電晶體365處接收一電壓VNN 364。電晶體365在電晶體365之閘極處接收一Vneggate電壓366。電晶體365使用Vneggate電壓366之一位準來設定傳輸至字線106之電壓Vneg之位準。歸因於胞元356處之洩漏，字線106可供應不同於目標胞元352處之Vneg之一電壓。
為減輕胞元354及356處之洩漏，記憶體裝置100可基於目標胞元352之位址而補償供應電壓Vpos及/或Vneg。例如，目標胞元352可對應於一Xaddress 368及一Yaddress 370。Xaddress 368可對應於一第一方向上(沿位元線104或沿字線106)之一位址。Yaddress 370可對應於一第二方向上(沿位元線104或沿字線106)之一位址。BLD/WLD補償電路372可接收Xaddress 368及Yaddress 370且將補償值輸出至一或多個偏移泵374及/或376。一或多個偏移泵374及/或376可包含利用補償值來控制用於補償驅動電壓之偏移量(Voffset 378)的電荷泵。BLD/WLD補償電路372可包含於控制電路122及/或解碼器108中。BLD/WLD補償電路372可將位址轉換為一對應補償量。例如，BLD/WLD補償電路372可判定BLD與WLD之一比率且使用此比率將對應偏移泵374及/或376驅動至適當位準。在一些實施例中，可使用一單一電荷泵，此係因為可將相同偏移量(Voffset 378)施加至位元線104及字線106兩者。
將Voffset 378施加至一電容器382。經由一電晶體388使用一第一取樣保持(snh1)信號386使用一Vblvdm電壓384對電容器382進行充電。電晶體388可為一PMOS電晶體。可使用snh1信號386對Vposgate 362進行預充電。類似地，將Voffset 378施加至一電容器390。經由一電晶體396使用一第二取樣保持(snh2)信號394使用一Vwlvdm電壓392對電容器390進行充電。電晶體396可為一NMOS電晶體。使用Voffset 378來調整Vposgate 362及Vneggate 366，調整電路350可將施加至位元線104之電荷量調整為Vpos且將施加至字線106之電荷量調整為Vneg。藉由使用先前論述之技術施加此等偏移，記憶體裝置100可跨各種目標胞元施加一致Vdm，而無關於各各自目標胞元之WLD與BLD之不平衡之間之距離。
本發明之某些實施例之技術效應包含使定位於近及遠相交點處之記憶體胞元能夠使用波整形類似地驅動以補償傳輸線電阻及/或電容之差異的系統及方法。藉由驅動定位於近及遠相交點處之記憶體胞元，記憶體裝置可更一致地執行且可減少定位於近相交點處之記憶體胞元之磨損。例如，傳輸至近相交點之信號之波形可模擬在遠相交點處接收之信號。除波整形以外，記憶體裝置可基於WLD及BLD將偏移施加至電壓。藉由使用先前論述之技術施加此等偏移，記憶體裝置可跨各種目標胞元施加一致Vdm，而無關於各各自目標胞元之WLD與BLD之不平衡之間之距離。
雖然本發明可易於以多種修改及替代形式呈現，但特定實施例已藉由實例在圖式中展示且已在本文中詳細描述。然而，應瞭解，本發明不意欲限於所揭示之特定形式。實情係，本發明意欲涵蓋落在如藉由以下隨附發明申請專利範圍定義之本發明之精神及範疇內之全部修改、等效物、及替代。
本文中呈現且主張之技術被引用且應用於一實務性質之實物及具體實例，其等明顯改良本發明技術領域且因而並非抽象的、無形的或純理論的。此外，若附加至本說明書末尾之任何發明申請專利範圍含有指定為「用於[執行] [一功能]…之構件」或「用於[執行] [一功能]…之步驟」之一或多個元件，則此等元件意欲依據35 U.S.C. 112(f)規定進行解釋。然而，對於含有以任何其他方式指定之元件之任何發明申請專利範圍，此等元件意欲不會依據35 U.S.C. 112(f)規定進行解釋。
100:記憶體裝置
102:記憶體胞元
102A:目標記憶體胞元
102B:記憶體胞元
102C:記憶體胞元
102D:記憶體胞元
104:位元線
104-0至104-M:位元線
106:字線
106-0至106-N:字線:字線
108:字線解碼器
108-0至108-3:字線解碼器
108’-0至108’-3:字線解碼器
110:位元線解碼器
110-0至110-3:位元線解碼器
110’-0至110’-3:位元線解碼器
112:記憶體陣列
114:第一位元線解碼器群組
116:第二位元線解碼器群組
118:第一字線解碼器群組
120:第二字線解碼器群組
122:控制電路
130:記憶體陣列
150:記憶體裝置
152:相交點
154:相交點
156:本端驅動器
158:控制信號
160:電流鏡
162:電流供應器
163:電容器
164:曲線圖
166:電壓
167:時間
168:電壓
170:臨限值
172:較早時間
174:稍後時間
180:記憶體裝置
182:驅動調變器
184:控制信號
186:電晶體
190:第一電壓
191:時間
192:電壓
194:電距離(ED)指示符
196:電距離(ED)計算器
198:位址
200:記憶體裝置
202:電阻器
204:可變電容器
206:信號
210:記憶體裝置
212:電流鏡
214:信號
216:支路
216A:支路
216B:支路
218:選用電容器
252:正電壓
254:線
256:負電壓
258:線
260:目標胞元
262:胞元
264:胞元
266:胞元
268:電阻
270:電阻
272:電阻
274:額外電阻
276:額外電阻
277:電阻
278:電阻器
280:電阻器
282:電阻器
284:共同迴線
286:洩漏電流
302-1:字線驅動器
302-2:字線驅動器
304:區
306:位元線驅動器
320:程序
322:方塊
324:方塊
326:方塊
328:方塊
330:方塊
332:方塊
334:方塊
350:調整電路
352:目標胞元
354:胞元
356:胞元
358:電壓
360:電晶體
362:Vposgate電壓
364:電壓
365:電晶體
366:Vneggate電壓
368:Xaddress
370:Yaddress
372:位元線距離(BLD)/字線距離(WLD)補償電路
374:偏移泵
376:偏移泵
378:Voffset
382:電容器
384:Vblvdm電壓
386:第一取樣保持(snh1)信號
388:電晶體
390:電容器
392:Vwlvdm電壓
394:第二取樣保持(snh2)信號
396:電晶體
BL:位元線
snh1:第一取樣保持
snh2:第二取樣保持
VNEG
:供應電壓
VNN:電壓
VPOS
:供應電壓
VPP:電壓
WL:字線
在閱讀以下詳細描述後且在參考圖式後可較佳理解本發明之各種態樣，其中：
圖1係繪示根據本發明之一實施例之一記憶體裝置之特定特徵之一簡化方塊圖；
圖2係繪示根據本發明之一實施例之圖2之記憶體陣列之部分之一圖式之一側視圖；
圖3係根據本發明之一實施例之圖1之記憶體裝置之一電路圖；
圖4係根據本發明之一實施例之具有一驅動調變器之圖1之記憶體裝置之一電路圖；
圖5係根據本發明之一實施例之具有使用一電阻器-電容器(RC)濾波器實施之驅動調變器之圖4之記憶體裝置之一電路圖；
圖6係根據本發明之一實施例之具有使用一電流鏡實施之驅動調變器之圖4之記憶體裝置之一電路圖；
圖7係根據本發明之一實施例之圖1之記憶體裝置之胞元之驅動電路之一簡化示意圖；
圖8係根據本發明之一實施例之圖1之記憶體裝置之一格柵中之記憶體胞元之一圖式；
圖9係根據本發明之一實施例之用於減輕基於距離之電晶體洩漏之一程序之一流程圖；及
圖10係根據本發明之一實施例之可用於實施圖9之程序之電路之一電路圖。
252:正電壓
254:線
256:負電壓
258:線
260:目標胞元
262:胞元
264:胞元
266:胞元
268:電阻
270:電阻
272:電阻
274:額外電阻
276:額外電阻
277:電阻
278:電阻器
280:電阻器
282:電阻器
284:共同迴線
286:洩漏電流
Claims (22)
- 一種記憶體裝置，其包括： 複數條存取線，其等配置成一格柵； 複數個記憶體胞元，其等定位於該格柵中之該等存取線之相交點處； 複數個驅動器，其等各經組態以經由該複數條存取線之對應存取線將一對應信號傳輸至該複數個記憶體胞元之各自記憶體胞元；及 補償電路，其經組態以： 判定驅動該複數個記憶體胞元之一目標記憶體胞元之複數條驅動存取線之哪一驅動存取線在該目標記憶體胞元與該複數個驅動器之各自驅動器之間具有一較長距離，其中該複數條存取線包括該複數條驅動存取線；且 輸出補償值以基於具有該較長距離之該驅動存取線上之電壓之一極性調整該複數條驅動存取線上之電壓。
- 如請求項1之記憶體裝置，其中與具有該複數條驅動存取線之一較短距離之一驅動存取線在其對應驅動器與該記憶體目標胞元之間具有胞元相比，具有該較長距離之該驅動存取線在其對應驅動器與該記憶體目標胞元之間具有更多胞元。
- 如請求項1之記憶體裝置，其中該等電壓之該調整包括相同方向上之移動。
- 如請求項3之記憶體裝置，其中相同方向對應於具有該較長距離之該驅動存取線上之一絕對電壓位準之一降低。
- 如請求項1之記憶體裝置，其中該複數條存取線包括位元線及字線。
- 如請求項1之記憶體裝置，其包括經組態以基於來自該補償電路之該等補償值而輸出一偏移電壓之一電荷泵。
- 如請求項6之記憶體裝置，其包括經組態以基於該偏移電壓而調整一各自驅動存取線上之該電壓之一電晶體。
- 如請求項7之記憶體裝置，其包括耦合在該電荷泵與該電晶體之間之一電容器。
- 如請求項8之記憶體裝置，其包括一取樣保持電晶體，該取樣保持電晶體經組態以在該取樣保持電晶體之一閘極處接收一取樣保持信號，其中該取樣保持信號經組態以對該電晶體進行預充電。
- 如請求項1之記憶體裝置，其中該補償電路包括一查找表，該查找表經組態以接收該目標記憶體胞元之一位址且基於該位址而輸出該等補償值。
- 如請求項10之記憶體裝置，其中該位址包括該格柵中之指示該複數條驅動存取線之一第一驅動存取線之一水平位址及該格柵中之指示該複數條驅動存取線之一第二驅動存取線之一垂直位址。
- 一種方法，其包括： 使用一記憶體裝置之補償電路來判定沿一字線從一字線驅動器至該記憶體裝置之複數個記憶體胞元之一目標記憶體胞元之一第一距離； 使用該補償電路來判定沿一位元線從一位元線驅動器至該目標記憶體胞元之一第二距離，其中該複數個記憶體胞元分佈於一記憶體陣列中之複數個相交點處，其中該目標記憶體胞元指示為待存取且定位於該字線及該位元線之一相交點處； 當該第一距離大於該第二距離時，使用該補償電路在一第一方向上調整該字線驅動器之一電壓及該位元線驅動器之一電壓； 當該第二距離大於該第一距離時，使用該補償電路在一第二方向上調整該字線驅動器之該電壓及該位元線驅動器之該電壓；及 使用該字線驅動器之該電壓及該位元線驅動器之該電壓來驅動該目標記憶體胞元。
- 如請求項12之方法，其中該第一距離基於沿該目標記憶體胞元與該字線驅動器之間之該字線之記憶體胞元之一數目。
- 如請求項12之方法，其中該第二距離基於沿該目標記憶體胞元與該位元線驅動器之間之該位元線之記憶體胞元之一數目。
- 如請求項12之方法，其中該目標記憶體胞元係一讀取操作或一選擇操作之一目標。
- 如請求項12之方法，其包括在該第一距離等於該第二距離時，在使用該字線驅動器之該電壓及該位元線之該電壓來驅動該目標記憶體胞元之前不會對該字線驅動器之該電壓及該位元線驅動器之該電壓執行調整。
- 如請求項12之方法，其中該第一方向包括一更正/較不負方向，且該第二方向包括一較不正/更負方向。
- 如請求項12之方法，其中判定該第一距離及該第二距離包括：在該補償電路之一查找表中查找該第一及該第二距離。
- 一種記憶體裝置，其包括： 複數條位元線，其等彼此平行配置； 複數條字線，其等彼此平行且垂直於該複數條位元線配置； 複數個記憶體胞元，其等定位於該複數條位元線及該複數條字線之相交點處； 複數個位元線驅動器，其等各經組態以沿各自位元線將對應電壓傳輸至該複數個記憶體胞元之各自記憶體胞元； 複數個字線驅動器，其等各經組態以沿各自字線將對應電壓傳輸至該複數個記憶體胞元之各自記憶體胞元；及 補償電路，其經組態以： 判定一目標記憶體胞元與該複數個位元線驅動器之其對應位元線驅動器之間之一第一距離； 判定該目標記憶體胞元與該複數個位元線驅動器之其對應字線驅動器之間之一第二距離；及 基於該等第一及第二距離之一比率在一方向上調整該等對應位元線驅動器及字線驅動器之該等電壓之偏壓；及 使用該等經調整偏壓電壓來驅動該目標記憶體胞元。
- 如請求項19之記憶體裝置，其中該等電壓之該等偏壓之一調整量至少部分基於該等第一與第二距離之間之一比率。
- 如請求項19之記憶體裝置，其中補償該等電壓包括：在該第一距離大於該第二距離時在一較不正/更負方向上調整該等電壓。
- 如請求項21之記憶體裝置，其中補償該等電壓包括：在該第二距離大於該第一距離時在一更正/較不負方向上調整該等電壓。
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