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TW201944565A - 用於堆疊的裝置連接的金屬化結構及其製造方法 - Google Patents

用於堆疊的裝置連接的金屬化結構及其製造方法 Download PDF

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崔斯坦 卓尼克
全箕玟
潔西卡 托羅斯
吉伯特 狄威
威利 瑞奇曼第
派翠克 摩洛
安 潘
艾倫 理萊克
羅伯特 喬
濟華 臧
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美商英特爾股份有限公司
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Abstract

堆疊裝置結構包含第一裝置結構，該第一裝置結構包含：包含半導體材料的第一本體、以及與該第一本體耦接的複數終端。該堆疊裝置結構進一步包含絕緣體，在該第一裝置結構和第二裝置結構之間。第二裝置結構包含第二本體，諸如在絕緣體正上方的鰭結構。第二裝置結構進一步包含耦接到鰭結構的閘極、包含與閘極相鄰的介電質材料的間隔物、以及與鰭結構的側壁相鄰並且在間隔物和絕緣體之間的磊晶結構。金屬化結構耦接至該磊晶結構的側壁表面且進一步與該第一裝置的該終端中的一者耦接。

Description

用於堆疊的裝置連接的金屬化結構及其製造方法
本發明涉及半導體領域，特別是關於用於堆疊的裝置連接的金屬化結構及其製造方法。
通常，電晶體是現代電子產品的重要基礎。例如，通常用於現代電腦裝置中的切換的高性能電晶體可以被堆疊以透過改進的高速快取用於處理效率。然而，電晶體尺寸的縮小和鰭橫截面積的減小可能導致在一或更多堆疊電晶體之間形成金屬化結構時的空間限制。一直需要找到用於連接具有減小的佔用面積的堆疊電晶體的終端的替代方法。關於這些和其他考慮因素，需要目前的改進。隨著對增加電晶體密度的需求在邏輯和嵌入式記憶體應用中變得更加普遍，這種改進可能變得至關重要。
及
描述了包含用於邏輯、SoC和嵌入式記憶體應用的堆疊電晶體連接的金屬化結構的裝置及其製造方法。於之後的敘述，提出了許多特定的細節，例如新穎的結構方案和詳細的製造方法，以提供對於本揭露的實施方式的透徹理解。顯然地，對於所屬技術領域中具有通常知識者而言，本揭露的實施方式可被實現而無這些特定的細節。於其它例子，熟知的特徵，例如與裝置相關的操作，則以較不詳細節的方式敘述，以避免非必要地混淆本揭露的實施方式。再者，將被理解的是，於圖式所示的多樣的實施方式僅為說明性表示而非必需為實際尺寸。
特定的用語亦可用於以下的敘述，僅為了參照的目的，且因此無意為限制性的。例如，用語例如「上(或較上)」、「下(或較下)」、「之上」及「之下」表示所參照之圖式中的方向。諸如「前」、「背」、「後」、及「側」的用語敘述組件的部分的方位及/或位置，其於一致但任意的參照的框架中，其由參照敘述所討論的組件的文字及關聯的圖式而成為清楚的。此用語可包含於上特別提及的字、其衍生物、及相似重要性的字。在以下的描述中說明了諸多的細節。不過，熟悉此方面技藝之人士應明瞭，實行本揭露並不需要這些特定的細節。在某些例中，習知的方法及裝置係以方塊圖而非細節的形式來顯示，以避免模糊了本揭露。本說明書全文中參考「實施方式」或「一實施方式」或「某些實施方式」意指所描述與實施方式有關之特定的特徵、結構、功能、或特徵，係包含在本揭露的至少一實施方式中。因此，本說明書全文各處所出現的「在實施方式中」或「在一實施方式中」或「某些實施方式」等詞組，不必然意指本揭露之相同的實施方式。此外，在一或更多實施方式中，可按任何適當的方式結合特定的特徵、結構、功能、或特徵。例如，第一實施方式與第二實施方式可在與該兩實施方式相關聯之特定特徵、結構、功能、或特徵不互斥的任意處結合。
如本描述及所附申請專利範圍之描述中所使用的「一」與「該」等單數形式，除非上下文中另有明確指示，否則也意欲包含複數形式。亦須瞭解，本文中所使用的用語「及/或」意指且涵蓋一或更多相關表列項目之任何或所有可能的組合。
本文所使用的用語「耦接」與「連接」連同它們的衍生字是描述各組件之間的功能性或結構上的關係。須瞭解，這些用語彼此並無意成為同義字。反之，在特定的實施方式中，「連接」可用來指示兩或更多元件彼此直接實體、光學、或電接觸。「耦接」可用來指示兩或更多元件彼此直接或間接(兩者之間具有其它的中介元件)實體或電接觸，及/或兩或更多元件彼此合作或交互作用(例如，如在因果關係的關係中)。
本文中所使用的用語「之上」、「之下」、「之間」、及「上」意指一組件或材料關於其它組件或材料的相對位置，而這些實體關係是需要注意的。例如，在材料的情況中，一材料或配置在另一材料之上或之下的材料可直接接觸，或可具有一或更多中介材料。此外，配置在兩種材料之間的一材料可與該兩層直接接觸或可具有一或多層中介層。反之，第一材料在第二材料「上」係與該第二材料/材料直接接觸。關於組件總成的情況也是做類似的區別。
如本描述及申請專利範圍中所使用，與表列項目結合的用語「至少其中一個」或「一或更多」意指表列各用語的任意組合。例如，詞組「A、B、或C至少其中一個」可意指A；B；C；A與B；A與C；B與C；或A、B與C。
隨著電晶體的縮小，電晶體的堆疊提供了增加電晶體密度的手段。例如，可以利用增加的電晶體密度來提高處理效率。然而，電晶體尺寸的縮放包括縮放電晶體的各種組件，例如閘極長度、源極和汲極區域的長度、在源極和汲極區域中形成的磊晶結構的長度和高度以及與磊晶結構耦接的金屬化結構的寬度。此外，縮小還減少了相鄰電晶體之間的有效距離。在另一大規模電晶體集合上堆疊大量縮放電晶體可能導致高密度電晶體陣列。高密度電晶體陣列原則上可用於提高處理效率，但是在連接實體上分離的上層和下層電晶體時仍然存在挑戰。雖然上層電晶體可以相對容易地連接，但是到每個下層電晶體中的多個金屬化結構的路由連接會佔據顯著的側向空間。一種選擇是將與上層電晶體的磊晶結構耦接的上金屬化結構與耦接到實體上對應的下層電晶體的源極或汲極的金屬化結構連接。可以施行磊晶結構，其可以同時在上層電晶體中引起應變並且使上金屬化結構能夠與下層電晶體的金屬化耦接。當上電晶體包含與鰭結構相鄰的磊晶結構時，這種磊晶結構可以包含在鰭結構的最下平面之下的部分。此外，磊晶結構和上金屬化結構的幾何形狀可以降低上電晶體中的有效接觸電阻。
根據某些實施方式，堆疊裝置結構包含第一裝置結構，該第一裝置結構包含：包含半導體材料的第一本體，以及與第一本體耦接的複數終端。在一實施例中，第一裝置是電晶體。堆疊裝置結構進一步包含在第一裝置結構和第二裝置結構之間的絕緣體，其中第二裝置結構包含：包含半導體材料的第二本體。第二本體可以是絕緣體正上方的鰭結構。第二裝置結構進一步包含耦接到鰭結構的閘極、包含與閘極相鄰的介電質材料的間隔物、與鰭結構的側壁相鄰並且在間隔物和絕緣體之間的磊晶結構，其中磊晶結構包含：與鰭結構的半導體材料不同的半導體材料和雜質摻雜物。金屬化結構耦接至該磊晶結構的側壁表面且進一步與該第一裝置的該終端中的一者耦接。為了優化第二電晶體中的應變，磊晶結構可以包含在閘極下方延伸的部分、側向延伸超過間隔物的側壁表面的部分和絕緣體層的側壁表面、以及在鰭結構的最下平面之下的部分。
圖1A描述裝置結構100的橫截面視圖。裝置結構100包含第一裝置結構100A和堆疊在第一裝置結構100A之上的第二裝置結構100B。如圖所示，第一裝置結構100A是電晶體100A，其具有鰭結構102、在鰭結構102上的閘極106、以及在鰭結構102上的源極110和汲極114，其中閘極106在源極110和汲極114之間。裝置結構100A進一步包含耦接到源極110的第一終端116和耦接到汲極118的第二終端118。裝置結構100進一步包含在電晶體100A和第二裝置結構100B之間的絕緣體128。在說明性實施方式中，第二裝置結構100B是電晶體100B。電晶體100B包含：包含半導體材料的鰭結構126、耦接到鰭結構126的閘極136、包含與閘極136相鄰的介電質材料的介電質間隔物132、以及與鰭結構側壁126A相鄰(在介電質間隔物132和絕緣體128之間)的磊晶結構130。磊晶結構130的存在有利地在鰭結構126中提供應變。第二裝置結構100B進一步包含金屬化結構140，其耦接到磊晶結構130並且與電晶體100A的終端118耦接。
圖1B描述圖1A中的框103內所示區域的增強橫截面視圖。在說明性實施方式中，鰭結構側壁126A具有如圖所示的凹表面。在一這樣的實施方式中，磊晶結構130具有與鰭結構側壁126A相鄰並且在絕緣體層128和閘極136之間的磊晶結構部分130A。如圖所示，磊晶結構130進一步包含在絕緣體層128和介電質間隔物136之間的磊晶結構部分130B，以及延伸超過介電質間隔物132和絕緣體層128的磊晶結構部分130C。磊晶結構部分130C具有側壁130H，側壁130H可以遠離絕緣體層側壁128A側向延伸10nm至30nm。在某些實施方式中，磊晶結構部分130C具有與絕緣體層側壁128A側向相鄰的部分130D和在介電質間隔物側壁132A上的部分130E。如圖所示，部分130D還可以在最下鰭結構表面126C之下延伸。
在某些實施方式中，磊晶結構130具有可以相對於側壁130H刻面的表面130F和130G，如圖1B所示。在說明性實施方式中，刻面表面130G與在最下鰭結構表面126C之下的絕緣體層側壁128A交叉，並且刻面表面130F與在最上鰭結構表面126D之上的介電質間隔物側壁132A交叉。在另一實施方式中，刻面表面130F和130G關於磊晶結構130的水平軸(X軸)不對稱。
在其他實施方式中，磊晶結構部分130C具有不規則的表面，如虛線134所示。與對稱形成的磊晶結構部分130C相比，不規則形狀的磊晶結構部分130C可以有利地提供比規則形狀結構更大的體積並且可能賦予鰭結構126更大的應變。
鰭結構126可包含例如合適的半導體材料，例如但不限於單晶矽、多晶體矽或諸如鍺或SiGe的其他半導體材料。磊晶結構130可以包含：包含至少兩種IV族材料(諸如矽和鍺)和摻雜物的化合物。在一實施例中，磊晶結構130包含諸如SiX Ge1-X 的化合物，其中X表示原子百分比。根據實施方式，磊晶結構部分130A、130B和130C每個可以包含具有不同X值的SiX Ge1-X 。在其他實施方式中，X可以在磊晶結構部分130A內、在磊晶結構部分130B內及/或在磊晶結構部分130C內變化。取決於特定應用，SiX Ge1-X 中的鍺含量可以連續地漸變或者在磊晶結構130上側向地以離散量變化(例如，在x-維度中)。
在某些實施方式中，磊晶結構部分130A包含SiX Ge1-X 的第一部分(與鰭結構側壁126A相鄰的具有基本上等於0.99的X值)以及第二部分，其中在磊晶結構部分130A的側向範圍內X在0.99到0.70之間變化。在某些這樣的實施方式中，磊晶結構部分130B包含SiX Ge1-X ，其中在磊晶結構部分130B的側向範圍內X在0.70和0.30之間變化。在某些這樣的實施方式中，磊晶結構部分130C包含SiX Ge1-X ，其中X約為0.3。
在某些實施方式中，磊晶結構130A包含SiX Ge1-X 的第一部分(與鰭結構側壁126A相鄰的具有基本上等於0.99的X值)以及第二部分，其中在磊晶結構部分130A的側向範圍內X在0.99到0.70之間變化。在某些這樣的實施方式中，磊晶結構部分130B包含SiX Ge1-X 的第一部分(其中X約為0.70)以及第二部分(其中X在0.7和0.3之間)。在某些這樣的實施方式中，磊晶結構部分130C包含SiX Ge1-X ，其與SiX Ge1-X (磊晶結構部分130B)的第二部分的X值匹配。
在實施方式中，取決於金屬氧化物半導體電晶體的導電類型，摻雜物包含磷、硼或砷。在一實施例中，摻雜物密度在1e21原子/cm3 和2e21原子/cm3 之間。取決於結構實施方式，摻雜物濃度可以在不同的磊晶結構部分130A、130B和130C之間變化。在某些實施方式中，磊晶結構部分130A具有第一摻雜物濃度，以及該磊晶結構部分130B具有第二摻雜物濃度，其中，該第一摻雜物濃度小於該第二摻雜物濃度。在某些實施例中，磊晶結構部分130C具有與磊晶結構部分130B的第二摻雜物濃度基本上相同的摻雜物濃度。在某些這樣的實施方式中，第一摻雜物濃度在約1.0e21原子/cm3 和1.5e21原子/cm3 之間，第二摻雜物濃度在約1.5至2e21原子/cm3 的範圍內。磊晶結構部分130C中的摻雜物濃度約為2e21原子/cm3 ，可以減少磊晶結構130和金屬化結構140之間的接觸電阻。在其他實施方式中，摻雜物濃度在磊晶結構130上側向地在1.00e21原子/cm3 和2.0e21原子/cm3 之間漸變地變化。在某些這樣的實施方式中，摻雜物濃度可以在磊晶結構部分130A內、在磊晶結構部分130B內和在磊晶結構部分130C內變化。
雖然磊晶結構130的示範例實施方式如圖1B所示，但在其他實施方式中，磊晶結構130未延伸超過介電質間隔物132和絕緣體層128，如圖1C所示。在某些這樣的實施方式中，磊晶結構130包含在絕緣體層128和閘極136之間的磊晶結構部分130A，以及在絕緣體層128和介電質間隔物136之間的磊晶結構部分130B。
在進一步的實施方式中，鰭結構126在介電質間隔物132下方延伸，並且磊晶結構130在介電質間隔物132和絕緣體層128之間，如圖1D所示。在其他實施例中，磊晶結構130可以側向延伸超過介電質間隔物132和絕緣體層128(未示出)。
無論磊晶結構130是否具有圖1B、1C或1D中所示的結構，鰭結構126具有的寬度WF 小於閘極136和介電質間隔物132的組合寬度WSG ，如圖1A所示。
在其他實施方式中，鰭結構126包含GaAs、InAs、包括InP的三元合金、或包括III-N族的三元合金、或包括GaAs的四元合金、包括InAs的四元合金、包括InP的四元合金、或包括III-N族的四元合金。磊晶結構130可以包含含有來自III族、IV族和V族的一種或多種元素和n型雜質(N+ 摻雜物)的化合物。
再次參考圖1A，在實施方式中，裝置結構100B進一步包含與第二鰭結構側壁126B相鄰的磊晶源極結構134。在說明性實施方式中，磊晶結構134具有在閘極136和絕緣體層128之間的部分、在介電質間隔物132和絕緣體層128之間的部分以及延伸超過介電質間隔物132的磊晶結構部分134A。在某些這樣的實施方式中，磊晶結構部分134C具有圍繞磊晶結構部分134C的水平軸的不對稱形狀。如圖所示，磊晶結構部分134C的上部分與介電質間隔物132的側壁相鄰，並且磊晶結構部分134C的最下表面在絕緣體128上。根據實施方式，磊晶源極結構134還可以包含諸如圖1C和1D中描述的磊晶結構130的結構的結構。在某些這樣的實施方式中，磊晶結構134不具有從間隔物側壁132A側向延伸遠離的部分。磊晶結構134包含與上述磊晶結構130相同或基本上相同的材料。
在實施方式中，裝置結構100進一步包含金屬化結構144，其耦接到磊晶結構134，如圖1A所示。在某些實施方式中，如圖1A所示，金屬化結構144不與電晶體100A的終端116耦接。在說明性實施方式中，金屬化結構140在磊晶結構130之下之絕緣體層側壁128A上。在某些實施方式中，金屬化結構140包含金屬，例如但不限於鈦、鎢、鈷、釕和鈦中的至少一種，或者包括鈦的化合物、包括鉭的化合物、包括III族材料的化合物或鎢化合物中的至少一種。
根據磊晶結構140或144的形狀和側向範圍，金屬化結構可以分別與磊晶結構130或134的表面共形或不共形。在某些實施例中，在刻面鰭結構側壁130G之下，在絕緣體層側壁128A和金屬化結構140之間可以存在空隙141，如圖1E的橫截面圖示所示。
在某些實施方式中，當金屬化結構具有寬度WM (其為磊晶結構部分130C的寬度WE 的2至5倍)時，金屬化結構140包含與磊晶結構130接觸的黏著層140A和與黏著層140A相鄰的填充層140B，如圖1F的橫截面圖示所示。黏著層140A可以包含諸如氮化鈦、鈦、釕或鈷的材料，並且具有2nm至5nm之間的厚度。
圖1G描述穿過圖1A中的線A-A'的橫截面圖示，並且描繪了源極結構130周圍的金屬化結構140的覆蓋。在說明性實施方式中，磊晶結構130具有矩形橫截面輪廓，並且金屬化結構140與矩形磊晶結構130的四個側相鄰。當磊晶結構130具有不規則的表面時，橫截面輪廓可以是不規則的。磊晶結構130內部的虛線勾勒出相對於磊晶結構130的鰭結構126。在說明性實施方式中，金屬化結構140沿Z軸具有寬度WMZ ，其沿著Z軸大於磊晶結構130的寬度WEZ 。在範例實施方式中，WMZ 可以是WEZ 的至少2倍。在某些實施方式中，金屬化結構140的寬度WMZ 基本上類似於終端接觸體118的寬度WTZ 。在其他實施例中，WMZ 可能小於WTZ 。
圖1H描述穿過圖1A中的線B-B'的橫截面圖示，並且示出了閘極136和閘極106的結構。在說明性實施方式中，閘極136和閘極106垂直對齊。在實施方式中，閘極136與鰭結構126的三個側相鄰，並且具有在絕緣體層128上的最下表面。在範例實施方式中，閘極106與鰭結構102的三個側相鄰，並且具有在介電質層150上的最下表面。
閘極136可進一步包含在鰭結構102上的閘極介電質層136A和在閘極介電質層136A上的閘極電極136B，如圖1I的橫截面圖示所示。閘極介電質層136A可包含一或更多層。該一或更多層可包含二氧化矽(SiO2 )及/或高k值介電質材料。高k值介電質材料可包含諸如鉿、矽、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅的元素。可用於閘極介電質層中的高k值材料的實施例包含，但不限於，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭氧化物和鈮酸鉛鋅。
在實施方式中，閘極電極136B具有3.8eV至4.5eV範圍中的功函數。與傳統MOSFET類似，可以調整閘極電極136B的功函數以優化臨界值電壓。取決於電晶體100B是包含N通道MOSFET還是P通道MOSFET，閘極電極136B可以包含P型功函數金屬或N型功函數金屬，以提供PMOS或NMOS電晶體100B。
對於PMOS電晶體100B，可用於閘極電極136B的金屬包含，但不限於，釕、鈀、鉑、鈷、鎳及傳導金屬氧化物，例如，氧化釕。P型金屬層能夠使PMOS閘極電極形成有約4.9 eV及約5.2 eV之間的功函數。對於NMOS電晶體100B，可用於作為閘極電極136B的金屬，包含但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。N型金屬層能夠使NMOS閘極電極136B形成有約3.9 eV及約4.2 eV之間的功函數。
閘極106可進一步包含在鰭結構102上的閘極介電質層106A和在閘極介電質層106A上的閘極電極106B，如圖1J的橫截面圖示所示。根據實施方式，閘極介電質層106A可以與閘極介電質層136A相同或基本上相同。在某些實施方式中，閘極電極106B包含NMOS或PMOS功函數金屬。NMOS或PMOS功函數金屬可包含上述金屬。
再次參照圖1A，絕緣體層128可包含具有足夠介電質強度以提供足夠電隔離的任何材料。絕緣體層128可以是例如已知適用於淺溝槽隔離(STI)應用的一或多種介電質材料。範例介電質材料包含二氧化矽、氮化矽、氮氧化矽、碳摻雜氮化物和碳摻雜氧化物。介電質間隔物132可以包含諸如但不限於氮化矽、碳摻雜的氮化矽、氮氧化矽、或碳化矽的材料。
蝕刻停止層121可包含具有足夠介電質強度以提供足夠電隔離的任何材料。蝕刻停止層121可以是例如已知適用於淺溝槽隔離(STI)應用的一或多種介電質材料。範例介電質材料包含氮化矽、氮氧化矽、和碳摻雜氮化物。
與金屬化結構140和144相鄰的介電質層138和150可以包含具有足夠的介電質強度以提供足夠的電隔離的任何材料。介電質層138和150可以是例如已知適用於淺溝槽隔離(STI)應用的一或多種介電質材料。範例介電質材料包含二氧化矽和碳摻雜氧化物。
在實施方式中，基板101包含合適的半導體材料，例如但不限於單晶矽、多晶體矽或由其他半導體材料(諸如鍺、矽鍺或合適的III-V族化合物)形成的類似基板106。
如圖所示，介電質間隔物112與閘極106相鄰並且在鰭結構102的最上表面的一部分上。介電質間隔物112可以包含與介電質間隔物132的材料基本上相同的材料。
在說明性實施方式中，隔離108在基板101上。在範例實施方式中，在介電質層120和隔離層108之間的介面109限定了閘極106的最下平面。在一這樣的實施方式中，電晶體100A包含非平面電晶體。隔離108可包含具有足夠介電質強度以提供足夠電隔離的任何材料。隔離108可以是例如已知適用於淺溝槽隔離(STI)應用的一或多種介電質材料。範例介電質材料包含二氧化矽、氮化矽、氮氧化矽、碳摻雜氮化物和碳摻雜氧化物。
在某些實施方式中，源極結構116和汲極結構118包含矽合金，例如矽鍺或碳化矽。在實施方式中，矽合金可以包含諸如硼、砷、或磷的摻雜物。在進一步的實施方式中，源極結構114和汲極結構118包含一或多種替代半導體材料，諸如摻雜鍺或III-V族材料或合金。
雖然圖1A中所示的金屬化結構144未耦接到電晶體100A的終端116，但是在其他結構實施方式中，金屬化結構144可以與電晶體100A耦接。圖1K描述包含電晶體160B的裝置結構160的橫截面視圖示，其中金屬化結構144與磊晶結構134和裝置結構100A的第一終端114耦接。在說明性實施方式中，磊晶結構134具有一或更多特徵，其基本上類似於圖1A中描述的磊晶結構130的一或更多特徵。根據實施方式，磊晶結構134具有一或更多特徵，其基本上類似於圖1B至1D中描述的磊晶結構130的一或更多特徵。根據實施方式，金屬化結構144具有一或更多特徵，這些特徵基本上類似於圖1E至1F中描述的金屬化結構140的一或更多特徵。
圖2描述用於製造堆疊裝置結構的方法201，根據本揭露的實施方式。方法201開始於在第一裝置結構上接收包含絕緣體的晶圓，第一裝置結構具有複數終端。在隨後的操作220中，接收在半導體基板上具有絕緣體的第二晶圓。在操作230中繼續方法201，其中以在第一絕緣體和第二絕緣體之間形成介面的方式接合兩個晶圓，並且拋光並移除第二晶圓的基板的部分以使半導體基板變薄。在操作240期間圖案化半導體基板以形成半導體本體。在操作250中，在半導體本體的一部分上形成閘極，並且在閘極和間隔物上方以及在半導體本體的部分上與閘極和介電質層相鄰形成間隔物。方法201繼續進行操作260，以在介電質層中形成一或更多開口，以移除未被間隔物和閘極覆蓋的半導體本體的部分。一或更多開口還蝕刻在半導體本體正下方的絕緣體層的部分，並暴露第一裝置的複數終端中的一或更多。在隨後的操作270中，在蝕刻半導體本體期間形成的一或更多側壁在間隔物下方側向凹陷。在操作280中，在一或更多開口中與該一或更多側向凹陷側壁中的每一個相鄰形成磊晶結構。該方法在操作290中結束，透過在與一或更多磊晶結構相鄰的一或更多開口中的每一個中形成金屬化，並且與第一裝置的複數終端中的一或更多耦接。在上面概述的方法201中形成單個開口的情況下，在形成第二開口以蝕刻半導體本體的第二部分之後重複操作240至290，但是該開口不暴露第一裝置的複數終端中的第二者。操作240至290的其他元件基本上保持相似。
圖3說明第一裝置結構300的橫截面視圖，其包含在第一裝置結構300上的蝕刻停止層121和在該蝕刻停止上的絕緣體層302。在範例實施方式中，裝置結構300包含電晶體，例如電晶體100A，其具有終端114、終端118和在它們之間的閘極106，如結合圖1A所述。絕緣體層302可包含具有足夠介電質強度以提供足夠電隔離的任何材料。絕緣體層302可以是例如一種或多種介電質材料，其已知適合於晶圓接合應用並透過電漿增強化學氣相沉積(PECVD)或化學氣相沉積(CVD)沉積。第二絕緣體層的厚度可以在50nm至150nm的範圍內。蝕刻停止層121可以例如是已知適合在需要蝕刻選擇性的介電質層中的溝槽的圖案化期間用作蝕刻停止的一或多種介電質材料。蝕刻停止層121可以包含介電質層，例如氮化矽、碳化矽或碳摻雜的氮化矽。蝕刻停止層121的厚度可以在10nm至50nm的範圍內。
圖4描述包含形成在半導體基板126上的絕緣體層402的晶圓400的橫截面視圖。絕緣體層402可以包含熱氧化物，其透過電漿增強化學氣相沉積製程(PECVD)、化學氣相沉積製程(CVD)或透過半導體基板126的熱氧化在晶圓上生長。第二絕緣體層的厚度可以在80nm至150nm的範圍內。在形成絕緣體層402之後，晶圓400可以透過絕緣體層402進行離子注入。離子注入的種類、劑量和持續時間取決於在完成接合製程之後形成的所得基板的所需厚度。
圖5A描述接合到裝置結構300的第一絕緣體層300上的晶圓400的橫截面視圖，以便形成接合基板500。在實施方式中，接合基板500包含新形成的絕緣體層128，其包含絕緣體層402和302。在某些實施方式中，絕緣體層302和402之間的介面可以是可區分的，而在其他實施方式中，介面可能是不可區分的。在一實施例中，可以隨後將半導體基板126平坦化到期望厚度，適合於形成電晶體的主動通道、源極和汲極區域。取決於實施方式，在平坦化製程之後，半導體基板126可以具有範圍在30nm至100nm之間的厚度。
圖5B描述在圖案化半導體基板126之後圖5中的接合基板500(包含絕緣體層126和半導體基板126)的橫截面視圖。在範例實施方式中，圖案化半導體基板126以形成鰭結構126。
圖5C描述在鰭結構126上形成虛置閘極介電質502，在虛置閘極介電質502上形成虛置閘極504以及形成與虛置閘極介電質502和虛置閘極504相鄰的介電質間隔物132之後的圖5B的結構的橫截面視圖。在實施方式中，虛置閘極介電質層沉積在鰭結構126上。隨後，在虛置閘極介電質層上沉積一層虛置閘極材料。在實施方式中，虛置閘極介電質層包含諸如但不限於二氧化矽或碳化矽的材料的層，並且虛置閘極材料包含諸如摻雜多晶矽的材料的層。在實施方式中，在虛置閘極材料的層上形成遮罩。在某些實施方式中，隨後透過電漿蝕刻製程圖案化虛置閘極材料層，並且使用濕蝕刻來移除圖案化虛置閘極介電質層，以在虛置閘極介電質502上形成虛置閘極504。然後在虛置閘極504和鰭結構126上沉積介電質間隔物層。在實施方式中，然後使用電漿蝕刻製程圖案化介電質間隔物層以形成介電質間隔物132，如圖5C所示。在某些實施方式中，可以在形成介電質間隔物132之後蝕刻由虛線505指示的鰭結構126的部分。
圖5D描述在沉積介電質層138之後並且在平坦化介電質層138、介電質間隔物132的上部分和虛置閘極504的上部分之後的圖5C的結構的橫截面視圖。在實施方式中，平坦化處理是化學機械拋光(CMP)製程。CMP製程被利用於拋光介電質層138、介電質間隔物132的上部分和虛置閘極504的上部分。在一實施方式中，CMP製程導致基本上平坦的最上介電質間隔物表面133。此外，在一這樣的實施方式中，CMP製程導致最上介電質間隔物表面133、虛置閘極504的最上表面和介電質層138的最上表面是共面的或基本上共面的。
圖5E描述在將虛置閘極504和虛置閘極介電質502選擇性地移除到下伏鰭結構126之後的圖5E的結構的橫截面視圖。在實施方式中，透過在第一種情況下利用於圖案化虛置閘極504的蝕刻製程來移除虛置閘極504，並且透過利用於圖案化虛置閘極介電質層502的濕製程來移除虛置閘極介電質層502，如上所述。如圖所示，移除虛置閘極504和虛置閘極介電質層502產生開口506。
圖5F描述將閘極介電質層136A形成到開口506中以及在閘極介電質層136A上形成閘極電極136B之後的圖5E的結構。
在某些實施方式中，閘極介電質層136A被整面沉積到開口506中，在開口506內的鰭結構126的頂表面上，在開口506內的介電質間隔物132的側壁上，在介電質間隔物表面133上，以及在介電質層138的頂部或最上表面上。在實施方式中，透過原子層沉積製程(ALD)製程沉積閘極介電質層136A，以確保在開口506內的共形沉積。例如，共形沉積製程可以在與鰭結構126的最上表面的介面處提供具有均勻厚度的膜。閘極介電質層136A可以沉積到1nm至10nm範圍內的厚度。
在實施方式中，透過原子層沉積製程(ALD)製程將閘極電極層整面沉積在閘極介電質層136A上，以確保在開口506中和在鰭結構126上方(即，在閘極介電質層136A上)共形沉積。在其他實施方式中，利用物理氣相沉積製程。在某些實施方式中，沉積閘極電極層可以包含沉積兩或更多導電層的堆疊，其中直接在閘極介電質層136A上的第一導電層設置閘極電極(待形成)的功函數，以及剩餘的一或更多導電層包含填充層。在隨後的平坦化製程期間填充層為功函數電極提供保護。
在沉積閘極電極層之後，可以執行平坦化以在開口506中形成閘極電極136B和閘極介電質層136A。在實施方式中，平坦化製程包含CMP製程。在實施方式中，閘極電極136B和閘極介電質層136A的最上表面與介電質層138的最上表面共面或基本上共面。共面性有利於最小化電晶體之間的高度變化。
圖5G描述在介電質層128上形成介電質層150之後並且在介電質層150上形成遮罩508之後的圖5F的結構。在實施方式中，在遮罩508中形成開口510，其中開口510的一側與間隔物側壁表面132A對齊。
圖5H描述在介電質層150和138中形成開口511之後，在蝕刻透過開口510暴露鰭結構的一部分之後和蝕刻絕緣體層128和蝕刻停止層121之後的圖5G的結構。在某些實施方式中，透過電漿蝕刻製程圖案化介電質層150和138，其暴露鰭結構126的一部分。如圖所示，在某些情況下，當遮罩508中的開口510與間隔物側壁表面132A對齊時，間隔物側壁表面132A也可以被暴露。
隨後可以透過電漿蝕刻處理來蝕刻鰭結構126的暴露部分，該電漿蝕刻處理包含化學蝕刻劑，其與被利用於圖案化介電質層150和138的電漿蝕刻劑不同。在說明性實施方式中，圖案化鰭結構側壁126A具有垂直輪廓。在其他實施方式中，圖案化的鰭結構側壁126A可以具有錐形輪廓或者在介電質間隔物132下方略微切口。
電漿蝕刻製程透過蝕刻絕緣體層128和蝕刻停止層121並暴露終端結構118而結束。在實施方式中，可以透過類似於利用於蝕刻介電質層150的蝕刻製程的電漿蝕刻製程來蝕刻絕緣體層128。在實施方式中，覆蓋終端結構表面118A的蝕刻停止層121的最下部分可以保持未圖案化。取決於終端結構118的材料，蝕刻停止層121的最下部分可以隨後透過利用不與下伏終端結構118的材料反應的蝕刻劑來圖案化。因此，蝕刻停止層121的側壁輪廓可以不是垂直的，而是向外展開或漸變傾斜。在某些實施方式中，為了使接觸電阻最小化，期望最上終端表面118A在蝕刻製程期間完全暴露。
圖5I描述在鰭結構側壁126A的側向凹槽之後的圖5H的結構。在實施方式中，可以利用具有同向性成分的電漿蝕刻來在鰭結構126中形成凹槽512。取決於電漿蝕刻的持續時間和反應物的能量，凹槽512可以在某些實施例中在介電質間隔物132之下延伸，或者在其他情況下在閘極136的一部分之下進一步延伸。電漿蝕刻製程的同向性組件可以將基本上垂直的鰭結構側壁126A(在圖5H中)變換為具有凹表面的鰭結構側壁126A，如圖所示。在說明性實施方式中，凹鰭結構側壁126A具有在閘極介電質層136A和閘極電極136B下方的部分。在範例實施方式中，電漿蝕刻製程對介電質間隔物132、絕緣體層128、介電質層150和138以及最上終端表面118A的材料具有高選擇性。
應當理解，在蝕刻蝕刻停止層121的最下部分之前或者在暴露最上終端表面118A之前，鰭結構側壁126A可以是凹陷的。
圖5J描述在鰭結構側壁126A上形成磊晶結構130之後的圖5I的結構。結構130可以在鰭結構126的通道中引起應變。磊晶結構130可以透過磊晶沉積製程而形成。對於壓縮應變是有利的，例如，磊晶結構130包含矽鍺材料。磊晶沉積製程可以在300至600度之間的範圍內，以防止影響電晶體100A的閘極電極的功函數。
在實施方式中，磊晶結構130選擇性地從鰭結構側壁126A成核，並側向延伸填充凹槽512。在其他實施方式中，磊晶結構130側向延伸超過介電質間隔物132和絕緣體128。在某些實施例中，如圖所示，磊晶結構130側向延伸超過介電質間隔物132和絕緣體128，並且進一步沿著介電質間隔物側壁表面132A的一部分並沿著最下鰭結構表面126C之下的絕緣體側壁表面128A的一部分延伸。在一這樣的實施方式中，磊晶結構130不過度側向延伸以連接介電質層138。當由具有平滑表面的鰭結構側壁126A形成磊晶結構130時，磊晶結構130可以如圖5J所示刻面。在某些實施方式中，磊晶結構130生長為具有不規則的表面。在沉積製程期間，取決於要形成的電晶體的期望MOS特性，可以原位摻雜磊晶結構130的材料。摻雜物可包含硼、磷或砷。
圖5K描述在沉積一層或多層金屬以形成金屬化結構144之後的圖5J的結構。在某些實施方式中，在最上終端表面118A上的開口511內沉積金屬的該一或更多層。在說明性實施方式中，金屬的一或多層也整面沉積在遮罩508的最上表面上、在介電質層150和138的側壁上、在介電質間隔物側壁表面132A上、在絕緣體層128的側壁上、以及在蝕刻停止層121的側壁上。金屬的一或多層也沉積在磊晶結構130的側壁上。在所示實施方式中，金屬化結構144與磊晶結構130共形地相鄰並且在絕緣體層128的側壁上。
在某些實施方式中，使用電漿增強化學氣相沉積(PECVD)或ALD製程來沉積金屬的一或更多層。在某些實施方式中，用於金屬化結構144的合適金屬包含Ti、Al、Ni。在某些實施方式中，鎢封蓋層被沉積在金屬的一或更多層上。在某些實施方式中，在鎢封蓋層沉積在金屬的一或更多層上的情況下，首先將一或更多金屬層沉積在開口511的底部和多側上，並且沉積鎢封蓋層以填充開口511的剩餘部分。在某些實施方式中，將一或更多金屬層沉積至10至30nm範圍內的厚度，並且沉積鎢封蓋層以填充開口511的剩餘部分。
圖5L描述在金屬化結構140的最上部分的平坦化之後的圖5K的結構。在一實施方式中，平坦化製程包含化學機械拋光(CMP)製程。CMP製程從遮罩508的最上表面移除金屬化結構140的金屬的所有一或更多層。在某些實施方式中，繼續平坦化製程，直到還移除遮罩508，如圖所示。
圖5M描述在形成遮罩512之後的圖5L的結構，以及隨後將被利用於形成第二磊晶結構的開口514。在實施方式中，遮罩512透過與被利用於形成遮罩508的製程基本上類似的製程形成。在說明性實施方式中，遮罩512包含與遮罩508的材料相同或基本上相同的材料。在實施方式中，開口514以與開口511基本上相同的方式形成。在說明性實施方式中，開口514蝕刻鰭結構126的一部分，形成鰭結構側壁126B並在絕緣體層128上停止。在某些實施方式中，部分或完全蝕刻絕緣體層128。在絕緣體層128被完全蝕刻的某些這樣的實施方式中，蝕刻停止層128保持未蝕刻。應了解，在圖案化開口514時可發生某些未對齊。在這種情況下，可能會蝕刻在鰭結構側壁126B之上的介電質間隔物132的部分。在其他實施例中，介電質層138的薄襯裡可以與介電質間隔物132相鄰地形成。
圖5N描述在鰭結構126中形成側壁凹槽之後形成磊晶結構134之後的圖5M的結構。在某些實施方式中，鰭結構側壁126B可具有類似於鰭結構側壁126A的形狀的側壁形狀。在其他實施方式中，由於絕緣體層表面128A的存在，鰭結構側壁126B可具有比鰭結構側壁126A更凹的輪廓。應當理解，由於鰭結構側壁126B獨立於鰭結構側壁126A形成，所以磊晶結構134可以不圍繞鰭結構126的水平軸對稱地形成。在實施方式中，磊晶結構134以與磊晶結構130相同的方式或基本上相同的方式形成。
如圖所示，磊晶結構134具有如上結合圖1A所述的輪廓。在其他實施方式中，在形成開口514期間也完全或部分地蝕刻絕緣體層128(具有由虛線515限定的輪廓)，磊晶結構134具有類似於磊晶結構130的輪廓。在某些實施方式中，鰭結構側壁126B可以比鰭結構側壁126A更多或更少地在介電質間隔物132下方凹陷。在所示實施方式中，磊晶結構134生長為具有平坦的最下表面，該最下表面側向延伸到最上絕緣體層表面128A上。在某些實施方式中，磊晶結構134可以生長以一直延伸到開口514中的相鄰介電質層138的側壁。
圖5O描述在開口514中形成金屬化結構144之後的圖5N的結構。在實施方式中，金屬化結構144包含與金屬化結構140的材料相同的材料，並且以與形成金屬化結構140所執行的平坦化類似的方式平坦化。
圖6A描述圖5G中的結構的替代實施方式，其中除了結合圖5G描述的第一開口510之外還形成第二開口602。
圖6B描述在形成開口511和604之後的圖6A的結構。開口511和604蝕刻鰭結構126的暴露部分並同時形成側壁126A和126B。在說明性實施方式中，被利用於形成開口511和604的電漿蝕刻製程也蝕刻絕緣體層138和蝕刻停止層121。在某些這樣的實施方式中，開口511暴露最上終端表面118A，並且開口604暴露最上終端表面114A。應了解，遮罩600與鰭結構126之間的輕微未對齊可導致鰭結構側壁126B偏離介電質間隔物側壁132B。在鰭結構側壁126A和介電質間隔物側壁132A之間可能發生類似的偏移。在某些實施方式中，未對齊可以使得鰭結構側壁126B與介電質間隔物側壁132B對齊，但是使得鰭結構側壁126A變得偏離介電質間隔物側壁132A。
圖6C描述在凹陷鰭結構側壁126A和126B的製程之後的圖6B的結構。在實施方式中，被利用於形成凹槽的製程與上文結合圖5I描述的製程相同。在說明性實施方式中，鰭結構側壁126A和鰭結構側壁126B側向凹陷在介電質間隔物132下方和閘極介電質層136A下方。在範例實施方式中，鰭結構中的凹槽基本上對稱。在其他實施例中，鰭結構側壁126A和鰭結構側壁126B的形狀可以是不對稱的。在某些實施例中，與在介電質間隔物132和閘極介電質層136A下方的鰭結構側壁126B的側向凹槽相比，鰭結構側壁126A可在介電質間隔物132和閘極介電質層136A下方側向凹陷一定量或稍微更大或更小的量。如上所述，當遮罩600和鰭結構126之間存在某些未對齊時，可能導致不對稱。
圖6D描述在形成金屬化結構148和144之後的圖6C的結構。形成金屬化結構148和144可以使用上面結合圖5K至5L描述的製程和材料來進行。
圖7A說明記憶體胞700的橫截面視圖，記憶體胞700包含具有電晶體100A和100B的裝置結構100，以及耦接到電晶體100B的金屬化結構140的非揮發性記憶體元件702。記憶體胞700進一步包含與磊晶結構134耦接的金屬化結構140、與閘極136耦接的閘極金屬化結構736、以及與非揮發性記憶體元件702耦接的記憶體接觸體730。在實施方式中，金屬化結構140、閘極金屬化結構736和非揮發性記憶體元件702嵌入在介電質層732中。在實施方式中，閘極金屬化結構736包含與金屬化結構140相同或基本上相同的材料。在實施方式中，介電質層732包含與介電質層138相同或基本上相同的材料。
非揮發性記憶體元件702可以包含磁穿隧接面(MTJ)材料裝置、導電橋隨機存取記憶體(CBRAM)裝置、或電阻性隨機存取記憶體(RRAM)裝置。諸如MTJ裝置的非揮發性記憶體元件需要標稱臨界切換電流，其取決於MTJ裝置區域，以進行磁化切換。隨著MTJ尺寸縮小，切換MTJ裝置的記憶體狀態所需的臨界切換電流也與裝置面積成比例地縮放，然而縮放MTJ會帶來許多挑戰。如果連接到MTJ裝置的裝置結構100可以遞送超過MTJ裝置的臨界切換電流要求的電流量，則可以放寬MTJ裝置的縮放。在實施方式中，可以提供額外電流增強(透過磊晶結構130和134產生的驅動電流的增加)的電晶體100B可以有利地耦接到非揮發性記憶體元件702，例如MTJ裝置，以克服任何更大的臨界切換電流要求。
圖7B說明包含磁穿隧接面(MTJ)材料裝置的實施例非揮發性記憶體元件702的橫截面視圖。在所示實施方式中，MTJ裝置包含底電極704、在底電極704之上的固定磁體706、在固定磁體706上的穿隧障壁708、在穿隧障壁708上的自由磁體710、以及在自由磁體710上的頂電極712。在實施方式中，介電質間隔物側向圍繞(未示出)非揮發性記憶體元件702。
在實施方式中，固定磁體706包含材料並且具有足以保持固定磁化的厚度。例如，固定磁體706可包含合金，諸如CoFe和CoFeB。在實施方式中，固定磁體706包含Co100-x-y Fex By ，其中X和Y各自表示原子百分比，使得X在50至80的範圍內、Y在10至40的範圍內，並且X和Y的總和小於100。在實施方式中，X為60而Y為20。在實施方式中，固定磁體706是FeB，其中硼的濃度在FeB合金的全部成分的10至40原子%之間。在實施方式中，固定磁體706的厚度在1nm至2.5nm的範圍內。
在實施方式中，穿隧障壁708由適於允許具有多數自旋的電子電流穿過穿隧障壁708的材料所構成，同時至少在一定程度上阻止具有少數自旋的電子電流穿過穿隧障壁708。因此，穿隧障壁708(或自旋濾波器層)也可以被稱為用於特定自旋取向的電子電流的穿隧層。在實施方式中，穿隧障壁708包含諸如但不限於氧化鎂(MgO)或氧化鋁(Al2 O3 )的材料。在實施方式中，包含MgO的穿隧障壁708具有(001)的晶體取向並且與在穿隧障壁708之下的自由磁體710和在穿隧障壁708之上的固定磁體706晶格匹配。在實施方式中，穿隧障壁708是MgO並且具有1nm至2nm範圍內的厚度。
在實施方式中，自由磁體710包含諸如Co、Ni、Fe的磁材料或這些材料的合金。在實施方式中，自由磁體710包含磁材料，諸如FeB、CoFe和CoFeB。在實施方式中，自由磁體710包含Co100-x-y Fex By ，其中X和Y各自表示原子百分比使得X在50至80之間並且Y在10至40之間，並且X和Y的總和小於100。在實施方式中，X為60且Y為20。在實施方式中，自由磁體710是FeB，其中硼的濃度在FeB合金的全部成分的10至40原子%之間。在實施方式中，自由磁體710的厚度在1nm至2.5nm的範圍內。
在實施方式中，底電極704包含非晶導電層。在實施方式中，底電極704是形貌平滑(topographically smooth)的電極。在實施方式中，底電極704包含諸如W、Ta、TaN或TiN的材料。在實施方式中，底電極704由與Ta層交錯的Ru層所組成。在實施方式中，底電極704的厚度在20nm至50nm的範圍內。在實施方式中，頂電極712包含諸如W、Ta、TaN或TiN的材料。在實施方式中，頂電極712的厚度在70nm至70nm的範圍內。在實施方式中，底電極704和頂電極712是相同的金屬，諸如Ta或TiN。
在實施方式中，MTJ裝置具有在60nm至100nm範圍內的寬度在10nm和50nm範圍內的個別層的組合總厚度。
在實施方式中，非揮發性記憶體元件702是電阻性隨機存取記憶體(RRAM)，其根據絲狀傳導原理工作。當RRAM裝置經歷初始電壓崩潰時，在被稱為切換層的層中形成絲。絲的尺寸取決於崩潰電壓的大小，並且在較大電流下可以極大地增強絲狀RRAM裝置中不同電阻狀態之間的可靠切換。在實施方式中，可以提供額外電流增強(透過增加驅動電流)的電晶體100可以有利地耦接到RRAM裝置以提供可靠的切換操作。
圖7C說明包含電阻性隨機存取記憶體(RRAM)裝置的實施例非揮發性記憶體元件702的橫截面視圖。在所示實施方式中，RRAM材料疊層包含底電極714、在底電極714上方的切換層716、在切換層716上方的氧交換層718、以及在氧交換層718上的頂電極320。
在實施方式中，底電極714包含非晶導電層。在實施方式中，底電極714是形貌平滑的電極。在實施方式中，底電極714包含諸如W、Ta、TaN或TiN的材料。在實施方式中，底電極714由與Ta層交錯的Ru層所組成。在實施方式中，底電極714的厚度在20nm至50nm的範圍內。在實施方式中，頂電極320包含諸如W、Ta、TaN或TiN的材料。在實施方式中，頂電極320的厚度在70nm至70nm的範圍內。在實施方式中，底電極714和頂電極320是相同的金屬，例如Ta或TiN。
切換層716可以是金屬氧化物，例如，包含氧和一或多種金屬的原子，例如但不限於Hf、Zr、Ti、Ta或W。在具有氧化態+4之鈦或鉿或鉭的情況下，切換層716具有化學成分MOX ，其中O是氧，X是或基本上接近2。在具有氧化態+5的鉭的情況下，切換層716具有化學成分M2 OX ，其中O是氧，X是或基本上接近5。在實施方式中，切換層716的厚度在1至5nm的範圍內。
氧交換層716可以充當氧空位的來源或作為O2- 的沉槽。在實施方式中，氧交換層716由金屬所構成，諸如但不限於鉿、鉭或鈦。於實施方式，氧交換層716的厚度為5至20nm的範圍內。在實施方式中，氧交換層716的厚度至少是切換層716的厚度的兩倍。在另一個實施方式中，氧交換層716的厚度至少是切換層716的厚度的兩倍。在實施方式中，RRAM裝置具有在60nm至100nm範圍內的個別層的組合總厚度和在10nm和50nm範圍內寬度。
圖8描述根據本揭露的實施方式的計算裝置800。如圖所示，計算裝置800裝載主機板802。主機板802可包含某些組件，包含但不限於，處理器801以及至少一通訊晶片805。處理器801實體且電耦接至主機板802。於某些實施方案中，通訊晶片805亦實體且電耦接至主機板802。在更多實施方案中，通訊晶片805為處理器801的部分。
取決於其應用，計算裝置800可包含其它的組件，這些組件可以也可以不與主機板802實體及電耦接。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組806、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例如硬碟機、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片805能夠和計算裝置800進行資料往來傳輸的無線通訊。用語「無線」及其所衍生的，可用於敘述電路、裝置、系統、方法、技術、通訊頻道等，經由非固態介質，可藉由調整的電磁輻射的使用而通訊資料。此用語並非暗示相關裝置沒有包含任何線，雖然於某些實施方式中它們可能沒有線。通訊晶片805可以實施任意多種無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.11系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算裝置800可包含複數通訊晶片804和805。例如，第一通訊晶片805可用於較短範圍的無線通訊，例如Wi-Fi及藍牙，且第二通訊晶片804可用於較長的範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
計算裝置800的處理器801包含封裝於處理器801中的積體電路晶粒。在某些實施方式中，處理器801的積體電路晶粒包含具有第一應力源層122和第二應力源層126的裝置結構200A、200B、200C或200D。用語「處理器」可意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片805亦包含積體電路晶粒，封裝在通訊晶片806內。在另一實施方式中，通訊晶片805的積體電路晶粒包含具有包含裝置結構100的記憶體胞的記憶體陣列和耦接到裝置結構100的非揮發性記憶體裝置。非揮發性記憶體裝置可以包含磁穿隧接面(MTJ)裝置、電阻性隨機存取記憶體(RRAM)裝置或導電橋隨機存取記憶體(CBRAM)裝置。
在各實施例中，一或更多通訊晶片804、805也可與主機板802實體及/或電耦接。在進一步的實施方案中，通訊晶片804可以是處理器801的一部分。視其應用而定，計算裝置800可包含其它的組件，這些組件可以也可以不與主機板802實體及電耦接。如圖示說明，這些其它的組件可包含但不限於揮發性記憶體(例如，DRAM)807、808、非揮發性記憶體(例如，ROM)810、圖形CPU 812、快閃記憶體、全球定位系統(GPS)裝置813、羅盤814、晶片組806、天線816、功率放大器809、觸控螢幕控制器811、觸控螢幕顯示器817、喇叭815、照相機803、及電池818，以及其它組件，諸如數位信號處理器、密碼處理器、音頻編解碼器、視頻編解碼器、加速儀、陀螺儀、及大量儲存裝置(諸如硬碟機、固態硬碟(SSD)、光碟(CD)、數位式光碟(DVD)、諸如此類)、或類似物。在進一步的實施方式中，裝載在計算裝置800內並且如上所述的任何組件可以含有獨立的積體電路記憶體晶粒，其包含根據本揭露的實施方式構建的一或更多記憶體胞陣列和裝置結構100。
在各式各樣的實施方案中，計算裝置800可以是膝上型電腦、隨身型易網機、筆記型電腦、超薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、及超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或是數位攝影機。於更多實施方案，計算裝置800可為處理資料的任意其它的電子裝置。
圖9描述積體電路結構900，其包含揭露的一或更多實施方式。積體電路(IC)結構900是用於將第一基板902橋接到第二基板904的中介結構。第一基板902可為，例如，積體電路晶粒。第二基板904可為，例如，記憶體模組、電腦主機或其它積體電路晶粒。積體電路晶粒可以包含一或更多裝置系統，例如包含具有磊晶結構130的電晶體100B和160B的裝置結構，以及例如與電晶體100A的終端接觸體118耦接的金屬化結構140。一般而言，積體電路(IC)結構900的目的是將連接散佈至更寬的節距以及重新安排通至不同連接的路徑。舉例而言，積體電路(IC)結構900可將積體電路晶粒耦接至球狀柵格陣列(BGA)906，球狀柵格陣列接著可被耦接至第二基板904。於某些實施方式中，第一及第二基板902/904係附接至積體電路(IC)結構900的對置側。於其他實施方式中，第一及第二基板902/904係附接至積體電路(IC)結構900的相同側。且在進一步實施方式中，三或更多個基板經由積體電路(IC)結構900而互連。
積體電路(IC)結構900可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或是例如聚醯亞胺等聚合物材料所形成。於進一步實施方案中，積體電路(IC)結構900可由替代的剛性或撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-N族、III-V族及IV族材料。
積體電路(IC)結構900可包含金屬互連體908及通孔910，包含但不限於矽穿孔(TSV)910。積體電路(IC)結構900可以進一步包含嵌入式裝置914，包含被動和主動裝置。這些裝置包含但不限於電容器、去耦電容器、電阻器、電感器、保險絲、二極體、變壓器，包含具有磊晶結構130和金屬化結構140的電晶體100B或160B的裝置結構，金屬化結構140與電晶體100A的終端接觸體118耦接，電晶體100A例如是一或更多磁穿隧接面或電阻性隨機存取裝置、感測器和靜電放電(ESD)裝置。例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置等更複雜的裝置也可以被形成於積體電路(IC)結構900上。根據本揭露的實施方式中，此處所揭露的設備或製程可用於積體電路(IC)結構900的製造。
如本文所描述之任何實施方案中所使用的用語「模組」意指軟體、韌體及/或硬體的任意組合，被組構成提供本文所描述的功能。軟體可被具體化成套裝軟體、碼、及/或指令集或指令，以及，如本文所描述之任何實施方案中所使用的「硬體」，例如可包含單獨的硬線電路、可程式電路、狀態機電路、及/或用以儲存供可程式電路執行之指令的韌體，或以任意方式組合。模組可被集體地或個別地具體化成電路，其構成較大系統的一部分，例如，積體電路(IC)、系統單晶片(SoC)、諸如此類。
雖然已參考了各種不同的實施描述了本文所陳述的某些特徵，但此描述無意被解釋成限制之意。因此，熟悉關於本揭露之技藝的人士可明瞭本文所描述之實施方案的各種修改以及其它的實施方案，都視為是在本揭露之精神與範圍之內。
於第一實施例，裝置結構包含第一裝置結構，該第一裝置結構包含包含半導體材料的第一本體、以及與第一本體耦接的複數終端。裝置結構進一步包含在第一裝置結構和第二裝置結構之間的絕緣體，其中第二裝置結構包含包含半導體材料的第二本體。第二裝置結構進一步包含耦接到第二本體的閘極、包含與閘極相鄰的介電質材料的間隔物、與第二本體的側壁相鄰並且在間隔物和絕緣體之間的磊晶結構，其中磊晶結構包含：與第二本體的半導體材料不同的半導體材料和雜質摻雜物。金屬化結構耦接至該磊晶結構的側壁表面且進一步與該第一裝置的該終端中的一者耦接。
在第二實施例中，對於第一實施例中的任何一個，第二半導體本體包含第一IV族材料，並且磊晶結構包含：包含至少兩種IV族材料和摻雜物的化合物。
於第三實施例，針對第一至第二實施例中的任何一者，該磊晶結構包含第一部分和第二部分，該第一部分在該絕緣體層和該閘極之間以及第二部分在該絕緣體層和該間隔物之間。
於第四實施例，針對第一至第三實施例中的任何一者，該磊晶結構具有第三部分，其延伸超過該間隔物和該絕緣體。
於第五實施例，針對第一至第四實施例中的任何一者，該磊晶結構側向與該絕緣體層的側壁相鄰。
於第六實施例，針對第一至第五實施例中的任何一者，該磊晶結構的該第一部分具有第一摻雜物濃度，以及該磊晶結構的該第二部分具有第二摻雜物濃度，其中，該第一摻雜物濃度小於該第二摻雜物濃度。
於第七實施例，針對第一至第六實施例中的任何一者，該金屬化結構在該磊晶結構之下之該絕緣體層的側壁上。
於第八實施例，針對第一至第七實施例中的任何一者，該金屬化結構包含與該磊晶結構接觸的黏著層，以及與該黏著層相鄰的填充層。
於第九實施例，針對第一至第八實施例中的任何一者，該金屬化結構包含鈦、鎢、鈷、釕、鈦或III族材料中的至少一種。
於第十實施例，針對第一至第九實施例中的任何一者，在金屬化結構和在該磊晶結構之下之該絕緣體層的該側壁之間存在空隙。
於第十一實施例，針對第一至第十實施例中的任何一者，該第二半導體本體沿著第一方向具有寬度，該間隔物沿著該第一方向具有寬度，以及該閘極沿著該第一方向具有寬度，其中，該半導體本體的該寬度小於該閘極和該間隔物的組合寬度。
於第十二實施例，針對第一至第十一實施例中的任何一者，該第一裝置包含三個終端，以及其中，該第一終端和該第二終端各包含具有相同導電類型的半導體，以及其中，該裝置進一步包含在該半導體本體上的閘極，在該第一終端和該第二終端之間。
於第十三實施例，針對第一實施例中的任何一者，該磊晶結構包含第一部分和第二部分，該第一部分在該絕緣體層和該間隔物之間，以及該第二部分延伸超過該介電質間隔物和該絕緣體。
於第十四實施例，形成堆疊裝置的方法包含接收具有堆疊的晶圓，該堆疊在第一裝置結構上方包含半導體材料，該第一裝置結構具有複數終端。該方法進一步包含圖案化該半導體材料以形成半導體本體以及圖案化在該半導體本體上的閘極。該方法進一步包含形成與該半導體本體相鄰的間隔物以及形成開口且移除與該間隔物相鄰的該半導體本體的部分，該開口進一步暴露該第一裝置結構的該終端中的一者。該方法進一步包含側向凹陷該半導體本體的側壁，在該側壁上形成磊晶結構，以及在該開口中形成金屬化結構，其中該金屬化結構與該磊晶結構相鄰，且與該第一裝置結構的該複數終端中的一者接觸。
於第十五實施例，針對第十四實施例中的任何一者，在形成該磊晶結構之前，該方法進一步包含在該閘極的部分下方側向凹陷該半導體本體的該側壁的部分。
於第十六實施例，針對第十四至十五實施例中的任何一者，形成該磊晶結構包含在該閘極下方形成與該半導體本體的該側壁相鄰的該磊晶結構的第一部分，在該間隔物下方形成第二部分。
於第十七實施例，針對第十四至十六實施例中的任何一者，形成該磊晶結構進一步包含側向延伸該磊晶結構的第三部分超過該間隔物的側壁。
於第十八實施例，針對第十四實施例中的任何一者，形成第一金屬化結構和第二金屬化結構包含形成第一開口和第二開口。該方法進一步包含在該間隔物的該第一部分的側壁之下側向凹陷該半導體的第一側壁以及在該間隔物的該第二部分的側壁之下側向凹陷該半導體本體的第二側壁。該方法藉由形成與該第一側壁相鄰的第一磊晶結構以及形成與該第二側壁相鄰的第二磊晶結構而結束。
於第十九實施例，針對第十四實施例中的任何一者，該方法進一步包含形成第二開口，以移除與該間隔物的第二部分相鄰的該半導體本體的第二部分，其中該半導體本體的該第二部分與該半導體本體的第一部分相對。該方法進一步包含在該間隔物的該第二部分的側壁之下側向凹陷該半導體本體的第二側壁。該方法進一步包含形成與該第二側壁相鄰的第二磊晶結構以及在該第二開口中形成第二金屬化結構，其中該第二金屬化結構與該第二磊晶結構相鄰，且在該第一裝置結構的該複數終端中的第二者上。
於第二十實施例，一種設備包含裝置結構，該裝置結構具有在第二裝置結構之上的第一裝置結構。該第一裝置結構包含：包含半導體材料的第一本體，以及與第一本體耦接的複數終端。裝置結構進一步包含在第一裝置結構和第二裝置結構之間的絕緣體，其中第二裝置結構包含包含半導體材料的第二本體。第二裝置結構進一步包含耦接到第二本體的閘極、包含與閘極相鄰的介電質材料的間隔物、與第二本體的側壁相鄰並且在間隔物和絕緣體之間的磊晶結構，其中磊晶結構包含：與第二本體的半導體材料不同的半導體材料和雜質摻雜物。金屬化結構耦接至該磊晶結構的側壁表面且進一步與該第一裝置的該終端中的一者耦接。該設備進一步包含與第二裝置結構的金屬化結構耦接的記憶體裝置。
在第二十一實施例中，針對於第二十實施例中的任何一者，第二半導體本體包含第一IV族材料，並且磊晶結構包含：包含至少兩種IV族材料和摻雜物的化合物。
於第二十二實施例，針對第二十至第二十一實施例中的任何一者，該磊晶結構包含第一部分和第二部分，該第一部分在該絕緣體層和該閘極之間以及第二部分在該絕緣體層和該間隔物之間，以及第三部分延伸超過該間隔物和該絕緣體。
於第二十三實施例，針對第二十至第二十二實施例中的任何一者，該金屬化結構在該磊晶結構之下之該絕緣體層的側壁上。
在第二十四實施例中，針對於第二十實施例中的任何一者，記憶體元件包含與汲極接觸體耦接的電阻性隨機存取記憶體(RRAM)元件，其中RRAM元件包含底電極，在底電極之上的切換層，其中切換層具有化學成分MO2-X ，其中M是金屬，O是氧化物，並且其中X大約在0到0.05的範圍內。記憶體元件進一步包含在切換層之上的頂電極。
於第二十五實施例，針對第二十實施例中的任何一者，記憶體元件包含與汲極接觸體耦接的磁穿隧接面(MTJ)裝置，其中MTJ裝置包含固定磁體，在固定磁體之上的穿隧障壁，其中穿隧障壁包含鎂和氧以及在該穿隧障壁之上的自由磁體。
100‧‧‧裝置結構
100A‧‧‧電晶體
100B‧‧‧電晶體
101‧‧‧基板
102‧‧‧鰭結構
103‧‧‧框
106‧‧‧閘極
106A‧‧‧閘極介電質層
106B‧‧‧閘極電極
108‧‧‧隔離
109‧‧‧介面
110‧‧‧源極
112‧‧‧介電質間隔物
114‧‧‧汲極
114A‧‧‧最上終端表面
116‧‧‧源極結構
118‧‧‧汲極結構
118A‧‧‧終端結構表面
120‧‧‧介電質層
121‧‧‧蝕刻停止層
122‧‧‧第一應力源層
126‧‧‧第二應力源層
126A‧‧‧鰭結構側壁
126B‧‧‧鰭結構側壁
126C‧‧‧最下鰭結構表面
126D‧‧‧最上鰭結構表面
128‧‧‧絕緣體
128A‧‧‧絕緣體層表面
130‧‧‧磊晶結構
130A‧‧‧磊晶結構部分
130B‧‧‧磊晶結構部分
130C‧‧‧磊晶結構部分
130D‧‧‧部分
130E‧‧‧部分
130F‧‧‧表面
130G‧‧‧表面
130H‧‧‧側壁
132‧‧‧介電質間隔物
132A‧‧‧介電質間隔物側壁
132B‧‧‧介電質間隔物側壁
133‧‧‧最上介電質間隔物表面
134‧‧‧磊晶結構
136‧‧‧閘極
136A‧‧‧閘極介電質層
136B‧‧‧閘極電極
138‧‧‧介電質層
140‧‧‧金屬化結構
140A‧‧‧黏著層
140B‧‧‧填充層
141‧‧‧空隙
144‧‧‧金屬化結構
148‧‧‧金屬化結構
150‧‧‧介電質層
160‧‧‧裝置結構
160B‧‧‧電晶體
200A‧‧‧裝置結構
200B‧‧‧裝置結構
200C‧‧‧裝置結構
200D‧‧‧裝置結構
201‧‧‧方法
210‧‧‧操作
220‧‧‧操作
230‧‧‧操作
240‧‧‧操作
250‧‧‧操作
260‧‧‧操作
270‧‧‧操作
280‧‧‧操作
300‧‧‧第一裝置結構
302‧‧‧絕緣體層
400‧‧‧晶圓
402‧‧‧絕緣體層
500‧‧‧接合基板
502‧‧‧虛置閘極介電質
504‧‧‧虛置閘極
505‧‧‧虛線
506‧‧‧開口
508‧‧‧遮罩
510‧‧‧開口
511‧‧‧開口
512‧‧‧凹槽
514‧‧‧開口
515‧‧‧虛線
600‧‧‧遮罩
602‧‧‧第二開口
604‧‧‧開口
700‧‧‧記憶體胞
702‧‧‧非揮發性記憶體元件
704‧‧‧底電極
706‧‧‧固定磁體
708‧‧‧穿隧障壁
710‧‧‧自由磁體
712‧‧‧頂電極
714‧‧‧底電極
716‧‧‧切換層
718‧‧‧氧交換層
720‧‧‧頂電極
730‧‧‧記憶體接觸體
732‧‧‧介電質層
736‧‧‧閘極金屬化結構
800‧‧‧計算裝置
801‧‧‧處理器
802‧‧‧主機板
803‧‧‧照相機
804‧‧‧通訊晶片
805‧‧‧通訊晶片
806‧‧‧晶片組
807‧‧‧揮發性記憶體
808‧‧‧揮發性記憶體
809‧‧‧功率放大器
810‧‧‧非揮發性記憶體
811‧‧‧觸控螢幕控制器
812‧‧‧圖形CPU
813‧‧‧全球定位系統（GPS）裝置
814‧‧‧羅盤
815‧‧‧喇叭
816‧‧‧天線
817‧‧‧觸控螢幕顯示器
818‧‧‧電池
900‧‧‧積體電路結構
902‧‧‧第一基板
904‧‧‧第二基板
906‧‧‧球狀柵格陣列
908‧‧‧金屬互連體
910‧‧‧通孔
914‧‧‧嵌入式裝置
WSG‧‧‧組合寬度
WF‧‧‧寬度
WM‧‧‧寬度
WE‧‧‧寬度
WMZ‧‧‧寬度
WZE‧‧‧寬度
WTZ‧‧‧寬度
本文所描述的內容係藉由例子來說明，且非藉由圖式來限制。為說明的簡單性與清晰性，圖中所說明的各元件不必然按比例來繪製。例如，為了清晰，某些元件的尺寸相對於其它元件被誇大。而且，為了清楚起見，各種實體特徵可以以其簡化的「理想」形式和幾何形式表示，但是應當理解，實際實施方案可能僅僅近似於所示的理想。例如，可以繪製平滑表面和方形交叉點，而不考慮由奈米加工技術形成的有限粗糙度、圓角化、和不完美角度交叉結構特徵。此外，在合適之處，各圖間會重複使用參考標記來指示對應或類似之元件。
圖1A描述堆疊的裝置結構的橫截面視圖，根據本揭露的實施方式。
圖1B描述磊晶結構的橫截面視圖，該磊晶結構具有在第二電晶體的絕緣體和閘極之間的第一部分、在絕緣體和介電質間隔物之間的第二部分、以及延伸超過介電質間隔物和絕緣體的第三部分，根據本揭露的實施方式。
圖1C描述磊晶結構的橫截面視圖，該磊晶結構具有在第二電晶體的絕緣體和閘極之間的第一部分、在絕緣體和介電質間隔物之間的第二部分，根據本揭露的實施方式。
圖1D描述第二電晶體的間隔物和絕緣體之間的磊晶結構的橫截面視圖，根據本揭露的實施方式。
圖1E描述延伸超過介電質間隔物和絕緣體的磊晶結構以及該磊晶結構之下的絕緣體層的側壁與金屬化結構之間的空隙的橫截面視圖，根據本揭露的實施方式。
圖1F描述包含與磊晶結構相鄰的黏著層的金屬化結構的橫截面視圖，根據本揭露的實施方式。
圖1G說明橫截面視圖，其描繪穿過圖1A中的堆疊裝置結構的垂直平面的橫截面視圖，根據本揭露的實施方式。
圖1H描述描繪堆疊在第二閘極之上的第一閘極的橫截面視圖，根據本揭露的實施方式。
圖1I描述在圖1A中的第二電晶體的閘極介電質層上的閘極電極和在該閘極電極下方的鰭結構的橫截面視圖，根據本揭露的實施方式。
圖1J描述圖1A中的第一電晶體的閘極介電質層上的閘極電極和該閘極介電質層下方的鰭結構的橫截面視圖，根據本揭露的實施方式。
圖1K說明堆疊裝置結構的橫截面視圖，其中第一電晶體的終端與第二電晶體的金屬化結構耦接，根據本揭露的實施方式。
圖2是說明形成圖1A或1K中所描繪的裝置結構的方法的流程圖。
圖3描述第一裝置結構上的蝕刻停止層和該蝕刻停止層上的絕緣體層的橫截面視圖，根據本揭露的實施方式。
圖4描述包含形成在半導體基板上的絕緣體層的晶圓的橫截面視圖。
圖5A描述接合到第一裝置結構的絕緣體層上的晶圓的橫截面視圖，以便形成接合基板。
圖5B描述在圖案化半導體基板之後圖5A中的接合基板(包含絕緣體層和半導體基板)的橫截面視圖。
圖5C描述在鰭結構上形成虛置閘極介電質、在虛置閘極介電質層上形成虛置閘極、以及形成與虛置閘極介電質層相鄰和與虛置閘極相鄰的介電質間隔物之後的圖5B的結構的橫截面視圖。
圖5D描述在沉積介電質層之後並且在平坦化介電質層、介電質間隔物的上部分和虛置閘極的上部分之後的圖5C的結構的橫截面視圖。
圖5E描述在將虛置閘極和虛置閘極介電質選擇性地移除到下伏鰭結構之後的圖5D的結構的橫截面視圖。
圖5F描述在開口內、在介電質間隔物的側壁上以及在介電質層的頂部或最上表面上的鰭結構的頂表面上沉積閘極介電質層之後的圖5E的結構。
圖5G描述在形成介電質層之後，然後在介電質層上形成遮罩的圖5F的結構。
圖5H描述在介電質層中形成開口之後，並且在蝕刻透過開口所暴露的鰭結構的一部分之後且在蝕刻絕緣體層和蝕刻停止層之後的圖5G的結構。
圖5I描述在鰭結構側壁的側向凹槽之後的圖5H的結構。
圖5J描述在鰭結構側壁上形成磊晶結構之後的圖5I的結構。
圖5K描述在沉積一層或多層金屬以形成金屬化結構之後的圖5J的結構。
圖5L描述平坦化金屬化結構的最上部分之後的圖5K的結構。
圖5M描述在形成遮罩，以及隨後將被利用於形成第二磊晶結構的開口之後的圖5L的結構。
圖5N描述在鰭結構中形成側壁凹槽之後形成磊晶結構之後的圖5M的結構。
圖5O描述在開口中形成金屬化結構之後的圖5N的結構。
圖6A描述圖5G中的結構的替代實施方式，其中除了結合圖5G描述的第一開口之外還形成第二開口。
圖6B描述在介電質層、鰭結構、絕緣體和蝕刻停止層中形成複數開口以暴露終端結構的最上表面之後的圖6A的結構。
圖6C描述在凹陷鰭結構側壁的製程之後的圖6B的結構。
圖6D描述在形成複數磊晶結構和金屬化結構之後的圖6C的結構。
圖7A描述的記憶體胞的橫截面視圖，包含具有一對堆疊電晶體的裝置結構，以及耦接到金屬化結構和上部分電晶體的非揮發性記憶體裝置。
圖7B說明包含磁穿隧接面(MTJ)材料裝置的非揮發性記憶體元件的橫截面視圖。
圖7C說明包含電阻性隨機存取記憶體(RRAM)裝置的非揮發性記憶體元件的橫截面視圖。
圖8顯示計算裝置，根據本發明的實施方式；以及
圖9描述包含一或更多電晶體和記憶體胞的積體電路(IC)結構，所有這些都根據本揭露的至少某些實施方式配置。

Claims (25)

  1. 一種裝置結構，包括： 第一裝置結構，包括： 第一本體，包括半導體； 以及複數終端，與該第一本體耦接；以及 絕緣體，在該第一裝置結構和第二裝置結構之間，該第二裝置結構包括： 第二本體，包括半導體； 閘極，耦接至該第二本體； 間隔物，包括與該閘極相鄰的介電質材料； 磊晶結構，包括：包括雜質摻雜物的半導體材料，其中，該磊晶結構與該第二本體的側壁相鄰且在該間隔物和該絕緣體之間；以及 金屬化結構，耦接至該磊晶結構的側壁且與該第一裝置的該終端中的一者耦接。
  2. 如請求項1之裝置結構，其中，該第二半導體本體包括第一IV族材料，以及該磊晶結構包括：包括至少二IV族材料和摻雜物的化合物。
  3. 如請求項1之裝置結構，其中，該磊晶結構包括第一部分和第二部分，該第一部分在該絕緣體層和該閘極之間以及第二部分在該絕緣體層和該間隔物之間。
  4. 如請求項1之裝置結構，其中，該磊晶結構包括第三部分，其延伸超過該間隔物和該絕緣體。
  5. 如請求項4之裝置結構，其中，該磊晶結構側向與該絕緣體層的側壁相鄰。
  6. 如請求項3之裝置結構，其中，該磊晶結構的該第一部分具有第一摻雜物濃度，以及該磊晶結構的該第二部分具有第二摻雜物濃度，其中，該第一摻雜物濃度小於該第二摻雜物濃度。
  7. 如請求項4之裝置結構，其中，該金屬化結構在該磊晶結構之下之該絕緣體層的側壁上。
  8. 如請求項1之裝置結構，其中，該金屬化結構包括與該磊晶結構接觸的黏著層，以及與該黏著層相鄰的填充層。
  9. 如請求項1之裝置結構，其中，該金屬化結構包括鈦、鎢、鈷、釕、鈦或III族材料中的至少一種。
  10. 如請求項7之裝置結構，其中，在金屬化結構與在該磊晶結構之下之該絕緣體層的該側壁之間存在空隙。
  11. 如請求項1之裝置結構，其中，該第二半導體本體沿著第一方向具有寬度，該間隔物沿著該第一方向具有寬度，以及該閘極沿著該第一方向具有寬度，其中，該半導體本體的該寬度小於該閘極和該間隔物的組合寬度。
  12. 如請求項1之第一裝置結構，其中，該第一裝置包括三個終端，以及其中，該第一終端和該第二終端各包括具有相同導電類型的半導體，以及其中，該裝置進一步包括在該半導體本體上的閘極，在該第一終端和該第二終端之間。
  13. 如請求項1之裝置結構，其中，該磊晶結構包括第一部分和第二部分，其中，該第一部分在該絕緣體層和該間隔物之間，以及其中，該第二部分延伸超過該介電質間隔物和該絕緣體。
  14. 一種形成堆疊的裝置的方法，該方法包括： 接收包括堆疊的晶圓，該堆疊在第一裝置結構上方包括半導體材料，該第一裝置結構具有複數終端； 圖案化該半導體材料以形成半導體本體； 圖案化在該半導體本體上的閘極； 形成與該半導體本體相鄰的間隔物； 形成開口且移除與該間隔物相鄰的該半導體本體的部分，該開口進一步暴露該第一裝置結構的該終端中的一者； 側向凹陷該半導體本體的側壁； 在該側壁上形成磊晶結構；以及 在該開口中形成金屬化結構，該金屬化結構與該磊晶結構相鄰，且與該第一裝置結構的該複數終端中的一者接觸。
  15. 如請求項14之方法，其中，以在形成該磊晶結構之前，該方法進一步包括在該閘極的部分下方側向凹陷該半導體本體的該側壁的部分。
  16. 如請求項15之方法，其中，形成該磊晶結構包括在該閘極下方形成與該半導體本體的該側壁相鄰的該磊晶結構的第一部分，在該間隔物下方形成第二部分。
  17. 如請求項14之方法，其中，形成該磊晶結構進一步包括側向延伸該磊晶結構的第三部分超過該間隔物的側壁。
  18. 如請求項14之方法，包括形成第一金屬化結構和第二金屬化結構，該形成包括： 形成第一開口和第二開口，其中，形成該第一開口移除與該間隔物的第一部分相鄰的該半導體本體的第一部分且形成該第二開口移除與該間隔物的第二部分相鄰的該半導體本體的第二部分，該第二部分與該間隔物的該第一部分相對； 在該間隔物的該第一部分的側壁之下側向凹陷該半導體的第一側壁以及在該間隔物的該第二部分的側壁之下側向凹陷該半導體本體的第二側壁；以及 形成與該第一側壁相鄰的第一磊晶結構以及形成與該第二側壁相鄰的第二磊晶結構。
  19. 如請求項14之方法，其中，該方法進一步包括： 形成第二開口，以移除與該間隔物的第二部分相鄰的該半導體本體的第二部分，該半導體本體的該第二部分與該半導體本體的第一部分相對； 在該間隔物的該第二部分的側壁之下側向凹陷該半導體本體的第二側壁； 形成與該第二側壁相鄰的第二磊晶結構；以及 在該第二開口中形成第二金屬化結構，該第二金屬化結構與該第二磊晶結構相鄰，且在該第一裝置結構的該複數終端中的第二者上。
  20. 一種設備，包括： 裝置結構，包括： 第一裝置結構，包括： 第一本體，包括半導體；以及 複數終端，耦接該第一本體；以及 絕緣體，在該第一裝置結構和第二裝置結構之間，該第二裝置結構包括： 第二本體，包括半導體； 閘極，耦接至該第二本體； 間隔物，包括與該閘極相鄰的介電質材料； 磊晶結構，包括：包括雜質摻雜物的半導體材料，其中，該磊晶結構與該第二本體的側壁相鄰且在該間隔物和該絕緣體之間； 金屬化結構，耦接至該磊晶結構的側壁，且與該第一裝置的該終端中的一者耦接；以及 記憶體裝置，與該第二裝置結構的該金屬化結構耦接。
  21. 如請求項20之裝置結構，其中，該第二半導體本體包括第一IV族材料，以及該磊晶結構包括：包括至少二IV族材料和摻雜物的化合物。
  22. 如請求項20之裝置結構，其中，該磊晶結構包括第一部分和第二部分，該第一部分在該絕緣體層和該閘極之間，以及第二部分在該絕緣體層和該間隔物之間，以及第三部分延伸超過該間隔物和該絕緣體。
  23. 如請求項20之裝置結構，其中，該金屬化結構在該磊晶結構之下之該絕緣體層的側壁上。
  24. 如請求項20之半導體裝置，其中，該記憶體元件包括與該汲極接觸體耦接的電阻性隨機存取記憶體(RRAM)元件，該RRAM元件包括： 底電極； 切換層，在該底電極之上，其中，該切換層具有化學成分，MO2-X ，其中M為金屬以及O為氧化物，其中X約為0至0.05的範圍；以及 頂電極，在該切換層之上。
  25. 如請求項20之半導體裝置，其中，該記憶體元件包括與該汲極接觸體耦接的磁穿隧接面(MTJ)裝置，該MTJ裝置包括： 固定磁體； 穿隧障壁，在該固定磁體之上，其中，該穿隧障壁包括鎂和氧；以及 自由磁體，在該穿隧障壁之上。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI765528B (zh) * 2020-01-17 2022-05-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TWI836331B (zh) * 2021-01-26 2024-03-21 上峰科技股份有限公司 電子系統、與寬能隙半導體器件積體化的可程式化電阻記憶體及其操作方法
TWI871731B (zh) * 2023-06-16 2025-02-01 台灣積體電路製造股份有限公司 半導體裝置及其製作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335636B2 (en) * 2019-10-29 2022-05-17 Hefei Reliance Memory Limited Gradual breakdown memory cell having multiple different dielectrics
US11342227B2 (en) 2020-03-27 2022-05-24 Intel Corporation Stacked transistor structures with asymmetrical terminal interconnects
KR102874511B1 (ko) 2021-08-10 2025-10-21 삼성전자주식회사 반도체 소자
US11935929B2 (en) 2021-10-21 2024-03-19 International Business Machines Corporation High aspect ratio shared contacts
US20240194670A1 (en) * 2022-12-09 2024-06-13 International Business Machines Corporation Asymmetrically bonded integrated circuit devices
US12132079B2 (en) * 2023-02-17 2024-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding and isolation techniques for stacked transistor structures

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US5376561A (en) 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US6627953B1 (en) 1990-12-31 2003-09-30 Kopin Corporation High density electronic circuit modules
JPH05198739A (ja) 1991-09-10 1993-08-06 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法
JPH09260669A (ja) 1996-03-19 1997-10-03 Nec Corp 半導体装置とその製造方法
US6499121B1 (en) 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
WO2001006546A2 (en) 1999-07-16 2001-01-25 Massachusetts Institute Of Technology Silicon on iii-v semiconductor bonding for monolithic optoelectronic integration
EP1285466A2 (en) 2000-05-13 2003-02-26 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device and method of making the same
US6605951B1 (en) 2000-12-11 2003-08-12 Lsi Logic Corporation Interconnector and method of connecting probes to a die for functional analysis
US7863746B2 (en) 2001-02-20 2011-01-04 Mosaid Technologies Incorporated Semiconductor device having metal lines with slits
US6887753B2 (en) 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
JP4472340B2 (ja) 2001-11-05 2010-06-02 株式会社ザイキューブ 低誘電率材料膜を用いた半導体装置およびその製造方法
US7739624B2 (en) 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
US6924552B2 (en) 2002-10-21 2005-08-02 Hrl Laboratories, Llc Multilayered integrated circuit with extraneous conductive traces
JP4025232B2 (ja) 2003-04-07 2007-12-19 株式会社東芝 半導体記憶装置及びその製造方法
KR101057569B1 (ko) 2009-03-24 2011-08-17 이상윤 3차원 반도체 장치의 제조 방법
KR100615085B1 (ko) 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
KR100746220B1 (ko) 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
US7041576B2 (en) 2004-05-28 2006-05-09 Freescale Semiconductor, Inc. Separately strained N-channel and P-channel transistors
US7315466B2 (en) 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
EP1638142A3 (en) 2004-09-20 2006-09-13 Samsung Electronics Co.,Ltd. SRAM cell with stacked thin-film transistors
US7245134B2 (en) 2005-01-31 2007-07-17 Formfactor, Inc. Probe card assembly including a programmable device to selectively route signals from channels of a test system controller to probes
KR100621633B1 (ko) 2005-04-18 2006-09-19 삼성전자주식회사 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법및 그에 의해 형성된 반도체 장치
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7635620B2 (en) 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
KR100737920B1 (ko) 2006-02-08 2007-07-10 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR101214901B1 (ko) 2006-02-09 2012-12-26 삼성전자주식회사 다층 반도체 장치
US7341902B2 (en) 2006-04-21 2008-03-11 International Business Machines Corporation Finfet/trigate stress-memorization method
US7402866B2 (en) 2006-06-27 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for MOS devices
US20080061285A1 (en) 2006-07-21 2008-03-13 Applied Materials, Inc. Metal layer inducing strain in silicon
US7485508B2 (en) 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same
KR100891963B1 (ko) 2007-02-02 2009-04-08 삼성전자주식회사 단일 트랜지스터 디램 소자 및 그 형성방법
KR101275758B1 (ko) 2007-07-20 2013-06-14 삼성전자주식회사 복수개의 적층된 트랜지스터들을 구비하는 반도체 소자 및그 제조방법
US7902005B2 (en) 2007-11-02 2011-03-08 Infineon Technologies Ag Method for fabricating a fin-shaped semiconductor structure and a fin-shaped semiconductor structure
JP2009164589A (ja) 2007-12-12 2009-07-23 Elpida Memory Inc 半導体装置及びその製造方法
JP2009164158A (ja) 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
US9379059B2 (en) 2008-03-21 2016-06-28 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
JP4600576B2 (ja) 2008-05-08 2010-12-15 株式会社デンソー 半導体装置およびその製造方法
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8084795B2 (en) 2009-05-22 2011-12-27 James Nan Hsi Pan Resonant cavity complementary optoelectronic transistors
TWI515878B (zh) 2009-07-15 2016-01-01 西拉娜半導體美國股份有限公司 絕緣體上半導體結構、自絕緣體上半導體主動元件之通道去除無用積聚多數型載子之方法、及製造積體電路之方法
US8912646B2 (en) 2009-07-15 2014-12-16 Silanna Semiconductor U.S.A., Inc. Integrated circuit assembly and method of making
US8525167B2 (en) 2009-10-26 2013-09-03 Headway Technologies, Inc. Laminated chips package, semiconductor substrate and method of manufacturing the laminated chips package
US8748288B2 (en) 2010-02-05 2014-06-10 International Business Machines Corporation Bonded structure with enhanced adhesion strength
US8716091B2 (en) 2010-03-30 2014-05-06 International Business Machines Corporation Structure for self-aligned silicide contacts to an upside-down FET by epitaxial source and drain
US8354675B2 (en) 2010-05-07 2013-01-15 International Business Machines Corporation Enhanced capacitance deep trench capacitor for EDRAM
US9613844B2 (en) 2010-11-18 2017-04-04 Monolithic 3D Inc. 3D semiconductor device having two layers of transistors
US8426258B2 (en) 2010-10-12 2013-04-23 Io Semiconductor, Inc. Vertical semiconductor device with thinned substrate
US20120205727A1 (en) 2011-02-11 2012-08-16 International Business Machines Corporation Semiconductor device including multiple metal semiconductor alloy region and a gate structure covered by a continuous encapsulating layer
JP2012195539A (ja) 2011-03-18 2012-10-11 Toshiba Corp 半導体装置の製造方法および補強板
WO2013004836A1 (en) 2011-07-06 2013-01-10 Imec Test access architecture for interposer-based 3d die stacks
US8595661B2 (en) 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
JP5678866B2 (ja) 2011-10-31 2015-03-04 株式会社デンソー 半導体装置およびその製造方法
JP5562320B2 (ja) 2011-12-08 2014-07-30 三菱電機株式会社 半導体試験装置および半導体試験方法
CN103311281B (zh) 2012-03-14 2016-03-30 中国科学院微电子研究所 半导体器件及其制造方法
US20130297981A1 (en) 2012-05-01 2013-11-07 Qualcomm Incorporated Low cost high throughput tsv/microbump probe
ITTO20120742A1 (it) 2012-08-24 2014-02-25 St Microelectronics Srl Dispositivo a semiconduttore con modalita' operative lineare e a commutazione migliorate, metodo di fabbricazione del dispositivo a semiconduttore, e metodo di polarizzazione del dispositivo a semiconduttore
US8932918B2 (en) 2012-08-29 2015-01-13 International Business Machines Corporation FinFET with self-aligned punchthrough stopper
US9735243B2 (en) 2013-11-18 2017-08-15 Infineon Technologies Ag Semiconductor device, integrated circuit and method of forming a semiconductor device
KR101968351B1 (ko) 2013-01-28 2019-08-13 서울대학교산학협력단 반도체 장치 및 그 제조 방법
KR102056867B1 (ko) 2013-03-04 2020-01-22 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102011874B1 (ko) 2013-03-05 2019-08-19 삼성전자주식회사 박막 트랜지스터를 포함하는 표시 장치
US9640531B1 (en) 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
US8999792B2 (en) 2013-03-15 2015-04-07 Qualcomm Incorporated Fin-type semiconductor device
US20140264632A1 (en) 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
JP2016514905A (ja) 2013-03-29 2016-05-23 インテル・コーポレーション 延在された凹部スペーサおよび複数のソース／ドレイン領域を有するトランジスタアーキテクチャおよびその製造方法
JP2014220376A (ja) 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
CN105264655B (zh) 2013-06-25 2018-08-03 英特尔公司 具有局部层间互连的单片三维(3d)ic
US9059123B2 (en) 2013-07-24 2015-06-16 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor
US9929133B2 (en) 2013-08-27 2018-03-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor logic circuits fabricated using multi-layer structures
JP2015050339A (ja) 2013-09-02 2015-03-16 ソニー株式会社 半導体装置およびその製造方法
US9214398B2 (en) 2013-09-09 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for integrated circuit devices
US9123546B2 (en) 2013-11-14 2015-09-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structures with different channel materials
JP5737536B2 (ja) 2013-11-21 2015-06-17 株式会社東京精密 プローバ
WO2015094239A1 (en) 2013-12-18 2015-06-25 Intel Corporation Heterogeneous layer device
US9219116B2 (en) * 2014-01-15 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
CN104810396B (zh) 2014-01-23 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9293437B2 (en) 2014-02-20 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3DIC and method of making same
US9455350B2 (en) 2014-03-25 2016-09-27 National Applied Research Laboratories Transistor device structure that includes polycrystalline semiconductor thin film that has large grain size
US9767243B2 (en) 2014-05-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of layout design for integrated circuits
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
SG10201912585TA (en) 2014-05-30 2020-02-27 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US9385201B2 (en) 2014-06-06 2016-07-05 Stmicroelectronics, Inc. Buried source-drain contact for integrated circuit transistor devices and method of making same
US9431296B2 (en) 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US20160095221A1 (en) 2014-09-27 2016-03-31 Qualcomm Incorporated Integration of electronic elements on the backside of a semiconductor die
US9401367B2 (en) 2014-09-30 2016-07-26 Wafertech, Llc Nonvolatile memory cell with improved isolation structures
US9305834B1 (en) 2014-12-30 2016-04-05 GlobalFoundries, Inc. Methods for fabricating integrated circuits using designs of integrated circuits adapted to directed self-assembly fabrication to form via and contact structures
US9385195B1 (en) 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
DE102015105679B4 (de) 2015-04-14 2017-11-30 Infineon Technologies Ag Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
JP6479579B2 (ja) 2015-05-29 2019-03-06 東芝メモリ株式会社 半導体装置
US20190057959A1 (en) 2015-06-06 2019-02-21 Monolithic 3D Inc. Semiconductor device and structure with thermal isolation
US10367070B2 (en) 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
CN107924945B (zh) 2015-09-25 2021-10-01 英特尔公司 在两侧上具有金属的功率门
US10790281B2 (en) 2015-12-03 2020-09-29 Intel Corporation Stacked channel structures for MOSFETs
CN105633101A (zh) 2016-04-01 2016-06-01 京东方科技集团股份有限公司 Tft阵列基板及其制造方法、显示装置
US9728542B1 (en) * 2016-05-25 2017-08-08 International Business Machines Corporation High density programmable e-fuse co-integrated with vertical FETs
US9780210B1 (en) 2016-08-11 2017-10-03 Qualcomm Incorporated Backside semiconductor growth
KR102886320B1 (ko) 2016-08-26 2025-11-14 인텔 코포레이션 집적 회로 디바이스 구조체들 및 양면 제조 기술들
US10420171B2 (en) 2016-08-26 2019-09-17 Qualcomm Incorporated Semiconductor devices on two sides of an isolation layer
US9941293B1 (en) * 2016-10-12 2018-04-10 Sandisk Technologies Llc Select transistors with tight threshold voltage in 3D memory
US11869890B2 (en) 2017-12-26 2024-01-09 Intel Corporation Stacked transistors with contact last

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI765528B (zh) * 2020-01-17 2022-05-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11387406B2 (en) 2020-01-17 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic of forming magnetic tunnel junction device using protective mask
US11968908B2 (en) 2020-01-17 2024-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction device
TWI836331B (zh) * 2021-01-26 2024-03-21 上峰科技股份有限公司 電子系統、與寬能隙半導體器件積體化的可程式化電阻記憶體及其操作方法
TWI871731B (zh) * 2023-06-16 2025-02-01 台灣積體電路製造股份有限公司 半導體裝置及其製作方法

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