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TW201841311A - 分段式防護環及晶片邊緣密封件 - Google Patents

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TW201841311A
TW201841311A TW106114621A TW106114621A TW201841311A TW 201841311 A TW201841311 A TW 201841311A TW 106114621 A TW106114621 A TW 106114621A TW 106114621 A TW106114621 A TW 106114621A TW 201841311 A TW201841311 A TW 201841311A
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dielectric
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安東尼Ｋ 史塔佩爾
文生Ｊ 麥加賀
忠祥 何
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格羅方德半導體公司
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Abstract

本揭示內容係有關於半導體結構，且更特別的是，有關於分段式防護環及晶片邊緣密封件和製法。該結構包括：防護環結構，在一低k介電材料中形成；以及邊緣密封結構，形成為穿過該低k介電材料至少直到在該低k介電材料下面之基板。

Description

分段式防護環及晶片邊緣密封件
本揭示內容係有關於半導體結構，且更特別的是，有關於分段式防護環及晶片邊緣密封件和製法。
例如分段式防護環的防護環技術被使用於許多不同半導體技術，例如GaAs、SiGe、RFCMOS及RFSOI。例如，射頻(RF)電路需要分段式防護環以避免寄生耦合及感應耦合(後一現象可與連續防護環一起發生)。
RF技術在中段(MOL)及後段(BEOL)製程通常包含非多孔介電材料。為了進一步改善RF技術，例如，改善RF電路效能，在MOL或BEOL加工階層需要低k介電多孔材料。例如SiCOH或p-SiCOH的低k介電多孔材料廣泛使用於例如90奈米及更小世代用於數個BEOL配線階層(wiring level)的先進CMOS技術。
於低k介電多孔應用中，特別有用的是防止可能導致SiCOH破裂或銅可靠度劣化(例如，電遷移、應力遷移等等)之濕氣入侵的防護環。但是，使用分段式防護環可能導致低k介電多孔應用的可靠度失效。因此，已知具有分段式防護環的RFSOI晶片與低K SiCOH或p-SiCOH MOL/BEOL不相容。
在本揭示內容之一態樣中，一種結構，其包含：防護環結構，在一低k介電材料中形成；以及邊緣密封結構，形成為穿過該低k介電材料至少直到在該低k介電材料下面之一基板。
在本揭示內容之一態樣中，一種結構，其包含：一絕緣體上覆矽基板；一中段及後段介電質低k介電材料，在該絕緣體上覆矽基板上；配線結構，在該中段及後段介電質低k介電材料中形成直到該絕緣體上覆矽基板；分段式防護環結構，在該中段及後段介電質低k介電材料中形成；以及邊緣密封結構，形成為延伸穿過該中段及後段介電質低k介電材料。
在本揭示內容之一態樣中，一種方法，包含：形成在該絕緣體上覆矽基板上的中段及後段介電質低k介電材料；形成在該中段及後段介電質低k介電材料中形成直到該絕緣體上覆矽基板的一配線結構；形成在該中段及後段介電質低k介電材料中形成的一分段式防護環結構；以及形成延伸穿過該中段及後段介電質低k介電材料的一邊緣密封結構。
10、10'、10"、10'''‧‧‧結構
12‧‧‧絕緣體上覆矽(SOI)基板
14‧‧‧處置晶圓
16‧‧‧埋藏絕緣體層、絕緣體層、層
18‧‧‧半導體層
20‧‧‧低k介電材料
20'‧‧‧層間介電層、NBLoK
22‧‧‧傳導配線及通孔結構、配線結構
2.4‧‧‧防護環結構、分段式防護環結構
25‧‧‧最後金屬層或焊墊
26‧‧‧氧化物及/或氮化物層、介電層
28、28'‧‧‧溝槽
30、30'‧‧‧邊緣密封結構
30"‧‧‧氣隙
32‧‧‧鈍化層、膜
34‧‧‧聚亞醯胺膜、聚合物膜、晶圓膜、膜
36‧‧‧氧化物或氮化物材料、材料
38‧‧‧金屬-絕緣體-金屬(MIM)電容器結構、被動結構
40‧‧‧氣隙
42‧‧‧材料
50‧‧‧氣隙
95‧‧‧氮化物材料、氮化物
95'‧‧‧氮化物膜、氮化物層、氮化物
96‧‧‧氧化物、氧化物層
97‧‧‧低k介電質、低k介電材料
98‧‧‧基板
100‧‧‧特徵
105‧‧‧第一階層配線、配線結構、特徵
105'‧‧‧第一金屬層、配線結構
110‧‧‧氧化物材料、氧化物
以下說明詳述本揭示內容，其中參考多個附圖以不具限定性的方式舉例說明本揭示內容的示範具體實施例。
第1A圖至第1C圖根據本揭示內容之數個態樣圖示結構及各個製程。
第2圖除其他特徵以外根據本揭示內容之數個態樣圖示邊緣密封結構及各個製程。
第3圖根據本揭示內容之其他態樣圖示結構及各個製程。
第4圖根據本揭示內容之其他態樣圖示結構及各個製程。
第5A圖至第5D圖根據本揭示內容之其他態樣圖示結構及各個製程。
本揭示內容係有關於半導體結構，且更特別的是，有關於分段式防護環及晶片邊緣密封件和製法。具體而言，本揭示內容提供的是在中段(MOL)及/或後段(BEOL)加工時具有低k介電材料的分段式防護環及晶片邊緣密封件。有利的是，本揭示內容提供具有包含低K SiCOH或p-SiCOH MOL/BEOL材料之RFSOI晶片的分段式防護環與製造加工的相容性。
在數個具體實施例中，晶片邊緣密封結構可設在最終鈍化氮化物/聚亞醯胺膜中，這只需要一個遮罩。此晶片邊緣密封結構可排除前段(FEOL)埋藏絕緣體上覆矽(SOI)接觸或邊緣密封件，在當前SOI技術中，其填充通過埋藏氧化物(BOX)接觸件連接SOI頂部矽與矽處置晶圓(silicon handle wafer)的半導體或導體，且可使用於有非分 段式防護環設計的先進CMOS技術(例如，14奈米)。
在其他具體實施例中，在金屬-絕緣體-金屬(MIM)板形成後以及在通孔層間介電質(ILD)沉積之前，可提供晶片邊緣密封結構。在此實作中，厚ILD氧化物沉積可用來填充溝槽以形成該晶片邊緣密封件。在另一具體實施例中，晶片邊緣密封結構可設有氣隙。在此實作中，可使用在形成低係數SOI開關(low Coff SOI switch)期間共享的單一氣隙遮罩。此外，在此實作中，可提供最佳濕氣阻隔保護的材料薄層(例如，約5奈米)，例如氧化鋁(Al2O3)。有利的是，本文所提供的製程及所得結構可排除使用上述視需要的FEOL埋藏層隔離邊緣密封件。此外，邊緣密封結構可使用於分段式及非分段式防護環結構兩者。
可用使用許多不同工具的許多方法製造本揭示內容的防護環及晶片邊緣密封結構。然而，通常該等方法及工具用來形成有微米及奈米級尺寸的結構。用來製造本揭示內容之防護環及晶片邊緣密封結構的該等方法，亦即，技術，係選自積體電路(IC)技術。例如，該等結構建立於晶圓上以及實現於在晶圓上面用光微影製程(photolithographic process)圖案化的材料膜中。特別是，防護環及晶片邊緣密封結構的製造使用以下3個基本建造區塊：(i)沉積數個材料薄膜於基板上，(ii)用光微影成像法鋪設圖案化遮罩於薄膜上面，以及(iii)對於該遮罩選擇性地蝕刻薄膜。
第1A圖至第1C圖根據本揭示內容之數個態 樣圖示結構及各個製程。第1A圖為該結構的橫截面圖以及第1C圖為第1A圖之結構的俯視圖。第1B圖的部分展開圖圖示形成於低k介電材料中的防護環結構及溝槽。如第2圖所示，例如，該溝槽填充材料晶片邊緣密封件。
特別是，第1A圖至第1C圖的結構10包括絕緣體上覆矽(SOI)基板12。在數個具體實施例中，SOI基板12包括處置晶圓(handle wafer)14與在半導體層18底下的埋藏絕緣體層16。在數個具體實施例中，埋藏絕緣體層16可為二氧化矽或藍寶石；不過，應瞭解，絕緣體及處置晶圓的選擇大體取決於所欲應用。例如，層16的藍寶石係使用於高效能射頻(RF)及輻射敏感應用；然而，二氧化矽使用於例如微電子裝置的縮減短通道效應。在數個具體實施例中，處置晶圓14可為矽或藍寶石。半導體層18可由任何適當半導體材料構成，包括但不限於：矽、矽鍺(SiGe)、矽鍺碳(SiGeC)、矽碳(SiC)、砷化鎵(GaAs)、砷化銦(InAs)、磷化銦(InP)等等。SOI基板12可用任何習知製程形成，例如晶圓接合(wafer bonding)、氧離子植入矽晶隔離(Separation by IMplantation of Oxygen，SiMOX)等等。
仍參考第1A圖至第1C圖，低k介電材料20在MOL及/或BEOL製程形成於半導體層18上面。在數個具體實施例中，低k介電材料20可為使用習知沉積方法沉積的非多孔或多孔聚合物、摻碳氧化物或氧化物或彼等之組合。在更特定的具體實施例中，低k介電材料20可為低K SiCOH或多孔SiCOH材料。低k介電材料20可用化學 氣相沉積製程沉積。
在低k介電材料20中形成直到半導體層18的複數個傳導配線及通孔結構22(此後通稱為配線結構)及防護環結構24。在一或更多配線或通孔形成於低k介電質中的情形下，可在低k金屬間介電質或者是氧化物金屬間介電質中形成該等配線或通孔。防護環結構24較佳為由金屬通孔及配線層形成位於晶片邊緣附近的分段式防護環結構。防護環結構24可加以分段來減少射頻耦合。更特別的是，防護環結構24為使用習知鑲嵌或雙層鑲嵌製程(dual damascene process)在配線結構22外形成於晶片邊緣附近的金屬結構。配線結構22也可用習知鑲嵌或雙層鑲嵌製程形成。
例如，配線結構22與分段式防護環結構24可使用習知沉積、微影及蝕刻製程(例如，鑲嵌或雙層鑲嵌製程)形成。具體言之，在沉積低k介電材料20的各層後，沉積於低k介電層20表面上的抗蝕劑暴露於能量(光線)以形成圖案(開口)。用選擇性化學物的蝕刻製程，例如反應性離子蝕刻(RIE)，會通過抗蝕劑的開口用來在低k介電材料20中形成一或更多通孔及溝槽。在數個具體實施例中，微影及蝕刻步驟可為單一或鑲嵌製程。然後，抗蝕劑可用習知氧氣灰化法(oxygen ashing process)或其他習知去膜劑(stripant)移除。在移除抗蝕劑後，用例如化學氣相沉積(CVD)製程的習知沉積製程沉積導電材料於通孔及溝槽中，例如銅、鋁、鎢等等。低k介電材料20表面上的任何 殘餘金屬材料可用習知化學機械研磨(CMP)製程移除。此製程繼續直到所有配線層(例如，M1階層、M2階層等等)形成。
第1A圖至第1C圖進一步圖示最後金屬層或焊墊25形成為至少與配線結構22及防護環結構24電氣及直接接觸。最後金屬層或焊墊25可用任何減去法形成，例如。舉例說明，在焊墊的實作中，鋁材料可沉積於低k介電材料20的表面上，接著是圖案化及蝕刻製程(例如，微影及RIE製程)。形成氧化物及/或氮化物層26於最後金屬層或焊墊25與低k介電材料20的任何暴露表面上面。氧化物層26可用電漿增強(PE)CVD製程沉積到有約0.5微米的厚度；然而本揭示內容也可考慮其他的尺寸。
仍參考第1A圖至第1C圖，形成穿過結構10之諸層的溝槽28且較佳為低於低k介電材料20。在更特定的具體實施例中，形成穿過低k介電材料20且延伸到半導體層18的溝槽28，甚至延伸到埋藏絕緣體層16或到埋藏絕緣體層16下面為更佳。溝槽28可具有約2微米的寬度；然而本文也可考慮其他的尺寸。在數個具體實施例中，熟諳此藝者應瞭解，溝槽28可用習知微影及蝕刻製程形成。
如第2圖所示，溝槽28會用來在晶片相對於配線結構22及防護環結構24的最外面部分處形成邊緣密封結構30。更特別的是，邊緣密封結構30的形成係藉由沉積材料於溝槽28內。例如，邊緣密封結構30包括形成 於溝槽28側壁上例如約有0.5微米的薄鈍化層32。在數個具體實施例中，鈍化層32可為用習知PECVD製程沉積的氧化物材料或氮化物材料或彼等之組合。該PECVD製程也會沉積鈍化層32於氧化物層26上面。在沉積鈍化層32後，沉積聚亞醯胺膜於溝槽28的其餘部分內，例如，填充溝槽28。使用於晶圓膜34之最終鈍化的聚亞醯胺或其他聚合物膜34可為旋塗(spin on)有機材料(或其他材料)。膜32及/或34應不透水以防止水或濕氣通過低k材料入侵晶片。
以此方式，本文所提供的製程及所得結構排除使用視需要的前段(FEOL)埋藏層隔離邊緣密封件。此外，邊緣密封結構30可使用於分段式及非分段式防護環結構24兩者。
第3圖根據本揭示內容之其他態樣圖示結構及各個製程。在第3圖的結構10'中，在製造金屬-絕緣體-金屬(MIM)電容器結構38及數層配線結構22及防護環結構24後，例如配線結構22及防護環結構24的M1及M2階層，由氧化物或氮化物材料36形成邊緣密封結構30'。MIM電容器結構38可為任何BEOL被動裝置，例如薄膜電阻器或配線。跟前述態樣一樣，形成直到半導體層18的配線結構22及防護環結構24。
作為第3圖之具體實施例的更特定實施例，在形成MIM或其他被動結構38後，形成穿過結構10'之諸層且穿過及低於低k介電材料20為較佳的溝槽28'。在更 特定的具體實施例中，形成穿過低k介電材料20且延伸到半導體層18且延伸到埋藏絕緣體層16或到埋藏絕緣體層16下面為更佳的溝槽28'。在數個具體實施例中，熟諳此藝者應瞭解，溝槽28'可用習知微影及蝕刻製程形成。跟前述具體實施例一樣，溝槽28'可具有約2微米的寬度；然而本文可考慮其他的尺寸。
在形成溝槽28'後，使用習知CVD、物理氣相沉積或類似製程沉積氧化物及/或氮化物材料36於MIM結構38上面以及於溝槽28'內。在數個具體實施例中，氧化物的沉積可能導致材料36在溝槽28'內的夾止(pinch-off)。接著，此夾止會在溝槽28'內形成氣隙40。因此，氣隙40的尺寸小於被填充的溝槽28'。氧化物材料可經歷視需要的CMP製程，這會產生平坦的表面用於如本文所述的附加加工。以此方式，邊緣密封結構30'會位在晶片相對於配線結構22及分、段式防護環結構24兩者的最外面部分處。
仍參考第3圖，使用習知微影、蝕刻及沉積製程，配線結構22及分段式防護環結構24的上層部分(例如，第三或以上的金屬電線/通孔階層)可形成於經平坦化之氧化物或氮化物材料36上。最後金屬層或焊墊25形成為至少與配線結構22及防護環結構24電氣及直接接觸。如第3圖之第三金屬層所示的最後金屬層或焊墊25可用任何減去法形成，如本文所述。介電層26形成於最後金屬層或焊墊25與低k介電材料20的任何暴露表面上面。氧化物層26可用PECVD製程沉積到0.5微米的厚度；然而本 揭示內容也可考慮其他的尺寸。例如約0.5微米的薄鈍化層32形成於氧化物層26上面以及聚亞醯胺或其他視需要的聚合物膜34沉積於鈍化層32上。聚亞醯胺膜34可為旋塗有機材料(或其他材料)。
第4圖根據本揭示內容之其他態樣圖示結構及各個製程。在第4圖的結構10"中，氣隙或襯有氧化物的氣隙30"可形成於低k介電材料20中。例如，在使用單一或雙層鑲嵌製程在低k介電材料20(例如，SiCOH)中形成配線結構22與分段式防護環結構24的頭一個或多個階層後，在低k介電材料20中形成直到分段式防護環24之分段開口的溝槽。在數個具體實施例中，溝槽使用習知微影及蝕刻(RIE)製程形成，如前述。溝槽可填充氧化物材料直到它被夾止，從而產生氣隙30"或可完全填充氧化物。例如，PECVD矽烷氧化物可沉積於溝槽內以形成氣隙30"。以此方式，可在配線結構22的M1階層(下階層)形成氣隙30"。圖示兩個平行氣隙30"作為實施例，但是可使用任意多個氣隙，例如，一或更多，以及氣隙的俯視圖佈局可為矩形(圖示)、圓形、多邊形等等。
在氣隙30"形成後，可毯覆式沉積(blanket deposit)氧化物材料於氣隙30"上方以形成層間介電層20'。在數個具體實施例中，層間介電層20'不是低k介電材料20。可用已描述於本文的方式製造其餘配線結構，包括配線結構22(M2階層及以上)與分段式防護環結構24的上階層，以及最後金屬層或焊墊25等等。例如，利用微影、 蝕刻及沉積步驟，如本文所述，例如M2階層及以上的上層配線結構可製造於介電層20'中。
在第4圖的替代具體實施例中，雙層鑲嵌配線結構22與分段式防護環結構24在MOL形成於低k介電材料20(例如，SiCOH)中，接著沉積例如SiCxNyHz的NBLoK20'於雙層鑲嵌配線結構22及分段式防護環結構24上面。在低k介電材料20(及NBLoK 20')中形成直到分段式防護環24之分段開口的溝槽。在數個具體實施例中，溝槽約有0.3微米寬；然而本文可考慮其他的尺寸。在數個具體實施例中，溝槽可能已經向下蝕刻到NFET開關的PC以形成氣隙，例如，約0.18微米深的溝槽。然後，沉積PECVD矽烷氧化物以夾止氣隙30"。在一附加實作中，在半導體層18及絕緣體層16中可提供材料42(例如，氧化鋁)的薄層(例如，約5奈米)用於完美濕氣阻隔保護(在晶片的最外面部分)。其餘結構10"可用已描述於本文的方式製造，包括配線結構22的上層部分(例如，M2階層及以上)與低k介電材料20的分段式防護環結構24，以及最後金屬層或焊墊25等等。或者，如果低k介電質使用於多個配線階層，則氣隙會延伸穿過該等多個配線階層。
第5A圖至第5D圖的不同視圖根據本揭示內容之其他態樣圖示結構及各個製程。此外，更詳細具體言之，第5A圖為晶片邊緣密封件及分段式防護環結構的俯視圖。第5B圖為第5B圖之結構的展開圖，以及第5C圖與第5D圖為各自沿著第5B圖中之直線A-A及B-B繪出的 橫截面圖。
特別是，第5A圖至第5D圖的結構10'''包含氣隙50，該氣隙50較佳為置於基板98或特徵105上方且接觸基板98或特徵105，例如，形成於矽基板上的FET、電阻器、電容器等等，且更特別的是，落在位於基板98或特徵100上面的氮化物膜95'上的FET、電阻器、電容器等等(第5C圖)。當具體指定氣隙接觸基板98或特徵100時，則意謂接觸到或蝕刻到氮化物層95'中使得氣隙下方未留下低k介電質97。氮化物層95’可由任何非低k介電質構成，例如氧化物、碳化矽(SiC)、氮碳化矽(SiCN)等等。在對特徵100進行溝槽蝕刻的選項上，在氣隙50之製程所使用的溝槽蝕刻(例如，RIE)可淺些，從而節省時間及製造成本。在數個具體實施例中，氣隙50也可落在結構的其他位置或可蝕刻到基板98中。
如同本揭示內容形成邊緣密封結構的其他態樣，氣隙50設在例如SiCOH的低k介電材料20中(第5A圖至第5D圖)。氣隙50可襯有氧化物材料110，它也可使用於，例如，在低k介電材料20上面的上配線階層(例如，M2配線層)(第5C圖至第5D圖)。氣隙50可部分或完全填充氧化物110。氣隙50可寬約180奈米，如熟諳此藝者所習知，其係由夾止製程形成。例如，藉由沉積氮化物材料95於先前形成的第一階層配線105上面，該第一階層配線105形成裂紋止擋(crack stop)與晶片上的其他配線兩者，接著沉積氧化物材料95用來形成下一個配線階層的配線 及通孔，從而形成氣隙50。此氮化物95’及氧化物96沉積於在低k介電材料97中形成的配線及裂紋止擋上面。氧化物96與氮化物95可使用例如PECVD製程沉積。如第5D圖所示，氣隙50部分位在例如分段式防護環結構之配線結構105’的至少一側上面。以此方式，氣隙50在配線結構105的兩側及之間延伸而形成邊緣密封結構。在數個具體實施例中，配線結構105可為第一金屬層(例如，M1層)的接觸。
第5A圖至第5D圖圖示形成用於第一配線階層的低k介電質以及在它下面的接觸。該低k介電層可使用於具有完全延伸穿過低k介電層之氣隙的任一或更多配線、接觸或通孔階層。第5C圖圖示襯有氧化物110的氣隙50，其係從氧化物層96延伸到在基板98上面的氮化物層95'。第5D圖圖示襯有氧化物110的氣隙50，其部分落在裂紋止擋第一金屬層105'上以及也落在氮化物層95’上。再者，該氣隙完全隔離低k介電質97。
上述該(等)方法係使用於積體電路晶片的製造。所得積體電路晶片可由製造者以原始晶圓形式(raw wafer form)(也就是具有多個未封裝晶片的單一晶圓)、作為裸晶粒(bare die)或已封裝的形式來銷售。在後一情形下，晶片裝在單晶片封裝體中(例如，塑膠載體(plastic carrier)，具有固定至主機板或其他更高層載體的引腳(lead))，或多晶片封裝體中(例如，具有表面互連件(surface interconnection)或內嵌互連件(buried interconnection)任一 或兩者兼具的陶瓷載體)。然後，在任一情形下，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為(a)中間產品(例如，主機板)，或(b)最終產品中之任一者的一部分。該最終產品可為包括積體電路晶片的任何產品，從玩具及其他低端應用到有顯示器、鍵盤或其他輸入裝置及中央處理器的先進電腦產品不等。
為了圖解說明已呈現本揭示內容之各種具體實施例的描述，但是並非旨在窮盡或限定於所揭示的具體實施例。本技藝一般技術人員明白仍有許多修改及變體而不脫離所述具體實施例的範疇及精神。使用於本文的術語經選定成可最好地解釋具體實施例的原理、實際應用或優於在市上可找到之技術的技術改善，或使得本技藝一般技術人員能夠了解揭示於本文的具體實施例。

Claims (20)

  1. 一種結構，包含：防護環結構，在低k介電材料中形成；以及邊緣密封結構，形成為穿過該低k介電材料至少直到在該低k介電材料下面之基板。
  2. 如申請專利範圍第1項所述之結構，其中，該低k介電材料為低K SiCOH或p-SiCOH的中段及/或後段介電材料。
  3. 如申請專利範圍第1項所述之結構，其中，該基板為絕緣體上覆矽基板，以及該邊緣密封結構在該低k介電材料下面結尾。
  4. 如申請專利範圍第3項所述之結構，其中，該防護環結構為分段式防護環結構。
  5. 如申請專利範圍第4項所述之結構，其中，該邊緣密封結構為襯有鈍化層且填充聚亞醯胺的溝槽。
  6. 如申請專利範圍第5項所述之結構，其中，該聚亞醯胺在最後金屬層或焊墊上面受到平坦化。
  7. 如申請專利範圍第1項所述之結構，其中，該邊緣密封結構為溝槽，其填充也正覆蓋金屬絕緣體金屬結構的氧化物材料。
  8. 如申請專利範圍第7項所述之結構，其中，填充該氧化物的該溝槽低於最後金屬層或焊墊。
  9. 如申請專利範圍第8項所述之結構，其中，填充該氧化物的該溝槽包括氣隙。
  10. 如申請專利範圍第1項所述之結構，其中，該邊緣密封結構為一或更多氣隙，其形成於用氧化物夾止的該低k介電材料中。
  11. 如申請專利範圍第10項所述之結構，其中，該氧化物為PECVD矽烷氧化物。
  12. 一種結構，包含：絕緣體上覆矽基板；中段及後段介電質低k介電材料，在該絕緣體上覆矽基板上；配線結構，在該中段及後段介電質低k介電材料中形成直到該絕緣體上覆矽基板；分段式防護環結構，在該中段及後段介電質低k介電材料中形成；以及邊緣密封結構，形成為延伸穿過該中段及後段介電質低k介電材料。
  13. 如申請專利範圍第12項所述之結構，其中，該邊緣密封結構為襯有鈍化層且填充聚亞醯胺的溝槽，該聚亞醯胺有高於最後金屬層或焊墊的平坦化表面。
  14. 如申請專利範圍第13項所述之結構，其中，該邊緣密封結構在該中段及後段介電質低k介電材料下面結尾。
  15. 如申請專利範圍第12項所述之結構，其中，該邊緣密封結構為溝槽，其填充覆蓋低於最後金屬層或焊墊之金屬絕緣體金屬結構的氧化物材料。
  16. 如申請專利範圍第15項所述之結構，其中，填充該氧 化物的該溝槽包括一氣隙。
  17. 如申請專利範圍第12項所述之結構，其中，該邊緣密封結構為在該低k介電材料中形成的一或更多氣隙。
  18. 如申請專利範圍第17項所述之結構，其中，該一或更多氣隙在該配線結構的一下階層。
  19. 如申請專利範圍第17項所述之結構，其中，該一或更多氣隙以PECVD矽烷氧化物夾止。
  20. 一種方法，包含：在該絕緣體上覆矽基板上形成中段及後段介電質低k介電材料；形成在該中段及後段介電質低k介電材料中形成直到該絕緣體上覆矽基板的一配線結構；形成在該中段及後段介電質低k介電材料中形成的一分段式防護環結構；以及形成延伸穿過該中段及後段介電質低k介電材料的一邊緣密封結構。
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