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TW201816784A - 用於非揮發性記憶設備操作的方法、系統及設備 - Google Patents

用於非揮發性記憶設備操作的方法、系統及設備 Download PDF

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TW201816784A TW106135014A TW106135014A TW201816784A TW 201816784 A TW201816784 A TW 201816784A TW 106135014 A TW106135014 A TW 106135014A TW 106135014 A TW106135014 A TW 106135014A TW 201816784 A TW201816784 A TW 201816784A
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Abstract

所揭露的是用於操作非揮發性記憶設備的方法、系統及設備。在一個態樣中，感測電路可允許決定非揮發性記憶構件的目前阻抗狀態同時避免不想要地改變非揮發性記憶構件的狀態。

Description

用於非揮發性記憶設備操作的方法、系統及設備
所揭露的是用於利用記憶設備的技術。
非揮發性記憶體是一種記憶體，其中記憶單元或構件在移除供應給設備的電源之後並不失去該記憶單元或構件的狀態。例如，最早的電腦記憶體（其是以可在兩個方向上磁化的鐵氧體製作的）是非揮發性的。隨著半導體技術演進到更高級別的微型化，因為更習知的依電性記憶體（例如DRAM（動態隨機存取記憶體）及SRAM（靜態RAM））而放棄了鐵氧體設備。
一個類型的非揮發性記憶體 - 電可抹除可編程唯讀記憶體（EEPROM）設備具有大的單元區域且可能在電晶體閘極上需要大的電壓（例如從12.0到21.0伏特）來進行寫入或抹除。並且，抹除或寫入的時間一般是數十微秒的數量級。EEPROM的一個限制因素是抹除/寫入循環的數量受限於不大於略超過600,000次或具有105 -106 的數量級。半導體工業已藉由以一種方式分區化（sectorize）記憶體陣列使得可在稱為快閃記憶設備的EEPROM中一次地抹除「分頁（page）」（例如子陣列），消除了EEPROM及非揮發性電晶體之間的傳輸閘開關電晶體（pass-gate switch transistor）的需要。在快閃記憶設備中，為了速度及更高的位元密度而犧牲了保持隨機存取（抹除/寫入單一位元）的能力。
最近，FeRAM（鐵電RAM）已提供了低的功率、相對高的寫入/讀取速度及超過100億次讀取/寫入循環的續航力。類似地，磁式記憶體（MRAM）已提供了高的寫入/讀取速度及續航力，但具有高的額外成本及較高的電力消耗。這些技術中沒有一個達到例如快閃記憶設備的密度。如此，快閃記憶體仍是一個非揮發性記憶體的選擇。儘管如此，一般認識到的是，快閃記憶技術可能不容易縮放到65奈米（nm）以下；因此，正在積極尋求能夠被縮放到較小尺寸的新的非揮發性記憶設備。
為了替換快閃記憶設備所考慮的技術已包括了基於展現與材料的相位改變相關聯的電阻改變（至少部分地是由晶體結構中的長範圍原子排序所決定的）的某些材料的記憶體。在稱為相變記憶體（PCM/PCRAM）設備的一種可變電阻記憶體中，在記憶構件短暫熔化及接著冷卻到導電晶態或非導電的非晶態時發生電阻上的改變。一般的材料是多樣化的，且可包括GeSbTe，其中可以週期表上具有相同或類似性質的其他元素交換Sb及Te。然而，這些基於電阻的記憶體在商業上還不是有用的，因為它們的在導電及絕緣狀態之間的變換取決於實體結構現象（例如在高達600℃下熔化）及返回到在許多應用中對於有用的記憶體來說不能充分受控的固態的行為。
另一可變電阻記憶體範疇包括了回應於初始的高「形成」電壓及電流而啟動可變電阻功能的材料。這些材料可例如包括：Prx Cay Mnz Oє ，其中x、y、z及є具有不同的配比；過渡金屬氧化物，例如CuO、CoO、VOx 、NiO、TiO2 、Ta2 O5 ；及某些鈣鈦礦，例如Cr;SrTiO3 。這些記憶體類型中的某些類型存在且落在電阻式RAM（ReRAM）或導電橋接RAMS（CBRAM）分類中，以將它們與硫屬化物類型的記憶體區別。假設，這些RAM中的電阻切換至少部分地是肇因於藉由電鑄程序連接頂部及底部導電終端的窄的導電路徑或絲狀體形成，然而此類導電絲狀體的存在仍然是個有爭議的問題。因為ReRAM/CBRAM的操作可能是強烈地取決於溫度的，ReRAM/CBRAM中的電阻式切換機構亦可能是高度取決於溫度的。此外，在絲狀體的形成及移動是隨機的時候，這些系統可能隨機地運作。其他類型的ReRAM/CBRAM亦可能展現不穩定的品質。進一步地，ReRAM/CBRAM中的電阻切換傾向於在許多次的記憶週期之後疲乏。亦即，在記憶體狀態被改變許多次之後，導電狀態及絕緣狀態之間的電阻上的差異可能顯著地改變。在商用的記憶設備中，此類改變可能使記憶體變得不符規格且使其不可使用。
在形成在時間及溫度上穩定的薄膜電阻切換材料先天上就是困難的情況下，可採用的電阻切換記憶體仍然是個挑戰。並且，由於高電流、電鑄現象、在合理的溫度及電壓範圍上沒有可量測的記憶體讀取或寫入窗口以及許多其他問題（例如隨機行為），目前為止所研發的所有電阻切換機構在本質上都不適用於記憶體。因此，在先前技術中仍然存在著一種具有低功率、高速度、高密度及穩定性的決定性非揮發性記憶體（且特別是可縮放到具有遠低於65奈米（nm）的尺寸的特徵的此類記憶體）的需要。
一種設備，包括：一或更多個第一非揮發性記憶構件，該一或更多個非揮發性記憶構件中的至少一者包括耦接到一位元線的一第一終端及耦接到一節點的一第二終端；一感測電壓源，經由一負載耦接到該第一終端；及一電路，經由該位元線耦接到該第一終端以至少部分地基於該位元線上的一訊號來偵測該一或更多個第一非揮發性記憶構件的一阻抗狀態。
一種方法，包括以下步驟：將一非揮發性記憶構件的一第一終端耦接到一位元線上的一節點，該位元線上的該節點經由一負載而耦接到一電壓源，該非揮發性記憶構件的一第二終端耦接到一參考節點；及至少部分地基於該節點處的一電壓來偵測該位元線上的一阻抗狀態。
一種設備，包括：一或更多個非揮發性記憶構件，耦接到位元線的一第一部分；一第一電容，形成於該位元線的該第一部分及該位元線的一第二部分之間；預先充電電路系統，用來將該位元線的該第一部分預先充電到一第一預先充電電壓，及將該位元線的該第二部分預先充電到一第二預先充電電壓；及偵測電路系統，用來至少部分地基於該位元線的該第二部分上的一訊號來偵測該一或更多個非揮發性記憶構件中的至少一者的一阻抗狀態。
一種方法，包括以下步驟：將一位元線的一第一部分預先充電到一第一電壓，該位元線的該第一部分耦接到一或更多個非揮發性記憶構件中的至少一者的一終端；將該位元線的一第二部分預先充電到一第二電壓，該位元線的該第一部分經由一電容耦接到該位元線的該第一部分；及至少部分地基於該位元線的該第二部分上的一訊號來偵測該一或更多個非揮發性記憶構件中的該至少一者的一阻抗狀態。
本揭示案的特定態樣併入了相關電子材料（Correlated Electron Material, CEM）來形成相關電子開關（correlated electron switch, CES）。在此背景下，CES可能展現突然的導體/絕緣體變換，該變換是由電子相關所引起的而不是由固態結構相位改變（例如如上文所論述的相變記憶體（PCM）設備中的晶體/非晶體改變或電阻式RAM設備中的絲狀體形成及導通）所引起的。在一個態樣中，相較於熔化/固化或絲狀體形成，CES中的突然的導體/絕緣體變換可能是回應於量子力學現象。可在若干態樣中的任何一者中瞭解CEM記憶設備中的導電及絕緣狀態之間的此類量子力學變換。
在一個態樣中，可在莫特轉變的意義上瞭解絕緣狀態及導電狀態之間的CES量子力學變換。在莫特轉變中，若莫特轉變條件發生，則材料可能從絕緣狀態切換到導電狀態。該準則可由條件(nC )1/3 a = 0.26所界定，其中nC 是電子濃度，而「a」是波耳半徑。若達成臨界載子濃度使得符合莫特準則，則莫特轉變可能發生且狀態可能從高電阻/電容改變到低電阻/電容。
在一個態樣中，可藉由局限（localize）電子來控制莫特轉變。在載子被局限時，電子之間的強力的庫侖交互作用分裂材料的能帶而產生絕緣體。若電子不再被局限，則弱的庫侖交互作用可能支配能帶分裂，而留下金屬（導電）能帶。此舉有時被解釋為「擁擠的電梯（crowded elevator）」現象。在只有很少的人員在電梯裡的同時，人員可輕易地四處移動，此舉與導電狀態類似。另一方面來說，在電梯達到某個人員密集度的同時，乘客不再能移動，此舉與絕緣狀態類似。然而，應瞭解的是，為了說明的目的而提供的此傳統的解釋（就像所有的傳統解釋）僅是不完善的類推，且所請標的在這方面是不受限的。
在此揭示案的態樣的特定實施方式中，電阻式切換積體電路記憶體可包括：一電阻式切換記憶單元，包括一CES設備；一寫入電路，用於取決於提供到該電阻式記憶單元的訊號而將該電阻式切換記憶單元置於一第一電阻狀態或一第二電阻狀態，其中該CES的一電阻在該第二電阻狀態下較在該第一電阻狀態下為高；及一讀取電路，用於感測該記憶單元的狀態及提供相對應於該記憶單元的該感測到的狀態的一電訊號。在一個態樣中，第二記憶體單元狀態下的CES的電阻可大於第二記憶體單元狀態下的電阻的100倍。在一特定實施方式中，CES設備可回應於CES設備體積中的大部分中的莫特轉變而切換電阻狀態。在一個態樣中，CES設備可包括選自包括以下項目的群組的材料：鋁、鎘、鉻、鈷、銅、金、鐵、錳、汞、鉬、鎳、鈀、錸、釕、銀、錫、鈦、釩及鋅（該等材料可連結到陽離子，例如氧或其他類型的配位基）或其組合。
在一特定實施例中，CES設備可被形成為「CEM隨機存取記憶體（CeRAM）」設備。在此背景下，CeRAM設備包括一種材料，該材料可至少部分地基於該材料的至少一部分利用量子力學莫特變換而在導電狀態及絕緣狀態之間進行的變換，來在預定的可偵測的記憶體狀態之間或之中變換。在此背景下，僅舉數例，「記憶體狀態」指的是記憶設備的可偵測狀態，該可偵測狀態指示值、符號、參數或條件。在一個特定實施方式中，如下文所述，可至少部分地基於「讀取操作」中的訊號的偵測來偵測記憶設備的記憶體狀態。在另一特定實施方式中，如下文所述，可藉由在「寫入操作」中跨記憶設備的終端施加一或更多個訊號，來將記憶設備置於特定的記憶體狀態下以表示或儲存特定的值、符號或參數。
在一特定實施方式中，CES構件可包括夾在導電終端之間的材料。藉由在終端之間施加特定電壓及電流，該材料可在上述的導電及絕緣記憶體狀態之間變換。如本文中所指稱的「編程訊號（programming signal）」意指跨設備終端施加以例如在寫入操作中影響實體狀態的條件。在一個示例實施方式中，編程訊號可包括跨設備終端施加以將設備置於特定阻抗狀態下的電流及電壓。如下文的特定示例實施方式中所論述的，可藉由跨導電終端施加具有電壓V重設 及電流I重設 的第一編程訊號來將夾在導電終端之間的CES構件的材料置於絕緣或高阻抗記憶體狀態下，或藉由跨終端施加具有電壓V設定 及電流I設定 的第二編程訊號來將該材料置於導電或低阻抗記憶體狀態下。在此背景下，應瞭解的是，例如為「導電或低阻抗」記憶體狀態及「絕緣或高阻抗」記憶體狀態的用語為相對的用語且不是針對阻抗或電容的任何特定的量或值。例如，在記憶設備處於稱為絕緣或高阻抗記憶體狀態的第一記憶體狀態下的同時，該記憶設備在一個態樣中相較於在記憶設備處於稱為導電或低阻抗記憶體狀態的第二記憶體狀態的同時是較不導電的（或更加絕緣的）。
在一特定實施方式中，CeRAM記憶單元可包括形成於半導體上的金屬/CEM/金屬（M/CEM/M）堆疊。此類M/CEM/M堆疊可例如形成於二極體上。在一示例實施方式中，此類二極體可選自由接面二極體及肖特基二極體（Schottky diode）所組成的群組。在此背景下，應瞭解的是，「金屬」意指導體，亦即像是金屬通常作用的任何材料，例如包括多晶矽或經摻雜的半導體。
圖1A示出依據一實施例的針對CES設備的電流密度對上跨終端（未示出）的電壓的繪圖。至少部分地基於施加於CES設備的終端的電壓（例如在寫入操作中），可將CES置於導電狀態或絕緣狀態下。例如，施加電壓V設定 及電流密度J 設定 可將CES設備置於低阻抗或導電的記憶體狀態下，而施加電壓V重設 及電流密度J 重設 可將CES設備置於高阻抗或絕緣的記憶體狀態下。在將CES置於絕緣狀態或導電的記憶體狀態下之後，可藉由施加電壓V讀取 （例如在讀取操作中）及偵測CeRAM設備終端處的電流或電流密度來偵測CES設備的特定狀態。
依據一實施例，在圖1A的CES設備可包括任何TMO，舉例而言，例如鈣鈦礦、莫特絕緣體、電荷交換絕緣體及安德森亂序絕緣體（Anderson disorder insulator）。在特定的實施方式中，CES設備可由切換材料形成，例如氧化鎳、氧化鈷、氧化鐵、氧化釔及鈣鈦礦，例如摻雜Cr的鈦酸鍶、鈦酸鑭及錳酸鹽族（包括鐠錳酸鈣及鐠錳酸鑭），僅舉數例。具體而言，併入具有不完整的 d 及 f 軌域層的元素的氧化物可展現充足的電阻切換性質以供用在CES設備中。在一實施例中，可在不使用電鑄法的情況下備製CES設備。其他實施方式可採用其他的過渡金屬化合物而不脫離所請標的。例如，{M(chxn)2 Br}Br2 ，其中M可包括Pt、Pd或Ni，而chxn包括1R,2R-環己二胺（1R,2R-cyclohexanediamine），且可在不脫離所請標的的情況下使用其他此類金屬複合物。
在一個態樣中，圖1A的CES設備可包括是TMO金屬氧化物可變電阻材料的材料，然而應瞭解的是，這些僅是示例性的且不是要用來限制所請標的。特定的實施方式亦可採用其他的可變阻抗材料。氧化鎳（NiO）被揭露為一個特定的TMO。本文中所論述的NiO材料可摻有外來的配位基，這可穩定可變電阻性質。具體而言，本文中所揭露的NiO可變電阻材料可包括含碳配位基，這可由NiO(Cx )所指示。此處，本領域中的技術人員可僅藉由平衡價（valence）來針對任何特定的含碳配位基以及含碳配位基與NiO的任何特定組合決定x的值。在另一特定實例中，摻有外來配位基的NiO可被表示為NiO(Lx )，其中Lx 是配位基元素或化合物，而x指示一個單位的NiO的配位基單位數量。本領域中的技術人員可僅藉由平衡價來針對任何特定的配位基以及配位基與NiO或任何其他過渡金屬的任何特定組合決定x的值。
若施加充足的偏壓（例如超過能帶分裂位勢）且符合上述的莫特條件（注入的電子孔=切換區域中的電子），則CES設備可透過莫特變換快速從導電狀態切換到絕緣體狀態。這可發生在圖1A中的繪圖的點108處。在此點處，電子不再被屏蔽且變得局限化。此相關性可能造成強力的電子-電子交互作用位勢，該位勢分裂能帶而形成絕緣體。在CES設備仍處於絕緣狀態下的同時，可藉由輸送電子孔來產生電流。若跨CES設備的終端施加了足夠的偏壓，則可在MIM設備的位勢障（potential barrier）上將電子注入到金屬-絕緣體-金屬（MIM）二極體中。若已注入了足夠的電子且跨終端施加了足夠的位勢而將CES設備置於設定狀態（set state）下，則電子上的增加可能屏蔽電子且移除電子的局限行為，這可能使能帶分裂位勢崩潰而形成金屬。
依據一實施例，可藉由外部施加的「順應」條件來控制CES設備中的電流，該條件至少部分地是基於在寫入操作期間被限定以將CES設備置於導電狀態下的外部電流來決定的。此外部施加的順應電流（compliance current）亦可設定電流密度條件以供後續的重設操作將CES置於絕緣狀態下。如圖1A的特定實施方式中所示，在點116處在寫入操作期間所施加來將CES設備置於導電狀態下的電流密度J 順應 可決定用於在後續的寫入操作中將CES設備置於低阻抗狀態下的順應條件。如所示，可隨後藉由在點108處在電壓V重設 下施加電流密度J 重設 ≥ J 順應 來將CES設備置於導電狀態下，其中J 順應 是外部施加的。
順應條件因此可決定CES設備中要被用於莫特變換的孔洞所「捕捉」的電子數量。換言之，在寫入操作中所施加來將CES設備置於導電的記憶體狀態下的電流可決定要注入到CES設備以供隨後將CES設備變換成絕緣的記憶體狀態的孔洞數量。
如上文所指出的，重設條件可在點108處回應於莫特轉變而發生。如上文所指出的，此類莫特轉變可在以下的CES設備條件下發生：電子濃度n 等於電子孔濃度p 。可依據如下的表達式(1)來將此條件建模：(1) 其中：λ TF 是托馬斯費米屏蔽長度（Thomas Fermi screening length）；及C 是常數。
依據一實施例，圖1A中所示的繪圖的區域104的電流或電流密度可能回應於藉由跨CES設備的終端所施加的電壓訊號注入孔洞的行為而存在。在此處，孔的注入可在跨CES設備的終端施加了臨界電壓VMI 時在電流IMI 下符合導電狀態到絕緣狀態的變換的莫特變換準則。可依據如下的表達式(2)來將此建模：(2) 其中Q (VMI )是所注入的電荷（孔或電子），且是所施加的電壓的函數。 注入電子孔以允許莫特變換的行為可能發生在能帶之間且回應於臨界電壓VMI 及臨界電流IMI 而發生。藉由使電子濃度n 與電荷濃度相等以藉由依據表達式(1)而由表達式(2)中的IMI 所注入的孔所引起莫特變換，此類臨界電壓VMI 依賴托馬斯費米屏蔽長度λ TF 的相依性可依據如下的表達式(3)來建模：(3) 其中：ACeRam 是CES構件的橫截面積；而J 重設 (VMI )是經由CES構件且要在臨界電壓VMI 下施加到CES構件以將CES構件置於絕緣狀態下的電流密度。
依據一實施例，可藉由注入充足的電子數量以滿足莫特變換準則，來將CES構件置於導電的記憶體狀態下（例如藉由從絕緣的記憶體狀態變換）。
在將CES變換到導電的記憶體狀態時，在已注入了足夠的電子且跨CES設備的終端的位勢克服了臨界切換位勢（例如V 設定 ）時，經注入的電子開始屏蔽及去局限化雙佔據的電子（double-occupied electron）以逆轉不均衡反應及關閉能帶間隙。用於在允許變換到導電的記憶體狀態的臨界電壓VMI 下將CES變換到導電的記憶體狀態的電流密度J 設定 (VMI )可依據如下的表達式(4)來表示： 其中： (4)AB 是波耳半徑。
依據一實施例，用於在讀取操作中偵測CES設備的記憶體狀態的「讀取窗」102可被設定為在讀取電壓V讀取 下，圖1A的繪圖中CES設備處於絕緣狀態下時的部分106及圖1A的繪圖中CES設備處於導電狀態下時的部分104之間的差異。在一特定實施方式中，讀取窗102可用來決定構成CES設備的材料的托馬斯費米屏蔽長度λ TF 。例如，電壓V重設 、電流密度J 重設 及J 設定 可依據如下的表達式(5)而相關：(5)
在另一實施例中，用於在寫入操作中將CES設備置於絕緣或導電的記憶體狀態下的「寫入窗」110可被設定為V重設 （J 重設 下）及V設定 （J 設定 下）之間的差異。建立|V設定 | ＞ |V重設 |允許在導電及絕緣的狀態之間進行切換。V重設 可大約在由相關行為（correlation）所引起的能帶分裂位勢處，而V設定 可大約為能帶分裂位勢的兩倍。在特定的實施方式中，可至少部分地由材料及CES設備的摻雜行為來決定寫入窗110的大小。
在CES設備中從高電阻/電容變換到低電阻/電容的行為可由CES設備的奇異阻抗（singular impedance）所表示。圖1B描繪了示例可變阻抗設備（例如CES設備）（例如可變阻抗設備124）的等效電路的示意圖。如所述，可變阻抗設備124可包括可變電阻及可變電容兩者的特性。例如，在一實施例中，可變阻抗設備的等效電路可包括與可變電容（例如可變電容器128）並聯的可變電阻（例如可變電阻器126）。當然，雖然可變電阻器126及可變電容器128在圖1B中被描繪為包括離散的元件，可變阻抗設備（例如可變阻抗設備124）可包括實質同質的CEM，其中該CEM包括可變電容及可變電阻的特性。以下的表格1描繪了示例可變阻抗設備（例如可變阻抗設備100）的示例真值表。 表格1
依據一實施例，用於將CES設備的狀態偵測為處於低阻抗或導電狀態下或者處於高阻抗或絕緣狀態下的讀取操作可包括在跨CES的終端施加特定電壓的期間量測訊號。在如上文在圖1A中所繪示的一個實例中，可跨CES的終端施加電壓V讀取 。依據一實施例，可至少部分地基於在施加電壓V讀取 時CES中的電流或電流密度的數值來偵測CES設備的狀態。在讀取操作的一示例實施方式中，可從預先充電的位元線（bitline）向CES的終端施加電壓V讀取 。在讀取操作期間所施加的較大的值V讀取 可允許在雜訊存在的情況下可靠地基於電流或電流密度的數值來偵測CES的狀態。然而，可能需要將讀取操作期間的V讀取 限制為小於V重設 ，以便避免不想要的重設操作將CES設備置於高阻抗或絕緣狀態下。
用於偵測非揮發性記憶構件的阻抗狀態的方案可包括複合的定時電路系統以避免因為位元線不管非揮發性記憶構件的特定阻抗狀態而完全放電所引起的混疊。如下文所討論的，形成於電壓源及非揮發性記憶構件的終端之間的負載構件可形成電阻梯（resistive ladder）。此處，可感測位元線上的電壓以決定非揮發性記憶構件的特定阻抗狀態。在此背景下，如本文中所指稱的「電壓源」意指用來向節點、導體、終端等等施加被維持在特定電壓位準下的訊號的設備。在一個實例中，電壓源可將經施加的訊號維持在靜態的電壓位準下，使得該電壓位準並不隨時間顯著改變。在另一實例中，電壓源可將經施加的訊號維持為振盪訊號或依據某個其他的設定檔而隨時間變化的訊號。
圖2為用於在選自非揮發性記憶設備206、208及210之中的非揮發性記憶設備上執行讀取操作的電路的示意圖。在一特定實施方式中，非揮發性記憶設備206、208及210被形成為CES構件，例如CeRAM構件。然而，非揮發性記憶設備206、208及210可能形成自相關電子材料以外的材料且使用不同的技術來形成，且所請標的在這方面是不受限的。並且，為了易於說明起見，圖2僅示出三個可選擇的非揮發性記憶構件。應瞭解的是，可在更大的陣列中在其他實施例中實施所繪示及描述的特徵，該等陣列包括更多字線（wordline）及每字線多個可選擇的非揮發性記憶構件（例如在可選擇的位元格（bitcell））。
非電壓記憶設備206、208及210中的各者被示為包括耦接到位元線BL的第一終端及耦接到被實施為FET M6、M8及M10的相對應導電構件的第二終端。在讀取操作中，可升高相對應於所選出的非揮發性記憶設備206、208或210的字線上的電壓以關閉相對應的FET M6、M8或M10。關閉相對應FET的行為將所選出的非揮發性記憶設備的第二終端連接到參考節點（例如接地節點）。
在此背景下，「導電構件」包括了能夠容許電流通過兩個節點之間的電路構件。在一特定實施方式中，導電構件可至少部分地基於特定的條件來變化被容許通過節點之間的電流。本文中所述的特定實施方式採用FET作為導電構件以至少部分地基於施加到閘極端的電壓來容許電流通過源極端及汲極端之間。然而，應瞭解的是，這些僅是為了說明的目的而提供的說明書及繪圖中的導電構件的實例，且可將其他類型的設備（例如雙極電晶體、二極體、可變電阻器等等）用作導電構件，且所請標的在此方面是不受限的。在此背景下，具有第一及第二終端的導電構件可針對特定訊號藉由在第一及第二終端之間提供具有非常小的或微不足道的阻抗的導電路徑來「連接」第一及第二終端。在一個特定示例實施方式中，導電構件可至少部分地基於提供到導電構件的第三終端的訊號（例如基於施加到第三終端的電壓或電流）來變化第一及第二終端之間的阻抗。在一個態樣中，導電構件可「關閉（close）」以藉此回應於提供在第三終端上的訊號而連接第一及第二終端。同樣地，導電構件可「開啟（open）」以藉此回應於提供在第三終端上的不同訊號而斷接第一及第二終端。在一個態樣中，開啟狀態下的導電構件可藉由移除或中斷電路的第一及第二部分之間的導電路徑來將電路的第一部分與電路的第二部分隔離。在另一態樣中，導電構件可基於提供到第三終端的訊號來在開啟及關閉狀態之間變化第一及第二終端之間的阻抗。
在此背景下，「位元線」包括一導體，該導體可在寫入操作期間連接到記憶構件的至少一個終端以傳送變更記憶構件的記憶體狀態的訊號，或可在讀取操作期間連接到記憶構件的至少一個終端以傳送指示記憶構件的目前記憶體狀態的訊號。並且，在此背景下，「字線」包括用於傳送一訊號的導體，該訊號用來選出要在讀取操作或寫入操作中存取的特定位元格或位元格群組（或特定的記憶構件或記憶構件群組）。在一特定示例實施方式中，可升高或降低字線上的訊號的電壓以選出或取消選取要在讀取或寫入操作期間連接到相對應的位元線或位元線群組（或特定的記憶構件或記憶構件群組）的特定的位元格或位元格群組（或特定的記憶構件或記憶構件群組）。然而，應瞭解的是，這僅是字線的一個實例，且所請標的在這方面是不受限的。並且，在此背景下，「參考節點」包括電路中被維持在特定電壓位準下或相對於電路中的另一節點被維持在特定電壓差下的節點。在一個實例中，參考節點可包括或連接到接地節點（例如相對於供應電壓處於0.0V）。在其他特定實施方式中，可相對於接地節點的電壓將參考節點維持在特定的電壓下。
在讀取操作中，感測放大器220可至少部分地基於施加到反相器212的閘極的電壓來在讀取操作中偵測所選出的非揮發性記憶設備206、208或210的目前狀態。此處，位元線BL上的電壓可為所選出的非揮發性記憶設備的特定阻抗狀態的函數。若所選出的非揮發性記憶設備處於低阻抗或導電狀態，則可升高反相器的輸出端上的電壓以關閉FET M2且完成負回授而將送到鎖存器214的輸入電壓拉得更低。若所選出的非揮發性記憶設備處於高阻抗或絕緣狀態，則可降低反相器212的輸出端上的電壓以開啟FET M2且升高送到鎖存器214的輸入電壓。鎖存器214可在輸出端處產生資料值Q（例如輸出為「0」或「1」的值）。依據一實施例，可調諧FET M2及反相器212的操作性質以考慮低阻抗或導電狀態下的所選出的非揮發性記憶設備（例如非揮發性記憶構件206、208或210）的失配上的變化性。
位元線BL經由電阻構件202及204耦接到電壓源V感測 。在非揮發性記憶構件206、208及210被形成為CES構件的特定實施方式中，電阻構件202及204可在相同或類似的製程步驟中被類似地形成為CES構件。此處，被形成為CES構件的電阻構件202及204可被形成或置於低阻抗或導電狀態下。依據一實施例，形成負載的電阻構件202及204可防止在讀取操作中不想要地重設所選出的非揮發性記憶構件。例如，假設電阻構件202及204及低阻抗或導電狀態下的所選出的非揮發性記憶構件具有相同的電阻R ，則跨所選出的非揮發性記憶構件的終端電壓可大約為V感測 /3（其可遠低於產生不想要的重設操作的V重設 ）。例如若來自電阻構件202及204的結合負載高於R ，則可降低此電壓（例如到V感測 /3）。假設非常小的電流流到反相器212的閘極，則所選出的非揮發性記憶構件中的電流可能為V感測 /3R （例如遠低於足以進行重設操作的電流I重設 ）。應瞭解的是，在其他實施方式中，電阻構件202及204的結合電阻可大於或小於低阻抗或導電狀態下的所選出的非揮發性記憶構件的電阻的兩倍。在一個替代性實施方式中，電阻構件202及204的結合電阻可與低阻抗或導電狀態下的所選出的非揮發性記憶構件的電阻大約相同。在另一替代性實施方式中，電阻構件202及204的結合電阻可為低阻抗或導電狀態下的所選出的非揮發性記憶構件的電阻的大約三倍。應瞭解的是，這些僅是可形成於電壓源與所選出的非揮發性記憶構件的終端之間的負載的實例，且所請標的在這方面是不受限的。
並且，在電阻構件202及204被形成為天生即處於低阻抗或導電狀態下的CES構件的特定實施方式中，特定地串聯耦接電阻構件202及204可以兩個方式提供強健的操作。首先，若所選出的記憶構件206、208或210處於高阻抗狀態下，則串聯連接的電阻構件（202及204）可充當順應電流限制電路，因而防止在所選出的記憶構件中亂真地將狀態變換到導電狀態。其次，在需要更多電流時，串聯連接的CES構件可引過額外的電壓，藉此防止跨所選出的記憶構件建立足以進行設定操作的電壓偏壓。或者，若所選出的記憶構件（206、208或210）處於導電狀態，則串聯連接的構件可與所選出的記憶構件一同形成電阻梯電路。因此，跨一系列的CES構件中的任何CES構件的電壓偏壓可被減少到使得沒有該系列中的CES構件中的任何一者經歷超過RESET位勢的電壓偏壓。並且，串聯連接的電流限制性質亦可防止建立足以進行重設操作的電流，藉此保護免於亂真地將狀態變換成高阻抗狀態。如可由本領域中的技術人員所觀察到的，可能存在著串聯的多個此類構件。充當串聯連接的負載的CES構件的數量提供了操作強健性對上感測速度之間的取捨。依據一實施例，抵抗亂真狀態變換的強健性可隨著串聯構件的數量而增加。另一方面來說，增加串聯構件的數量可減少讀取電流，因此導致較慢的感測速度。
圖3A示出一替代性實施例，其中藉由包括FET M16以在讀取操作中預先充電位元線BL來更改圖2的電路。此處，位元線BL可在開始讀取操作時被預先放電到0.0V。此外，FET M2被PFET M14替換，使得若所選出的非揮發性記憶設備處於高阻抗或絕緣狀態，則可降低反相器212的輸出端上的電壓以關閉PFET M14且升高送到鎖存器214的輸入電壓。若所選出的非揮發性記憶設備處於低阻抗或導電狀態，則可升高反相器的輸出端上的電壓以開啟FET M14且完成負回授而將送到鎖存器214的輸入電壓拉得更低。
圖3B是另一替代性實施例，其中藉由以PFET 205替換電阻構件202及204的負載來更改圖2的電路，該PFET回應於施加到閘極的類比訊號207而具有可調諧的阻抗。此處，可在外部產生類比訊號207以調整負載來達成所需的效能。
圖4A及4B為繪示上文所論述的圖2、3A及3B中所示的電路的特定實施方式的優點的繪圖。圖4A示出所感測的非揮發性記憶設備（例如非揮發性記憶設備206、208或210）處於導電或低阻抗狀態時的模擬結果。此處，中間電壓可能最高僅升高到V感測 /3或0.3V。這由於V重設 的變化而提供了改良的讀取強健性裕度。
在圖4B中，跨所感測的非揮發性記憶設備（例如非揮發性記憶設備206、208或210）的終端的電壓可接近1.0V下的感測電壓。然而，通過所感測的非揮發性記憶設備的電流可能僅勉強接近100nA。這可能遠低於順應電流以將所感測的非揮發性記憶構件變換到高阻抗或絕緣狀態。
在另一實施例中，圖5A為依據一實施例的用於將讀取操作施用於非揮發性記憶構件的電路的示意圖。位元格包括可在讀取操作中耦接到預先充電的位元線的非揮發性記憶構件402。在一特定實施方式中，非揮發性記憶構件402可被形成為如上所述的CES構件或CeRAM構件。然而，應瞭解的是，CES或CeRAM構件僅是可用來形成非揮發性記憶構件的設備的實例，且所請標的在這方面是不受限的。可接著關閉FET M20以將非揮發性記憶構件602的第一終端連接到節點B（例如參考節點）。可至少部分地基於非揮發性記憶構件402的第二終端上的節點A處的訊號來偵測非揮發性記憶構件402的目前狀態。例如，如圖5C中所示，可將非揮發性記憶構件402的第二終端上的節點A處的訊號與感測放大器404處的參考訊號Ref進行比較。可至少部分地基於感測放大器404的輸出訊號來偵測非揮發性記憶體402的目前狀態。依據一實施例，感測放大器404可包括差動放大器以基於輸入端處的電壓之間的差異來在輸出訊號上給予線性或非線性增益，該差動放大器是使用本領域中的技術人員已知的電路系統及技術來形成的。
圖5B是依據一實施例與非揮發性記憶構件402結合執行的讀取操作的時序圖。如所示，位元線可在終端處被預先充電到特定的電壓（例如到如所示的0.3V）。在預先充電位元線之後，可升高字線WL上的電壓以關閉FET M20，而將非揮發性記憶構件402連接到節點B。在特定的實施方式中，節點B可例如直接連接到VSS或經由電流控制NMOS設備來耦接到VSS。節點A處的電壓的部分406可為回應於非揮發性記憶構件402處於低阻抗或導電狀態的指示節點A處的電壓的剖線，而部分408可為回應於CES構件處於高阻抗或絕緣狀態的指示節點A處的電壓的剖線。如可觀察到的，由部分406及408所表示的電壓可隨時間衰減，如同在預先充電操作期間被充電的電容隨時間放電。
圖5B的底部的繪圖的部分Ref可類似地隨時間衰減。依據一實施例，感測放大器404的輸出訊號可隨時間積成（integrate）以提供指示CEM的目前狀態的值（例如指示非揮發性記憶體402處於高阻抗或絕緣狀態的正積成結果及指示非揮發性記憶構件402處於低阻抗或導電狀態的負積成結果）。
依據一實施例，為了在用來決定非揮發性記憶構件402的阻抗狀態的讀取操作中避免不想要的重設事件，感測放大器404可被設計為操作在非常低的電壓域下（例如以將跨CES 402的終端的電壓維持在V重設 以下）。然而，操作在如此低的電壓域下可能需要複雜的電路系統以維持充足的訊號雜訊比以供在讀取操作期間可靠地偵測阻抗狀態。
依據一實施例，用於偵測非揮發性記憶設備的阻抗狀態的感測放大器可被配置為操作在高於非揮發性記憶設備的電壓域的電壓域下。如下文所述，位元線由電容所分離的部分可在讀取操作中被預先充電到不同的電壓。這可允許使用較簡單的感測放大器設計，該設計能夠操作在高於非揮發性記憶設備的電壓域的電壓域下同時避免不想要的重設操作。
圖6A是一示意圖，其中可基於電阻構件R中間 來產生參考電壓Ref1以供用於偵測所選出的非揮發性記憶構件（例如非揮發性記憶構件502或非揮發性記憶構件504）的狀態。在一特定實施方式中，非揮發性記憶構件502或504可被形成為如上所述的CES構件或CeRAM構件。然而，應瞭解的是，CES或CeRAM構件僅是可用來形成非揮發性記憶構件的設備的實例，且所請標的在這方面是不受限的。在讀取操作中，非揮發性記憶構件502的終端上的節點A2或非揮發性記憶構件504的終端上的節點A4可以藉由開關S1或S2可切換地耦接到感測放大器508的輸入端A1。開關S1及S2可由若干導電構件（例如NFET或PFET設備）中的任何一者形成。在一實例中，在讀取操作中可關閉開關S1且可開啟開關S2以偵測非揮發性記憶構件502的目前狀態。類似地，在讀取操作中可開啟開關S1且可關閉開關S2以偵測非揮發性記憶構件504的目前狀態。
所選出的非揮發性記憶構件502或504的終端上的節點A2或節點A4經由電容Cc耦接到感測放大器508的第一輸入端A1。類似地，電阻構件R中間 的終端上的節點A6被耦接到感測放大器508的第二終端Ref1以提供參考電壓Ref1。依據一實施例，位元線的包括所選出的非揮發性記憶構件（非揮發性記憶構件502或504）的終端上的節點A2或A4的不同部分被電容Cc分離且被預先充電到不同的電壓以供進行讀取操作。可藉由回應於字線WL上的較低電壓而關閉FET M52來將包括連接到所選出的非揮發性記憶構件的終端的節點A2或A4的第一部分預先充電到0.3V。可藉由回應於字線WL上的較低電壓而關閉FET M50來將連接到感測放大器508的輸入端A1的第二部分預先充電到1.0V。類似地，位元線的將電阻構件R中間 的終端的節點A6耦接到由電容Cc所分離的感測放大器508的輸入端Ref1的不同部分被預先充電到不同的電壓以供進行讀取操作。可藉由回應於字線WL上的較低電壓而關閉M62來將電阻構件R中間 的終端上的節點A6預先充電到0.3V。可藉由回應於字線WL上的較低電壓而關閉FET M60來將連接到感測放大器508的輸入端A1的第二部分預先充電到1.0V。
依據一實施例，電容Cc可大於與節點A1及終端REF1處的固有電容相比微不足道的電容（例如5.0到10.0 fF的數量級）。電容Cc可由若干設備中的任何一者形成，例如MIM電容器或耦接金屬氧化半導體（MOS）的電容器。特定節點（例如A0及Ref0）處的固有電容可取決於若干因素中的任何一者，例如位元線上的行的數量。
依據一實施例，由R中間 所產生的訊號可被配置為產生參考電壓Ref1，該參考電壓大約是在由導電或低阻抗狀態下的所選出的非揮發性記憶構件產生在終端A1上的第一電壓及由絕緣或高阻抗狀態下的所選出的非揮發性記憶構件產生在終端A1上的第二電壓之間。
圖6B是依據圖6A中所示的電路的實施例的讀取操作的時序圖。如所示，字線WL的電壓在預先充電時段期間保持是低的以將位元線連接到輸入端A1的一部分預先充電到1.0V及將位元線連接到所選出的非揮發性記憶構件（例如非揮發性記憶構件502或504）的終端的節點A2或A4的一部分預先充電到0.3V。在字線WL的電壓被升高到將所選出的非揮發性記憶構件連接到參考節點時，節點A0處的電壓開始隨著經充電的電容Cc經由節點B2或B4放電而減少。回應於此，感測放大器的輸入端A1上的電壓可類似地衰減。然而，如上文所論述的，輸入端A1上的電壓可能取決於所選出的非揮發性記憶構件是否處於高阻抗或絕緣狀態或者處於低阻抗或導電狀態而以不同的速率衰減。例如，若所選出的非揮發性記憶構件處於高阻抗或絕緣狀態，則節點A1處的電壓可能依據部分518中所描繪的剖線而衰減。若所選出的非揮發性記憶構件處於低阻抗或導電狀態，則輸入端A1處的電壓可能依據部分520中所描繪的剖線而衰減。感測放大器508的第二輸入端處的節點Ref0處的電壓可能依據由標示為Ref1的部分所描繪的剖線而衰減。感測放大器508的輸出訊號可提供表示輸入端Ref1處的電壓及輸入端A1處的電壓之間的差異的訊號，該訊號可被積成以提供指示所選出的非揮發性記憶構件處於高阻抗或導電狀態的正值或提供指示所選出的非揮發性記憶構件處於低阻抗或導電狀態的負值。
將終端Ref1及A1預先充電可允許感測放大器偵測這些終端之間的小的電壓差。雖然特定的繪示的實施例示出終端Ref1及A1被預先充電到1.0V，可將終端Ref1及A1預先充電到不同的特定通用電壓以便允許偵測感測放大器508處的小的電壓差。
圖7是依據非揮發性記憶構件陣列的特定實施方式的用於向非揮發性記憶構件施用讀取操作的電路的示意圖。可升高或降低字線WL1、WL2、WL3或WL4上的電壓以在讀取操作中選出位元格。可藉由關閉相對應的開關S62、S64、S66或S68以經由電容Cc將所選出的位元格的非揮發性記憶構件耦接到感測放大器602的第一輸入端來選出所選出的字線內的特定位元格。可類似地經由電容Cc將參考電阻或阻抗耦接到感測放大器602的第二輸入端。在讀取操作中，可將感測放大器602的輸入端處的節點預先充電到第一電壓，同時可如上文與圖6A及6B結合論述地將節點608及610預先充電到具有大於第一電壓的數值的數值的第二電壓。可接著如上文所論述地藉由積成感測放大器602的輸出訊號來偵測所選出的位元格的非揮發性記憶構件的目前狀態。
圖6A的特定示例實施方式示出了使用設備R中間 來產生要提供到感測放大器的輸入端的參考訊號，該設備提供了大約在非揮發性記憶構件502及504的可能的低（導電）及高（絕緣）阻抗狀態之間的阻抗狀態。在一個實施方式中，構件R中間 可由天生即處於高阻抗或絕緣狀態或者低阻抗或導電狀態下的CES構件的組合所形成。用於實施R中間 的示例佈局示於圖8A到8F中，其中RL 指示置於低阻抗或導電狀態下的CES構件，而RH 指示置於高阻抗或絕緣狀態的CES構件。在圖8A中，造成的電阻R中間 = RH /n。在圖8B中，造成的電阻可提供R中間 = RL* n。在圖8C中，造成的電阻可提供R中間 = n1* RL + RH /n2 ，其中n1 是RL 構件的計數值而n2 是RH 構件的計數值。在圖8D中，造成的電阻可提供R中間 = RH || (RH /n2 +RL* n1 )，其中n2 是並聯耦接的RH 構件的數量而n2 是串聯耦接的RL 構件的數量。在圖8E中，造成的電阻可提供R中間 = [RH || (RH /2 + 2* RL )] + RL 。在圖8F中，造成的電阻可提供R中間 = [RH ||(RH /2 + RL )] +RL 。然而，應瞭解的是，這些僅是用來針對示例實施方式給予參考阻抗或電阻的示例佈局，且所請標的在這方面是不受限的。
在特定實施例（例如本文中先前所述的彼等實施例）中，可形成複數個CEM設備以產生積體電路設備，該積體電路設備可例如包括具有第一CEM的第一相關電子設備及具有第二相關電子材料的第二相關電子設備，其中第一及第二CEM可包括實質上不同的阻抗特性。並且，在一實施例中，第一CEM設備及第二CEM設備可被形成於特定的積體電路層內。進一步地，在一實施例中，將第一及第二CEM設備形成在特定的積體電路層內的步驟可包括至少部分地藉由選擇性外延沉積來形成CEM設備。在另一實施例中，舉例而言，可至少部分地藉由離子植入法形成特定積體電路層內的第一及第二CEM設備以例如變更第一及/或第二CEM設備的阻抗特性。
並且，在一實施例中，可至少部分地藉由CEM的原子層沉積來將二或更多個CEM設備形成於特定的積體電路層內。在進一步實施例中，可至少部分地藉由結合敷層沉積及選擇性外延沉積來形成第一相關電子開關材料的複數個相關電子開關設備中的一或更多者及第二相關電子開關材料的複數個相關電子開關設備中的一或更多者。此外，在一實施例中，第一及第二存取設備可分別與第一及第二CEM設備實質相鄰地定位。
在進一步實施例中，複數個CEM設備中的一或更多者在一實施例中可個別定位在積體電路內在第一金屬化層的電導線及第二金屬化層的電導線的一或更多個交點處。一或更多個存取設備可定位在第一金屬化層的電導線及第二金屬化層的電導線的交點中的各別的一或更多者處，其中存取設備在一實施例中可與各別的CEM設備配對。在進一步的實施例中，可將CEM設備與如本文中所述的且由相同或不同製造所形成的導電構件結合形成在設備中。在一示例實施方式中，可使用不同的及/或互補的製程技術（例如互補金屬氧化物半導體（CMOS）技術）來將CEM設備與導電構件結合形成。
在以上說明中，在特定的使用背景（例如論述有形元件（及/或類似地為有形材料）的情況）下，在是在「上（on）」及是在「上方（over）」之間存在著區別。作為一實例，將物質沉積在基材「上」指的是涉及在此後一種的實例中在所沉積的物質及基材之間沒有中介物（例如中介物質（例如在干涉製程操作期間所形成的中介物質））的情況下的直接實體及有形的接觸的沉積行為；不過，沉積在基材「上方」，雖然被瞭解為可能包括沉積在基材「上」（因為在「上」亦可被精確地描述為在「上方」），然而亦被瞭解為包括了一或更多種中介物（例如一或更多種中介物質）存在於所沉積的物質及基材之間使得所沉積的物質不一定與基材進行直接實體及有形接觸的情況。
在適當的特定使用背景（例如其中是論述有形的材料及/或有形的元件）下在「下（beneath）」及在「下方（under）」之間作出了類似的區別。雖然在「下」在此類特定使用背景下是要一定暗示實體及有形接觸（與剛剛描述的「上」類似），「下方」可能包括存在著直接實體及有形接觸但不一定暗示直接實體及有形接觸（例如在一或更多種中介物（例如一或更多種中介物質）存在時）的情況。因此，在「上」被瞭解為意指「緊接在上方」，而在「下」被瞭解為意指「緊接在下方」。
同樣地理解的是，是以先前所述的與用語「上（up）」、「下（down）」、「頂」、「底」等等類似的方式瞭解例如為「上方」及「下方」的用語。這些用語可用來促進論述，但不是要一定限制所請標的的範圍。例如，作為一實例，用語「上方」並不意味著暗示請求項範圍例如僅限於實施例例如相較於是上下翻轉的實施例而言是正面朝上的情況。作為一個說明，一個示例包括了倒裝晶片，舉例而言，其中在各種時間點（例如在製造期間）的定向可能不一定相對應於最後產品的定向。因此，即使可適用的字面的請求項語言可能以其他方式解譯，作為一實例，若物體是在呈一特定定向（例如上下翻轉）的可適用的請求項範圍內，則作為一個實例，同樣地，所要的是，亦要將後者解譯為包括在呈另一定向（例如正面朝上）的可適用的請求項範圍內，再次地，作為一實例，反之亦然。當然，再次地，一如以往在專利申請案的說明書中的情況，特定的說明及/或使用背景提供了關於所要作出的合理推論的有幫助的指引。
除非另有指示，在本揭示案的背景下，用語「或」若是用來關聯列表（例如A、B或C），則是要意指A、B及C（在此處是以包含性的意義使用）以及A、B或C（在此處是以排他性的意義使用）。在這樣瞭解的情況下，「及」是以包含性的意義使用的，且要意指A、B及C；而「及/或」可用來為了慎重起見而說清楚所要的是所有上述的意義，然而並不需要這樣使用。此外，用語「一或更多個」及/或類似的用語用來以單數描述任何特徵、結構、特性等等，「及/或」亦用來描述複數個特徵、結構、特性等等及/或特徵、結構、特性等等的某些其他組合。並且，作為一個實例，用語「第一」、「第二」、「第三」等等是用來區隔不同的態樣的，而不是供應數值限制或暗示特定的順序，除非另有明確指示。同樣地，用語「基於」及/或類似的用語被瞭解為不一定是要傳達窮舉的因素列表，而是要允許不一定明確描述的額外因素的存在。
並且，對於關於所請標的的實施方式且經受關於程度的測試、量測及/或規範的情況而言，是要使用以下方式來進行瞭解。作為一實例，在一給定情況下，假設要量測實體性質的值。繼續該實例，若具有通常技藝者相當可能想到用以進行關於程度的測試、量測及/或規範（至少是針對該性質）的替代合理方法，則至少為了實施的目的，所請標的要涵蓋這些替代合理方法，除非另有明確指示。作為一實例，若產生了一區域上的量測的繪圖且所請標的的實施方式指稱採用了該區域上的一種斜率量測法，但用以估算該區域上的斜率的各種合理及替代的技術存在，則所請標的要涵蓋那些合理的替代技術，即使那些合理的替代技術並不提供相同的值、相同的量測或相同的結果，除非另有明確指示。
進一步注意的是，用語「類型」及/或「類」若例如與一特徵、結構、特性等等一同使用，則使用「光學的」或「電氣的」作為簡單的實例，指的是至少部分地具有該特徵、結構、特性等等及/或關於該特徵、結構、特性等等，使得微量變化（即使是原本可能不被認為是與該特徵、結構、特性等等完全一致的變化）的存在一般而言並不防止該特徵、結構、特性等等具有一定「類型」及/或是「類似的」（舉例而言，例如是「光學類型的」或是「光學類的」），若是微量變化夠微小使得該特徵、結構、特性等等在此類變化亦存在的情況下仍會被認為是主要地存在的話。因此，繼續此實例，用語光學類型的及/或光學類的性質一定是要包括光學性質。同樣地，作為另一實例，用語電氣類型的及/或電氣類的性質一定是要包括電氣性質。應注意的是，本揭示案的說明書僅提供了一或更多個說明性實例，且所請標的不是要限於一或更多個說明性示例；然而，再次地，一如針對專利申請案的說明書的情況，特定的說明及/或使用背景提供了關於所要作出的合理推論的有幫助的指引。
在以上說明中，已描述了所請標的的各種態樣。為了解釋的目的，作為實例，闡述了例如為量、系統及/或配置的具體細節。在其他的實例中，忽略及/或簡化了習知的特徵，以便不模糊所請標的。雖然在本文中已說論及/或描述了某些特徵，本領域中具技藝者現將想到許多更改、替代、改變及/或等效物。因此，要瞭解的是，在更改及/或改變落在所請標的內時，隨附的請求項要涵蓋該等所有的更改及/或改變。
此說明書各處對於一個實施方式、一實施方式、一個實施例、一實施例等等的指稱意味的是，與特定實施方式及/或實施例結合描述的特定特徵、結構及/或特性被包括在所請標的的至少一個實施方式及/或實施例中。因此，例如在此說明書各處的各種地方出現這些短語不一定是要指相同的實施方式或所述的任何一個特定的實施方式。並且，要瞭解的是，所描述的特定特徵、結構及/或特性能夠以各種方式結合在一或更多個實施方式中，且因此是在所要的請求項範圍內的，舉例而言。當然，一般而言，這些及其他議題是隨背景脈絡而有所不同的。因此，特定的說明及/或使用背景提供了關於所要作出的推論的有幫助的指引。
雖然已繪示及描述了目前被認為是示例特徵之物，本領域中的技術人員將瞭解的是，在不脫離所請標的的情況下，可作出各種其他更改且可用等效物替代。此外，可在不脫離本文中所述的中心概念的情況下作出許多更改以將特定情況適應於所請標的的教示。因此，所要的是，所請標的並不限於所揭露的特定實例，而是此類所請標的亦可包括落於隨附的請求項及其等效物的範圍之內的所有態樣。
102‧‧‧讀取窗
104‧‧‧部分
106‧‧‧部分
108‧‧‧點
110‧‧‧寫入窗
116‧‧‧點
124‧‧‧可變阻抗設備
126‧‧‧可變電阻器
128‧‧‧可變電容器
202‧‧‧電阻構件
204‧‧‧電阻構件
205‧‧‧PFET
206‧‧‧非揮發性記憶構件
207‧‧‧類比訊號
208‧‧‧非揮發性記憶構件
210‧‧‧非揮發性記憶構件
212‧‧‧反相器
214‧‧‧鎖存器
220‧‧‧感測放大器
402‧‧‧非揮發性記憶構件
404‧‧‧感測放大器
406‧‧‧部分
408‧‧‧部分
502‧‧‧非揮發性記憶構件
504‧‧‧非揮發性記憶構件
508‧‧‧感測放大器
602‧‧‧感測放大器
608‧‧‧節點
610‧‧‧節點
在本說明書的總結部分中具體指出及明確主張所請標的。然而，關於組織及/或操作方法兩者以及該兩者的目標、特徵及/或優點，其可藉由在與隨附的繪圖一起閱讀時參照以下詳細說明來最佳地瞭解，在該等繪圖中：
圖1A示出依據一實施例的針對CES設備的電流密度對上電壓的繪圖；
圖1B為依據一實施例的CES設備的等效電路的示意圖；
圖2為依據一實施例的用於將讀取操作施用於非揮發性記憶構件的電路的示意圖；
圖3A為依據一替代性實施例的用於將讀取操作施用於非揮發性記憶構件的電路的示意圖；
圖3B為依據一替代性實施例的用於將讀取操作施用於非揮發性記憶構件的電路的示意圖；
圖4A及4B為繪示特定實施方式的優點的繪圖；
圖5A為依據一實施例的用於將讀取操作施用於非揮發性記憶構件的電路的示意圖；
圖5B為依據一實施例的讀取操作的時序圖；
圖5C為依據一實施例的偵測電路的一部分的示意圖；
圖6A為依據一替代性實施例的用於將讀取操作施用於非揮發性記憶構件的電路的示意圖；
圖6B為依據一實施例的讀取操作的時序圖；
圖7為依據一替代性實施例的用於將讀取操作施用於非揮發性記憶構件的電路的示意圖；及
圖8A到8F為依據一實施例的形成用於產生參考訊號的電阻的替代性電路的示意圖。
在以下詳細說明中參照隨附的繪圖，該等繪圖形成該說明的一部分，其中類似的標號可在各處指定相對應的及/或相似的類似部件。將理解的是，例如為了說明的簡單性及/或明確性起見，圖式不一定是依比例繪製的。例如，某些方面的尺度可能相對於其他方面是誇大的。進一步地，要瞭解的是，可利用其他的實施例。並且，可在不脫離所請標的的情況下作出結構性的及/或其他的改變。在此說明書各處對於「所請標的」的指稱指的是要由一或更多個請求項或其任何部分所涵蓋的標的，且不一定是要指完整的請求項組、特定的請求項組的組合（例如方法請求項、裝置請求項等等）或特定的請求項。亦應注意的是，方向及/或參考（例如上、下、頂、底等等）可用來促進繪圖的論述且不是要來限制所請標的的應用的。因此，不要將以下詳細說明拿來限制所請標的及/或等效物。
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國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (22)

  1. 一種設備，包括： 一或更多個第一非揮發性記憶構件，該一或更多個非揮發性記憶構件中的至少一者包括耦接到一位元線的一第一終端及耦接到一節點的一第二終端； 一感測電壓源，經由一負載耦接到該第一終端；及 一電路，經由該位元線耦接到該第一終端以至少部分地基於該位元線上的一訊號來偵測該一或更多個第一非揮發性記憶構件的一阻抗狀態。
  2. 如請求項1所述的設備，其中該第二終端經由一導電構件耦接到該節點，該導電構件被配置為回應於一字線上的一訊號而將該第二終端連接到該節點。
  3. 如請求項1所述的設備，其中該負載包括由相關電子材料所形成的一或更多個設備。
  4. 如請求項1所述的設備，其中該負載包括串聯連接的一或更多個第二相關電子開關（CES）。
  5. 如請求項1所述的設備，其中該負載包括跨一場效電晶體的源極端及汲極端的至少一個負載。
  6. 如請求項4所述的設備，其中該等CES被維持在一導電或低阻抗狀態下。
  7. 如請求項1所述的設備，其中該一或更多個非揮發性記憶構件中的該至少一者能夠被置於一高阻抗或絕緣狀態或者一低阻抗或導電狀態下。
  8. 如請求項7所述的設備，其中該負載包括大於該一或更多個非揮發性記憶構件中的該至少一者的一電阻的一電阻。
  9. 如請求項1所述的設備，其中經由該位元線耦接到該第一終端的該電路被配置為至少部分地基於該位元線的一電壓來偵測該阻抗狀態。
  10. 如請求項9所述的設備，更包括一導電構件，該導電構件用來至少部分地基於該阻抗狀態來選擇性地將該位元線耦接到該節點。
  11. 一種方法，包括以下步驟： 將一非揮發性記憶構件的一第一終端耦接到一位元線上的一節點，該位元線上的該節點經由一負載而耦接到一電壓源，該非揮發性記憶構件的一第二終端耦接到一參考節點；及 至少部分地基於該節點處的一電壓來偵測該位元線上的一阻抗狀態。
  12. 如請求項11所述的方法，其中該非揮發性記憶構件是至少部分地回應於一字線上的一電壓而選自複數個非揮發性記憶構件。
  13. 一種設備，包括： 一或更多個非揮發性記憶構件，耦接到位元線的一第一部分； 一第一電容，形成於該位元線的該第一部分及該位元線的一第二部分之間； 預先充電電路系統，用來將該位元線的該第一部分預先充電到一第一預先充電電壓，及將該位元線的該第二部分預先充電到一第二預先充電電壓；及 偵測電路系統，用來至少部分地基於該位元線的該第二部分上的一訊號來偵測該一或更多個非揮發性記憶構件中的至少一者的一阻抗狀態。
  14. 如請求項13所述的設備，其中該一或更多個非揮發性記憶構件中的該至少一者在一第一終端處耦接到該位元線的該第一部分且在一第二終端處耦接到一參考節點。
  15. 如請求項13所述的設備，其中該預先充電電路系統被配置為回應於一字線上的一電壓而將該位元線的該第一及第二部分預先充電。
  16. 如請求項13所述的設備，其中該偵測電路系統包括一感測放大器，該感測放大器用來至少部分地基於該位元線的該第二部分上的一電壓及一參考電壓之間的差異來偵測該阻抗狀態。
  17. 如請求項16所述的設備，更包括一電路，該電路用來至少部分地基於用來提供一阻抗的一電阻構件來產生該參考電壓，該阻抗小於一高阻抗或絕緣狀態下的該一或更多個非揮發性記憶構件中的該至少一者的一阻抗且大於一低阻抗或導電狀態下的該一或更多個非揮發性記憶構件中的該至少一者的一阻抗。
  18. 如請求項17所述的設備，更包括一第二電容，該第二電容將該電阻構件的一終端耦接到該放大器的一輸入端，其中該預先充電電路系統更被配置為將該電阻構件的該終端預先充電到該第一預先充電電壓及將該感測放大器的該輸入端預先充電到該第二預先充電電壓。
  19. 如請求項13所述的設備，其中該位元線的該第二部分被預先充電到一電壓，該電壓為該位元線的該第一部分所預先充電到的一電壓的至少兩倍。
  20. 一種方法，包括以下步驟： 將一位元線的一第一部分預先充電到一第一電壓，該位元線的該第一部分耦接到一或更多個非揮發性記憶構件中的至少一者的一終端； 將該位元線的一第二部分預先充電到一第二電壓，該位元線的該第一部分經由一電容耦接到該位元線的該第一部分；及 至少部分地基於該位元線的該第二部分上的一訊號來偵測該一或更多個非揮發性記憶構件中的該至少一者的一阻抗狀態。
  21. 如請求項20所述的方法，其中偵測該阻抗狀態的步驟更包括至少部分地基於該位元線的該第二部分上的一電壓及一參考電壓之間的一差異來偵測該阻抗狀態。
  22. 如請求項21所述的方法，更包括以下步驟：至少部分地基於用來提供一阻抗的一電阻構件來產生該參考電壓，該阻抗小於一高阻抗或絕緣狀態下的該一或更多個非揮發性記憶構件中的該至少一者的一阻抗且大於一低阻抗或導電狀態下的該一或更多個非揮發性記憶構件中的該至少一者的一阻抗。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121967B2 (en) * 2016-11-29 2018-11-06 Arm Limited CEM switching device
US9947402B1 (en) * 2017-02-27 2018-04-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10580489B2 (en) * 2018-04-23 2020-03-03 Arm Ltd. Method, system and device for complementary impedance states in memory bitcells
US11011227B2 (en) 2018-06-15 2021-05-18 Arm Ltd. Method, system and device for non-volatile memory device operation
US11984160B2 (en) * 2022-02-24 2024-05-14 Globalfoundries U.S. Inc. Physical unclonable functions based on a circuit including resistive memory elements
US12159685B2 (en) 2022-10-11 2024-12-03 Globalfoundries U.S. Inc. Partitioned memory architecture and method for repeatedly using the architecture for multiple in-memory processing layers
US12136468B2 (en) 2022-10-11 2024-11-05 Globalfoundries U.S. Inc. Calibration methods and structures for partitioned memory architecture with single resistor or dual resistor memory elements
US12211585B2 (en) 2022-10-11 2025-01-28 Globalfoundries U.S. Inc. Partitioned memory architecture with single resistor memory elements for in-memory serial processing
US12106804B2 (en) 2022-10-11 2024-10-01 Globalfoundries U.S. Inc. Partitioned memory architecture with dual resistor memory elements for in-memory serial processing
US12125530B2 (en) * 2022-10-11 2024-10-22 Globalfoundries U.S. Inc. Partitioned memory architecture with single resistor or dual resistor memory elements for in-memory pipeline processing

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
KR100278656B1 (ko) * 1998-05-12 2001-02-01 윤종용 트위스트된비트라인구조를갖는반도체메모리장치
JP4493169B2 (ja) * 2000-07-04 2010-06-30 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6570797B1 (en) * 2002-05-07 2003-05-27 Taiwan Semiconductor Manufacturing Company Design for test to emulate a read with worse case test pattern
WO2003105156A1 (ja) * 2002-06-05 2003-12-18 松下電器産業株式会社 不揮発性メモリ回路及びその駆動方法並びにそのメモリ回路を用いた半導体装置
US7298640B2 (en) 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure
JP2006196124A (ja) * 2005-01-14 2006-07-27 Nec Electronics Corp メモリセル及び半導体集積回路装置
JP4262227B2 (ja) * 2005-07-22 2009-05-13 シャープ株式会社 半導体記憶装置の読み出し回路
JPWO2007026509A1 (ja) * 2005-08-29 2009-03-05 シャープ株式会社 可変抵抗素子及びその製造方法
JP2008004889A (ja) * 2006-06-26 2008-01-10 Samsung Electronics Co Ltd 半導体記憶装置
US7778063B2 (en) * 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
US7872900B2 (en) 2006-11-08 2011-01-18 Symetrix Corporation Correlated electron memory
US20080107801A1 (en) 2006-11-08 2008-05-08 Symetrix Corporation Method of making a variable resistance memory
US7639523B2 (en) 2006-11-08 2009-12-29 Symetrix Corporation Stabilized resistive switching memory
JP4745395B2 (ja) * 2006-11-17 2011-08-10 パナソニック株式会社 抵抗変化型記憶装置
US7995397B1 (en) * 2007-05-03 2011-08-09 Cypress Semiconductor Corporation Power supply tracking single ended sensing scheme for SONOS memories
WO2009114796A1 (en) 2008-03-13 2009-09-17 Symetrix Corporation Correlated electron material with morphological formations
US8773887B1 (en) 2011-05-25 2014-07-08 Peter K. Naji Resistive memory devices and related methods
US8779407B2 (en) 2012-02-07 2014-07-15 Intermolecular, Inc. Multifunctional electrode
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US8816719B2 (en) 2012-04-26 2014-08-26 Symetrix Corporation Re-programmable antifuse FPGA utilizing resistive CeRAM elements
KR20140080945A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9390779B2 (en) * 2013-03-15 2016-07-12 Qualcomm Incorporated System and method of sensing a memory cell
KR102242561B1 (ko) * 2014-10-02 2021-04-20 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
CN105590647B (zh) * 2014-11-13 2020-02-28 华邦电子股份有限公司 非易失静态随机存取存储器电路
US9735766B2 (en) 2015-07-31 2017-08-15 Arm Ltd. Correlated electron switch
US10096361B2 (en) 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
US9748943B2 (en) 2015-08-13 2017-08-29 Arm Ltd. Programmable current for correlated electron switch
US9558819B1 (en) 2015-08-13 2017-01-31 Arm Ltd. Method, system and device for non-volatile memory device operation
US9514814B1 (en) 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system
US9851738B2 (en) 2015-08-13 2017-12-26 Arm Ltd. Programmable voltage reference
US9735071B2 (en) 2015-08-25 2017-08-15 International Business Machines Corporation Method of forming a temporary test structure for device fabrication
US9584118B1 (en) 2015-08-26 2017-02-28 Nxp Usa, Inc. Substrate bias circuit and method for biasing a substrate
US10056143B2 (en) 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9755146B2 (en) 2015-09-10 2017-09-05 ARM, Ltd. Asymmetric correlated electron switch operation
US9548118B1 (en) 2015-09-22 2017-01-17 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US9589636B1 (en) 2015-09-22 2017-03-07 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US10147879B2 (en) 2015-09-30 2018-12-04 Arm Ltd. Multiple impedance correlated electron switch fabric
US9979385B2 (en) 2015-10-05 2018-05-22 Arm Ltd. Circuit and method for monitoring correlated electron switches
US10719236B2 (en) 2015-11-20 2020-07-21 Arm Ltd. Memory controller with non-volatile buffer for persistent memory operations
US9773550B2 (en) 2015-12-22 2017-09-26 Arm Ltd. Circuit and method for configurable impedance array
US9734895B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Latching device and method
US9735360B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Access devices to correlated electron switch
US9621161B1 (en) 2015-12-28 2017-04-11 Arm Ltd. Method and circuit for detection of a fault event
US10170700B2 (en) 2016-02-19 2019-01-01 Arm Ltd. Fabrication of correlated electron material devices method to control carbon
US20170244027A1 (en) 2016-02-19 2017-08-24 Arm Ltd. Method providing for a storage element
US9747982B1 (en) 2016-02-22 2017-08-29 Arm Ltd. Device and method for generating random numbers
US9786370B2 (en) 2016-02-23 2017-10-10 Arm Ltd. CES-based latching circuits
US9805777B2 (en) 2016-02-24 2017-10-31 Arm Ltd. Sense amplifier
US9660189B1 (en) 2016-02-29 2017-05-23 Arm Ltd. Barrier layer for correlated electron material
US10236888B2 (en) 2016-03-29 2019-03-19 Arm Ltd. Correlated electron switch device
US10032487B2 (en) 2016-03-31 2018-07-24 Arm Ltd. One-time and multi-time programming using a correlated electron switch
US9792982B1 (en) 2016-03-31 2017-10-17 Arm Ltd. Method, system and device for read signal generation
US9978942B2 (en) 2016-09-20 2018-05-22 Arm Ltd. Correlated electron switch structures and applications
US10352971B2 (en) 2016-09-30 2019-07-16 Arm Ltd. Voltage detection with correlated electron switch
US9972388B2 (en) 2016-10-12 2018-05-15 Arm Ltd. Method, system and device for power-up operation
US9990992B2 (en) 2016-10-25 2018-06-05 Arm Ltd. Method, system and device for non-volatile memory device operation
US9792984B1 (en) 2016-10-27 2017-10-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US9899083B1 (en) 2016-11-01 2018-02-20 Arm Ltd. Method, system and device for non-volatile memory device operation with low power high speed and high density
US9871528B1 (en) 2016-11-30 2018-01-16 Arm Ltd. Digital to analog conversion with correlated electron switch devices
US9947402B1 (en) 2017-02-27 2018-04-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US10002665B1 (en) 2017-04-05 2018-06-19 Arm Ltd. Memory devices formed from correlated electron materials
US10002669B1 (en) 2017-05-10 2018-06-19 Arm Ltd. Method, system and device for correlated electron switch (CES) device operation

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