[go: up one dir, main page]

TW201631506A - 用於垂直奈米線實現之具有緊密串聯連接的陣列 - Google Patents

用於垂直奈米線實現之具有緊密串聯連接的陣列 Download PDF

Info

Publication number
TW201631506A
TW201631506A TW104127906A TW104127906A TW201631506A TW 201631506 A TW201631506 A TW 201631506A TW 104127906 A TW104127906 A TW 104127906A TW 104127906 A TW104127906 A TW 104127906A TW 201631506 A TW201631506 A TW 201631506A
Authority
TW
Taiwan
Prior art keywords
transistor
vertical nanowire
nanowire
vertical
conductor
Prior art date
Application number
TW104127906A
Other languages
English (en)
Other versions
TWI576716B (zh
Inventor
維特 莫羅茲
傑米爾 卡瓦
Original Assignee
希諾皮斯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 希諾皮斯股份有限公司 filed Critical 希諾皮斯股份有限公司
Publication of TW201631506A publication Critical patent/TW201631506A/zh
Application granted granted Critical
Publication of TWI576716B publication Critical patent/TWI576716B/zh

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/122—Nanowire, nanosheet or nanotube semiconductor bodies oriented at angles to substrates, e.g. perpendicular to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/14—Details relating to CAD techniques related to nanotechnology
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0195—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種積體電路設計工具包括功能性單元庫(cell library)。在單元庫中的條目包含單元之規格。單元庫中的條目包括在電腦可執行語言中特定單元之規格。單元庫中至少一條目包含包括複數個電晶體及互連之單元的規格。在複數個電晶體中的至少兩電晶體至少透過互連串聯。電晶體及互連可為垂直取向以支持垂直電流通過相對於基板之垂直通道。

Description

用於垂直奈米線實現之具有緊密串聯連接的陣列
本發明係有關積體電路裝置、單元庫、單元架構以及用於積體電路裝置之電子設計自動工具。
在積體電路設計中，通常使用標準功能性單元庫。藉由在單元庫中的條目(entries)指定之設計功能性單元之處理可以是密集的，其中例如單元之尺寸、單元之驅動電源、單元的速度等等之變化中的取捨(trade-off)係藉由調整單元之組件的材料、幾何和形狀。被指定在單元庫中的設計單元之程序通常是勞力密集的處理，需要高度熟練的設計師手動設計及完善功能性單元之設計。
鰭片式場效電晶體(finFET)的發展對於設計師提供一些額外的彈性，其可以應用於特定功能性單元之變化之有效設計中。因此，一些功能性單元係基於FinFETs。FinFETs以被實現在具有網格結構之方塊結構中，其中鰭片被佈置平行於在基板上之第一方向而具有窄 間距，以及閘極被佈置在橫過鰭片之正交方向。個別功能性單元使用具有源極、汲極以及在鰭片中的通道之互補n通道以及p通道電晶體組形成。在利用FinFETs之功能性單元中個別電晶體之驅動電源及其它特性可藉由增加或減少用於給定電晶體之利用平行作為通道結構之相同鰭片的數目而調整。在單元庫之發展中這提供一些設計之細微度(granularity)。然而，許多電路參數可從精細調整電路結構受益。為了微調finFET類型的電路，可能需要鰭片和其它結構之複雜重新配置。
期望的是提供一種適合用於功能性單元庫之功能性單元實施的功能性單元設計架構其中功能性單元庫可以提供在電路參數中精細變化，同時減少設計時間及設計付出需求。
一種單元架構及利用單元架構積體電路設計工具被敘述。功能性單元庫可具有用複數個功能性單元之條目。條目包括在電腦可讀敘述語言中特定單元之規格，其中電腦可讀敘述語言應用包括電晶體及實施例用奈米線之互連的單元架構。因此，在單元庫中至少一條目可包含含有第一電晶體及第二電晶體之單元的規格。第一電晶體可以包括平行配置以形成通道結構之第一組奈米線以及設置橫過該第一組奈米線之閘極導體。第二電晶體可以包括平行配置以形成通道結構之第二組奈米線以及設置橫過該 第一組奈米線之閘極導體。在第一組中的奈米線數目可以不同於在第二組中的奈米線數目，使得個別電晶體之驅動電源可被設定精細的細微度。
單元庫被敘述以採取這種細微度的優點，其可以包括實現常見電路之功能性單元組，例如NAND閘或其它常見邏輯單元。在功能性單元組中的單元在使用於常見電路特定電晶體之實施中平行奈米線的數目可以不同。另外，在功能性單元組中的單元在使用於常見電路特定互連之實施中平行奈米線的數目可以不同。這些平行奈米線之數目變化可提供在驅動電源精細的細微度或電晶體之其它特性以及用功能性單元的相應不同性能特性。
奈米線可以在單元庫元件的結構中被使用作為互連元件。另外，被用來在垂直奈米線之間的互連用途之水平N+島在本發明內容中敘述。
積體電路被敘述，其中可以使用像本發明敘述之單元庫被製造。
該技術一方面為一種電腦系統，其適用於處理電路設計之電腦實現的代表，包含：處理器以及耦合至該處理器之記憶體。該記憶體儲存指定電路之實體實現之結構特徵的處理器可讀參數。該電路包括：複數個奈米線電晶體以及奈米線互連。該複數個奈米線電晶體中的至少兩奈米線電晶體透過至少該奈米線互連電性串聯。
在一些實施例中，該至少兩電晶體相對於基板為垂直取向。一些實施例更包含電性連接至該至少兩電 晶體之第一電晶體之源極端以及該至少兩電晶體之第二電晶體之汲極端的導體。
在一些實施例中，該第一電晶體及該第二電晶體係相同導電類型。
在一些實施例中，該奈米線互連相比於該第一垂直奈米線電晶體及該第二垂直奈米線電晶體具有相反導電類型。
在一些實施例中，該至少兩奈米線電晶體包括皆為n型電晶體之第一垂直奈米線電晶體及第二垂直奈米線電晶體，且該奈米線互連係電性連接至該第一垂直奈米線電晶體之第一汲極與該第二垂直奈米線電晶體之第一源極的第一垂直奈米線。
如本文所敘述，該技術的另一方面為一種電腦程式產品。
該技術的進一步方面為一種電腦程式產品，包含：記憶體裝置，具有單元之機器可讀規格儲存其上，該單元之該規格包括電腦可讀參數指定電路之實體實現之結構特徵。該電路包括電路單元之陣列，該些電路單元包括複數個奈米線電晶體以及垂直奈米線互連。該複數個奈米線電晶體包括第一垂直奈米線電晶體及第二垂直奈米線電晶體。該第一垂直奈米線電晶體包括在第一源極高度之第一源極和第一汲極高度之第一汲極之間之第一中間高度之第一閘極。該第二垂直奈米線電晶體包括在第二源極高度之第二源極和第二汲極高度之第二汲極之間之第二中間 高度之第二閘極。該垂至奈米線互連橫過該第一垂直奈米線電晶體之該第一中間高度且橫過該第二垂直奈米線電晶體之該第二中間高度，用以電性串聯耦接該第一垂直奈米線電晶體及該第二垂直奈米線電晶體。
在一些實施例中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體係相同導電類型。在一些實施例中，該垂直奈米線互連相比於該第一垂直奈米線電晶體及該第二垂直奈米線電晶體具有相反導電類型。
在一些實施例中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體為n型電晶體，且該第一垂直奈米線電性連接至該第一垂直奈米線電晶體之該第一汲極與該第二垂直奈米線電晶體之該第一源極。
在一些實施例中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體係相同導電類型，且電路更包含第三垂直奈米線電晶體及第四垂直奈米線電晶體，以及第一導體及第二導體。
該第三垂直奈米線電晶體及該第四垂直奈米線電晶體相比於該第一垂直奈米線電晶體及該第二垂直奈米線電晶體具有相反導電類型。
該第一導體電性連接該第一垂直奈米線電晶體之該第一閘極與該第三垂直奈米線電晶體之第三閘極。該第二導體電性連接該第二垂直奈米線電晶體之該第二閘極與該第四垂直奈米線電晶體之第四閘極
該第一導體及該第二導體為NAND閘極之不 同電子輸入。
如本文所敘述，該技術的又一方面為一種電腦系統其適用於處理電路設計之電腦實現的代表。本發明技術之其它方面及優點可以從下面之圖式、實施方式及申請專利範圍看出。
100‧‧‧產品概念
110‧‧‧EDA軟體
112‧‧‧系統設計
114‧‧‧邏輯設計及功能驗證
116‧‧‧用於測試之合成及設計
118‧‧‧網路連線表驗證
120‧‧‧設計計劃
122‧‧‧實體實施
124‧‧‧分析及取出
126‧‧‧實體驗證
127‧‧‧投片試產
128‧‧‧解析度強化
130‧‧‧遮罩製備
150‧‧‧製造
160‧‧‧封裝和組裝
170‧‧‧晶片
200、230‧‧‧NAND閘極
231、232、1010、1011‧‧‧PMOS電晶體
233、234‧‧‧NMOS電晶體
280‧‧‧互連
310、390、1015‧‧‧金屬-0導體
311、391‧‧‧電源導體
312、313、380、392、721、722、723a、723b、723c、724、1020‧‧‧奈米線互連
321、322、323、324‧‧‧源極區
331、332、333、334、1011、1012、1013‧‧‧電晶體
333a、334a‧‧‧絕緣材料
334‧‧‧NMOS電晶體
341、343、344‧‧‧金屬-0 NMOS汲極導體
351、353、373、374‧‧‧金屬-1導體
360‧‧‧金屬-2導體
371‧‧‧第一閘極導體
372‧‧‧第二閘極導體
410、810‧‧‧基板
420‧‧‧絕緣層
431‧‧‧連通柱
1014‧‧‧N+島
1016、1220‧‧‧金屬-0區域
1017、1221‧‧‧金屬-1導體
1018‧‧‧連接部
1019‧‧‧p+源極
1115‧‧‧Vss連接部
1222‧‧‧VSS電源導體
1230、1240‧‧‧閘極
1510、1511、1512‧‧‧連通柱-0
1710‧‧‧電腦系統
1712‧‧‧匯流排子系統
1714‧‧‧處理器
1716‧‧‧網路介面子系統
1718‧‧‧通訊網路
1720‧‧‧使用者介面輸出裝置
1722‧‧‧使用者介面輸入裝置
1724‧‧‧儲存子系統
1726‧‧‧記憶體子系統
1728‧‧‧檔案儲存子系統
1730‧‧‧隨機存取記憶體
1732‧‧‧唯讀記憶體
1740‧‧‧記憶體
1780‧‧‧電路設計
第1A及1B圖示出示意的符號以及用於兩輸入NAND閘極之電晶體級示意圖。
第2圖是簡化的佈局圖顯示實施有使用垂直奈米線之奈米線裝置和奈米線互連之兩輸入NAND閘極的上視圖。
第2A圖係適用於第2至5圖的圖例。
第3圖是佈局圖顯示在第2圖中的兩輸入NAND閘極沿X-X’擷取的剖視圖。
第4圖是佈局圖顯示在第2圖中的兩輸入NAND閘極沿Y-Y’擷取的剖視圖。
第5圖是佈局圖顯示在第2圖中的兩輸入NAND閘極沿Z-Z’擷取的剖視圖。
第6圖是簡化佈局圖顯示具有水平和垂直奈米線之兩輸入NAND閘極實施的上視圖。
第6A圖係適用於第6至9圖的圖例。
第7圖是佈局圖顯示在第6圖中的兩輸入NAND閘極沿X-X’擷取的剖視圖。
第8圖是佈局圖顯示在第6圖中的兩輸入NAND閘極沿Y-Y’擷取的剖視圖。
第9圖是佈局圖顯示在第6圖中的兩輸入NAND閘極沿Z-Z’擷取的剖視圖。
第10圖係簡化佈局圖顯示具有垂直奈米線、垂直奈米線互連及水平n+島互連之兩輸入NAND閘極實施的上視圖。
第10A圖係適用於第10至15圖的圖例。
第11圖是佈局圖顯示在第10圖中的兩輸入NAND閘極沿Z-Z’擷取的剖視圖。
第12圖是佈局圖顯示在第10圖中的兩輸入NAND閘極具有M0及M1互連上視圖。
第13圖是佈局圖顯示在第12圖中兩輸入NAND閘極N型裝置具有n+島互連沿X-X’擷取的剖視圖。
第14圖是佈局圖顯示在第12圖中兩輸入NAND閘極具有n+p+互連島沿Y-Y’擷取的剖視圖。
第15圖是佈局圖顯示在第10圖中兩輸入NAND閘極具有M0及M1互連沿Z-Z’擷取的剖視圖。
第16圖顯示說明性積體電路設計流程的簡化表示。
第17A、17B、17C圖係適合於與技術的實施例、以及電路設計和此技術的電路實施例使用的電腦系統的簡化方塊圖。
第18圖係設計奈米線單元用於單元庫之簡化流程圖。
第19圖係用於代表其中可以由類似第17A-17C圖表示的系統執行的邏輯實現之設計自動處理的流程圖。
本發明實施例之詳細敘述將被提供以參考圖式。下面的敘述將典型地參照具體的結構實施例和方法。可理解的是其不旨在限制本發明於具體揭露之實施例和方法，但本發明可使用其它特徵、元件、方法和實施例實施。較佳的實施例被敘述來說明本發明，不是來限制其範圍，本發明之範圍由申請專利範圍限定。那些具通常知識者的人意識到下面敘述的各種的等效變化。各種實施例中相似元件通常被標記有相同元件符號。
第1A及1B圖示出示意的符號以及用於兩輸入NAND閘極之電晶體級示意圖。
第1A圖顯示具有兩輸入A和B及一輸出Q之NAND閘極200。NAND閘極之邏輯功能是當輸入皆為邏輯高時，輸出係在邏輯低，並且當至少一輸入為邏輯低時，輸出為邏輯高。
第1B圖顯示用於具有兩輸入A和B及一輸出Q之兩輸入NAND閘極230之電晶體級示意圖。實現NAND閘極之功能性單元可具有所示之特定電路配置。單 元庫可包括超過一個實現相同特定電路配置之單元，不同於在特定電晶體或電路中互連之實現中使用的奈米線數目。
NAND閘極可包括並聯連接的兩PMOS電晶體231和232，以及串聯連接之兩NMOS電晶體233和234。電晶體包括三個端：汲極、源極和閘極。輸入A係連接至PMOS電晶體231和NMOS電晶體233之閘極。輸入B係連接至PMOS電晶體232和NMOS電晶體234之閘極。當電晶體藉由閘極上的電壓導通時，電流在汲極和源極之間流動，減少汲極和源極之間的電壓差。PMOS電晶體231和232之源極係連接至供應電壓(例如，Vdd)，而PMOS電晶體231和232之汲極係連接至輸出Q。NMOS電晶體233之汲極係連接至輸出Q，而NMOS電晶體234之源極連接至接地電壓(例如，Vss)。
如果相應於邏輯低的低電壓被施加到不論輸入A或B，接著NMOS電晶體233和234中的至少一者被截止使得接地電壓(例如，Vss)從輸出Q斷開，而PMOS電晶體231和232中的至少一者被導通使得供應電壓(例如，Vdd)連接至輸出Q。因此回應於施加至輸入A和B中的至少一者的低電壓，輸出Q為邏輯高。
第2圖是簡化的佈局圖顯示實施有使用垂直奈米線之奈米線裝置和奈米線互連之兩輸入NAND閘極的上視圖。第2A圖係適用於第2至5圖的圖例。
兩輸入NAND閘極是一個實施有可由電腦可 讀電路敘述語言指定並且用在單元庫中的條目之奈米線及奈米線互連的單元範例。該條目可以為使用在電子設計合成中單元庫的一部份。例如，單元庫中的其它條目可指定功能性單元和巨單元(macrocells)，包括緩衝器、反相器、AND、NAND、OR、NOR、XOR、XNOR、位址器、減法器、多工器、解碼器、正反器、計數器、移位暫存器以及具有更複雜邏輯功能的單元。條目可指定複數個功能性單元具有一般電路配置，且實施有奈米線和奈米線互連可具有各種驅動強度以及相同邏輯功能之反相和非反相輸出。
兩輸入NAND閘極可設置在具有表面之基板上(例如，第3圖之410)。如第2圖所示出的範例，包括相對於基板之表面垂直設置的第一組奈米線之電晶體331可以實現PMOS電晶體231在兩輸入NAND閘極230中(第1B圖)，且包括相對於基板之表面垂直設置的第二組奈米線之電晶體332可以實現PMOS電晶體232在兩輸入NAND閘極130中。同樣地，包括相對於基板之表面垂直設置的第三組奈米線之電晶體233可以實現NMOS電晶體233在兩輸入NAND閘極230中，且包括相對於基板之表面垂直設置的第四組奈米線之電晶體334可以實現NMOS電晶體234在兩輸入NAND閘極230中。
在兩輸入NAND閘極之佈局中的組件包括圖案化導體層，其包括第一金屬層(金屬-0或M0)、第二金屬層(金屬-1或M1)及第三金屬層(金屬-2或 M2)。金屬-0層在金屬-1層之下，且金屬-1層在金屬-2層之下。奈米線在金屬-0層之下，且用於電晶體之源極區在奈米線之下。第一閘極導體371及第二閘極導體372橫過在第一金屬層和用於奈米線之源極區之間的奈米線組。雖然示出為三個圖案化導體層，超過三個圖案化導體層可被利用。
使用做為電晶體中的通道結構之奈米線組的奈米線在兩端之間並聯連接。特別是，電晶體331中的奈米線連接至在金屬-0層中之源極區321和金屬-0 PMOS汲極導體341的端之間並聯連接，以及電晶體332中的奈米線在連接至源極區322和金屬-0 PMOS汲極導體341的端之間並聯連接。金屬-1導體(例如，351，第4圖)連接金屬-0 PMOS汲極導體341至金屬-2連接部360。
在電晶體333中的奈米線在連接至在金屬-0層內源極區323及金屬-0 NMOS汲極導體343的端之間並聯連接，及在電晶體334中的奈米線在連接至在金屬-0層內源極區324及金屬-0汲極導體344的端之間並聯連接。金屬-1導體(例如，353，第3和4圖)連接金屬-0 PMOS汲極導體343至金屬-2連接部360。奈米線之並聯連接將在結合第4圖進一步敘述。
第一閘極導體371橫過電晶體331中第一組奈米線中的奈米線，且橫過電晶體333中第三組奈米線之奈米線。第一閘極導體371係連結至金屬-1連接部373，在其中訊號施加於輸入A。金屬-1連接部373可在介於電 晶體331中的第一組奈米線及電晶體333中的第三組奈米線之間之第一閘極導體371上連接至第一閘極導體371。
第二閘極導體372橫過電晶體332中第二組奈米線中的奈米線，且橫過電晶體334中第四組奈米線之奈米線，在它們分別的兩端之間。第二閘極導體372係連結至金屬-1連接部374，在其中訊號施加於輸入B。金屬-1連接部374可在介於電晶體332中的第二組奈米線及電晶體334中的第四組奈米線之間之第二閘極導體372上連接至第二閘極導體372。第一閘極導體371及第二閘極導體372將在結合第4圖進一步敘述。
金屬-0層中的金屬-0導體310連接至金屬-1層中的VDD電源導體311、透過奈米線互連312連接至PMOS電晶體331以及透過奈米線互連313連接至PMOS電晶體332之源極區322，在它們分別的兩端之間。金屬-0層中的金屬-0導體390連接至金屬-1層中的VSS電源導體391以及透過奈米線互連392連接至NMOS電晶體334之源極區324。
雖然如所示為三個垂直奈米線用於每一組，第一、第二、第三和第四組奈米線可各具有與其它組相同或不同數目的奈米線，其根據平衡NMOS和PMOS電晶體需求或由設計規格之電晶體強度要求。雖然在一組中的奈米線被示出為三奈米線一列，一組中的奈米線可包括多列之奈米線，且每一列可具有不同數目的奈米線。在其他實施例中，各種寬度的奈米線可被利用在各組奈米線。
如第2圖中所示之範例，配置為奈米線互連380一組奈米線係相對於基板表面垂直設置。該組奈米線係並聯連接在第一端和第二端之間。該第一端可為電晶體333之源極區323和電晶體334之金屬-0汲極導體344中的一者，而該第二端可為源極區323和金屬-0汲極導體344中的另一者。
該奈米線互連380將結合第3圖進一步敘述。該奈米線互連380可實現在第1B圖中所示之兩輸入NAND閘極230之電路配置中NMOS電晶體233和234之間的互連280。
雖然配置為垂直奈米線互連之一組奈米線以示出在第2圖範例中，更多組奈米線可被配置為垂直奈米線互連。例如，配置為第一奈米線互連之第一組奈米線可被相對於基板之表面垂直設置且並聯連接在第一和第二端之間，以及配置為第二奈米線互連之第二組奈米線可被相對於基板之表面垂直設置且並聯連接在第三和第四端之間。該第一組奈米線可包括第一數目之奈米線，及第二組奈米線可包括第二數目奈米線，且第二數目可不同於第一數目。
第3圖是佈局圖顯示在第2圖中的兩輸入NAND閘極沿X-X’擷取的剖視圖。兩輸入NAND閘極中的元件被顯示設置在基板(例如，410)上之絕緣層上(例如，420)。元件之間的區域被填充有例如氧化矽、氮化矽、低k材料(具有相對導磁率(permeability)小 於二氧化矽，或小於3.9，例如SiOC)或材料之組合的介電質材料。
電晶體333中的奈米線係並聯連接在連接至源極區323和在金屬-0層中的金屬-0 NMOS汲極導體343端之間。金屬-1導體(例如，353)透過連通柱1和連通柱0連接金屬-0 PMOS汲極導體343至金屬-2連接部360。電晶體334中的奈米線並聯連接在連接至源極區324和金屬-0汲極導體344的端之間。
電晶體333中的奈米線由絕緣材料(例如，333a)覆蓋，例如二氧化矽或高k絕緣材料(具有相對導磁率大於二氧化矽或大於3.9)。第一閘極導體371在源極區323和金屬-0 NMOS汲極導體343之間橫過電晶體333中的奈米線。電晶體334中的奈米線由絕緣材料(例如，334a)覆蓋，例如高k絕緣材料。第二閘極導體372在源極區324和金屬-0 NMOS汲極導體344之間橫過電晶體334中的奈米線。
第4圖是佈局圖顯示在第2圖中的兩輸入NAND閘極沿Y-Y’擷取的剖視圖。在兩輸入NAND閘極中的元件被示出為設置在基板(例如，410)上的絕緣層(例如，420)上。元件之間的區域填充有例如氧化物(SiO2)、氮化物(SiN)或低k介電質(SiOC)之介電材料。
電晶體331中的奈米線在連接至在金屬-0層中源極區321和金屬-0 NMOS汲極導體341的端之間並聯 連接。金屬-1導體(例如，351)透過連通柱1和連通柱0連接金屬-0 PMOS汲極導體341至金屬-2連接部360。電晶體331中的奈米線由絕緣材料(例如，331a)覆蓋，例如高k絕緣材料。第一閘極導體371在源極區321和金屬-0 NMOS汲極導體341之間橫過電晶體331中的奈米線。
電晶體333中的奈米線在連接至在金屬-0層中源極區323和金屬-0 NMOS汲極導體343的端之間並聯連接。金屬-1導體(例如，353)透過連通柱1和連通柱0連接金屬-0 PMOS汲極導體343至金屬-2連接部360。電晶體333中的奈米線由絕緣材料(例如，333a)覆蓋，例如高k絕緣材料。第一閘極導體371在源極區323和金屬-0 NMOS汲極導體343之間橫過電晶體333中的奈米線。
第一閘極導體371係連接至金屬-1連接部373，在其中訊號施加於輸入A。第一閘極導體371經由連通柱431連接至金屬-1連接部373。
在金屬-0層中的金屬-0導體310係連接至金屬-1層中的VDD電源導體311，及透過奈米線互連312連接至PMOS電晶體331之源極區321。在金屬-0層中的金屬-0導體390係連接至在金屬-1層中的VSS電源導體391，及透過奈米線互連392(未示出)連接至NMOS電晶體334之源極區324。
第5圖是佈局圖顯示在第2圖中的兩輸入 NAND閘極沿Z-Z’擷取的剖視圖。在兩輸入NAND閘極中的元件被示出為設置在基板(例如，410)上的絕緣層(例如，420)上。元件之間的區域填充有例如氧化物(SiO2)、氮化物(SiN)或低k介電質(SiOC)之介電材料。
金屬-1層中的VDD電源導體311以及金屬-1層中的VSS電源導體391如結合第4圖敘述。
配置為奈米線互連380之奈米線組係相對於基板之表面垂直設置。該奈米線組在電晶體333之源極區323和電晶體334之金屬-0 NMOS汲極導體344之間並聯連接。
輸出Q連接至在金屬-0層中的金屬-0 PMOS汲極導體341，其反過來係連接至電晶體331中的奈米線(第13圖)。輸入A係連接至金屬-1連接部373(第13圖)，其反過來係連接至第一閘極導體371。
第6圖是簡化佈局圖顯示具有水平和垂直奈米線之兩輸入NAND閘極實施的上視圖。第6A圖係適用於第6至9圖的圖例。在第6-9圖中相似的元件通常是指與第2-5圖中相同的元件編號。
已在第2-5圖中敘述之第6-9圖中相似的元件包括基板(例如，810)、作為電晶體(例如，331-334)之並聯連接的奈米線組、作為奈米線互連(例如，380)之並聯連接的奈米線組、金屬層(例如，M1、M2、M3)以及在金屬層、用於電晶體之源極區、橫過該組奈米線 (例如，371、372)之閘極導體、輸入A和B、輸出Q、VDD電源導體(例如，311)及VSS電源導體(例如，391)中的各種導體。有關相似元件的敘述不在第6-9圖中重覆。
第一組奈米線可配置為相對於基板之表面水平設置的互連，且在第一端及第二端之間水平連接。第二組奈米線可配置為相對於基板之表面水平設置的互連，且在第三端及第四端之間水平連接。第一組奈米線包括第一數目之奈米線，第二組奈米線包括第二數目之奈米線，且第二數目可不同於第一數目。奈米線組具有一或多個奈米線。
如在第6圖之範例中所示，水平奈米線係配置以連接至兩輸入NAND閘中電晶體之奈米線組中的奈米線汲極端或源極端。特別是，水平奈米線互連721、722和724係配置以連接至電晶體331、332和334中的奈米線之源極端。水平奈米線互連723a、723b和723c係配置以連接至電晶體333之奈米線組中的奈米線之源極端。
金屬-0導體310係連接至在金屬-1層中VDD電源導體311、透過垂直奈米線互連312(在電晶體331之奈米線之下，參閱第8圖)連接至用於PMOS電晶體331之源極的水平奈米線互連721、且透過垂直奈米線互連313連接至用於PMOS電晶體332之源極的水平奈米線互連722(在電晶體332之奈米線之下)。在金屬-0層中的金屬-0導體390係連接至在金屬-1層中的VSS電源導 體391、且透過垂直奈米線互連392連接至用於NMOS電晶體334之源極的奈米線互連724。
電晶體中的奈米線組係在兩端之間水平連接。特別是，電晶體331中的奈米線係在連接至奈米線互連721及在金屬-0層中的金屬-0 PMOS汲極導體341的端之間水平連接，且電晶體332中的奈米線在連接至奈米線互連722及金屬-0 PMOS汲極導體341的端之間水平連接。
電晶體333中的奈米線係在連接至包括奈米線723a、723b和723c之奈米線互連及在金屬-0層中的金屬-0 NMOS汲極導體343的端之間水平連接。電晶體334中的奈米線係在連接至奈米線互連724和金屬-0汲極導體344的端之間水平連接。
第7圖是佈局圖顯示在第6圖中的兩輸入NAND閘極沿X-X’擷取的剖視圖。電晶體333中的奈米線係在連接至用於電晶體333之源極的奈米線互連723c及在金屬-0層中的金屬-0 NMOS汲極導體343的端之間水平連接。電晶體334中的奈米線係在連接至用於電晶體334之源極的奈米線互連724及金屬-0汲極導體344的端之間水平連接。在奈米線互連380中的垂直奈米線在用於電晶體333之源極的奈米線互連723c和電晶體334之金屬-0 NMOS汲極導體344之間水平連接。
第8圖是佈局圖顯示在第6圖中的兩輸入NAND閘極沿Y-Y’擷取的剖視圖。電晶體331中的奈米 線係在連接至用於電晶體331之源極的奈米線互連721和在金屬-0層中的金屬-0 PMOS汲極導體341的端之間水平連接。電晶體333中的奈米線係在連接至用於電晶體333之源極之包括奈米線723a、723b和723c的奈米線互連和在金屬-0層中的金屬-0 NMOS汲極導體343的端之間水平連接。
第9圖是佈局圖顯示在第6圖中的兩輸入NAND閘極沿Z-Z’擷取的剖視圖。配置為奈米線互連380之奈米線組係相對於基板之表面垂直設置。該組奈米線係在用於電晶體333之源極的奈米線723a、723b及723c和電晶體334之金屬-0 NMOS汲極導體344之間水平連接。
第10圖係簡化佈局圖顯示具有垂直奈米線裝置、垂直奈米線互連及水平n+島互連之兩輸入NAND閘極實施的上視圖。第10A圖係適用於第10至13圖的圖例。
在此包括第一組奈米線相對於基板表面垂直設置之兩輸入NAND閘極電晶體1010的實施中可實現PMOS電晶體231在兩輸入NAND閘極230中(第1B圖)，且包括第二組奈米線相對於基板表面垂直設置之電晶體1011可實現PMOS電晶體232在兩輸入NAND閘極230中。同樣地，包括第三組奈米線相對於基板表面垂直設置之電晶體1012可實現NMOS電晶體233在兩輸入NAND閘極230中，且包括第四組奈米線相對於基板表面垂直設置之電晶體1013可實現NMOS電晶體234在兩輸 入NAND閘極230中。
N型電晶體1012之源極經由N+島1014連接至電晶體1013之汲極。P型電晶體1010和1011之源極也經由共同的P+SOI(絕緣層上半導體，Semiconductor-On-Insulator)島1019連接。
在兩輸入NAND閘極之佈局中的組件包括圖案化導體層，其包括第一金屬層(金屬-0或M0)及閘極導體1023和1025。奈米線在金屬-0層之下，用於電晶體之源極或汲極區在奈米線之下。第一閘極導體1023和第二閘極導體1025在第一金屬層和奈米線之源極/汲極區之間橫過奈米線組。雖然示出為兩圖案化導體層，可利用超過兩圖案化導體層。
使用做為電晶體中的通道結構之奈米線組的奈米線在兩端之間並聯連接。特別是，電晶體1010中的奈米線在連接至源極區1019和金屬-0層中的金屬-0 PMOS汲極導體1016的端之間並聯連接，電晶體1011中的奈米線在連接至源極區1019和金屬-0 PMOS汲極導體1016的端之間並聯連接。
電晶體1012之奈米線在連接至N+ SOI島1014和在金屬-0層中的金屬-0 NMOS汲極導體1016的端之間並聯連接，且電晶體1013之奈米線在連接至N+島1014和金屬-0源極導體1015的端之間並聯連接。在此配置中，電晶體1012之源極和電晶體1013之汲極係因此經由N+島1014連接。
第一閘極導體1023橫過電晶體1010中第一組奈米線中的奈米線以及橫過電晶體1012中第三組奈米線中的奈米線在它們相對的兩端之間。第一閘極導體1023係連接至輸入A 1017。
在金屬-0層中的金屬-0導體1022連接至在金屬-1層中的VDD電源導體、透過奈米線互連1020連接至PMOS電晶體1010之源極區1019以及透過奈米線互連1021連接至PMOS電晶體1011之源極區1019。在金屬-0層中的金屬-0導體1015連接至在金屬-1層中的VSS電源導體，以及連接至NMOS電晶體1013之源極。
第11圖是佈局圖顯示在第10圖中的兩輸入NAND閘極沿Z-Z’擷取的剖視圖。對於兩組PMOS電晶體1010和1011，p+源極區1019係電晶體之共源極連接。該p+區藉由第10圖之垂直奈米線1020進一步連接至頂vdd連接部1022。該n+島1014允許電晶體1012之源極串聯連接至電晶體1013之汲極，其省略了第2圖所示之典型兩輸入NAND實施之垂直奈米線互連380的額外列之需求。
如第13圖進一步敘述，Vss連接部1115連接至電晶體1013之源極。
第12圖是佈局圖顯示兩輸入NAND邏輯單元比第10圖所示的佈局使用一個多金屬層(金屬-1或M1)的替代設計。如果採取一個所謂的「1D」互連方法，額外的金屬層是需要的，其具有在南北向之M0導向(即，從 Vdd電源匯流排朝向Vss接地匯流排)以及在東西向之M1導向(即，垂直於M0方向)。以微影和圖案化方面「1D」互連是容易實現的，因此它可以容易製造。如第12圖中所示之範例，金屬-0導體1022連接至金屬-1層中VDD電源導體、分別連接至用於PMOS電晶體1010和1011之源極的垂直奈米線互連1020和1021。在金屬-0層中的金屬-0導體1015連接至在金屬-1層中VSS電源導體1222、至NMOS電晶體1013之源極。
閘極1230連接經過金屬-0且引出金屬-1連接部1017。如在第14圖進一步所示，相似的閘極1240經由金屬-0接觸在金屬-1與連接部1018 B接觸。具有連接部Q之金屬-1導體1221經由金屬-0區域1016和1020連接P型電晶體1010和1011之兩汲極和N型電晶體1012之汲極。
第13圖是佈局圖顯示在第12圖中兩輸入NAND閘極N型裝置具有n+島互連沿X-X’擷取的剖視圖。n+島1014允許其本身的源極經由金屬-0(第12圖之1015)連接至VSS之閘極B 1018之N型電晶體1013之汲極直接連接至具有閘極A(第12圖之1017)之N型電晶體1012之源極的串聯連接，且汲極連接至節點Q(第12圖之1024)而不需要如第2圖和第3圖之垂直奈米線互連的例子。
第14圖是佈局圖顯示在第12圖中兩輸入NAND閘極具有n+p+互連島沿Y-Y’擷取的剖視圖。此剖 視圖說明共閘極A金屬-1連接部1017的連接，其經由連通柱-0和金屬-0至P型電晶體1010及N型電晶體1012之閘極。
第15圖是佈局圖顯示在第10圖中兩輸入NAND閘極具有M0及M1互連沿Z-Z’擷取的剖視圖。其顯示連接第10圖的P型電晶體1010和1011之源極的p+源極1019以及連接N型電晶體1012之源極至N型電晶體1013之源極的n+島1014。第15圖顯示經由連通柱-0 1510連接至p+源極垂直奈米線連接部之金屬-0金屬-1 VDD 1022。第15圖相似地顯示經由連通柱-0 1511連接至P型電晶體1010和1011以及N型電晶體1012之金屬-0共汲極之金屬-1 Q連接部1024。金屬-1連接部VSS 1115經由金屬-0 1015及連通柱-0 1512連接至N型電晶體1013之源極。
第16圖顯示說明性積體電路設計流程的簡化表示。如同本文所有的流程圖，應可理解的是第16圖之許多步驟可結合、並行執行或以不同順序執行而不影響功能之達成。在一些情形下同時只有在某些其他改變時重新配置步驟將達成相同結果，且在其他情形下只有當某些條件被滿足時重新配置步驟將達成相同結果。
在高階，第16圖之處理開始於產品概念法(方塊100)並且以EDA(Electronic Design Automation，電子設計自動化)軟體設計處理來實現產品(方塊110)。當設計完成後，執行製造處理(方塊150)及封裝 和組裝處理(方塊160)，最後達成完成的積體電路晶片(結果170)。
EDA軟體設計處理(方塊110)事實上由多個步驟112-130所構成，為了簡明起見，以直線方式來顯示這些步驟。在真正的積體電路設計處理中，特定設計可能必須回溯經過這步驟直到通過某些測試為止。類似地，在任何真正的設計處理中，這些步驟以不同次序及結合而發生。因此，藉由前後文內容及一般說明而非用於特定積體電路之特定的、或建議的設計流程，提供此說明。
現在將提供EDA軟體設計處理的組件步驟(方塊110)的簡單說明。
系統設計(方塊112)：設計者說明他們要實施的功能，它們執行若是...又怎樣計劃以使功能精緻化、檢查成本、等等。在此階段發生硬體-軟體架構選擇。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品範例包含Model Architect、Saber、System Studio、及Design Ware®產品。
邏輯設計及功能驗證(方塊114)：在此階段，撰寫用於系統中的模組之高階說明語言(HDL)碼，例如VHDL或Verilog碼，並且，檢查設計的功能準確性。更具體而言，檢查設計以確保其產生正確的輸出，以回應特定輸入刺激。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品範例包含VCS、VERA、Design Ware®、Magellan、Formality、ESP、及LEDA產品。
用於測試之合成及設計(方塊116)：此處，VHDL/Verilog被轉譯成網路連線表(netlist)。針對該標的技術，網路連線表可被最佳化。此外，進行測試設計及實施，以允許檢查完成的晶片。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品範例包含Design Compiler®、Physical Compiler、Test Compiler、Power Compiler、FPGA Compiler、TetraMAX、及DesignWare®產品。在此階段進行如下所述之用於端對端鰭式場效電晶體(FinFET)區塊的設計最佳化。
網路連線表驗證(方塊118)：在此步驟，為了時序限制以及與VHDL/Verilog原始碼的對應性，而檢查網路連線表。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品範例包含Formality、PrimeTime、及VCS產品。
設計計劃(方塊120)：此處，為了時序及頂層路由，建構及分析用於晶片的整個平面佈置圖。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品範例包含Astro及IC Compiler產品。奈米線基功能性單元選擇、佈局及優化可發生在此階段。
實體實施(方塊122)：在此步驟，進行配置(電路元件的定位)及路線安排(電路元件的連接)。在此步驟可使用之可從Synopsys公司取得的EDA軟體產品範例包含AstroRail、PrimeTime、及Star RC/XT產品。奈米線基功能性單元佈局、映射(mappig)及互連配置可使 用本發明敘述之例如基於奈米線單元佈局和結構的奈米線功能性單元被實施或在此階段優化。
分析及取出(方塊124)：在此步驟，在電晶體等級驗證電路功能：這反過來允許假設(what-if)細化(refinement)。在此階段可使用之可從Synopsys公司取得的EDA軟體產品範例包含Custom Designer、AstroRail、PrimeRail、Primetime、及Star RC/XT產品。
實體驗證(方塊126)：在此階段，執行各種檢查功能以確保對於下述的校正：製造、電議題、微影議題、及電路。在此階段可使用之可從Synopsys公司取得的EDA軟體產品範例包含Hercules產品。
投片試產(tape-out)(方塊127)：此階段提供用於微影用途的遮罩生產的「投片試產(tape-out)」資料，以產生完成的晶片。在此階段可使用之可從Synopsys公司取得的EDA軟體產品範例包含CATS(R)系列產品。
解析度強化(方塊128)：此階段涉及佈局的幾何操縱以增進設計的製造力。在此階段可使用之可從Synopsys公司取得的EDA軟體產品範例包含Proteus/Progen、ProteusAF、及PSMGen產品。
遮罩製備(方塊130)：此階段提供遮罩資料製備及遮罩本身的寫入。在此階段可使用之可從Synopsys公司取得的EDA軟體產品範例包含CATS(R)系列產品。
本文敘述之奈米單元基及方塊基技術之實施例可在上述一或多個敘述的階段期間被使用，包括例如一或多個階段116至122以及130。此外，奈米單元及方塊技術提供能夠實施工程變更命令ECO之彈性，包括設計驗證階段期間功能性單元尺寸的修改。
第17A、17B、17C圖係適合於與技術的實施例、以及電路設計和此技術的電路實施例使用的電腦系統的簡化方塊圖。電腦系統1710一般包括透過匯流排子系統1712與一些外圍設備通訊的至少一處理器1714。這些外圍設備可包括儲存子系統1724，其包括記憶體子系統1726及檔案儲存子系統1728、使用者介面輸入裝置1722、使用者介面輸出裝置1720以及網路介面子系統1716。輸入和輸出裝置允許使用者與電腦系統1710互動。網路介面子系統1716提供一介面至外部網路，包括一介面至通訊網路1718，以及透過通訊網路1718耦接至在其它電腦系統中相應的介面裝置。通訊網路1718可包含許多互連的電腦系統及通訊鏈路。通訊鏈路可為有線鏈路、光學鏈路、無線鏈路或任何其它用於資訊通訊的機制。雖然在一實施例中，通訊網路1718為網際網路(Internet)，通訊網路1718可以為任何合適的電腦網路。
使用者介面輸入裝置1722可包括鍵盤、例如滑鼠、軌跡球、觸控板或繪圖平板之指示裝置、掃描器、整合至顯示器中的觸控螢幕、例如聲音辨識系統、麥克風 的音訊輸入裝置、以及其它類型之輸入裝置。一般而言，使用用語「輸入裝置」意在包括所有可能類型的裝置及輸入資訊至電腦系統1710或到通訊網路1718的方式。
使用者介面輸出裝置1720可包含顯示子系統、印表機、傳真機、或例如音頻輸出裝置等非視覺顯示器。顯示子系統包含陰極射線管(CRT)、例如液晶顯示器(LCD)等平板裝置、投影裝置、或是用以產生可見影像的某些其它機構。顯示子系統也提供例如經由音頻輸出裝置之非視覺顯示。一般而言，使用「輸出裝置」一詞以包含所有可能型式的裝置及方式，以從電腦系統1710輸出資訊至使用者或是至另一機器或電腦系統。
儲存子系統1724儲存基本程式及資料構成，所述基本程式及資料構成提供此處某些或全部所述的EDA工具之功能，包括其中至少功能性單元指定電路實施利用本文所述之垂直和/或水平奈米線之平行組、以及應用用於庫及用於使用庫之實體和邏輯設計之功能性單元發展之工具的奈米線單元庫。這些軟體模組通常被處理器1714所執行。
記憶體子系統1726典型上包含許多記憶體，該等記憶體包括程式執行期間用於指令及資料儲存的主隨機存取記憶體(RAM)1730、以及儲存固定指令的唯讀記憶體(ROM)1732。檔案儲存子系統1728提供用於程式及資料檔案的持久儲存，並且，可包含硬碟機、磁碟機與伴隨的相關可移除式媒體、唯讀光碟(CD-ROM)機、光 學驅動器、或可移除式媒體卡匣。實施某些實施例的功能之資料庫及模組可藉由檔案儲存子系統1728來予以儲存。
匯流排子系統1712提供使電腦系統1710的各種組件及子系統如所需地彼此通訊之機構。雖然匯流排子系統1712係顯示為單一匯流排，但是，匯流排子系統的替代實施例可以使用多個匯流排。
電腦系統1710本身可為任何型式，包含個人電腦、可攜式電腦、工作站、電腦終端、網路電腦、電視機、大型電腦、或是任何其它資料處理系統或使用者裝置。由於電腦及網路的持續變化的本質，第17A圖中所述的電腦系統1710的說明僅作為說明較佳實施例的特定範例。具有比第17A圖中所示的電腦系統更多或更少的組件之很多電腦系統1710的其它配置是可能的。
第17B圖顯示例如與檔案儲存子系統1728相關連和/或與網路介面子系統1716相關連的非暫態、電腦可讀取資料儲存媒體等記憶體1740可包括資料結構，所述資料結構指定包含如下詳細敘述之來自奈米線單元庫、或其它奈米線單元基或區塊基功能性單元的功能性單元之電路設計。在其它實施例中，記憶體1740儲存包括利用軟性奈米線單元結構實現的功能性單元之功能性單元庫。記憶體1740可為硬碟機、磁碟機、唯讀光碟、光學媒體、可移式媒體卡匣、或是以依電性或非依電性形式儲存電腦可讀取的資料之其它媒體。記憶體1740係顯示為儲 存電路設計1780，舉例而言，電路設計1780包含電路實現功能性單元或巨單元之幾何特徵的敘述，其包括一或多個由本文所述的奈米線技術建立之奈米線區塊功能性單元。
第17C圖係表示由本文所述的技術建立之積體電路1790之方塊圖，積體電路1790包括一或多個奈米線功能性單元和/或選自奈米線單元庫之功能性單元。
第18圖係設計奈米線單元用於單元庫之簡化流程圖。該方法可藉由例如由單元設計者使用之互動軟體工具被執行以建立單元庫。步驟的順序可被修改為適合特定的設計。根據簡化流程圖，被包括在單元庫之基礎功能性單元被選擇(1800)。這種基礎單元可為如上述之反相器、正反器、邏輯閘極、邏輯塊或其它單元結構。基礎單元可由向第3A-3B或4A-4B圖之配置組成，其中在根據目標製造處理之一組可用的參數中p型通道奈米線之列數目、p型通道奈米線之層數目、n型通道奈米線之列數目以及n型通道奈米線之層數目係可選擇的參數。在其它範例中，使用者可以指定單元特性，例如電晶體之電導(conductance)在導通狀態或單元之驅動能力。該設計工具可使用使用者指定的特性以確定單元特徵，特徵包括p型通道奈米線之列和層數及n型通道奈米線之列和層數。使用者輸入可指定或提供用來確定其它特徵之輸入，其它特徵包括例如閘極尺寸以及關於在單元中物體之形狀和位置的特徵(例如，電源導體、閘極、主動區域的單元界
線、位置及寬度)等等(1801)。接著，圖案化閘極導體層被指定，以形成將被用於單元中之電晶體的覆蓋奈米線組之列閘極(1802)。接著，圖案化導體層被指定，以建立適當的互連，較佳地包括具有導體配置成行的層、以及具有導體配置成列的層(1803)。複數個圖案化導體層包括電源導體。接著中間層連接被指定，以定位在一或多個圖案化導體層中奈米線、閘極導體、奈米線互連及導體之間的連接(1804)。在此方法中產生的規格包含在GDS II格式資料庫檔案中表示指定的元件之幾何形狀和奈米線形狀、或其它電腦可讀格式的檔案。該指定單元接著儲存在積體電路設計中使用的單元庫中(1805)。該處理可被重覆以產生單元庫，其包括大數目之實施不同功能及性能規格的單元庫。此外，單元庫可被實現，其中複數個條目指定常見電路配置之實施，例如第1B圖所示之NAND閘極電路。每一個指定使用奈米線之常見NAND閘極電路條目可在用於特定電晶體或用於特定互連之奈米線數目不同。例如，在第1B圖之電路配置中的特定電晶體633可具有一組九個奈米線在單元庫中的一條目，以及具有一組10個奈米線在單元庫中的另一條目。
第19圖係用於代表其中可以由類似第17A-17C圖表示的系統執行的邏輯實現之設計自動處理的流程圖，包括具有使用如本文所述之至少一奈米線實現的單元之奈米線單元庫。根據處理的第一步驟，遍歷在資料處理系統中例如網路連線表之定義電路敘述的資料結構 (1900)。儲存在資料庫或與資料處理系統耦接之其它電腦可讀媒體之包括本文所述之奈米線單元的單元庫由資料處理系統存取，並用來匹配在具有電路敘述之元件的庫中的單元(1901)。匹配的單元接著被置放及佈線以用於積體電路佈局(1903)。接著，設計驗證及測試被執行(1904)。最終，奈米線單元被修飾以最佳化用於電路之時序或電源規格(1905)。奈米線單元之修改可包含導致導體改變為圖案化導體層之遮罩改變，且在中間層連接部中，用以改變利用在特定電晶體中奈米線的數目。這些改變可在某些不改變由單元在積體電路上佔據的區域之情況下實現。
上述奈米線單元架構可被利用已建立彈性的庫，其包含複數個符合不同功能規格的奈米線單元。
一般而言，奈米線彈性庫之建立係使用本文所述之奈米線架構啟用。在此種庫中，標準單元可由「軟巨集(soft macros)」組成，其能在它們的下層元件填充一些彈性來作為確切位置或使用在實施奈米線確切數目。不像平面CMOS結構，其中用於單元之修改或調整的粒度係整個電晶體，在本文敘述之奈米線單元架構，粒度可為單一奈米線。
一個庫可包括利用單元中可用的奈米線選擇子集、留下不改變佈局區域之用於優化程序的空間之複數個奈米線單元功能性單元。
下表提供具有複數個條目之單元庫的組織代 表。一些可被包括在條目中的資訊如表中所示。
在上表表示之功能性單元庫中，有一組條目用於NAND單元，其包括NAND-1及NAND-2。在整組條目中的指定NAND單元之條目可指定具有共同的電路結構用於NAND單元的功能性電路。在指定功能性網路具有共同電路配置的組中的條目以相同方式指定電晶體互連實施相同數目。該條目可以如本文所述在特定電晶體中利用不同數目的平行奈米線。因此，對於條目NAND-1，該指定的n型通道電晶體T1具有包含九個平行奈米線一組的通道，其配置在每三層三個堆疊中。該指定的p型通道電晶體T2具有包含12個平行奈米線一組的通道，其配置在每三層四個堆疊中。該指定的n型通道電晶體T3具有包含六個平行奈米線的通道，其配置在每三層兩個堆疊中。對於條目NAND-2，該指定的n型通道電晶體T1具有包含10個平行奈米線的通道，其配置在每五層兩個堆疊中。該指定的p型通道電晶體T2具有包含12個平行奈米線一組的通道，其配置在每六層兩個堆疊中。該指定的n型通道電晶體T3具有包含八個平行奈米線的通道，其配置在每兩層四個堆疊中，且其中在四個堆疊中的一個之奈米線係由具有寬度大於兩倍高度(「2X寬度」)之奈米線組成。在條目組中用於特定功能性單元的條目僅可在特定電 晶體之通道中有不同平行奈米線的數目。可替代地，在條目組中用於特定功能性單元的條目僅可在使用於單元之中特定互連有不同平行奈米線的數目。
由表表示之單元庫也可以包括指定NOR單元之條目組以及指定緩衝之條目組。在NOR單元組中的條目具有共同相同電路配置，其中不同處為用在單元之中各種組件內平行奈米線之數目。同樣地，在緩衝單元組中的條目具有共同相同電路配置，且不同處為用在單元之中各種組件內平行奈米線之數目。
單元庫包括指定SRAM巨單元之條目，其中巨單元由複數個單位單元(unit cell)及在單位單元之間的互連組成。對於SRAM巨單元，單位單元可為六個電晶體記憶體元件。利用在單位單元之中各種電晶體內之奈米線數目可為了優化單位單元之性能的目的而調整。SRAM巨單元可以在用於單位單元之間連接的位元線以不同形式。因此，SRAM陣列巨單元1可指定圖案化金屬層與水平奈米線電晶體互連，以作為位元線。SRAM陣列巨單元2可指定包含與單位單元互連之奈米線水平組的位元線，這反過來包含具有由平行垂直奈米線組成的通道之電晶體。
單元庫中的條目可根據使用者提供的性能規格被選擇，以滿足電路設計中的元件，例如網路連線表。
由條目提供之規格可定義單元和巨單元之組件的幾何。另外，該條目可定抑或被利用來定義用於每一 單元或巨單元以及用於結合單元或巨單元之電路的微影遮罩層。該規格可接著被利用來產生用於實現從電路設計中所選擇單元或巨單元、或實現結合單元或巨單元之電路的製造處理之遮罩組。
雖然參考上述較佳實施例及範例以揭示本發明，但是，須瞭解，這些範例是說明性的而非限制性的。可以思及，習於此技藝者容易作出修改及結合，這些修改及結合是在本發明的精神及後附申請專利範圍的範圍之內。
310、390‧‧‧金屬-0導體
311、391‧‧‧電源導體
312、313、380、392‧‧‧奈米線互連
321、322、323、324‧‧‧源極區
331、332、333、334‧‧‧電晶體
341、343、344‧‧‧金屬-0 NMOS汲極導體
373、374‧‧‧金屬-1導體
360‧‧‧金屬-2導體
371‧‧‧第一閘極導體
372‧‧‧第二閘極導體

Claims (20)

  1. 一種電腦系統，其適用於處理電路設計之電腦實現的代表，包含：處理器以及耦合至該處理器之記憶體，該記憶體儲存指定電路之實體實現之結構特徵的處理器可讀參數，該電路包括：複數個奈米線電晶體；以及奈米線互連，其中該複數個奈米線電晶體中的至少兩奈米線電晶體透過至少該奈米線互連電性串聯。
  2. 如申請專利範圍第1項所述之電腦系統，其中該至少兩電晶體相對於基板為垂直取向，且更包含：電性連接至該至少兩電晶體之第一電晶體之源極端以及該至少兩電晶體之第二電晶體之汲極端的導體。
  3. 如申請專利範圍第2項所述之電腦系統，其中該第一電晶體及該第二電晶體係相同導電類型。
  4. 如申請專利範圍第1項所述之電腦系統，其中該奈米線互連相比於該第一垂直奈米線電晶體及該第二垂直奈米線電晶體具有相反導電類型。
  5. 如申請專利範圍第1項所述之電腦系統，其中該至少兩奈米線電晶體包括皆為n型電晶體之第一垂直奈米線電晶體及第二垂直奈米線電晶體，且該奈米線互連係電性連接該第一垂直奈米線電晶體之第一汲極與該第二垂直奈米線電晶體之第一源極的第一垂直奈米線。
  6. 一種電腦程式產品，包含：記憶體裝置，其具有單元之電腦可讀規格儲存其上，該單元之該規格包括電腦可讀參數指定電路之實體實現之結構特徵，該電路包括：複數個奈米線電晶體；以及奈米線互連，其中該複數個奈米線電晶體中的至少兩奈米線電晶體透過至少該奈米線互連電性串聯。
  7. 如申請專利範圍第6項所述之電腦程式產品，其中該至少兩電晶體相對於基板為垂直取向，且更包含：電性連接至該至少兩奈米線電晶體之第一電晶體之源極端以及該至少兩奈米線電晶體之第二電晶體之汲極端的導體。
  8. 如申請專利範圍第7項所述之電腦程式產品，其中該第一電晶體及第二電晶體係相同導電類型。
  9. 如申請專利範圍第6項所述之電腦程式產品，其中該奈米線互連相比於該第一垂直奈米線電晶體及該第二垂直奈米線電晶體具有相反導電類型。
  10. 如申請專利範圍第6項所述之電腦程式產品，其中該至少兩奈米線電晶體包括皆為n型電晶體的第一垂直奈米線電晶體及第二垂直奈米線電晶體，且該奈米線互連係電性連接該第一垂直奈米線電晶體之第一汲極與該第二垂直奈米線電晶體之第一源極的第一垂直奈米線電晶體。
  11. 一種電腦程式產品，包含： 記憶體裝置，其具有單元之機器可讀規格儲存其上，該單元之該規格包括電腦可讀參數指定電路之實體實現之結構特徵，該電路包括：電路單元之陣列，該些電路單元包括複數個奈米線電晶體以及垂直奈米線互連，其中該複數個奈米線電晶體包括：第一垂直奈米線電晶體，包括：在第一源極高度之第一源極和第一汲極高度之第一汲極之間之第一中間高度之第一閘極；第二垂直奈米線電晶體，包括：在第二源極高度之第二源極和第二汲極高度之第二汲極之間之第二中間高度之第二閘極；其中該垂直奈米線互連橫過該第一垂直奈米線電晶體之該第一中間高度及橫過該第二垂直奈米線電晶體之該第二中間高度，以電性串聯耦接該第一垂直奈米線電晶體及該第二垂直奈米線電晶體。
  12. 如申請專利範圍第11項所述之電腦程式產品，其中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體係相同導電類型。
  13. 如申請專利範圍第11項所述之電腦程式產品，其中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體係相同導電類型，以及該垂直奈米線互連相比於該第一垂直奈米線電晶體及該第二垂直奈米線電晶體具有相反導電類型。
  14. 如申請專利範圍第11項所述之電腦程式產品，其中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體為n型電晶體，以及該第一垂直奈米線電性連接至該第一垂直奈米線電晶體之該第一汲極與該第二垂直奈米線電晶體之該第一源極。
  15. 如申請專利範圍第11項所述之電腦程式產品，其中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體係相同導電類型，以及其中該電路更包含：相比於該第一垂直奈米線電晶體及該第二垂直奈米線電晶體具有相反導電類型的第三垂直奈米線電晶體及第四垂直奈米線電晶體；電性連接該第一垂直奈米線電晶體之該第一閘極與該第三垂直奈米線電晶體之第三閘極的第一導體；以及電性連接該第二垂直奈米線電晶體之該第二閘極與該第四垂直奈米線電晶體之第四閘極的第二導體，其中該第一導體及該第二導體為NAND閘極之不同電子輸入。
  16. 一種電腦系統，其適用於處理電路設計之電腦實現的代表，包含：處理器以及耦合至該處理器之記憶體，該記憶體儲存包括指定電路之實體實現之結構特徵的處理器可讀參數，該電路包括：電路單元之陣列，該些電路單元包括複數個奈米 線電晶體以及垂直奈米線互連，其中該複數個奈米線電晶體包括：第一垂直奈米線電晶體，包括：在第一源極高度之第一源極和第一汲極高度之第一汲極之間之第一中間高度之第一閘極；以及第二垂直奈米線電晶體，包括：在第二源極高度之第二源極和第二汲極高度之第二汲極之間之第二中間高度之第二閘極；其中該垂直奈米線互連橫過該第一垂直奈米線電晶體之該第一中間高度且橫過該第二垂直奈米線電晶體之該第二中間高度，用以電性串聯耦接該第一垂直奈米線電晶體及該第二垂直奈米線電晶體。
  17. 如申請專利範圍第16項所述之電腦系統，其中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體係相同導電類型。
  18. 如申請專利範圍第16項所述之電腦系統，其中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體係相同導電類型，且該垂直奈米線互連相比於該第一垂直奈米線電晶體及該第二垂直奈米線電晶體具有相反導電類型。
  19. 如申請專利範圍第16項所述之電腦系統，其中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體為n型電晶體，且該第一垂直奈米線電性連接至該第一垂直奈米線電晶體之該第一汲極與該第二垂直奈米線電晶體之該第一源極。
  20. 如申請專利範圍第16項所述之電腦系統，其中該第一垂直奈米線電晶體及該第二垂直奈米線電晶體係相同導電類型，其中該電路更包含：相比於該第一垂直奈米線電晶體及該第二垂直奈米線電晶體具有相反導電類型的第三垂直奈米線電晶體及第四垂直奈米線電晶體；電性連接該第一垂直奈米線電晶體之該第一閘極與該第三垂直奈米線電晶體之第三閘極的第一導體；以及電性連接該第二垂直奈米線電晶體之該第二閘極與該第四垂直奈米線電晶體之第四閘極的第二導體，其中該第一導體及該第二導體為NAND閘極之不同電子輸入。
TW104127906A 2014-08-26 2015-08-26 用於垂直奈米線實現之具有緊密串聯連接的陣列 TWI576716B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462041854P 2014-08-26 2014-08-26
US201462054227P 2014-09-23 2014-09-23
US201462054653P 2014-09-24 2014-09-24
US14/834,780 US20160063163A1 (en) 2014-08-26 2015-08-25 Arrays with compact series connection for vertical nanowires realizations

Publications (2)

Publication Number Publication Date
TW201631506A true TW201631506A (zh) 2016-09-01
TWI576716B TWI576716B (zh) 2017-04-01

Family

ID=55400810

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104127906A TWI576716B (zh) 2014-08-26 2015-08-26 用於垂直奈米線實現之具有緊密串聯連接的陣列

Country Status (5)

Country Link
US (1) US20160063163A1 (zh)
EP (1) EP3186734B1 (zh)
CN (1) CN106605301B (zh)
TW (1) TWI576716B (zh)
WO (1) WO2016033154A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078156A (zh) * 2021-03-29 2021-07-06 长鑫存储技术有限公司 半导体结构及其形成方法
TWI849214B (zh) * 2020-04-27 2024-07-21 台灣積體電路製造股份有限公司 積體電路結構
TWI867745B (zh) * 2022-09-23 2024-12-21 美商蘋果公司 Sram巨集設計架構

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037397B2 (en) * 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
JP2016092326A (ja) * 2014-11-10 2016-05-23 株式会社ソシオネクスト 半導体装置の設計方法、設計装置、及び設計プログラム
US10128254B2 (en) * 2016-06-20 2018-11-13 Samsung Electronics Co., Ltd. Semiconductor device
US10312229B2 (en) * 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
US10186510B2 (en) * 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
WO2019116883A1 (ja) 2017-12-12 2019-06-20 株式会社ソシオネクスト 半導体集積回路装置
JPWO2019130965A1 (ja) * 2017-12-25 2021-01-14 株式会社ソシオネクスト 出力回路
CN111587483A (zh) * 2018-01-12 2020-08-25 株式会社索思未来 半导体集成电路装置
WO2019142333A1 (ja) * 2018-01-19 2019-07-25 株式会社ソシオネクスト 半導体集積回路装置
JPWO2019171937A1 (ja) * 2018-03-07 2021-02-18 株式会社ソシオネクスト 半導体集積回路装置
US10418484B1 (en) * 2018-03-14 2019-09-17 Globalfoundries Inc. Vertical field effect transistors incorporating U-shaped semiconductor bodies and methods
WO2019194008A1 (ja) * 2018-04-02 2019-10-10 株式会社ソシオネクスト 半導体記憶装置
US11030372B2 (en) 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11056489B2 (en) * 2018-11-05 2021-07-06 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors (VFETs)
US10804266B2 (en) 2018-11-16 2020-10-13 International Business Machines Corporation Microelectronic device utilizing stacked vertical devices
US11164879B2 (en) 2018-11-16 2021-11-02 International Business Machines Corporation Microelectronic device with a memory element utilizing stacked vertical devices
US11171142B2 (en) 2018-11-16 2021-11-09 International Business Machines Corporation Integrated circuit with vertical structures on nodes of a grid
US10833089B2 (en) 2018-11-16 2020-11-10 International Business Machines Corporation Buried conductive layer supplying digital circuits
US11189692B2 (en) * 2019-03-15 2021-11-30 Samsung Electronics Co., Ltd. VFET standard cell architecture with improved contact and super via
US12039242B2 (en) * 2020-08-31 2024-07-16 Taiwan Semiconductor Manufacturing Company Ltd. Structure and method of non-rectangular cell in semiconductor device
US11916017B2 (en) * 2021-08-26 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Signal conducting line arrangements in integrated circuits
US20230343833A1 (en) * 2022-04-25 2023-10-26 International Business Machines Corporation Transition metal dichalcogenide (tmd) transistor structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6904575B2 (en) * 2002-06-11 2005-06-07 International Business Machines Corporation Method for improving chip yields in the presence of via flaring
WO2007022359A2 (en) * 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
US20070052012A1 (en) * 2005-08-24 2007-03-08 Micron Technology, Inc. Vertical tunneling nano-wire transistor
KR100672032B1 (ko) * 2005-12-22 2007-01-19 삼성전자주식회사 수직형 트랜지스터를 이용한 반도체 회로
EP1804286A1 (en) * 2005-12-27 2007-07-04 Interuniversitair Microelektronica Centrum Elongate nanostructure semiconductor device
WO2008085813A2 (en) * 2007-01-03 2008-07-17 Nanosys, Inc, Et Al. Methods for nanopatterning and production of nanostructures
CN101687631A (zh) * 2007-03-28 2010-03-31 昆南诺股份有限公司 纳米线电路结构
US20080315430A1 (en) * 2007-06-22 2008-12-25 Qimonda Ag Nanowire vias
US20120326119A1 (en) * 2010-03-08 2012-12-27 Kyonggi University Industry & Academia Cooperation Foundation Light emitting display device having nanowire
US8359558B2 (en) * 2010-03-16 2013-01-22 Synopsys, Inc. Modeling of cell delay change for electronic design automation
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
CN103377927B (zh) * 2012-04-17 2015-11-25 中芯国际集成电路制造(上海)有限公司 悬浮纳米线场效应晶体管及其形成方法
US8901615B2 (en) * 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
US9786850B2 (en) * 2012-09-07 2017-10-10 President And Fellows Of Harvard College Methods and systems for scaffolds comprising nanoelectronic components
US10026658B2 (en) * 2014-04-14 2018-07-17 Taiwan Semiconductor Manufacturing Company Limited Methods for fabricating vertical-gate-all-around transistor structures
US9276108B2 (en) * 2014-06-26 2016-03-01 Taiwan Semiconductor Manufacturing Company Limited Memory cell array and cell structure thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI849214B (zh) * 2020-04-27 2024-07-21 台灣積體電路製造股份有限公司 積體電路結構
US12190037B2 (en) 2020-04-27 2025-01-07 Taiwan Semiconductor Manufacturing Company Limited Multiple power domains using nano-sheet structures
CN113078156A (zh) * 2021-03-29 2021-07-06 长鑫存储技术有限公司 半导体结构及其形成方法
CN113078156B (zh) * 2021-03-29 2022-06-24 长鑫存储技术有限公司 半导体结构及其形成方法
US12424546B2 (en) 2021-03-29 2025-09-23 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming same
TWI867745B (zh) * 2022-09-23 2024-12-21 美商蘋果公司 Sram巨集設計架構
US12402293B2 (en) 2022-09-23 2025-08-26 Apple Inc. Stacked SRAM cell architecture
US12408317B2 (en) 2022-09-23 2025-09-02 Apple Inc. SRAM macro design architecture

Also Published As

Publication number Publication date
US20160063163A1 (en) 2016-03-03
WO2016033154A2 (en) 2016-03-03
EP3186734A2 (en) 2017-07-05
CN106605301A (zh) 2017-04-26
WO2016033154A3 (en) 2016-05-06
TWI576716B (zh) 2017-04-01
EP3186734A4 (en) 2018-04-25
CN106605301B (zh) 2021-02-26
EP3186734B1 (en) 2020-03-18

Similar Documents

Publication Publication Date Title
TWI576716B (zh) 用於垂直奈米線實現之具有緊密串聯連接的陣列
TWI570586B (zh) 用於包括奈米線及２ｄ材料條之積體電路元件的設計工具
US10256223B2 (en) Cells having transistors and interconnects including nanowires or 2D material strips
US9691768B2 (en) Nanowire or 2D material strips interconnects in an integrated circuit cell
TWI668845B (zh) 包含垂直奈米線電晶體的邏輯單元及記憶體單元
US9378320B2 (en) Array with intercell conductors including nanowires or 2D material strips
US10990722B2 (en) FinFET cell architecture with insulator structure
US9691764B2 (en) FinFET cell architecture with power traces
US20150370948A1 (en) Memory cells having transistors with different numbers of nanowires or 2d material strips
CN106663594B (zh) 具有含不同数量的纳米线或2d材料带的晶体管的存储单元和逻辑单元