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TW201411814A - 電阻式記憶胞、電阻式記憶陣列及其形成方法 - Google Patents

電阻式記憶胞、電阻式記憶陣列及其形成方法 Download PDF

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TW201411814A
TW201411814A TW101149876A TW101149876A TW201411814A TW 201411814 A TW201411814 A TW 201411814A TW 101149876 A TW101149876 A TW 101149876A TW 101149876 A TW101149876 A TW 101149876A TW 201411814 A TW201411814 A TW 201411814A
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layer
resistive memory
memory array
auxiliary
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Frederick T Chen
Heng-Yuan Lee
Yu-Sheng Chen
Wei-Su Chen
Tai-Yuan Wu
Pang-Hsu Chen
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Ind Tech Res Inst
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Abstract

一種具有可變電阻層的電阻式記憶胞。可變電阻層包括至少一主要電阻層以及至少一輔助電阻層。主要電阻層以及輔助電阻層一起形成封閉的離子交換系統，被交換的離子於主要電阻層及輔助電阻層的每一者中具有等同的移動性，且主要電阻層的最大電阻值高於輔助電阻層的最大電阻值。

Description

電阻式記憶胞、電阻式記憶陣列及其形成方法
本發明是有關於一種半導體結構及其形成方法，且特別是有關於一種電阻式記憶胞、電阻式記憶陣列及其形成方法。
基於半導體技術發展的記憶元件(例如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)及非揮發性記憶體)已在現今的半導體產業中扮演一個主要的角色。這些記憶體被廣泛地應用在個人電腦、行動電話及網路上，並成為日常生活中最不可或缺之電子產品中的其中一員。
隨著消耗性電子產品以及系統產品的普及，對具有低電力耗損、低成本、高存取速度、小體積以及高電容量之記憶體的需求也急劇增加。對儲存電荷或磁化(magnetization)而言，藉由改變可變電阻層的電阻值來記錄數值是相當有前景的一種取代方案。
在電阻式隨機存取記憶體(RRAM)中，藉由施加電流脈衝(current pulse)及轉換電壓(conversion voltage)來改變可變電阻層的狀態，以根據不同的電阻值於設定狀態(set state)與重設狀態(reset state)之間切換。根據對應於不同電阻值的設定狀態及重設狀態，於記憶體中紀錄數值「0」及「1」。
然而，由於需要較高的電阻準確度，傳統的RRAM實際上不能作為多階記憶體(multi-level memory)使用。此外，記憶體或存儲器之可靠的操作需要能被理解且應用之可預期的機制。
本發明提供一種具有可變電阻層的電阻式記憶胞。可變電阻層包括至少一主要電阻層以及鄰近的至少一輔助電阻層，其中至少一主要電阻層以及鄰近的至少一輔助電阻層一起形成封閉的離子交換系統，被交換的離子於至少一主要電阻層及至少一輔助電阻層的每一者中具有等同的移動性，且至少一主要電阻層的最大電阻值高於至少一輔助電阻層的最大電阻值。
本發明另提供一種電阻式記憶陣列的形成方法，包括於基底上形成交替配置的多數個絕緣層及多數個位元線層，其中穿過絕緣層及位元線層形成至少一阻障開口(barrier opening)；將絕緣層及位元線層圖案化，以形成至少二堆疊結構，阻障開口位於堆疊結構之間；於堆疊結構之間以及之外形成介電層；於堆疊結構之間的介電層中形成第一字元線溝渠開口，以及分別於堆疊結構外側的介電層中形成二個第二字元線溝渠開口；形成包括至少一主要電阻層以及鄰近的至少一輔助電阻層的可變電阻層，可變電阻層覆蓋堆疊結構並填入第一字元線溝渠開口及第二字元線溝渠開口中；以及於可變電阻層上形成字元線層。
本發明又提供一種電阻式記憶陣列，包括至少二分開的堆疊結構，配置於基底上，其中各堆疊結構包括交替配置的多數個絕緣層及多數個位元線層，且堆疊結構之間形成有阻障開口；可變電阻層，包括至少一主要電阻層以及鄰近的至少一輔助電阻層，可變電阻層配置於基底上並覆蓋堆疊結構；以及字元線層，配置於可變電阻層上。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
第一實施例
圖1為根據本發明第一實施例所繪示之電阻式記憶胞的剖面示意圖。請參照圖1，第一實施例之電阻式記憶胞10包括基底100、閘極結構102、摻雜區104及106、接觸插塞108、可變電阻層114、導體層116、介電層118及位元線120。
基底100可為半導體基底，例如矽基底。閘極結構102配置於基底100上。閘極結構102的材料包括導體材料，例如摻雜多晶矽。摻雜區104及106配置於閘極結構102兩側的基底100中。接觸插塞108配置於基底100上並電性連接至摻雜區104及106中的一者。在本實施例中，摻雜區104作為源極區，摻雜區106作為汲極區，且接觸插塞電性連接至摻雜區106。接觸插塞108的材料包括金屬，例如鈦、氮化鈦或鎢。此外，位元線120配置於基底100上方且跨越閘極結構102。位元線120藉由介電層118以與閘極結構102電性絕 緣。位元線120配置於介電層118上。介電層118的材料包括氧化矽、氮化矽或氮氧化矽。位元線120的材料包括導體材料，例如鎢、鋁或銅。另外，可變電阻層114配置於接觸插塞108上並電性連接於接觸插塞108與位元線120之間。
如圖1所示，本實施例之可變電阻層114位於介電層118中。於可變電阻層114與位元線120之間，可具有作為上電極之導體層116。上電極的材料可為(例如但不限於)銥、鉑、氧化銥、氮化鈦、鈦、氮化鋁、釕或氧化釕。此外，於可變電阻層114與接觸插塞108之間，可具有作為下電極之另一導體層(未繪示)。下電極的材料可為(例如但不限於)銥、鉑、氧化銥、氮化鈦、鈦、氮化鋁、釕、氧化釕或多晶矽。
要注意的是，本實施例之可變電阻層114包括至少一主要電阻層110以及鄰近的至少一輔助電阻層112。主要電阻層110及輔助電阻層112互相交換離子，進而改變電阻值。換句話說，本發明之電阻式記憶體為基於離子交換的電阻式記憶體。在圖1中，繪示一個主要電阻層110及一個輔助電阻層112，且輔助電阻層112配置於主要電阻層110上方。然而，本發明並不以此為限。在另一實施例中(未繪示)，輔助電阻層112可配置於主要電阻層110下方。此外，本發明未對主要電阻層110及輔助電阻層112的數目作限制。舉例來說，可變電阻層114可包括一個主要電阻層110以及位於主要電阻層110兩側的二個輔助電阻層112，如圖3C所示。可變電阻層114可包括緊鄰的一對主要電阻層110 以及一對輔助電阻層112，輔助電阻層112相鄰主要電阻層110並分別位於主要電阻層110的外側，如圖3D所示。
在一實施例中，主要電阻層110及輔助電阻層112中每一者的材料包括氧化物，且被交換的離子為氧離子。主要電阻層110的材料包括HfO2、ZrO2、Al2O3或Ta2O5。輔助電阻層112的材料包括TiO2、TaOx或TiOy，其中x小於2.5且y小於2。在被交換的離子為氧離子的情況下，接收氧離子之層的電阻值會升高，而失去氧離子之層的電阻值會降低。在另一實施例中，主要電阻層110的材料包括氧化物，輔助電阻層112的材料包括經金屬(例如，Cu或Ag)摻雜的硫族化合物(chalcogenide)或氧化物，且被交換的離子包括金屬離子，例如銅離子或銀離子。主要電阻層110的材料包括HfO2、ZrO2、Al2O3或Ta2O5。輔助電阻層112的材料包括經Cu或Ag摻雜的SiO2、GeTe、GeSe及GeS中的一者。在被交換的離子為金屬離子的情況下，接收金屬離子之層的電阻值會降低，而失去金屬離子之層的電阻值會升高。在被交換的離子為金屬離子的情況下，假設電極不會對失去金屬離子之層進行補充。
為了更理想地操作，主要電阻層110及輔助電阻層112需要符合下列條件。首先，被交換的離子於主要電阻層110及輔助電阻層112的每一者中具有實質上等同的移動性。因此，某一層不會緊緊地抓附離子，而造成後續的電阻切換操作停下來。其二，主要電阻層110最大電阻值遠高於輔助電阻層112的最大電阻值。此種情況可允許得到一個較大的 電阻值範圍。因此，主要電阻層110及輔助電阻層112的材料可例如為不同的金屬氧化物。其三，主要電阻層110及輔助電阻層112形成一個封閉的離子交換系統。換句話說，沒有一個電極會對主要電阻層110或輔助電阻層112提供金屬離子，也不會允許非金屬離子(例如，氧離子)藉由擴散而離開主要電阻層110或輔助電阻層112。舉例來說，主要電阻層110及輔助電阻層112可包覆於介電層(例如，圖1的介電層118)內，此介電層亦可避免離子擴散出來。其四，起始電阻值可為最大值，此最大值是由主要電阻層110所支配的電阻值。理想地，就低電流操作而言，主要電阻層110處於絕緣狀態，且輔助電阻層112為初始金屬狀態(initially metallic)。
於起始形成操作時，所施加的電壓驅動金屬離子進入主要電阻層110，或驅動非金屬離子(例如，氧離子)進入輔助電阻層112。可於主要電阻層110中形成滲出的(percolating)導電路徑(或稱「導電細絲」(filament))。導電細絲行為將參照圖2、圖3A及圖3B作更詳盡地描述。圖2為根據本發明一實施例所繪示之電阻式記憶胞的I-V示意曲線圖。圖3A及圖3B為分別依據本發明一實施例所繪示之電阻式記憶胞中氧離子交換的示意圖。圖3C為根據本發明另一實施例所繪示的示意圖，其顯示一個主要電阻層110與二個鄰近的輔助電阻層112之間的離子交換，主要電阻層110的兩側各配置有一個輔助電阻層112。圖3D為根據本發明又一實施例所繪示的示意圖，其顯示一對主要電阻層110 與一對輔助電阻層112之間的離子交換，一對主要電阻層110彼此緊鄰且其兩側各配置有一個輔助電阻層112。在此種情況下，二個主要電阻層110可達到相同等級的(comparable magnitude)最大電阻值。或者，當對所有層施加低偏壓，(例如)其中一個主要電阻層被氧化而形成蕭特基阻障(Schottky barrier)時，被氧化的那個主要電阻層可達到極高的最大電阻值。
在升高正電壓情況下的導電細絲行為如圖3A及圖2的右側所示。一方面施加正電壓於輔助電阻層112(例如，TiO2)，另一方面施加負電壓於主要電阻層110(例如，HfO2)。在逐漸升高正電壓的情況下，氧離子130逐漸被拉至輔助電阻層112，而從主要電阻層110中的氧空隙(oxygen vacancies)132形成導電細絲134。由於導電細絲134的形成，可變電阻層114的電阻值降低，因此電流爬升至位置B。此可視為「設定(SET)」操作，標示於圖2中的區塊I。當連續增加電壓，輔助電阻層112接收來自主要電阻層110的氧離子130而使得輔助電阻層112的電阻值增加。因此電流從位置B降低至位置C。此可視為「設定後重設(RESET after SET)」操作，標示於圖2中的區塊II。然而，連續升高(正)電壓將導致輔助電阻層112的崩潰(breakdown)，對應使電流高漲，標示於圖2中的區塊III。輔助電阻層112的崩潰將使得電流升高至預定限值(即，位置D)，所述預定限值由導電細絲形成步驟中的外部電流限制器所決定。
在升高負電壓情況下的導電細絲行為如圖3B及圖2的左側所示。一方面施加負電壓於輔助電阻層112(例如，TiO2)，另一方面施加正電壓於主要電阻層110(例如，HfO2)。在逐漸升高負電壓的情況下，氧離子136逐漸被拉回主要電阻層110，而從輔助電阻層112中的氧空隙138形成導電細絲140。主要電阻層110所增加的電阻值大於輔助電阻層112所降低的電阻值，因此電流趨勢從位置E降至位置F。此可視為「重設(RESET)」操作，標示於圖2中的區塊IV。進一步升高(負)電壓將導致重設後(post-RESET)電阻下降(可視為「重設後設定(SET after RESET)」)或可能導致主要電阻層110的崩潰，造成最後的電流躍增。
基於上述，本發明之電阻式記憶體可為單階記憶胞(single-level cell，SLC)，且其操作範圍W1包括區塊I(SET區塊)及區塊IV(RESET區塊)，如圖2所示。
另外，利用超過二個電阻狀態的本質，本發明之電阻式記憶體可應用於多階記憶胞(multi-level cell，MLC)的操作。舉例來說，如圖2所示，至少六個電阻狀態(位置A至位置F)代表具有2.6位元(log2(6)=2.6)。藉由適當地控制施加至主要電阻層110及輔助電阻層112的電壓，可能得到更多的電阻狀態。舉例來說，位置A與位置B之間、或位置E與位置F之間可存在另一電阻狀態。換句話說，本發明之電阻式記憶體提供增加更多電阻狀態的可能性，且其MLC操作範圍W2包括區塊I(SET區塊)、區塊II(RESET after SET區塊)、區塊III及區塊VI(RESET區塊)，如圖2所示。
第二實施例
圖4A至圖4D為根據本發明第二實施例所繪示之電阻式記憶陣列之形成方法的剖面示意圖。圖5為圖4B的上視圖。圖6為圖4C的上視圖。
請參照圖4A，於基底200上形成交替配置的多數個絕緣層202及多數個位元線層204，並穿過位元線層204及絕緣層202形成阻障開口(barrier opening)203。阻障開口203可僅僅視為開口，不限於本發明所用的專有名詞。絕緣層202的材料包括SiOx、AlOx、SiN或SiON。位元線層204的材料包括Al。接著，於基底200上順應性地形成選擇性阻障層206，阻障層206至少覆蓋最上面的絕緣層202以及阻障開口203的內側。阻障層206可為介電層。阻障層206的材料包括SiOx、AlOx、SiN或SiON。此外，阻障層206與絕緣層202的材料可相同或不同。形成阻障層206的方法包括進行化學氣相沉積(CVD)製程。
請參照圖4B及圖5，進行圖案化步驟以於基底200上形成至少二堆疊結構208，堆疊結構208之間形成有阻障開口203，且堆疊結構208的外側形成有主動介面開口(active interface opening)205。主動介面開口205可僅僅視為開口，不限於本發明所用的專有名詞。各圖案化堆疊結構208包括位於基底200上之交替配置的多數個絕緣層202a以及多數個位元線層204a。另外，在相同圖案化步驟中，沿阻 障開口203的內側形成圖案化阻障層206a，且圖案化阻障層206a形成於堆疊結構208的頂面上。阻障層206a可為介電層。圖案化步驟包括進行溝渠再填充、微影及蝕刻製程。
然後，於基底200上形成選擇性鈍化層210，以覆蓋堆疊結構208。鈍化層210可僅僅視為介電層，不限於本發明所用的專有名詞。鈍化層210的材料包括SiOx、AlOx、SiN或SiON。此外，鈍化層210與阻障層206a的材料可相同或不同。形成鈍化層210的方法包括進行CVD製程。接著，於堆疊結構208之間以及之外形成介電層212。換句話說，堆疊結構208之間以及之外均填充有介電層212。介電層212的材料包括SiOx、AlOx、SiN或SiON。此外，介電層212與阻障層206a或鈍化層210的材料可相同或不同。形成介電層212的方法包括於基底200上沉積介電材料層(未繪示)，接著對介電材料層進行回蝕刻或化學機械研磨(CMP)製程，直到鈍化層210的頂面裸露出來。
請參照圖4C及圖6，於堆疊結構208之間的介電層212中形成第一字元線溝渠開口214，同時，分別於堆疊結構208之外側的介電層212中形成二個第二字元線溝渠開口216。第一字元線溝渠開口214或第二字元線溝渠開口216可僅僅視為開口，不限於本發明所用的專有名詞。形成第一及第二字元線溝渠開口214、216的方法包括進行微影及蝕刻製程，以移除部分介電層212。
請參照圖4D，形成包括至少一主要電阻層218以及鄰近的至少一輔助電阻層220的可變電阻層222，且可變電阻 層222覆蓋堆疊結構208並填入第一及第二字元線溝渠開口214、216中。主要電阻層218及輔助電阻層220一起形成封閉的離子交換系統，被交換的離子於主要電阻層218及輔助電阻層220的每一者中具有等同的移動性，且主要電阻層218的最大電阻值高於輔助電阻層220的最大電阻。已於第一實施例中描述主要電阻層218及輔助電阻層220的材料，於此不再贅述。接著，於可變電阻層222上形成字元線層224。字元線層224的材料包括導體材料，例如金屬。形成主要電阻層218、輔助電阻層220及字元線層224的方法各自包括進行CVD製程。至此，完成第二實施例之電阻式記憶陣列20。
第二實施例之電阻式記憶陣列的結構將參照圖4D說明如下。如圖4D所示，電阻式記憶陣列20包括至少二分開的堆疊結構208、可變電阻層222及字元線層224。堆疊結構208配置於基底200上，其中各堆疊結構208包括交替配置的多數個絕緣層202a以及多數個位元線層204a，且堆疊結構208之間形成有阻障開口203。可變電阻層222包括配置於基底200上的至少一主要電阻層218以及鄰近的至少一輔助電阻層220，且可變電阻層222覆蓋堆疊結構208。主要電阻層218及輔助電阻層220一起形成封閉的離子交換系統，被交換的離子於主要電阻層218及輔助電阻層220的每一者中具有等同的移動性，且主要電阻層218的最大電阻值高於輔助電阻層220的最大電阻值。字元線層224配置於可變電阻層222上。在本實施例中，電阻式記憶陣列20更包括阻障層 206a及鈍化層210。鈍化層210配置於各堆疊結構208與可變電阻層222之間。阻障層206a覆蓋堆疊結構208之間的阻障開口203的內側以及堆疊結構208的頂面。另外，鈍化層210覆蓋阻障層206a。
圖7為根據本發明第二實施例所繪示之位元線層其中一平面的上視示意圖。在第二實施例的電阻式記憶陣列20中，阻障層於各位元線層204a一側的厚度大於阻障層於各位元線層204a另一側的厚度，使得具有較薄阻障層的區域可作為切換區域，如圖4D及圖7中的箭頭A所示。在本實施例中，阻障層206a及鈍化層210兩者均可視為可變電阻層222的阻障層。由於阻障層206a的配置，阻障層於各位元線層204a一側的厚度大於阻障層於各位元線層204a另一側的厚度。在此情況下，可進行單側切換(single-side switching)的操作，其使得電阻式記憶陣列的運作更穩定。此外，在本實施例中，由於可變電阻層222之阻障層的配置，可用與圖4D之形成順序相反的順序來形成主要電阻層218及輔助電阻層220。舉例來說，可先形成輔助電阻層220，再形成主要電阻層218。
圖4D-1為根據本發明第二實施例所繪示之另一電阻式記憶陣列的剖面示意圖。進行如圖4A至圖4D中描述的相同製程步驟，但省略了形成阻障層206a的步驟。至此，完成電阻式記憶陣列20a。在本實施例的電阻式記憶陣列20a中，鈍化層210作為阻障層，且於各位元線層204a之兩側具有實質上相等的厚度，使得可進行雙側切換(double-side switching)的操作，其中切換區域如圖4D-1中的箭頭B所示。此外，在本實施例中，由於可變電阻層222之阻障層的配置，可用與圖4D-1之形成順序相反的順序來形成主要電阻層218及輔助電阻層220。舉例來說，可先形成輔助電阻層220，再形成主要電阻層218。
圖4D-2為根據本發明第二實施例所繪示之又一電阻式記憶陣列的剖面示意圖。進行如圖4A至圖4D中描述的相同製程步驟，但省略了形成鈍化層210的步驟。至此，完成電阻式記憶陣列20b。在本實施例的電阻式記憶陣列20b中，阻障層206a配置於各位元線層204a的一側，使得沒有阻障層206a的區域(亦即，各位元線層204a與可變電阻層222之間的介面)可作為切換區域，如圖4D-2的虛線區C所示。此外，在本實施例中，阻障層206a配置於各位元線層204a的一側。換言之，各位元線層204a的另一側裸露於可變電阻層222。在此情況下，需要先形成主要電阻層218，再形成輔助電阻層220，以避免各位元線層204a接觸輔助電阻層220而造成短路。
圖4D-3為根據本發明第二實施例所繪示之再一電阻式記憶陣列的剖面示意圖。進行如圖4A至圖4D中描述的相同製程步驟，但省略了形成阻障層206a以及形成鈍化層210的步驟。至此，完成電阻式記憶陣列20c。在本實施例的電阻式記憶陣列20c中，各位元線層204a的兩側未配置有阻障層，因此各位元線層204a與可變電阻層222之間的介面可作為切換區域，如圖4D-3中的虛線區D所示。此外，在本實 施例中，各位元線層204a的兩側未配置有阻障層。換言之，各位元線層204a的任一側裸露於可變電阻層222。在此情況下，需要先形成主要電阻層218，再形成輔助電阻層220，以避免各位元線層204a接觸輔助電阻層220而造成短路。
综上所述，在本發明的電阻式記憶體中，可變電阻層包括可互相交換離子的至少二層，進而改變其電阻值。當所述至少二層由不同的金屬氧化物所形成時，可提供較寬的電阻值範圍。此外，基於離子交換之新穎電阻式記憶體可作為多階記憶體。另外，本發明的方法簡單且可與現有的記憶體製程相容。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧電阻式記憶胞
20、20a、20b、20c‧‧‧電阻式記憶陣列
100、200‧‧‧基底
102‧‧‧閘極結構
104、106‧‧‧摻雜區
108‧‧‧接觸插塞
110、218‧‧‧主要電阻層
112、220‧‧‧輔助電阻層
114、222‧‧‧可變電阻層
116‧‧‧導體層
118‧‧‧介電層
120‧‧‧位元線
130、136‧‧‧氧離子
132、138‧‧‧氧空隙
134、140‧‧‧導電細絲
200‧‧‧基底
202、202a‧‧‧絕緣層
204、204a‧‧‧位元線層
203‧‧‧阻障開口
205‧‧‧主動介面開口
206、206a‧‧‧阻障層
208‧‧‧堆疊結構
210‧‧‧鈍化層
212‧‧‧介電層
214‧‧‧第一字元線溝渠開口
216‧‧‧第二字元線溝渠開口
224‧‧‧字元線層
圖1為根據本發明第一實施例所繪示之電阻式記憶胞的剖面示意圖。
圖2為根據本發明一實施例所繪示之電阻式記憶胞的I-V示意曲線圖。
圖3A及圖3B為分別依據本發明一實施例所繪示之電阻式記憶胞中氧離子交換的示意圖。
圖3C為根據本發明另一實施例所繪示的示意圖，其顯示一個主要電阻層與二個鄰近的輔助電阻層之間的離子 交換，主要電阻層的兩側各配置有一個輔助電阻層。
圖3D為根據本發明又一實施例所繪示的示意圖，其顯示一對主要電阻層與一對輔助電阻層之間的離子交換，一對主要電阻層彼此緊鄰且其兩側各配置有一個輔助電阻層。
圖4A至圖4D為根據本發明第二實施例所繪示之一電阻式記憶陣列之形成方法的剖面示意圖。
圖4D-1為根據本發明第二實施例所繪示之另一電阻式記憶陣列的剖面示意圖。
圖4D-2為根據本發明第二實施例所繪示之又一電阻式記憶陣列的剖面示意圖。
圖4D-3為根據本發明第二實施例所繪示之再一電阻式記憶陣列的剖面示意圖。
圖5為圖4B的上視圖。
圖6為圖4C的上視圖。
圖7為根據本發明第二實施例所繪示之位元線層其中一平面的上視示意圖。
10‧‧‧電阻式記憶胞
100‧‧‧基底
102‧‧‧閘極結構
104、106‧‧‧摻雜區
108‧‧‧接觸插塞
110‧‧‧主要電阻層
112‧‧‧輔助電阻層
114‧‧‧可變電阻層
116‧‧‧導體層
118‧‧‧介電層
120‧‧‧位元線

Claims (37)

  1. 一種電阻式記憶胞，包括：可變電阻層，包括至少一主要電阻層以及鄰近的至少一輔助電阻層，其中所述至少一主要電阻層以及鄰近的所述至少一輔助電阻層一起形成封閉的離子交換系統，被交換的離子於所述至少一主要電阻層及所述至少一輔助電阻層的每一者中具有等同的移動性，且所述至少一主要電阻層的最大電阻值高於所述至少一輔助電阻層的最大電阻值。
  2. 如申請專利範圍第1項所述之電阻式記憶胞，其中所述至少一主要電阻層及所述至少一輔助電阻層的每一者的材料包括氧化物，且每一個被交換的離子包括氧原子。
  3. 如申請專利範圍第2項所述之電阻式記憶胞，其中所述至少一主要電阻層的材料包括HfO2、ZrO2、Al2O3或Ta2O5。
  4. 如申請專利範圍第2項所述之電阻式記憶胞，其中所述至少一輔助電阻層的材料包括TiO2、TaOx或TiOy，x小於2.5且y小於2。
  5. 如申請專利範圍第1項所述之電阻式記憶胞，其中所述至少一主要電阻層的材料包括氧化物，所述至少一輔助電阻層的材料包括經金屬摻雜的硫族化合物(chalcogenide)或氧化物，且每一個被交換的離子包括所述金屬。
  6. 如申請專利範圍第5項所述之電阻式記憶胞，其中 所述至少一主要電阻層的材料包括HfO2、ZrO2、Al2O3或Ta2O5。
  7. 如申請專利範圍第5項所述之電阻式記憶胞，其中所述至少一輔助電阻層的材料包括經所述金屬摻雜的SiO2、GeTe、GeSe及GeS中的一者，且所述金屬包括Cu或Ag。
  8. 一種電阻式記憶陣列的形成方法，包括：於基底上形成交替配置的多數個絕緣層及多數個位元線層，其中穿過所述絕緣層及所述位元線層形成至少一阻障開口(barrier opening)；將所述絕緣層及所述位元線層圖案化，以形成至少二堆疊結構，所述阻障開口位於所述堆疊結構之間；於所述堆疊結構之間以及之外形成介電層；於所述堆疊結構之間的所述介電層中形成第一字元線溝渠開口，以及分別於所述堆疊結構外側的所述介電層中形成二個第二字元線溝渠開口；形成包括至少一主要電阻層以及鄰近的至少一輔助電阻層的可變電阻層，所述可變電阻層覆蓋所述堆疊結構並填入所述第一字元線溝渠開口及所述第二字元線溝渠開口中；以及於所述可變電阻層上形成字元線層。
  9. 如申請專利範圍第8項所述之電阻式記憶陣列的形成方法，其中所述至少一主要電阻層及所述至少一輔助電阻層的每一者的材料包括氧化物，且每一個被交換的離 子包括氧原子。
  10. 如申請專利範圍第9項所述之電阻式記憶陣列的形成方法，其中所述至少一主要電阻層的材料包括HfO2、ZrO2、Al2O3或Ta2O5。
  11. 如申請專利範圍第9項所述之電阻式記憶陣列的形成方法，其中所述至少一輔助電阻層的材料包括TiO2、TaOx或TiOy，x小於2.5且y小於2。
  12. 如申請專利範圍第8項所述之電阻式記憶陣列的形成方法，其中所述至少一主要電阻層的材料包括氧化物，所述至少一輔助電阻層的材料包括經金屬摻雜的硫族化合物或氧化物，且每一個被交換的離子包括所述金屬。
  13. 如申請專利範圍第12項所述之電阻式記憶陣列的形成方法，其中所述至少一主要電阻層的材料包括HfO2、ZrO2、Al2O3或Ta2O5。
  14. 如申請專利範圍第12項所述之電阻式記憶陣列的形成方法，其中所述至少一輔助電阻層的材料包括經所述金屬摻雜的SiO2、GeTe、GeSe及GeS中的一者，且所述金屬包括Cu或Ag。
  15. 如申請專利範圍第8項所述之電阻式記憶陣列的形成方法，其中所述主要電阻層形成於鄰近的所述輔助電阻層的下方。
  16. 如申請專利範圍第8項所述之電阻式記憶陣列的形成方法，於形成所述第一字元線溝渠及所述第二字元線溝渠開口的步驟之後以及形成所述可變電阻層的步驟之 前，更包括形成鈍化層，所述鈍化層覆蓋所述堆疊結構。
  17. 如申請專利範圍第16項所述之電阻式記憶陣列的形成方法，其中所述主要電阻層形成於鄰近的所述輔助電阻層的下方。
  18. 如申請專利範圍第16項所述之電阻式記憶陣列的形成方法，其中所述主要電阻層形成於鄰近的所述輔助電阻層的上方。
  19. 如申請專利範圍第16項所述之電阻式記憶陣列的形成方法，於形成所述絕緣層及所述位元線層的步驟之後以及將所述絕緣層及所述位元線層圖案化的步驟之前，更包括形成阻障層，所述阻障層至少覆蓋所述第一字元線溝渠開口的內側以及所述堆疊結構的頂面。
  20. 如申請專利範圍第19項所述之電阻式記憶陣列的形成方法，其中所述主要電阻層形成於鄰近的所述輔助電阻層的下方。
  21. 如申請專利範圍第19項所述之電阻式記憶陣列的形成方法，其中所述主要電阻層形成於鄰近的所述輔助電阻層的上方。
  22. 如申請專利範圍第8項所述之電阻式記憶陣列的形成方法，其中所述至少一主要電阻層及所述至少一輔助電阻層一起形成封閉的離子交換系統，被交換的離子於所述至少一主要電阻層及所述至少一輔助電阻層的每一者中具有等同的移動性，且所述至少一主要電阻層的最大電阻值高於所述至少一輔助電阻層的最大電阻值。
  23. 一種電阻式記憶陣列，包括：至少二分開的堆疊結構，配置於基底上，其中各堆疊結構包括交替配置的多數個絕緣層及多數個位元線層，且所述堆疊結構之間形成有阻障開口；可變電阻層，包括至少一主要電阻層以及鄰近的至少一輔助電阻層，所述可變電阻層配置於所述基底上並覆蓋所述堆疊結構；以及字元線層，配置於所述可變電阻層上。
  24. 如申請專利範圍第23項所述之電阻式記憶陣列，其中所述至少一主要電阻層及所述至少一輔助電阻層的材料包括氧化物，且每一個被交換的離子包括氧原子。
  25. 如申請專利範圍第24項所述之電阻式記憶陣列，其中所述至少一主要電阻層的材料包括HfO2、ZrO2、Al2O3或Ta2O5。
  26. 如申請專利範圍第24項所述之電阻式記憶陣列，其中所述至少一輔助電阻層的材料包括TiO2、TaOx或TiOx，x小於2.5且y小於2。
  27. 如申請專利範圍第23項所述之電阻式記憶陣列，其中所述至少一主要電阻層的材料包括氧化物，所述至少一輔助電阻層的材料包括經金屬摻雜的硫族化合物或氧化物，且每一個被交換的離子包括所述金屬。
  28. 如申請專利範圍第27項所述之電阻式記憶陣列，其中所述至少一主要電阻層的材料包括HfO2、ZrO2、Al2O3或Ta2O5。
  29. 如申請專利範圍第27項所述之電阻式記憶陣列，其中所述至少一輔助電阻層的材料包括經所述金屬摻雜的SiO2、GeTe、GeSe及GeS中的一者，且所述金屬包括Cu或Ag。
  30. 如申請專利範圍第23項所述之電阻式記憶陣列，其中所述主要電阻層形成於鄰近的所述輔助電阻層的下方。
  31. 如申請專利範圍第23項所述之電阻式記憶陣列，更包括配置於各堆疊結構與所述可變電阻層之間的鈍化層。
  32. 如申請專利範圍第31項所述之電阻式記憶陣列，其中所述主要電阻層形成於鄰近的所述輔助電阻層的下方。
  33. 如申請專利範圍第31項所述之電阻式記憶陣列，其中所述主要電阻層形成於鄰近的所述輔助電阻層的上方。
  34. 如申請專利範圍第31項所述之電阻式記憶陣列，更包括阻障層，所述阻障層覆蓋所述堆疊結構之間的所述阻障開口的內側以及所述堆疊結構的頂面，且所述鈍化層覆蓋所述阻障層。
  35. 如申請專利範圍第34項所述之電阻式記憶陣列，其中所述主要電阻層形成於鄰近的所述輔助電阻層的下方。
  36. 如申請專利範圍第34項所述之電阻式記憶陣 列，其中所述主要電阻層形成於鄰近的所述輔助電阻層的上方。
  37. 如申請專利範圍第23項所述之電阻式記憶陣列，其中所述至少一主要電阻層及所述至少一輔助電阻層一起形成封閉的離子交換系統，被交換的離子於所述至少一主要電阻層及所述至少一輔助電阻層的每一者中具有等同的移動性，且所述至少一主要電阻層的最大電阻值高於所述至少一輔助電阻層的最大電阻值。
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