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TW200915543A - Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same - Google Patents

Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same Download PDF

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TW200915543A
TW200915543A TW097124406A TW97124406A TW200915543A TW 200915543 A TW200915543 A TW 200915543A TW 097124406 A TW097124406 A TW 097124406A TW 97124406 A TW97124406 A TW 97124406A TW 200915543 A TW200915543 A TW 200915543A
Authority
TW
Taiwan
Prior art keywords
forming
switching element
reversible resistance
memory
conductor
Prior art date
Application number
TW097124406A
Other languages
English (en)
Inventor
April Schricker
S Brad Herner
Mark Clark
Original Assignee
Sandisk 3D Llc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Priority claimed from US11/772,082 external-priority patent/US7824956B2/en
Priority claimed from US11/772,088 external-priority patent/US7902537B2/en
Application filed by Sandisk 3D Llc filed Critical Sandisk 3D Llc
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Description

200915543 九、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體，且更特定言之，係關於 使用選擇性生長可逆電阻切換元件之記憶體單元及其形成 方法。 本申請案主張2007年6月29日所申請之名為"使用選擇性 生長可逆電阻切換元件之記憶體單元及其形成方法 (MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME)" (代理人檔案號碼SD-MXD-0335X)的美國專利申請案第 1 1/772,082號之優先權，且主張2007年6月29日所申請之名 為”使用選擇性生長可逆電阻切換元件之記憶體單元及其 形成方法（MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME)"(代理人檔案 號碼SD-MXD-0335Y)的美國專利申請案第11/772,088號之 優先權，該兩案之全文以引用的方式併入本文中。 本申請案係關於以下專利申請案，為達成所有目的，該 等申請案中之每一者之全文以引用的方式併入本文中： 2007年6月29日所申請且名為"形成包含二極體及電阻率 切換生長氧化物之可重寫記憶體單元的方法（METHOD TO FORM A REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTIVITY-SWITCHING GROWN OXIDE" 132665.doc 200915543 (檔案號碼MD-304X)的美國專利申請案第11/772,081號。 2007年6月29日所申請且名為"使用選擇性沈積可逆電阻 切換元件之記憶體單元及其形成方法（MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME)"(檔案號碼MXD-333X)的美國專利 申請案第11/772,090號。 2007年6月29日所申請且名為"使用選擇性沈積可逆電阻 切換元件之記憶體單元及其形成方法（MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME)"(檔案號碼MXD-333Y)的美國專利 申請案第11/772,084號。 【先前技術】 由可逆電阻切換元件形成之非揮發性記憶體為已知的。 舉例而言，2005年5月9日所申請且名為"包含二極體及電 阻切換材料之可重寫記憶體單元（REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-S WITCHING MATERIAL)"(下文中為"'939申請案”）的美 國專利申請案第1 1/125,939號（為達成所有目的，該案之全 文以引用的方式併入本文中）描述包括與可逆電阻率切換 材料（諸如金屬氧化物或金屬氮化物）_聯耦接之二極體的 可重寫非揮發性記憶體單元。 然而，自可重寫電阻率切換材料製造記憶體設備為困難 132665.doc 200915543 的；且形成使用可逆電阻率切換材料之記憶體設備的改良 方法為需要的。 【發明内容】 在本發明之第—態樣中，提供—種形成記憶體單元之方 法”包括（1)在基板上方形成引導元件；及⑺使用選擇 性生長製程形成耗接至引導元件之可逆電阻切換元件。 、在本發明ϋ樣巾’提供__種形成記憶體單元之方 法，其包括⑴在基板上方形成第一導體；⑺使用選擇性 生長製程在第一導體上方形成可逆電阻切換元件；（3)在第 一導體上方形成二極體；及（4)在二極體及可逆電阻切換元 件上方形成第二導體。 在本發明之第二態樣中，提供一種形成記憶體單元之方 法，其包括（1)在基板上方形成第一導體；（2)在第一導體 上方形成氮化鈦層；（3)藉由氧化氮化鈦層而選擇性地形成 可逆電阻切換元件；（4)在可逆電阻切換元件上方形成垂直 多晶二極體；及（5)在垂直多晶二極體上方形成第二導體。 在本發明之第四態樣中，提供一種形成記憶體單元之方 法其包括（1)形成具有源極區及没極區之薄膜電晶體； (2)形成搞接至電晶體之源極區或汲極區的第一導體；（3) 在第一導體上方形成氮化鈦層；（4)藉由氧化氮化鈦層而選 擇性地形成可逆電阻切換元件；及（5)在可逆電阻切換元件 上方形成第二導體。 在本發明之第五態樣中，提供一種記憶體單元，其包括 (1)引導元件；及（2)耦接至引導元件且使用選擇性生長製 132665.doc 200915543 程形成之可逆電阻切換元件。 在本發明之第六態樣中，提供—種記憶體單元，其包括 (1)第一導體；⑺形成於第—導體上方之第二導體；（3)开; 成於第-導體與第二導體之間的二極體；及⑷使用選擇性 生長製程形成於第一導體與第二導體之間的可逆電阻切換 元件。 、
在本毛明之第七樣中，提供一種記憶體單元，其包括 ⑴第-導體；⑺形成於第一導體上方之氮化鈦層；⑺藉 由氧化氮化鈦層而選擇性地形成之可逆電阻切換元件；⑷ 形成於可逆電阻切換元件上方之垂直多晶二極體；及⑺形 成於垂直多晶二極體上方之第二導體。 在本發明之第八態樣中，提供一種記憶體單元，其包括 ⑴具有源極區聽極區之薄膜電晶體；（⑽接至源極區 或汲極區之第一導體；（3)形成於第一導體上方之氮化鈦 層；（4)藉由氧化氮化鈦層而選擇性地形成之可逆電阻切換 元件； 方之第二導體 及（5)形成於可逆電阻切換元件上 在本發明之第九態樣中，提供複數個非揮發性記憶體單 元’其包括(1)在第-方向上延伸之第—複數個大體上平 盯、大體上共平面的導體；（2)複數個二極體；複數個 可逆電阻切換元件；及（4)在不同於第一方向之第二方向上 延伸之第二複數個大體上平行、大體上共平面的導體。在 每一記憶體單元中，二極體中之一者及可逆電阻切換元件 中之一者經串聯地配置、安置於第一導體中之一者與第二 導體中之一者之間。使用選擇性生長製程形成每一可逆電 132665.doc 200915543 阻切換元件。 在本發明之第十態樣中，提供一 促货種皁石二維記憶體陣 一，、包括形成於基板上方且具有複數個記憶體單元之第 一記憶體級。第—記憶體級中之每—記憶體單元包括⑴引 導凡件’及（2)柄接至引導元件且使用選擇性生長製程形成 之可逆電阻切換元件。該單石三維記憶體陣列亦包括單石 地形成於第-記憶體級上方之至少一第二記 眾多其他態樣。
以下實施方式、附加之申請專利範圍及隨附圖式將更 充分顯而易見本發明之其他特徵及態樣。 【實施方式】 如上文所敍述，自可重寫電阻率切換材料製造記憶體設 備為困難的。舉例而言’許多可重寫電阻率切換材料難以 化學蝕刻，從而增加與其在積體電路中之使用相關聯的製 造成本及複雜性。 根據本發明，難以化學蝕刻之可重寫電阻率切換材料可 用於記憶體單元内而不經過蝕刻。舉例而言，在至少一實 施例中，提供一種記憶體單元’其包括使用選擇性生長製 程形成之可逆電阻率切換材料以使得可逆電阻率切換材料 可用於記憶體單元内而不經過I虫刻。 在一或多個例示性實施例中，可將氧化鈦用作可逆電阻 率切換材料而形成可逆電阻切換元件。舉例而言，如在先 前併入之，939申請案中所描述，氧化鈦膜已被展示為適合 用於記憶體單元中。 132665.doc -10- 200915543 氧化鈦膜（諸如Ti〇、Ti〇2、Ti〇x、Ti〇xNy等）難以化學钱 刻。在至少-實施例中，藉由使用選擇性生長製程，可將 氧化鈦層用於記憶體單元的可逆電阻切換元件中而不蝕刻 該氧化鈦層。舉例而言，可藉由氧化比氧化鈦更容易圖案 化及蝕刻之含鈦層（諸如氮化鈦）而形成可逆電阻切換2 件。以此方<，在氧化含欽層之前，僅下方的含欽層（例 如，氮化鈦或鈦）經圖案化及/或蝕刻，且氧化鈦層未經圖 案化及/或蝕刻。 在一些實施例中，可藉由在氧環境（諸如〇2、臭氧、其 組合）中快速熱氧化含鈦層或使用任何其他適合氧化物質 而選擇性地形成氧化鈦。在其他實施例中，可藉由在具有 臭氧或其他氧源之化學氣相沈積（CVD)腔室中使用氧擴 散、使用氣體或液體臭氧清洗或使用任何其他適合氧化製 程來氧化含鈦層而形成氧化鈦。在任何狀況下，可消除對 蝕刻氧化鈦層之需要且顯著地簡化記憶體單元製造。 根據本發明，可選擇性地氧化其他材料以形成用於記憶 體單/0中之可逆或一次可程式化電阻率切換材料。舉例而 言，Ta、TaN、Nb、NbN、Al、AIN、Hf、HfN、V、VN 等 之層可類似於含鈦層而沈積於基板上、經圖案化、蝕刻 及/或氧化以形成可逆電阻率切換材料，諸如Ta2〇5、
Nb205、Al2〇3、Hf〇2、γ2〇5 等。 例示性發明的記憶體單元 圖1為根據本發明提供之例示性記憶體單元100的圖解說 明。記憶體單元1 0〇包括耦接至引導元件1 04之可逆電阻切 132665.doc 200915543 換元件102。 該可逆電阻切換元件102包括具有可在兩個或兩個以上 狀態之間可逆地切換之電阻的可逆電阻率切換材料（未單 獨展示p舉例而言，元件i 〇2之可逆電阻率切換材料可在 製造後處於初始低電阻率狀態，其在施加第一電壓及/或 電流後可切換至尚電阻率狀態。施加第二電壓及/或電流 可將可逆電阻率切換材料恢復至低電阻率狀態。或者，可 逆電阻切換元件102可在製造後處於初始高電阻狀態，其 在施加適當電壓及/或電流後可逆地切換至低電阻狀態。 當用於記憶體單元中時，一電阻狀態可表示二進位”〇|,， 而另一電阻狀態可表示二進位"丨”’雖然可使用兩個以上 資料/電阻狀態。舉例而言，在先前併入之，939申請案中描 述許多可逆電阻率切換材料及使用可逆電阻切換元件之記 憶體單元的操作。 在本發明之至少一實施例中，使用選擇性生長製程形成 可逆電阻切換元件102。如下文將進一步所描述，使用選 擇性生長製程可使得可逆電阻率切換材料提供於可逆電阻 切換元件102内，而不必蝕刻可逆電阻率切換材料。藉此 簡化可逆電阻切換元件1 〇2之製造。 引導το件104可包括薄膜電晶體、二極體，或藉由選擇 性地限制可逆電阻切換元件102上之電壓及/或流過可逆電 阻切換元件102之電流而呈現非歐姆導電的另一適合引導 元件。以此方式，記憶體單元100可用作二維或三維記憶 體陣列之部分且可將資料寫入至記憶體單元1〇〇及/或自記 132665.doc -12- 200915543 憶體單元100讀取資料而不影響該陣列中之其他記憶體單 元的狀態。 下文參看圖2A至圖5來描述記憶體單元1 〇〇、可逆電阻切 換元件102及引導元件1 〇4之例示性實施例。 記憶體單元之第一例示性實施例
圖2A為根據本發明提供之記憶體單元2〇〇之第一實施例 的簡化透視圖。參看圖2A，記憶體單元200包括與二極體 204串聯耦接於第一導體2〇6與第二導體2〇8之間的可逆電 阻切換元件202(以虛線展示）^在一些實施例中，障壁層 2〇9(諸如氮化鈦、氮化鈕、氮化鎢等）可提供於可逆電阻切 換元件202與二極體2〇4之間。 如下文將進一步所描述，可逆電阻切換元件202經選擇 性地形成以簡化記憶體單元2〇〇之製造。在至少一實施例 中，可t電阻切換元件2〇2包括藉由氧化含欽層（諸如氮化 鈦）而形成之氧化鈦層的至少一部分。舉例而纟，氮μ 層或另一類似形態之鈦可沈積於二極體2〇4之上方或下 方、經圖案化及蝕刻(例如，諸如藉由第一導體2〇6)。可接 ^氧化氮化f(或其他）層以形成氧化鈦（例如，使用快速熱 氧化或另一氧化製程）。 、 牡圃之實施例中 體上方，且以第一導體…―成於第-導 弟導體206圖案化及蝕刻成。接 氮化欽或類似層210以形成氧化欽層212。氧化鈦羊 與一極體204垂直重疊及/或對準的一部 θ之 元200之二極體2〇4與 充_记憶體單 導體2〇6之間的可逆電阻切換元 132665.doc -13- 200915543 件202。在一些實施例中，僅可逆電阻切換元件2〇2之一部 分（諸如一或多個長絲）可切換及/或為可切換的。氧化鈦層 212可包括（例如）Ti0、Ti〇2、风、加為或其類似物。 儘管可逆電阻切換元件202被展示為定位於圖2八中之二極 體204的下方，但應瞭解在替代實施例中，可逆電阻切換 元件202可定位於二極體2〇4之上方。下文參看圖3來描述 可逆電阻切換元件202之額外細節。 二極體204可包括任何適合二極體（諸如垂直多晶p_n或& i η 一極體）不管疋以二極體之η-區域在ρ_區域上方的向 上指向還是以二極體之ρ_區域在.區域上方的向下指向。 下文參看圖3來描述二極體2〇4之例示性實施例。 第一導體206及/或第二導體208可包括任何適合導電材 料，諸如鎢、任何適當金屬、重摻雜半導體材料、導電矽 化物、導電矽化物—鍺化物、導電鍺化物或其類似物。在 圖2Α之實施例中，第一導體2〇6及第二導體2〇8為軌條形狀 且在不同方向（例如，大體上垂直於彼此）上延伸。可使用 其他導體形狀及/或組態。在一些實施例中，可與第一導 體206及/或第二導體2〇8一起使用障壁層、黏著層、抗反 射塗層及/或其類似物（未圖示）以改良設備效能及/或有助 於設備製造。 如所敍述’其他材料可用以形成可逆電阻切換元件 202。舉例而言，諸如 Ta、TaN、Nb、NbN、A1、Α1Ν、
Hf、HfN、V、VN等之材料可類似地沈積於第一導體206 上方（及/或藉由其而圖案化及蝕刻成）且接著使其氧化以形 132665.doc 14- 200915543 成包括可逆電阻切換元件202之層212 β Ο Ο 圖2Β為由圖2Α之複數個記憶體單元2〇〇形成之第一記憶 體級214之一部分的簡化透視圖。為了簡明起見，含鈦層 2 10及氧化鈦層212僅展示於底部導體2〇6中之一者上。記 憶體陣列214為包括複數個位元線（第二導體2〇8)及字線（第 一導體206)之，，交叉點，，陣列，多個記憶體單元耦接至該等 位7L線及字線（如所展示）。可使用其他記憶體陣列組態， 也可使用多個級之記憶體。舉例而言，圖2C為包括定位於 第一 s己憶體級220下方之第一記憶體級2丨8之單石三維陣列 216之一部分的簡化透視圖。在圖2C之實施例中每一記 憶體級218、220包括處於交叉點陣列中之複數個記憶體單 元200。應瞭解，一或多個額外層（例如，層間介電質）可存 在於第一記憶體級218與第二記憶體級22〇之間，但為了簡 明起見在圖2C中未圖示。可使用其他記憶體陣列組態亦 可使用記憶體之額外級。在圖2C之實施例中，所有二極體 可指向相同方向，諸如視是否使用在二極體之底部或頂部 具有P-摻雜區域之p-i-n二極體而定向上或向下I,指向"，從 而簡化二極體製造。 在-些實施财’ T如(例如)在為達成所有目的全文以 引用的方式併入本文中之美國專利第6,952,〇3〇號，"高密 度三維記憶體單以mgh-density加卜如⑽㈣他巧 cenr中所描述形成記憶體級。舉例而言，第一記憶體級 之上部導體可用作^位於第-記憶體級上方H憶體 級的下部導體（如圖2D中所示）。在此等實施例中’如在 132665.doc 200915543 2007年3月27日所申請且名為”具有大的及均一電流之向上 指向之P-I-N二極體的大陣列（LARGE ARRAY OF UP WARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT)，，（下文中”該，m申請案·，）之美國專 利申請案第11/692,151號（為達成所有目的，該案之全文以 ' 引用的方式併入本文中）中所描述，鄰近記憶體級上之二 - 極體較佳指向相反方向。舉例而言，第一記憶體級218之 二極體可為向上指向的二極體，如由箭頭…所指示（例 〇 如，在二極體之底部具有P區域），而第二記憶體級220之 二極體可為向下指向的二極體，如由箭頭a2所指示（例 如，在二極體之底部具有n區域），或反之亦然。 單石三維記憶體陣列為在單個基板（諸如，晶圓）上形成 多個記憶體級且無插入基板之記憶體陣列。形成一記憶體 級之層直接沈積或生長於一現有級或多個級之層上。相反 地，堆疊記憶體係藉由在單獨基板上形成記憶體級及將記 q 隐體級相互黏著來建構，如在Leedy之美國專利第 3 5,915，167 號，”三維結構記憶體（Three dimensional structure memory)”中所揭示^該等基板在黏結前可被修薄 或自記憶體級移除，但由於記憶體級最初形成於單獨基板 之上因此此等§己憶體不是真正的單石三維記憶體陣列。 圖3為圖2A之記憶體單元2〇〇之例示性實施例的橫截面 圖。參看圖3 ’記憶體單元包括可逆電阻切換元件 202(例如，可逆電阻率切換材料之層的—部分，亦即，此 實施例中之氧化欽層212)、二極體2〇4及第一導體雇及第 132665.doc 16 200915543 二導體208。可逆電阻切換元件202可為氧化鈦層2i2之與 二極體204垂直覆蓋及/或重疊的一部分。 z、 在圖3之實施例中，藉由選擇性生長製程形成可逆電阻 切換元件202。舉例而言，可藉由氧化含鈦層21〇而將氧化 鈦層212選擇性地形成於含鈦層21〇上。以此方式，諸如在 第一導體206之圖案化及蝕刻步驟期間，僅含鈦層21〇而非 氧化鈦層212經蝕刻。 可藉由任何適合製程來氧化含鈦層21〇。舉例而言，可 在氧、臭氧或其組合或另一氧源中使用熱氧化（例如，使 用快速熱氧化）來氧化含鈦層210。其他或另外，可在具有 臭氧或其他氧源之CVD腔室中使用氧擴散、使用氣體或液 體臭氧清洗或使用用以形成氧化鈦之任何其他適合的氧化 製程來氧化含鈦層210。如所敍述，可藉由氧化几、Τ&Ν、 Nb、NbN、A卜AIN、Hf、HfN、V、VN等而類似地形成 其他可逆電阻切換材料。 在一例示性實施例中，可視所要氧化物厚度及/或其他 性質而定，在約2 seem至約40 sccm之氧流動速率下，在約 3〇(TC至約8〇(TC之溫度下，執行快速熱氧化達約一秒至約 5分鐘。可使用其他氧化物質、溫度、時間及/或流動速 率〇 可視所要氧化物厚度及/或其他性質而定，在適合臭氧 流動速率（諸如在約10 sccn^60 sccrn之間）下，在約3〇〇。〇 至約800。(：之溫度下，更佳在約35(rc至約45〇t：之溫度下， 執行藉由在CVD腔室中臭氧擴散進行的氧化達約2分鐘至 132665.doc 17 200915543 :4小時更佳達約15分鐘至25分鐘。可使用其他氧化物 貝、溫度、時間及/或流動速率。 在以上狀況中之每—者中，僅含鈦層2ig經圖案化及姓 P且消除對於餘刻氧化鈦層的需要。藉此顯著地簡化記 憶體單it製造。此外’可形成氧化鈦之任何所要厚度。在 些實施例中，將約500埃或更小，且更佳約3〇〇埃或更小 之氧化鈦層厚度用於可逆電阻切換元件2〇2(雖然可使用其 他厚度範圍）。 〃
所敍述一極體204可為垂直ρ_η4 ρ_〖_η二極體，其可 向上或向下指向。在圖2D之鄰近記憶體級共用導體之實施 例中，鄰近記憶體級較佳具有在相反方向上指向之二極 體諸如第一 5己憶體級之向下指向的p-i-n二極體及鄰近、 第一 δ己憶體級之向上指向的p_i_n二極體（或反之亦然）。 在一些實施例中，二極體2〇4可由多晶半導體材料形 成，諸如多晶矽、多晶矽-鍺合金、多晶鍺或任何其他適 合材料。舉例而言’二極體2〇4可包括重摻雜n+多晶矽區 域302、位於n+多晶矽區域3〇2上方之輕摻雜或本徵（非故 思摻雜）多晶矽區域304及位於本徵區域304上方之重摻雜 P+多晶矽區域306。在一些實施例中，在使用矽_鍺合金層 時’薄型（例如’幾百埃或更小）鍺及/或矽_鍺合金層（未圖 示）（其中具有約10 at%或更多鍺）可形成於n+多晶矽區域 302上以防止及/或減少摻雜劑自n+多晶矽區域3〇2遷移至 本徵區域304中，例如’如在2〇〇5年12月9日所申請且名為 ••用以最小化N型摻雜劑擴散之沈積半導體結構及其方法 132665.doc -18· 200915543 (DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING)"(下文中為"’331申請案”）之美國專利申請案 第11/29 8，33 1號（為達成所有目的，該案之全文以引用的方 式併入本文中）中所描述。應瞭解，可顛倒n+區域與p+區 域之位置。 在一些實施例中，障壁層308(諸如氮化鈦、氮化鈕、氮 化鎢等）可形成於氧化鈦層212與n+區域3〇2之間（例如，以
防止及/或減少金屬原子遷移至多晶矽區域中）。使用此金 屬障壁層可在障壁層308與氧化鈦層212之間形成不當的整 流接觸。因此’在-些實施例中，薄導電層（未圖示）(諸如 鈦、鎳、其他導電材料等）可形成於氧化欽層212與障壁層 3 08之間（例如，用於功函數調整，以減少或防止整流接觸 的形成）。 非晶系或多晶）沈積矽形成時 當二極體204由（例如 石夕化物層310可形成於二極體 遛204上以如所製造，將沈積矽 置於低電阻率狀態。此低雷 -電阻率狀態允許較容易地程式化 §己憶體單元200 ’因為|需女责阿才时 々而大電壓來將沈積矽切換至低電 阻率狀態。舉例而古，石々扎& 牛m碎化物形成金屬層312(諸如欽或鈷） 可沈積於p+多晶矽區域3〇6 上。在用以使形成二極體204之 沈積石夕結晶的隨後退火步 m “ ^驟（如下文所描述）期間，石夕化物 形成金屬層3丨2與二極體2〇 ^ , 4之沈積矽相互作用以形成矽化 物層310，從而消耗矽化 物形成金屬層312之全部或一部 I32665.doc 200915543 如在美國專利第7，176,064號，”包含鄰近於矽化物結晶 之半導體接面二極體的記憶體單元（Memory Cell
Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide)"(該案之全文以引用的方式併入本 文中）中所描述，在退火期間矽化物形成材料（諸如鈦及鈷） 與沈積矽反應以形成矽化物層。矽化鈦與矽化鈷之晶格間 距接近於矽之晶格間距，且看來在使經沈積矽結晶時，此 等矽化物層可充當鄰近沈積矽之”結晶模板”或”晶種"（例 如’石夕化物層310在退火期間增強矽二極體2〇4之晶體結 構）。藉此提供較低電阻率矽。對於矽_鍺合金及/或鍺二極 體，可達成類似結果。 在形成矽化物形成金屬層3丨2之後，形成頂部導 在一些實施例中，一或多個障壁層及/或黏著層314可在沈 積導電層315之岫形成於矽化物形成金屬層312上。導電層 315、障壁層314及矽化物形成金屬層312可共同經圖案化 及/或蝕刻以形成頂部導體2〇8。 在形成頂部導體208之後，可退火記憶體單元200以使二 極體204之經沈積半導體材料結晶（及/或形成發化物層 3 10)。在至少一實施例中，可在氮中在約至_。匸， 且更佳在約65(TC與75(TC之間的况译丁 ]的/皿度下執行退火達約1 〇秒 至約2分鐘。可使用其他逑 姑、+. A *他退火柑間、溫度及/或環境。如所 敍述，矽化物層310可在對形成二 ψ _ , —極體204之下方的經沈積 半導體材料退火期間充當”社 ^ 〇日日桓板或丨，晶種"。藉此提供 較低電阻率二極體材料。 精此扠仏 132665.doc -20. 200915543 下文將參看圖4A至圖4D來描述用於製造根據本發明之 記憶體單元的例示性製程。 記憶體單元之例示性製造過程 圖4A至圖4D說明根據本發明之在製造第一記憶體級期 間基板400之一部分的橫截面圖。如下文所描述，單一記 憶體級包括複數個記憶體單元，每一記憶體單元包括使用 選擇性生長製程形成之可逆電阻切換元件。額外記憶體級
可製造於第一記憶體級上方（如先前參看圖2(：至圖2d所描 述）。 參看圖4A，基板400經展示為已經歷若干處理步驟。基 板400可為具有或不具有額外電路之任何適合基板諸如 矽、緒、矽-鍺、未經摻雜、經摻雜之塊體、絕緣物上矽 (SOI)或其他基板。舉例而言，基板4〇〇可包括一或多細 井或P井區域（未圖示）。 層402形成於基板4〇〇上方。在一些實施例中 隔離 1^3 m 層402可為二氧切、氮切、氮氧切之層或任何其他 適合絕緣層。在其他實施例中，隔離層4G2可為藉由在基 板楊中蝕刻溝槽、在基板400上沈積介電質(諸如二氧化 石夕、氮化石夕或另-介電質）以填充溝槽及平坦化基板彻以 再曝=基板_之頂表面彻而形成的淺槽隔離（叩區域。 *'、、-在4夕個實施例中，t化石夕或類似保護層（未 圖示)可在隔離區域形成(例如，以保護有效區域)之前形成 於基板之有效區域（未圖示）上。作為一替代，石夕的局部 乳化（LOCOS)製程或任何其他適合製程可用以界定隔離層 I32665.doc •21 - 200915543 402 ° 在形成隔離層402之後，黏著層404(例如，藉由物理氣 相沈積或另一方法)形成於隔離層4〇2上。舉例而言，黏著 層4〇4可為約2G埃至約_埃，讀佳約_埃之氮化欽或 另-適合_ ’諸如氮化组、氮化鶴、—或多個黏著層 之組合或其類似物。可使用其他黏著層材料及/或厚度。 在一些實施例中，黏著層404可為可選的。
在形成黏著層404之後’導電層偏沈積於黏著層4〇4 上。導電層概可包括藉由任何適合方法(例如，化學氣相 沈積、物理氣相沈積等）而沈積之任何適合導電材料，諸 如鎢或另-適當金屬、重摻雜半導體材料、導電矽化物、 導電矽化物-鍺化物、導電鍺化物或其類似物。在至少一 實施例中，導電層406可包含約2〇〇埃至約25〇〇埃之鎢。可 使用其他導電層材料及/或厚度。 在形成導電層406之後，將含鈦層4〇7(諸如氮化鈦）形成 於導電層406上（例如，使用物理氣相沈積或另一方法）。在 些實把例申，含鈦層407包括約20埃至約1200埃之氮化 鈦。可使用其他含鈦層材料（諸如鈦、鈦合金、Tisi2、丁iw 等）及/或厚度。 在开々成含鈦層407之後，該黏著層404、該導電層406及 該含欽層407經圖案化及蝕刻。舉例而言，可使用藉由軟 式或硬式光罩及濕式或乾式姓刻處理之習知微影技術來圖 案化及蝕刻該黏著層404、該導電層406及該含鈦層407。 在至少一實施例中’該黏著層404、該導電層406及該含鈦 I32665.doc •22· 200915543 層407經圖案化及蝕刻以形成大體上平行、大體上共平面 的導體408(如圖4A中所示）。導體4〇8之例示性寬度及/或導 體408之間的間距在約2〇〇埃至約25〇〇埃之範圍，然而可使 用其他導體寬度及/或間距。 在已形成導體408之後，將介電層41〇沈積於基板4〇〇上 以填充導體408之間的空隙。舉例而言，可將約3〇〇〇_7〇〇〇
埃之二氧化矽沈積於基板4〇〇上且使用化學機械拋光法或 回蝕製程加以平坦化以形成平坦表面412。平坦表面412包 括由介電材料410分離之含鈦層材料4〇7之經曝露的離散區 域407a至407f(如圖所示）。離散含鈦層區域仙〜至⑽”可 用以為形成於基板400上方之各記憶體單元選擇性地形成 氧化鈦可逆電阻切換元件（如下文所進一步描述）。 可使用其他介電材料（諸如氮化石夕、氮氧化石夕、低κ介電 貝等）及/或其他介電層厚度。例示性低〖介電質包括推碳 氧化物、碳化夕層或其類似物。 若藉由氧化不同於含鈦材料之材肖而形纟可逆電阻切換 元件，則可用待氧化之材料（諸如Ta、㈣、則、NbN、 A卜A1N、Hf、HfN、V、VN#)的層替代含欽層4()7。 參看圖4B，在平坦化之I，可逆電&切換元件41^至 413f形成於每一含鈦層區域4〇7&至4〇7(上。舉例而言藉 由氧化含鈦層區域407a至4〇7f，氧化鈦層可選擇性地形成 於每-含鈦層區域4G7a至撕上。可在氧化以形成可逆電 阻切換元件413a至撕期間消耗每—含鈦層區域_至 407f中的-些或全部。如先前所描述，任何適合方法可用 132665.doc •23·
沈積用以形成每-記憶體單元之二極體的半導體材料（例 士圖2A至圖3中之一極體2〇4)。每一二極體可為先前所 描述之垂直p-n或p-i-n二極體。在一些實施例中每一二 200915543 以虱化含鈦層區域4〇73至4〇7[，諸如，在諸如a、臭氧、 其組合之氧環境中快速熱氧化，或使用任何其他適合氧化 物f °在其他實施例中，可在具有臭氧或其他氧源之cvd 腔至中使用氧擴散、使用氣體或液體臭氧清洗或使用用以 形成氧化鈦之任何其他適合的氧化製程來氧化含欽層區 域0 ,參看圖4C，在已形成可逆電阻切換元件413a至413f之 後形成每a憶體單元之二極體結構。可選薄導電層 (未圖示）（諸如約10埃至約300埃之欽、錦等）可形成於氧化 鈦層區域上(例如，用於功函數調整）。在一些實施例中， 障壁層4」4(諸如氮化鈦、氮化鈕、氮化鎢等)亦可在二極體 形成之别形成於氧化鈦層區域上（例如，以防止及/或減少 金屬原子遷移至多晶石夕區域中）。障壁層414可在薄導電層 之上、作為薄導電層之補充或替代且可為約埃至約5〇〇 埃’且較佳約1GG埃之氮化欽或另—適合障壁層，諸如氮 化组、氮化鶴、—或多個障壁層之組合、與其他層（諸如 鈦氮化鈦鈕/氮化鈕或鎢/氮化鎢堆疊）結合之障壁層或 其類似物。可使用其他障壁層材料及/或厚度。 在沈積薄導電層（若被使用）及/或障壁層414之後，開始 極體由多晶半導體材料形成 金、錯或任何其他適合材料 ’諸如多晶石夕、多晶石夕-鍺合 。為了方便起見，在本文中描 132665.doc -24- 200915543 述多晶石夕、向下指向二極體之形成。應瞭解，可使用其他 材料及/或二極體組態。 參看圖4C，在形成障壁層414之後，將重換雜n+石夕層416 沈積於障壁層4U上。在一些實施例中，n+矽層416處於沈 積後的非晶系狀態。在其他實施例中，n+石夕層416處於沈 積後的多晶狀態。化學氣相沈積或另一適合製程可用以沈 • 積n+矽層416。在至少一實施例中，n+矽層416可（例如）由 約100埃至約1000埃，較佳約100埃之具有約1〇2, 之摻 f' 雜濃度的摻磷或砷矽形成。可使用其他層厚度、摻雜劑 及/或摻雜濃度。n+矽層416可（例如）藉由在沈積期間使供 體氣體流動而經就地摻雜。可使用其他摻雜方法（例如， 植入）。 在沈積n+矽層416之後，將輕摻雜、本徵及/或非故意摻 雜矽層4 1 8形成於n+矽層41 6上。在一些實施例中，本徵石夕 層41 8處於沈積後的非晶糸狀態。在其他實施例中，本徵 矽層41 8處於沈積後的多晶狀態。化學氣相沈積或另一 C 3 " 合沈積方法可用以沈積本徵矽層418。在至少一實施例 中’本徵矽層418之厚度可為約500埃至約4800埃，較佳約 2500埃。可使用其他本徵層厚度。 薄（例如，幾百埃或更小）鍺及/或矽-鍺合金層（未圖示）可 在沈積本徵石夕層418之前形成於n+石夕層416上以防止及/或 減少摻雜劑自n+矽層4 1 6遷移至本徵矽層41 8中（如在先前 併入之’33 1申請案中所描述）。 在形成n+矽層41 6及本徵矽層41 8之後，n+矽層4 16、本 132665.doc -25- 200915543 層418障壁層414及/或任何導電層（若被使用）經圖案 及蝕刻以形成覆蓋導體4〇8之矽支柱42〇(如圖所示）。藉 軟式或硬式光罩，及濕式或乾式蝕刻處理之習知微影技 術可用以形成矽支柱420。 在已形成矽支柱420之後，沈積介電層422以填充矽支柱 ^間的空隙 <=舉例而言’可沈積及使用化學機械研磨 :或回蝕製程來平坦化約2〇〇7〇〇〇埃之二氧化矽以形成平 面424。平坦表面424包括由介電材料422分離之矽支 ,42〇之經曝露的頂表面(如圖所示)。可使用其他介電材料 (曰諸如鼠化石夕、氮氧化石夕、低κ介電質等）及/或其他介電層 旱度例不性低K介電質包括摻碳氧化物、碳化矽層或其 類似物。 ^ 在形成矽支柱420之後，p+矽區域426在矽支柱42〇之上 表面附近形成於每-⑦支柱42G内。舉例而言，毯覆式p + 植入劑可用以在矽支柱420内預定深度處植入硼。例示性 :植入分子離子包括Bh、BFS、B及其類似物。在一些實 幻中可使用約l-5x 1015離子/平方公分之植入劑量。可 使用其他植入物質及/或劑量。此外，在一些實施例中， 擴政製程可用以摻雜矽支柱42〇之上部分。在至少一實施 例中，P+矽區域426具有約100-700埃之深度，雖然可使用 其他P +矽區域大小。（應注意，若待形成之二極體為向上 指向的P-η或p-i_n二極體，則矽支柱42〇之上部分將為摻雜 )母石夕支柱420藉此包括向下指向的p_i_n二極體 428 〇 132665.doc -26· 200915543 參看圖4D，在完成p_i_n二極體428之後，將矽化物形成 金屬層430沈積於基板4〇〇上。例示性矽化物形成金屬包括 濺鍍或以其他方式沈積之鈦或鈷。在一些實施例中，矽化 物形成金屬層430具有約10埃至約2〇〇埃，較佳約2〇埃至約 50埃且更佳約20埃之厚度。可使用其他矽化物形成金屬層 材料及/或厚度。如下文將進一步所描述，退火該結構引 起來自矽化物形成金屬層43〇之金屬與來自p+矽區域426之 矽反應以形成鄰近於每一 p +矽區域426之矽化物區域432。 在形成矽化物形成金屬層430之後，第二組導體436可以 與形成底部組之導體408類似的方式形成於二極體428上 方。在一些實施例中，一或多個障壁層及/或黏著層斗“可 在沈積用以形成上部、第二組導體436之導電層44〇之前置 放於矽化物形成金屬層43〇上。 導電層440可由藉由任何適合方法（例如，化學氣相沈 積、物理氣相沈積等）而沈積之任何適合導電材料，諸如 鶴、另一適合金屬、重摻雜半導體材料、導電矽化物、導 電矽化物-鍺化物、導電鍺化物或其類似物形成。可使用 其他導電層材料。障壁層及/或黏著層438可包括氮化鈦或 另一適合層，諸如氮化鈕、氮化鎢、一或多個層之組合或 任何其他適合材料。經沈積之導電層44〇、障壁層及/或黏 著層438，及/或矽化物形成金屬層43〇可經圖案化及/或蝕 刻以形成第二組導體436。在至少一實施例中，上部導體 436為在與下部導體4〇8不同之方向上延伸的大體上平行、 大體上共平面的導體。 132665.doc -27- 200915543 之ί 部導體436之後，可退火該結構以使二極_ 導體材料結晶（及/或形切化物區域432)。在 至〉、一。實施例中，可在氮中在約_t至隊c，且更佳在 約6 5 0 C與7 5 0 °C之間的，;w声下、 皿a下執仃退火達約丨〇秒至約2分
鐘 了使用其他退火時間、溫户及/ 4 liL J ，皿度及/或環境。矽化物區域 432可在對形成二極體432之下古& 股2之下方的經沈積半導體材料退火 期間充當"結晶模极"式"a插丨丨以丨， 、板次B曰種（例如，將任何非晶系半導體
材料改變為多晶半導體#I
等體材枓及/或改良二極體432之整體結 晶性質）。藉此提供較低電阻率二極體材料。 替代例示性記憶體單元 圖5為根據本發明提供之例示性記憶體單元的橫載面 圖。記憶體單元500包括薄膜電晶體（TFT)，諸如耦接至形 成於基板505上方之可逆電阻切換元件5。4的薄膜金屬氧化 物半導體場效電晶體（MOSFET)5〇2。舉例而言，M〇SFET 5〇2可為形成於任何適合基板上之&通道或p_通道薄膜 MOSFET。在所展示之實施例中，絕緣區域5〇6(諸如二氧 化石夕、氮化石夕、氮氧化物等）形成於基板5〇5上方且經沈積 半導體區域507(諸如經沈積矽 '鍺、矽_鍺等）形成於絕緣 區域506上方。薄膜]VIOSFET 502形成於經沈積半導體區域 507内且藉由絕緣區域506與基板505絕緣。 MOSFET 502包括源極/及極區508、5 1 0及通道區域 5 12，以及閘極介電層5 1 4、閘電極5 1 6及間隔物5 1 8a至 5 1 8b。在至少一實施例中，源極/沒極區508、5 1 〇可為經 掺雜之p型且通道區域512可為經摻雜之n型，而在其他實 132665.doc -28- 200915543 施例中，源極/汲極區5〇8、51〇可為經摻雜之n型且通道區 域512可為經摻雜之ρ型。任何其他M〇SFET組態或任何適 合製造技術可用於薄膜M〇SFET 502。在一些實施例中， MOSFET 502可由形成於基板506(例如，使用STI、；L〇C〇s 或其他類似製程形成）中之隔離區域（未圖示）電隔離。或 者，可與形成於基板5〇6上之其他電晶體（未圖示）共用 1^〇817]3丁5 02之閘極、源極及/或汲極區。 可逆電阻切換元件504包括下部導體52〇、形成於下部導 體520上之含鈦層521、選擇性地生長於含鈦層52ι上之氧 化鈦層522及形成於可逆電阻率切換材料（氧化鈦層522)上 之上部導體524。上部導體524及下部導體52〇可包括任何 適合導電材料，諸如鶴、另一金屬、重播雜半導體材料、 導電矽化物、導電矽化物_鍺化物、導電鍺化物或其類似 物。在一些實施例中，-或多個障壁層及/或黏著層（未圖 示）可提供於上部導體524及下部導體52〇與可逆電阻率切 換材料（氧化鈦層522)之間。 在至少一實施例中，使用先前參看圖1至圖4D之實施例 所描述的選擇性生長製程來形成可逆電阻率切換材料（氧 ^鈦層522)。舉例而言，可藉由在氧環境（諸如〇2、臭 乳、其組合）中快速熱氧化含鈦層521或使用任何其他適合 氧化物質而選擇性地形成氧化鈦層522。在其他實施例 中可藉由在具有臭氧或其他氧源之化學氣相沈積（CVD) 腔室中使用氧擴散、使用氣體或液體臭氧清洗或使用任何 其他適合氧化製程來氧化含鈦層521而形成氧化鈦層…。 132665.doc -29- 200915543 在任何狀況下，可消除對蝕刻氧化鈦層之需要且可顯著地 簡化記憶體單元製造。根據本發明，可選擇性地氧化其他 材料以形成用於記憶體單元500中之可逆電阻率切換材料 (例如，Ta、TaN、Nb、NbN、Al、AIN、Hf、HfN、V、 VN 等）。 如圖5中所示’可逆電阻切換元件5〇4由第一導電插塞 5 26輕接至MosFET 5 02之源極/没極區510且由第二導電插 塞530(其延伸穿過介電層532)耦接至第一金屬級”線 528。同樣，第三導電插塞534*M〇SFET 5〇2之源極/汲極 區508耦接至Ml線536 ^導電插塞及/或線可由任何適合材 料（不具有或不具有障壁層）形成，諸如鎢、另一金屬、重 摻雜半導體材料、導電矽化物、導電矽化物_鍺化物、導 電鍺化物或其類似物。應注意，當MOSFET 502為η-通道 6又備時’區域508充當汲極且區域510充當MOSFET 5 02之 源極；且當MOSFET 5〇2為1?_通道設備時，區域5〇8充當源 極且區域510充當MOSFET 502之汲極。介電層532可包括 任何適合介電質，諸如二氧化矽、氮化矽、氮氧化矽、低 K介電質等。
在記憶體單元5〇〇中，薄膜MOSFET 502以與用於圖2A 至圖4D之記憶體單元中之二極體類似的方式作為引導元件 操作’從而選擇性地限制施加在可逆電阻切換元件上 之電壓及/或流過可逆電阻切換元件504之電流。 在至少一實施例中’可逆電阻切換元件504包括具有約 500埃或更小之厚度，且更佳約300埃或更小之厚度的氧化 132665.doc -30- 200915543 鈦層。可使用其他氧化鈦厚度。 以上描述僅揭示本發明之例示性實施例。對上文所揭示 之屬於本發明之範疇之裝置及方法進行的修改將對一般熟 習，項技術者變得顯而易見。舉例而t，儘管已主要^ 於氮化鈦之選擇性氧化來描述本發明，但應瞭解可選擇性 也氧化其他材料以形成用於記憶體單元中之可逆電阻率切 換材料，諸如Ta、TaN、Nb、NbN、八丨、A1N、财、聰、 V、VN 等。 因此，儘官已結合本發明之例示性實施例揭示本發明， 但應瞭解’其他實施例可屬於以下中請專利範圍所界定之 本發明的精神及範疇。 【圖式簡單說明】 圖1為根據本發明提供之例示性記憶體單元的圖解說 明。 圖2A為根據本發明提供之記憶體單元之第一實施例的簡 化透視圖。 圖2 B為由圖2 A之複數個記憶體單元形成之第一記憶體 級之一部分的簡化透視圖。 圖2C為根據本發明提供之第―例示性三維記憶體陣列之 一部分的簡化透視圖。 圖2D為根據本發明提供之第二例示性三維記憶體陣列之 一部分的簡化透視圖。 圖3為圖2A之記憶體單元之例示性實施例的橫截面圖。 圖4A至圖4D說明根據本發明之在製造單—記憶體級期 132665.doc 200915543 基板之一部分的横截 面圖。 圖5為根據本發明提供之替代記憶體單元 【主要元件符號說明】 100 記憶體單元 102 可逆電阻切換元件 104 引導元件 200 記憶體單元 202 可逆電阻切換元件 204 二極體 206 第一導體 208 第二導體 209 障壁層 210 氮化鈦或類似層/含 212 氧化鈦層 214 第一記憶體級/記憶 216 單石三維陣列 218 第一記憶體級 220 第二記憶體級 302 n+多晶碎區域 304 本徵多晶矽區域 306 P+多晶矽區域 308 障壁層 310 矽化物層 312 矽化物形成金屬層 面圖 132665.doc 32- 200915543 314 315 400 402 403 ' 404 - 406 407 f 、 407a 407b 407c 407d 407e 407f 408 410 i i 412 413a 413b 413c 413d 413e 413f 414 障壁層/黏著層 導電層 基板 隔離層 頂表面 黏著層 導電層 含鈦層 含鈦層區域 含欽層區域 含鈦層區域 含鈦層區域 含鈦層區域 含鈦層區域 導體 介電層 平坦表面 可逆電阻切換元件 可逆電阻切換元件 可逆電阻切換元件 可逆電阻切換元件 可逆電阻切換元件 可逆電阻切換元件 障壁層 132665.doc -33 - 200915543 416 418 420 422 424 426 428 430 (' 432 436 438 440 500 502
504 505 506 507 508 510 512 514 516 n+碎層 本徵秒層 矽支柱 介電材料 平坦表面 P + 區域 p-i-n二極體 矽化物形成金屬層 石夕化物區域 導體 障壁層/黏著層 導電層 記憶體單元 金屬氧化物半導體場效電晶體 (MOSFET) 可逆電阻切換元件 基板 絕緣區域 經沈積半導體區域 源極/汲極區 源極/汲極區 通道區域 閘極介電層 閘電極 132665.doc -34- 200915543 518a 間隔物 518b 間隔物 520 下部導體 521 含鈦層 522 氧化鈦層 524 上部導體 526 第一導電插塞 528 第一金屬級（Μ 1)線 530 第二導電插塞 532 介電層 534 第三導電插塞 536 Ml線 A, 箭頭 A2 箭頭 132665.doc -35-

Claims (1)

  1. 200915543 十、申請專利範圍： L 一種記憶體單元，其包含： 一引導元件；及 =逆電阻切換元件’其麵接至該引導元件且係使用 一選擇性生長製程而形成。 2. 士》月求項！之s己憶體單元，其中該引導元件包含—二極 體。 3·:請求項2之記憶體單元，其中該二極體包含—垂直多 晶二極體。 4·如請求項3之記憶體單元，其中亩客曰 升1垂罝夕晶二極體台括 處於一低電阻率狀態之多晶材料。 5. 如請求項2之記憶體單元，其中該二極體包含 體或一 p-i-n二極體。 ° 6. 如請求項1之記憶體單元，其中 電晶體。 “丨導-件包含—薄膜 7. 如…6之記憶體單元，其中該電晶體包含一薄臈金 屬氧化物半導體場效電晶體（M〇SFETj。 8. 如請求項1之記憶體單元，其中 J逆窀阻切換元件句 含Ti〇、Ti〇2、Ti〇x及Ti〇xNy中之至少一者。 匕 9. 如請求項8之記憶體單元，其中該可 』延冤阻切換元件且 有一約500埃或更小之氧化物厚度。 ” 10·如請求項8之記憶體單元，其中該 A J延電阻切換元件且 有一約300埃或更小之氧化物厚度。 ” 11.如請求項1之記憶體單元，其進— 少匕3 —ΤιΝ層且其中 132665.doc 200915543 藉由氧化該TiN層而形成該可逆電阻切換元件。 12.如請求項1之記憶體單元，其中使該引導 ’τ 殘可逆 電阻切換元件串聯耦接。 13· —種記憶體單元，其包含： 一第一導體； 一第二導體’其形成於該第一導體上方； 一二極體，其形成於該第一導體與該第二導俨 間；及 -进之 一可逆電阻切換元件，其係使用一選擇性生長製裎形 成於該第一導體與該第二導體之間。 / 14. 如請求項13之記憶體單元，其中該二極體包含一垂直多 晶二極體。 15. 如請求項14之記憶體單元，其進一步包含一與該垂直多 晶二極體之多晶材料接觸的矽化物、矽化物-鍺化物或鍺 化物區域以使得該多晶材料處於一低電阻率狀態。 16. 如請求項13之記憶體單元，其中該可逆電阻切換元件包 含Ti〇、Ti〇2、Ti〇x及Ti〇xNy中之至少一者。 如請求項丨3之記憶體單元，其進一步包含一形成於該第 一導體與遠第一導體之間的TiN層且其中藉由氧化該TiN 層而形成該可逆電阻切換元件。 18. —種記憶體單元，其包含： 一第一導體； 一氮化欽層，其形成於該第一導體上方； 一可逆電阻切換件’其係藉由氧化該氮化鈦層而選 132665.doc -2- 200915543 擇性地形成； -垂直多晶二極體’其形成於該可逆電阻切換元件上 方；及 一第二導體’其形成於該$直多曰曰曰二極體上方。 19. 如請求項18之記憶體單^，其進—步包含—與該垂直多 晶二極體之多晶材料接觸的矽化物、矽化物_鍺化物或鍺 化物區域以使得該多晶材料處於一低電阻率狀態。 20. 如請求項18之記憶體單元，其中該可逆電阻切換元件包 含 Ti〇、Ti〇2、Ti〇x& Ti〇xNy 中之至少一者。 21. 如明求項20之記憶體單元，其中該可逆電阻切換元件具 有一約500埃或更小之氧化物厚度。 22. 如請求項2G之記憶體單元，其中該可逆電阻切換元件具 有一約300埃或更小之氧化物厚度。 23 · —種記憶體單元，其包含： 一薄膜電晶體，其具有一源極區及一汲極區； 第一導體，其耦接至該源極區或該汲極區； 氮化欽層，其形成於該第一導體上方； 一可逆電阻切換元件，其係藉由氧化該氮化鈦層而選 擇性地形成；及 一第二導體’其形成於該可逆電阻切換元件上方。 24.如請求項23之記憶體單元，其中該薄膜電晶體包含 通道或一ρ通道、薄膜金屬氧化物半導體場效電晶體。 25_如請求項23之記憶體單元，其中該可逆電阻切換元件包 含Ti〇、Ti02、丁…乂及TiOxNy中之至少一者。 132665.doc 200915543 26. 如請求項25之記憶體單 七 ^e 几，其中該可逆電阻切換元件且 有-約5〇〇埃或更小之氧化物厚度。 換也 27. 如請求項25之記憶體單 千凡’其中該可逆電阻切換元件具 有一約300埃或更小之氧化物厚声。 讀凡件具 28· 一種複數個非揮發性記憶體單元，包含： 在一第一方向上延#夕赞 —複數個大體上平行、大體 上共平面的導體； 卞订人艘 複數個二極體； 複數個可逆電阻切換元件；及 在一不同於該第一方向之笛_ 第—方向上延伸之第二複數 個大體上平行、大體上平 〇十面的導體； 其中在每一 έ己憶體單元中， __ 通專一極體中之一者及該 4可逆電阻切換元件中之一奂 Υ之者經串聯地配置、安置於該 等弟一導體_之一者與該等第一 寸昂一導體中之一者之間；及 其中使用一選擇性生長製藉 表各形成各可逆電阻切換元 Ο 件。 2 9.如睛求項2 8之複數個記憶體嚴分 丨〜胺早7L，其中各二極體為一垂 直多晶二極體。 30. 如請求項29之複數個記憶體單元 干tl，其進一步包含一與各 垂直多晶·一極體之多晶材料接觸沾故&心 按觸的矽化物、矽化物-鍺化 物或鍺化物區域以使得該多晶妯 夕日日材枓處於一低電阻率狀 態。 31. 如請求項28之複數個記憶體單元，其 丹甲各可逆電阻切換 元件包含TiO、Ti〇2、Ti〇x&Ti〇xNy中之至少一者。、 132665.doc 200915543 32. —種單石三維記憶體陣列，其包含. 一形成於一基板上方之第-記憶體級，該第-記憶體 級包含： 複數個記憶體單元，其中該第—記憶體級之各記情 體單元包含： u 一引導元件；及 可逆電阻切換元件，其_接至該引導it件且係 使用-選擇性生長製程而形成；& 、 單石地形成於該第_記憶體級上方之至卜第 體級。 U 33·如請求項32之單石三維記憶體陣列，其中各引導元件包 含一垂直多晶二極體。 34·如請求項33之單石三維記憶體陣列，其中各垂 極體包含一垂直多晶矽二極體。 a曰一 35·如請求項32之單石三維記憶體陣列，其中各可逆電阻切 i "； 換元件包含Ti〇、Ti〇2、叫及加為中之至少一者。 36.如請求項35之單石三維記 換元件具有-約埃或更小之氧化：Μ逆電阻切 37·如請求項36之單石三維記憶體陣列，其中各可逆電阻士 換几件具有-約300埃或更小之氧化物厚度。 刀 38. 如請求項32之單石三維記憶體陣列，其進一步包 各圮憶體單元内之TiN層，且其中 在 係藉由氧化-各別TiN層而形成。疋5阻切換兀件 39. 如請求項32之單石三維記憶體 /、〒各圮憶體單 132665.doc 200915543 之一各別引導元件及可逆電阻切換元件經串聯耦接。 40. =凊求項丨之記憶體單元’其中該可逆電阻切換元件包 含 Ta2〇5、Nb205、a1203、則02及 V2〇5 中之至少一者。 41. 一種形成一記憶體單元之方法，其包含： 在一基板上方形成一引導元件；及 使用一選擇性生長製程形成一耦接至該引導元件之可 逆電阻切換元件。 42. 如請求項41之方法，其中形成該引導元件係包含形成一 二極體。 43. 如請求項41之方法，其中形成該引導元件係包含形成一 多晶二極體。 44. 如請求項41之方法，其中形成該引導元件係包含形成一 垂直多晶二極體。 45. 如請求項41之方法’其中形成該引導元件係包含形成一 具有處於一低電阻率狀態之多晶材料的垂直多晶二極 體。 曰曰一 46. 如請求項41之方法，其中形成該引導元件係包含形成_ p-n二極體或一p_i_n。 47. 如請求項41之方法，其中形成該引導元件係包含形成— 薄膜電晶體。 48. 如請求項41之方法，其中形成該引導元件係包含形成— 薄膜金屬氧化物半導體場效電晶體（m〇SFEt)。 49·如請求項41之方法，其中形成該可逆電阻切換元件係包 含形成TiO、Ti〇2、Ti〇x及TiOxNy中之至少—者。 132665.doc 200915543 形成誘 或更小 可逆電阻切換元件係包 之氣化物厚度的可逆電 50,如請求項49之方法，其中 含形成一具有一約500埃 阻切換元件。 51 可逆電阻切換元件係包 之氧化物厚度的可逆電 如請求項5 0之方法，其中形成該 含形成一具有一約300埃或更小 阻切換元件。 可逆電阻切換元件係包 5 2.如請求項41之方法，其中形成該 含：
    形成一含Ti層；及 氧化s亥含Ti層。 如睛求項52之方 .........曰匕言一TiN層。 从=求項41之方法，其進一步包含串聯輕接㈣導元件 與5亥可逆電阻切換元件。 55· -種使用如請求項41之方法形成的記憶體單元。 56. -種使用如請求項49之#法形成的記憶體單元。 57'種形成—記憶體單元之方法，其包含： 在_基板上方形成一第一導體； 使用-選擇性生長製程在該第一導體上方形成 電阻切換元件； 在該第一導體上方形成一二極體；及 在該二極體及該可逆電阻切換元件上方形成— 體。 吊一等 其中形成該二極體係包含形成—垂 58.如請求項57之方法 直多晶二極體。 132665.doc 200915543 月长項58之方法，其進一步包含形成一與該垂直多晶 二極體之多晶材料接觸的矽化物、矽化物-鍺化物或鍺化 物區域以使得該多晶材料處於一低電阻率狀態。 60. 如凊求項57之方法，其中形成該可逆電阻切換元件係包 含選擇性地形成Ti〇 ' Ti〇2、110,及Ti〇xNy中之至少一 者。 61. 如明求項57之方法，其中形成該可逆電阻切換元件係包 含： 形成一含Ti層；及 氧化該含Ti層。 62. 如請求項61之方法，其中該含Ti層包含一TiN層。 63. —種使用如請求項57之方法形成的記憶體單元。 64. —種使用如請求項6〇之方法形成的記憶體單元。 65. 一種形成—記憶體單元之方法’其包含： 在一基板上方形成一第一導體； 在該第一導體上方形成一氮化鈦層； 藉由氧化該氮化鈦層而選擇性地形成一可逆電阻切換 元件； 在°亥可逆電阻切換元件上方形成一垂直多晶二極 體；及 在該垂直多晶二極體上方形成一第二導體。 66·如請求項65之方法，其進一步包含形成一與該垂直多晶 二極體之多晶材料接觸的矽化物、矽化物-鍺化物或鍺化 物區域以使得該多晶材料處於一低電阻率狀態。 132665.doc 200915543 67·如請求項65之方法，其中形成該可逆電阻切換元件係包 含選擇性地形成Ti0、Ti〇2、们队及Ti〇xNy中之至少— 者。 68. 如請求項65之方法，其中選擇性地形成該可逆電阻切換 凡件係包含形成一具有一約300埃或更小之氧化物厚度 的可逆電阻切換岙件。 69. 如請求項65之方法，其中形成該垂直多晶二極體係包含 形成—垂直多晶矽二極體。 70. —種使用如請求項65之方法形成的記憶體單元。 71’ 種形成一記憶體單元之方法，其包含： 形成—具有一源極區及一汲極區之薄膜電晶體； 形成—輕接至該電晶體之該源極區或該汲極區的第一 導體； 在該第一導體上方形成一氮化鈦層； 藉由氧化戎氮化鈦層而選擇性地形成一可逆電阻切換 元件；及 、 在邊可逆電阻切換元件上方形成一第二導體。 72. 如叫求項71之方法，其中形成該薄膜電晶體係包含形成 一 η通道或一 ρ通道、薄膜金屬氧化物半導體場效電晶 體。 曰 73. 如凊求項71之方法，其中形成該可逆電阻切換元件係包 含選擇性地形成Ti〇、Ti〇2、Ti〇x& 中之至少— 者。 74. —種使用如請求項71之方法形成的記憶體單元。 132665.doc 200915543 75.如請求項4 1之方法，其中形成該可逆電阻切換元件係包 含形成Ta205、Nb205、Al2〇3、财02及V205中之至少一 者。 ί
    132665.doc 10-
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