[go: up one dir, main page]

TW200805616A - Integrated circuit device and method of forming one or more passive components on a plurality of substrates - Google Patents

Integrated circuit device and method of forming one or more passive components on a plurality of substrates Download PDF

Info

Publication number
TW200805616A
TW200805616A TW096122975A TW96122975A TW200805616A TW 200805616 A TW200805616 A TW 200805616A TW 096122975 A TW096122975 A TW 096122975A TW 96122975 A TW96122975 A TW 96122975A TW 200805616 A TW200805616 A TW 200805616A
Authority
TW
Taiwan
Prior art keywords
substrate
integrated circuit
forming
front surface
passive component
Prior art date
Application number
TW096122975A
Other languages
English (en)
Inventor
Ken M Lam
Original Assignee
Atmel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Corp filed Critical Atmel Corp
Publication of TW200805616A publication Critical patent/TW200805616A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type
    • H01F17/0006—Printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

200805616 九、發明說明： [相關申請案之對照參考資料] 根據下面美國專利申請案及以提及方式併入其全部於 此申清案中：2006年7月11日所提出之美國專利申請^ 序號第1 1/456, 685號。 明” 【發明所屬之技術領域】 本發明係有關於一種積體電路封裝，以及更特別地，是 有關於在一具有一組裝積體電路裝置之基板的背面2 併入被動元件。 【先前技術】 當電子封裝之所需功能性及期望電子封裝所實施之功 能數目增加時，常常需要被動元件來完成特定電路 。 電路調諧加人可調特性至該封裝或使該封I能適當地實 施。在許多射頻（RF)應用中特別需要能有適當性能。例如^ 在RF應用中常常需要高Q電感器。 · 加入離散被動元件至電子封裝通常導致該封裝之尺寸 及重量的增加。這些增加抵銷高可攜性及小型化之現代目 私。在電子封裝中加入離散被動元件亦需要一專屬生產 線’其常常包括表面安裝設備及附加製程設置。該附加設 備及製程增加資本投#及組裝前置時間，導致較高生產成 本0 -目前’藉由在-積體電路裝置之主動電路上方製造被動 兀件(例如:電感器、電容器及電阻器)來處理這些問題。 整合被動元件需要各種製造方法（例如：薄膜、微影技術及 312XP/發明說明書(補件)/96-07/96122975 . 200805616 電鍍製程）。在一積體電路裝置之一上保護層上方形成介 層’因而允許整合被動元件連接至下伏積體電路元件。 結果，加入被動元件至一積體電路裝置之目前解決方法 對每一產品裝置需要有特別設計接觸介層開口位於該上 保護層上。如果一產品最初不是被設計用卩接受被動元 件，則它們無法簡單地被加入該裝置。因此，所需要的是 ‘ 一種簡單、便宜且可靠手段以加入被動元件至任何積體電 龜路而不需要例如特別設計接觸介層或精轉微 籲【發明内容】 在一示範性具體例中，本發明係一種具有一芙 一第二基板之積體電路裝置。該第一基板具有一正二，該 正面製造有一個或多個積體電路裝置及數個接合墊。該第 二基板具有小於該第-基板之面積。該第二基板之正面製 造有-個或多個積體電路裝置。在該第二基板之背面製造 至少一被動元件。一電感器允許在該第二基板之至少一被 _動兀件與該第一基板之一個或多個積體電路裝置的至少 一積體電路裝置間之電氣通信。 在另-示範性具體财，本發明係—種具有—第一基板 及-第二基板之積體電路裝置。該第一基板具有一正面， 該正面製造有-個或多個積體電路裝置及數個接合塾。該 第二基板具有小於該第-基板之面積。該第二基板之正面 製造有-個或多個積體電路裝置。在該第二基板之背面上 製造至少-被動元件之第一部分。在該第一基板之正面上 製造至少-被動元件之第二部分，該至少一被動元件之第 312XP/發明說明書(補件)/96-07/96122975 7 200805616 二部分係形成用以鏡射該第—冑分。—電感器允許在該至 夕被動元件之兩個部分間的電氣通信。 在另一示範性具體例中，本發明係一種在數個基板上形 成個或多個被動元件之方法。該方法包括選擇一第一基 板及一第二基板，以便該第二基板之面積小於該第一基^ 之面積；形成至少一積體電路於該一及第二基板之每一基 ^板的正面上；形成數個接合墊於該第一基板之正面上；二 及开成光阻層於該第一基板之背面。然後，圖案化及姓 刻該光阻層，以在該第二基板之背面上形成一個或多個被 動元件結構。以一金屬填充該蝕刻區域及將一個或多個被 動凡件結構電性結合至該數個接合墊中之選擇接合墊。 、在另一示範性具體例中，本發明係一種在數個基板上形 成個或多個被動元件之方法，其中該方法包括選擇一第 一基板及一第二基板，以便該第二基板之面積小於該第一 基板之面積；形成至少一積體電路於該一及第二基板之每 籲一基板的正面上；以及形成數個接合墊於該第一基板之正 面上。在該第二基板之背面上形成至少一被動元件結構之 第部分。在該第一基板之正面上的至少一積體電路上方 形成至少一被動元件結構之第二部分，其中該第二部分係 該第一部分之鏡像。接著，電性結合該至少一被動元件結 構之弟一及第二部分。 【實施方式】 在圖1中，一積體電路晶粒100包括一具有一正面1〇3 及月面之基板101。在一特定示範性具體例中，該 312ΧΡ/發明說明書(補件)/96-07/96122975 8 200805616 基板101係一矽晶圓之部分。然而，一熟習技藝者將意識 到可以使用其它半導體及非半導體材料來取代用於該基 板101之夕其匕半導體材料包括例如像鍺之元素半導 體、像第III-V及II—VI族材料之化合物半導體及半導體 合金（例如：AlxGahAs、HGhCDxTe)。此外，非半導體材料 例如係一沉積有二氧化矽之聚乙烯對苯二曱酸酯（ρΕτ)基 ^板或一石英光罩，每一材料可以沉積有複晶矽，隨後實施 一準分子雷射退火（ELA)的退火步驟。 在該基板101之背面1〇5上，形成一個或多個被動元 件。在此示範性具體例中，形成一大的單一電感器1〇7。 該電感器107在每一端上以一接合墊工〇9做終結。在此所 揭露之技術可輕易地應用至各種型態之被動元件（例如： 電感器、電阻器、電容器等等）。可以分別或以各種組合 及變動尺寸來製造該等被動組件。因此，圖1應該被視為 只是一下面所要比較詳細描述之廣義觀念的描述用。 _ 參考圖2，一堆疊晶粒球柵陣列（BGA)封裝200包括一 BGA基板201及數個BGA焊球203。該BGA封裝型態在該 技藝中大體上係已知的。將一依據該技藝所已知之方法製 ’ 造的第一積體電路晶粒207安裝至該BGA基板201。在該 ’ 第一積體電路晶粒207之正面上製造有數個接觸介層 211 ° 在該第一積體電路晶粒207上面安裝一依據本發明之 一示範性具體例所製造之第二積體電路晶粒2〇9。該第一 積體電路晶粒係以一第一黏著劑202安裝至該BAG基板。 312XP/發明說明書(補件)/96·07/96122975 9 200805616 該第二積體電路晶粒209係以— 第一穑！#帝玖曰， 弟一黏者劑204安裝至該 弟積體私路晶粒之正面。該第一芬势_ 讦«点丨j弟及第二黏者劑202、204 了 乂疋例如各種型態之導電哎 .^ _ 今电次非導電帶或環氧樹脂。 被動元件213。該一個❹個：：月面上製造-個或多個 口 m亦製w於該第二積體電路晶粒2 〇 9之背面。在一 特定示範性具體例中，号r 一彻々 、胺例甲該個或多個被動元件213係一電 ^ '因此’母一電感器將具有至少兩個關聯接合塾。如 果二一導電帶或環氧樹脂用於該第二黏著劑2〇4，則它必須 亥個或多個被動元件213及該數個關聯被動元件接 5塾215隔離，以便不使該等元件或接合塾電性短路。 製作從該一個或多個被動元件213經由該數個被動元 ^接合墊215至該數個接觸介層211的電性連接。電性通 信係經由例如導電環氧樹脂、焊錫、導電聚合物、金屬至 金屬接合等等發生在該第二積體電路晶粒2〇9上之一個 或多個被動元件213與該第一積體電路晶粒211上之數個 接觸介層211間。 在該第一及第二積體電路晶粒2〇7、2〇9之每一晶粒的 正面上製造積體電路裝置（未顯示）。數條接合線217連接 該等正面積體電路裝置至該BGA基板2〇1。使用一封裝材 料219來保護該BGA基板201及該等積體電路晶粒2〇7、 209。 在圖3A中，一堆疊晶粒球柵陣列（BGA)封裝3〇〇包括一 312XP/發明說明書(補件)/96_07/96122975 10 200805616 第一積體電路晶粒301及一第二積體電路晶粒303。以一 電感态305、307之一部分製造該第一及第二積體電路晶 粒301、303之每一積體電路晶粒。在該第一積體電路晶 粒301之正面上製造一電感器第一部分307。在該第二積 體電路晶粒303之背面製造一電感器第二部分305。下面 揭露用以製造該等電感器部分305、307之示範性技術的 。 細節。 -安裝該第一及第二積體電路晶粒301、303使該兩個電 ❿感器部分305、307彼此接近。一内連材料309構成該電 感器之兩個部分305、307間之電性連接。因此，形成一 完整電感器。該内連材料可以由例如焊錫、金屬至金屬接 合、導電聚合物或在該技藝中所已知之各種其它接合技術 來構成。 參考圖3B，顯示一已形成電感器350而不依賴該第一 及第二積體電路晶粒3〇1、303(圖3A)，以增加明確性。 籲該電感器第一部分305係形成於該第二積體電路晶粒303 之背面（未顯示）中以鏡射在該第一積體電路晶粒301之 正面（未顯示）中所形成之電感器第二部分307。該内連材 料309將該兩個電感器部分305、307電性連接在一起。 ’熟習該項技藝者將意識到根據黏著劑204(圖2及3A)或其 它材料被選擇用以緊黏該第一及第二積體電路晶粒301、 303之選擇以調整該已形成電感器350之電感值。下面描 述用以形成該等電感器部分305、307之製造技術。 參考圖4A至4F以生動地呈現用以依據本發明之各種具 M2XP/發明說明書(補件)/96-07/90122975 11 200805616 !:製： 積體電路晶粒之示範性製造步驟。使 =面^如薄膜及電鏟技術在一基板（例如··-石夕晶圓） 顆：切-丨：Γ輕易地製造整合被動元件。然後，將該基板 ==核別絲。制傳、㈣造技糾在該基板之正 合被動元件積^置。接著，在該基板之背面製造整 。（在一積體電路晶粒之正面上製一 器第一部分3°7,圖…)之情J ;
, 、、’疋相同的且如需要的話將被提及）。 在圖4Α中，該基板4〇1具有在該基板4〇1之正面上所 路裝置403 °以—暫存塗層405任意地覆蓋 以4#貝脰笔路震置403。為了在該基板401之背面上發生 之稍後處理士步驟，該暫時塗層4〇5保護該等積體電路^置 ㈣知塗層4〇5可以是例如一有機或金屬塗層（例如· 光阻或—沉積或雜金屬層）。（如果在—晶粒之正面上製· =一電感器第-部分，則可以不需要—暫時塗層。在另一 月兄中"可以在製造该電感恭前在該等積體電路元件上方 加入一氮化物或其它介電膜保護層。） 在圖4Β申’在該基板401之背面上形成一任意介電材 料上〇::該任意介電材料可以是一有機或無機材料。在一 特疋不範性具體例中，該任意介電材料4〇7係一高匕介電 材料（例如：摻錘之氧化钽、氧化鍅、五氧化鈕等等）。一 高k介電層增加一電感器之q因數。（如果在一晶粒之正 面上製造一電感器第一部分，則可以使用上面所揭露之氮 化物或其它介電膜保護層以作為該任意介電材料4〇7。） 31發明說明書(補件)/96-07/96122975 12 200805616 參考圖4C，施加一金屬種子層4〇9至該基板4〇1之背 面或該任意介電材料4〇7。該金屬種子層409針對額外層 構成一種子金屬層。該金屬種子層4〇9可以是例如一像二 -鎢-銅（TiW-Cu)層之電鍍金屬層。熟習技藝者將意識到可 以選擇其它金屬。接著，以光阻塗佈該金屬種子層4〇9。 可以圖案化及蝕刻出各種被動元件，以保留一蝕刻光阻 、4U。 在圖4D中，一金屬沉積413將金屬沉積至在該蝕刻光 阻層411中之開口區域中，因而形成一金屬結構。該金屬 沉積413可以是例如一由銅所實質構成之電鍍層。亦可以 使用用以成一個或多個金屬層之其它技術（例如：濺鍍）。 此外，可以選擇其它金屬，以便影響該被動元件之電氣特 性。例如：一具有低導電率之金屬可以用以形成電阻元 件。並且，各種金屬型態之組合或金屬合金可以用於不同 幾何圖案區域。熟習技藝者將意識到某些型態之金屬可能 _不需要该金屬種子層409。在這些情況中，可以將一圖案 化光阻411直接施加至該基板4〇1之背面及施加金屬（例 如·沈積、錢鑛等）而不需要該任意介電材料4 〇 7或該金 屬種子層409。層之選擇係依據如所選擇之金屬的因數及 ~ 所使用之金屬形成方法。 在圖4E中’可以剝離該光阻層411，以及如果有使用 該金屬種子層409,則蝕刻該金屬種子層4〇9之暴露部 分。在另一情況中，可以使該光阻層411單純地保留在適 當位置。如果存在，則亦移除該任意介電材料407之暴露 312XP/發明說明書(補件)/96-07/96122975 13 200805616 部分。如圖4F所述，移除該暫時塗層4〇5(圖蝕至^幻。 在封裝組合前所形成之個別晶粒的顆粒切割前，在該基 ，（例如：晶圓）級上實施在此所揭露之所有製造操作^ 猎由以例如焊鍚、導電聚合物或金屬至金屬接合製程來連 =適當區域以完成電性連接。可使用—像環氧或丙稀酸樹 月曰之任意聚合物材料來填充在該個別晶粒與該封裝裝置 =基板間之任何間隙，以協助進—步將該積體電路裝置固 疋至該封裝基;。錢’該㈣電路裝置將經歷—標準打 線接合製程，以連接在該個別晶粒上之接合墊至該=裝基 板0 在前述說明中，已參考特定具體例來描述本發明。然 而，熟習技藝者將明顯易知在不脫離如所附申請專利範圍、 所述之本發明的較廣精神及範圍内可實施各種修飾及變 更。例如：熟習技藝者將察知到本發明之具體例亦可_易 地使用在各種型態之半導體封裝（例如：無引線四方扁二平 封裝（Quad Flat-Pack No-Lead(QFN))、無引線雙排扁平 封裝（Dual Flat-Pack No - Lead(DFN))、QTAPP⑧（薄小型陣 列塑料封裝（thin array plastic package)、ULGA®(超薄 型平面柵格陣列（ultra-thin land grid array)、BC(T(凸 點晶片載體（bumped chip carrier)或其它封裝型態）中。 於是該說明及圖式將被視為描述用而非限定用。 【圖式簡單說明】 圖1係依據本發明之一示範性具體例在一積體電路基 板之背面上所製造之一被動元件的等角圖。 312XP/發明說明書(補件)/96-07/96122975 14 200805616 圖2描述依據本發明之一示範性方法所製造且以球柵 陣列（BGA)封裝所安裝之積體電路晶粒。 圖3A描述依據本發明之另一示範性方法所製造且以球 柵陣列（BGA)封裝所安裝之積體電路晶粒。 圖3B係在不同積體電路晶粒上之部分中所形成之一電 感器的詳細圖。 - 圖4A至4F係依據本發明所產生之一積體電路裝置的示 . 範性製造步驟。 鲁【主要元件符號說明】 100 積體電路晶粒 101 基板 103 正面 105 背面 107 電感器 109 接合墊 200 堆疊晶粒球柵陣列（BGA)封裝 201 BGA基板 202 第一黏著劑 203 BGA焊球 204 第二黏著劑 207 第一積體電路晶粒 209 第二積體電路晶粒 211 接觸介層 213 被動元件 312XP/發明說明書(補件)/96-07/96122975 15 200805616 215 被動元件接合墊 217 接合線 219 封裝材料 300 堆疊晶粒球柵陣列（BGA)封裝 301 第一積體電路晶粒 303 第二積體電路晶粒 ^ 305 電感器第二部分 307 電感器第一部分 • 309 内連材料 350 電感器 401 基板 403 積體電路裝置 405 暫時塗層 407 任意介電材料 409 金屬種子層 ⑩411 蝕刻光阻層 413 金屬沉積 312XP/發明說明書(補件)/96-07/96122975 16

Claims (1)

  1. 200805616 十、申請專利範圍： 1· 一種積體電路裝置，包括： 一第一基板，具有一正面及一背面，該第一基板之正面 製造有一個或多個積體電路裝置及數個接合墊； 一第二基板，具有一正面、一背面及一小於該第一基板 之面積，該第二基板之正面製造有一個或多個積體電路妒 置； ’ 至少一被動元件，被製造至該第二基板之背面上，該至 少一被動元件係由一金屬結構所構成；以及 一一電感器，配置成用以允許在該第二基板之至少一被動 兀件與戎第一基板之一個或多個積體電路裝置中之至少 一積體電路裝置間之電性通信。 2·如申請專利範圍第1項之積體電路裝置，進一步包 一半導體封裝，該第一及第二基板被安裝至該半導體封 裝上； 一黏著材料，用以接合該第二基板之背面至該第一基板 之正面； 數條接合線’電性耦接該兩個基板巾之至少—基板至該 半導體封裝;以及 第二基板及該數條接合線 一封裝材料，形成於該第一及 上方。 3·如申明專利圍第i項之積體電路裝置，其中該被動 元件係一電感器。 312XP/發明說明書(補件)/96-07/96122975 17 200805616 / 4·如申請專利範圍第1項之積體電路裝置，其中該金屬 係由銅所實質構成的。 5·如申請專利範圍第1項之積體電路裝置，進一步包 括： 一介電材料，形成於該第二基板之背面上方；以及 一金屬種子層，形成於該介電材料與該金屬結構之間。 6·如申請專利範圍第5項之積體電路裝置，其中該介電 材料係一高k介電質。 7·如申請專利範圍第5項之積體電路裝置，其中該金屬 種子層係由鈦-鎢所實質構成的。 8· 一種積體電路裝置，包括: 一第一基板，具有一正面及一背面，該第一基板之正面 製造有一個或多個積體電路裝置及數個接合墊； 一第二基板，具有一正面、一背面及一小於該第一基板 之面積’該第二基板之正面製造有一個或多個積體電路裝 置； 至少一被動元件之一第一部分，被製造至該第二基板之 背面上，該至少一被動元件之第一部分係由一金屬結構所 構成; 至少一被動元件之一第二部分，被製造至該第一基板之 正面上’該至少一被動元件之第二部分係由一形成用以鏡 射該第一部分之金屬結構所構成；以及 一電感器，配置成用以允許在該至少一被動元件之兩個 部分間的電性通信。 312XP/發明說明書(補件)/96-07/96122975 18 200805616 9·如申叫專利範圍第8項之積體電路裝置，進一步包 括： 一黏著材料，用以揍合該第二基板之背面至該第一基板 之正面； 一半導體封裝，該第一及第二基板被安裝至該半導體封 裝上； 數條接合線，電性耦接該兩個基板中之至少一基板至誃 半導體封裝；以及 " 一封裝材料，形成於該第一及第二基板及該數條接合線 上方。 、 1 〇·如申請專利範圍第8項之積體電路裝置，其中該被 動元件係一電感器。 11·如申請專利範圍第8項之積體電路裝置，進一步包 括： 一介電材料，形成於該第二基板之背面上方；以及 一金屬種子層，形成於該介電材料與該金屬結構之間。 12· 種在數個基板上形成一個或多個被動元件之方 法’该方法包括： 選擇一第一基板及一第二基板，以便該第二基板之面積 小於該第一基板之面積； 形成至少一積體電路於該第一及第二基板之每一基板 的正面上； 形成數個接合墊於該第一基板之正面上； 形成一光阻層於該第二基板之背面上方； 312ΧΡ/發明說明書(補件)/96-07/96122975 19 200805616 以在該第二基板之背面上形成 圖案化及餘刻該光阻層 一個或多個被動元件結構 以 ^ 、’之充該圖案化及蝕刻光阻之蝕刻區域；以及 電性接合該一個或多個被動元件結構至該數個接合墊 之選擇接合墊。 13·如申請專利範圍第12項之方法，進一步包括： 接合該第二基板之背面至該第一基板之正面； 安裝該第一及第二基板至一半導體封裝中； 從4兩個基板中之至少一基板形成接合線至該半導體 封裝；以及 形成一封裝材料於該第一及第二基板及該數個接合線 上方。 14·如申請專利範圍第12項之方法，進一步包括實質上 全部移除該剩餘蝕刻及圖案化光阻層。 15·如申請專利範圍第12項之方法，進一步包括在形成 _邊光阻層前，形成一介電層於該第二基板之背面上方。 16·如申請專利範圍第15項之方法，進一步包括選擇該 介電層係由一高k介電材料所構成。 17·如申請專利範圍第12項之方法，進一步包括在形成 “該光阻層於該第二基板之背面上方前，形成一保護塗層於 该第二基板之至少一積體電路上方。 18·如申請專利範圍第12項之方法，進一步包括在形成 該光阻層前，形成一金屬種子層於該第二基板之背面上 方。 312XP/發明說明書(補件)/96-07/96122975 20 200805616 19·如申請專利範圍第12項之方法，進一步包括： 形成一介電層於該第二基板之背面上方；以及 在形成該光阻層前，形成一金屬種子層於該介電層上 方。 20· —種在數個基板上之一個或多個被動元件之形成方 法，該方法包括： a 述擇一第一基板及一第二基板，以便該第二基板之面積 .小於該第一基板之面積； 形成至少一積體電路於該第一及第二基板之每一基板 的正面上； 形成數個接合墊於該第一基板之正面上； 形成至少一被動元件結構之一第一部分於該第二基板 之背面上； 形成至少一被動元件結構之一第二部分於該第一基板 之正面上的至少一積體電路上方，該第二部分係該第一部 _分之鏡像；以及 電性接合該至少一被動元件結構之第一及第二部分。 21·如申請專利範圍第20項之方法，進一步包括： 形成一光阻層於該第二基板之背面及該第一基板之正 " 面上方； 圖案化及钮刻每一光阻層，以形成該一個或多個被動元 件結構之第一及第二部分；以及 以一金屬填充該圖案化及钮刻光阻層之蚀刻區域。 22·如申請專利範圍第20項之方法，進一步包括： 312XP/發明說明書(補件)/96-07/96122975 21 200805616 接合該第二基板之背面至該第一基板之正面；‘ 女系·该弟一及弟二基板至一半導體封裝中； 從該兩個基板中之至少一基板形成接合線至該 封裝；以及 形成-封裝材料於該第一及第二基板及該數個接合線 上方。 ‘ 23.如申請專利範圍第2〇項之方法，進一步包括實質上 全部移除該等剩餘蝕刻及圖案化光阻層。 ❿/4.如申請專利範圍第2〇項之方法f進一步包括在形成 该等光阻層前’形成一介電層於該第二基板之背面及該第 一基板之正面的每一個面上方。 25·如申請專利範圍第24項之方法，進一步包括選擇該 介電層係由一高k介電材料所構成。 士 26.如申請專利範圍第2〇項之方法，進一步包括在形成 ^阻層於該第二基板之背面上方前’形成一保護塗層於 _该第二基板之至少一積體電路上方。 #3、如申睛專利範圍第20項之方法，進一步包括在形成 二光阻層則，形成一金屬種子層於該第二基板之背面及 “弟一基板之正面的每一個面上方。 I如申印專利範圍第2〇項之方法，進一步包括·· 形，"電層於該第二基板之背面及該第一基板之正 面的每一個面上方；以及 5形成4等光阻層前，形成一金屬種子層於該等介電層 之母一介電層上方。 312XP/發明說明書(補件)/96•醜·
TW096122975A 2006-07-13 2007-06-26 Integrated circuit device and method of forming one or more passive components on a plurality of substrates TW200805616A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/457,409 US7932590B2 (en) 2006-07-13 2006-07-13 Stacked-die electronics package with planar and three-dimensional inductor elements

Publications (1)

Publication Number Publication Date
TW200805616A true TW200805616A (en) 2008-01-16

Family

ID=38923987

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096122975A TW200805616A (en) 2006-07-13 2007-06-26 Integrated circuit device and method of forming one or more passive components on a plurality of substrates

Country Status (3)

Country Link
US (2) US7932590B2 (zh)
TW (1) TW200805616A (zh)
WO (1) WO2008008587A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916969B2 (en) 2011-07-29 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, packaging methods and structures
CN108352244A (zh) * 2015-12-18 2018-07-31 英特尔公司 用于封装上电压调节器的磁性小占用面积电感器阵列模块

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070138628A1 (en) * 2005-12-15 2007-06-21 Lam Ken M Apparatus and method for increasing the quantity of discrete electronic components in an integrated circuit package
US8258599B2 (en) * 2005-12-15 2012-09-04 Atmel Corporation Electronics package with an integrated circuit device having post wafer fabrication integrated passive components
US7932590B2 (en) 2006-07-13 2011-04-26 Atmel Corporation Stacked-die electronics package with planar and three-dimensional inductor elements
US20100019346A1 (en) * 2008-07-28 2010-01-28 Mete Erturk Ic having flip chip passive element and design structure
US20100022063A1 (en) * 2008-07-28 2010-01-28 Mete Erturk Method of forming on-chip passive element
US8107254B2 (en) * 2008-11-20 2012-01-31 International Business Machines Corporation Integrating capacitors into vias of printed circuit boards
TWM357703U (en) * 2008-12-25 2009-05-21 Domintech Co Ltd Chip package having inductor element
US7943473B2 (en) * 2009-01-13 2011-05-17 Maxim Integrated Products, Inc. Minimum cost method for forming high density passive capacitors for replacement of discrete board capacitors using a minimum cost 3D wafer-to-wafer modular integration scheme
US8242384B2 (en) * 2009-09-30 2012-08-14 International Business Machines Corporation Through hole-vias in multi-layer printed circuit boards
US8432027B2 (en) * 2009-11-11 2013-04-30 International Business Machines Corporation Integrated circuit die stacks with rotationally symmetric vias
US8258619B2 (en) * 2009-11-12 2012-09-04 International Business Machines Corporation Integrated circuit die stacks with translationally compatible vias
US8310841B2 (en) * 2009-11-12 2012-11-13 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with switches and methods of making the same
US8315068B2 (en) 2009-11-12 2012-11-20 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same
US9646947B2 (en) * 2009-12-22 2017-05-09 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Integrated circuit with inductive bond wires
US8471358B2 (en) 2010-06-01 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. 3D inductor and transformer
US9059026B2 (en) 2010-06-01 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. 3-D inductor and transformer
DE102010039156A1 (de) * 2010-08-10 2012-02-16 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Schaltung und elektrische Schaltung
US9093392B2 (en) * 2010-12-10 2015-07-28 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
US8347490B1 (en) * 2011-06-30 2013-01-08 Chipbond Technology Corporation Method for fabricating a carrier with a three dimensional inductor
TWI433268B (zh) * 2011-09-16 2014-04-01 國立交通大學 三維積體電路之接合方法及其三維積體電路
US8824161B2 (en) 2012-06-15 2014-09-02 Medtronic, Inc. Integrated circuit packaging for implantable medical devices
US9041152B2 (en) 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor with magnetic material
US9583433B2 (en) * 2015-02-25 2017-02-28 Qualcomm Incorporated Integrated device package comprising conductive sheet configured as an inductor in an encapsulation layer
US9673173B1 (en) 2015-07-24 2017-06-06 Altera Corporation Integrated circuit package with embedded passive structures
CN109524364B (zh) * 2017-09-19 2023-09-26 恩智浦美国有限公司 具有堆叠管芯的封装式集成电路和其方法
US10734312B2 (en) 2018-07-18 2020-08-04 Nxp Usa, Inc. Packaged integrated circuit having stacked die and method for therefor
US10840883B2 (en) * 2018-12-28 2020-11-17 Texas Instruments Incorporated Inductively-coupled MEMS resonators
US11356082B2 (en) 2019-12-12 2022-06-07 Texas Instruments Incorporated Folded ramp generator
US12483222B2 (en) 2023-02-24 2025-11-25 Texas Instruments Incorporated Spurious mode reduction for electromechanical resonator circuit

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5829128A (en) 1993-11-16 1998-11-03 Formfactor, Inc. Method of mounting resilient contact structures to semiconductor devices
GB2288286A (en) 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
US5478773A (en) * 1994-04-28 1995-12-26 Motorola, Inc. Method of making an electronic device having an integrated inductor
US5541135A (en) * 1995-05-30 1996-07-30 Motorola, Inc. Method of fabricating a flip chip semiconductor device having an inductor
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
JPH1084074A (ja) * 1996-09-09 1998-03-31 Mitsubishi Electric Corp 半導体パッケージ
JPH10270496A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法
US6008102A (en) * 1998-04-09 1999-12-28 Motorola, Inc. Method of forming a three-dimensional integrated inductor
US6075712A (en) 1999-01-08 2000-06-13 Intel Corporation Flip-chip having electrical contact pads on the backside of the chip
US6191468B1 (en) * 1999-02-03 2001-02-20 Micron Technology, Inc. Inductor with magnetic material layers
US6844253B2 (en) * 1999-02-19 2005-01-18 Micron Technology, Inc. Selective deposition of solder ball contacts
US6218729B1 (en) 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6423625B1 (en) 1999-08-30 2002-07-23 Taiwan Semiconductor Manufacturing Company Ltd. Method of improving the bondability between Au wires and Cu bonding pads
US6486530B1 (en) * 2000-10-16 2002-11-26 Intarsia Corporation Integration of anodized metal capacitors and high temperature deposition capacitors
US6890829B2 (en) * 2000-10-24 2005-05-10 Intel Corporation Fabrication of on-package and on-chip structure using build-up layer process
US6956250B2 (en) 2001-02-23 2005-10-18 Nitronex Corporation Gallium nitride materials including thermally conductive regions
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
JP2003060153A (ja) * 2001-07-27 2003-02-28 Nokia Corp 半導体パッケージ
US6744114B2 (en) * 2001-08-29 2004-06-01 Honeywell International Inc. Package with integrated inductor and/or capacitor
US6538313B1 (en) * 2001-11-13 2003-03-25 National Semiconductor Corporation IC package with integral substrate capacitor
US6444517B1 (en) * 2002-01-23 2002-09-03 Taiwan Semiconductor Manufacturing Company High Q inductor with Cu damascene via/trench etching simultaneous module
JP3991788B2 (ja) * 2002-07-04 2007-10-17 日本電気株式会社 はんだおよびそれを用いた実装品
US6859129B2 (en) * 2002-08-20 2005-02-22 Asia Pacific Microsystems Three-dimensional integrated adjustable inductor, its module and fabrication method of the same
JP4243117B2 (ja) * 2002-08-27 2009-03-25 新光電気工業株式会社 半導体パッケージとその製造方法および半導体装置
US6798057B2 (en) * 2002-11-05 2004-09-28 Micron Technology, Inc. Thin stacked ball-grid array package
JPWO2004056162A1 (ja) * 2002-12-18 2006-04-20 箕輪興亜株式会社 フリップチップ実装用電子部品及びその製造法、回路板及びその製造法、実装体の製造法
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
US20050002167A1 (en) * 2003-07-02 2005-01-06 John Hsuan Microelectronic package
TWI221336B (en) * 2003-08-29 2004-09-21 Advanced Semiconductor Eng Integrated circuit with embedded passive component in flip-chip connection and method for manufacturing the same
US8970049B2 (en) * 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
US7382056B2 (en) * 2004-04-29 2008-06-03 Sychip Inc. Integrated passive devices
JP2006049569A (ja) * 2004-08-04 2006-02-16 Sharp Corp スタック型半導体装置パッケージおよびその製造方法
US20060245308A1 (en) * 2005-02-15 2006-11-02 William Macropoulos Three dimensional packaging optimized for high frequency circuitry
US20070138628A1 (en) * 2005-12-15 2007-06-21 Lam Ken M Apparatus and method for increasing the quantity of discrete electronic components in an integrated circuit package
US8258599B2 (en) 2005-12-15 2012-09-04 Atmel Corporation Electronics package with an integrated circuit device having post wafer fabrication integrated passive components
US7932590B2 (en) 2006-07-13 2011-04-26 Atmel Corporation Stacked-die electronics package with planar and three-dimensional inductor elements

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916969B2 (en) 2011-07-29 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, packaging methods and structures
CN108352244A (zh) * 2015-12-18 2018-07-31 英特尔公司 用于封装上电压调节器的磁性小占用面积电感器阵列模块
CN108352244B (zh) * 2015-12-18 2023-09-05 英特尔公司 用于封装上电压调节器的磁性小占用面积电感器阵列模块

Also Published As

Publication number Publication date
US7932590B2 (en) 2011-04-26
WO2008008587A3 (en) 2008-07-17
US20110193192A1 (en) 2011-08-11
US8324023B2 (en) 2012-12-04
US20080054428A1 (en) 2008-03-06
WO2008008587A2 (en) 2008-01-17

Similar Documents

Publication Publication Date Title
TW200805616A (en) Integrated circuit device and method of forming one or more passive components on a plurality of substrates
US11901348B2 (en) Semiconductor package and method of manufacturing the semiconductor package
US6890829B2 (en) Fabrication of on-package and on-chip structure using build-up layer process
TWI463573B (zh) 半導體裝置及使用犧牲載體形成該裝置之方法
US9082636B2 (en) Packaging methods and structures for semiconductor devices
TWI550795B (zh) 半導體元件及其製造方法
US7935570B2 (en) Semiconductor device and method of embedding integrated passive devices into the package electrically interconnected using conductive pillars
US8476120B2 (en) Semiconductor device and method of forming three-dimensional vertically oriented integrated capacitors
TWI508199B (zh) 半導體元件以及提供具有內部聚合物核心的ｚ互連傳導柱的方法
TWI508226B (zh) 在基板的孔穴中鑲嵌具有直通矽晶穿孔的晶粒用以扇入封裝疊加的電互連之半導體裝置和方法
CN102148089B (zh) 用于集成电感器的系统和方法
US20020070443A1 (en) Microelectronic package having an integrated heat sink and build-up layers
US20080258293A1 (en) Semiconductor device package to improve functions of heat sink and ground shield
TW201108335A (en) Semiconductor device and method of forming dam material around periphery of die to reduce warpage
TW200929491A (en) System-in-package having integrated passive devices and method therefor
TW201041103A (en) Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
CN103367274A (zh) 栅格扇出晶圆级封装和制造栅格扇出晶圆级封装的方法
US7615407B1 (en) Methods and systems for packaging integrated circuits with integrated passive components
TW201631701A (zh) 以聚合物部件爲主的互連體
WO2008008581A2 (en) An electronics package with an integrated circuit device having post wafer fabrication integrated passive components
US20080224276A1 (en) Semiconductor device package
TW202139303A (zh) 包括封裝的觸點到觸點耦合的元件
US9806056B2 (en) Method of packaging integrated circuits
TWI524439B (zh) 半導體元件和使用凸塊形成垂直互連結構之方法
TWI511240B (zh) 封裝結構及其製造方法