SU255358A1 - SINGLE-DISCHARGE BINARY SUML1ATOR - Google Patents
SINGLE-DISCHARGE BINARY SUML1ATORInfo
- Publication number
- SU255358A1 SU255358A1 SU1254193A SU1254193A SU255358A1 SU 255358 A1 SU255358 A1 SU 255358A1 SU 1254193 A SU1254193 A SU 1254193A SU 1254193 A SU1254193 A SU 1254193A SU 255358 A1 SU255358 A1 SU 255358A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- suml1ator
- transistors
- output
- outputs
- current switches
- Prior art date
Links
- 238000010586 diagram Methods 0.000 description 1
Description
Предлагаемый одноразр дный двоичный сумматор предназначен дл использовани в вычислительной технике.The proposed single-bit binary adder is intended for use in computing.
Одноразр дные двоичные сумматоры, содержащие переключатели тока, известны.One-bit binary adders containing current switches are known.
Предложенный одноразр дный двоичный сумматор отличаетс от известных тем, что базы транзисторов в цеп х св зи переключателей тока подключены к нх эмнттерным выходам , вл ющимс выходами значени переноса , а коллекторы этих же транзисторов объединены в один выход, вл ющийс выходом значени результата суммировани .The proposed single-bit binary adder differs from the known ones in that the bases of transistors in the circuit of the current switches are connected to their output terminals, which are the outputs of the transfer value, and the collectors of these transistors are combined into one output, which is the output of the summation result.
Это отличие позвол ет упростить схему сумматора.This difference simplifies the adder circuit.
Принципиальна схема одноразр дного двоичного сумматора нрпведена на чертеже.A schematic diagram of a one-bit binary adder is shown in the drawing.
Переключатели тока выполнены на транзисторах } и 2 (управл ющие транзисторы), базы которых вл ютс входами А и В схемы , а эмиттеры - выходами значени переноса QI и Qg в соседний старщий разр д. Коллекторы управл емых транзисторов 3 н 4 объединены и служат выходом результата суммировани Р.The current switches are made on transistors} and 2 (control transistors), the bases of which are inputs A and B of the circuit, and emitters - outputs of the transfer value QI and Qg to the next most significant bit. The collectors of controlled transistors 3 n 4 are combined and serve as output the result of summation R.
Если на входы А и В приход т два одинаковых по уровню входных сигнала, то управл ющпе транзисторы / и 2 будут открыты, а управл емые транзисторы 3 и 4 заперты падени ми напр жени на эмнттерно-базовых переходах управл ющпх транзисторов / и 2.If two identical input signals arrive at inputs A and B, then the control transistors / and 2 will be opened, and the controlled transistors 3 and 4 are locked with voltage drops across the control transistors / and 2.
При разных уровн х сигналов на входах А и В схемы одни из управл ющпх транзисторов 1 или 2 будет открыт, и на выходе результата суммнровани Р по витс высокий уровень. Па эмиттерных выходах переключателей тока, вл ющихс выходами значени переноса Qi и Qo, уровни сигналов будут также низкими, уровень хот бы одного из сигналов - низкий, и высокими, если уровни входных сигналов будут одновременно высокими .At different levels of the signals at the inputs A and B of the circuit, one of the control transistors 1 or 2 will be opened, and the output of the summation P will show a high level. At the emitter outputs of the current switches, the outputs of the transfer values Qi and Qo, the signal levels will also be low, the level of at least one of the signals will be low, and high if the levels of the input signals will be simultaneously high.
Предмет изобретени Subject invention
Одноразр дный двоичный сумматор, содержащий переключатели тока, отличающийс тем, что, с целью упрощени , базы транзисторов в цеп х св зи переключателей тока подключены к их эмиттерным выходам, вл ющимс выходами значени переноса, а коллекторы этих же транзисторов объединены в один выход, вл ющийс выходом значени результата суммировани .A one-bit binary adder containing current switches, characterized in that, for the purpose of simplification, the bases of the transistors in the communication circuits of the current switches are connected to their emitter outputs, which are the transfer value outputs, and the collectors of the same transistors are combined into one output, which is the output of the sum result value.
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU255358A1 true SU255358A1 (en) |
Family
ID=
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281258A (en) * | 1978-11-06 | 1981-07-28 | Burroughs Corporation | High speed, low component count, CML exclusive NOR gate |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281258A (en) * | 1978-11-06 | 1981-07-28 | Burroughs Corporation | High speed, low component count, CML exclusive NOR gate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930006660B1 (en) | Transmission and latch circuit for logic signal | |
| US4433372A (en) | Integrated logic MOS counter circuit | |
| Hakimi et al. | Graph theoretic error-correcting codes | |
| US3519810A (en) | Logic element (full adder) using transistor tree-like configuration | |
| US4685079A (en) | Ripple-borrow binary subtraction circuit | |
| US4713790A (en) | Exclusive OR/NOR gate having cross-coupled transistors | |
| RU2331105C1 (en) | Universal bridge inverting adder | |
| JP2523590B2 (en) | Multi-value arithmetic circuit | |
| US4122527A (en) | Emitter coupled multiplier array | |
| US5644253A (en) | Multiple-valued logic circuit | |
| SU255358A1 (en) | SINGLE-DISCHARGE BINARY SUML1ATOR | |
| FI94990B (en) | Memory prediction circuit | |
| US4651296A (en) | High speed CMOS FET full-adder circuit | |
| US4414641A (en) | Digital m of n correlation device having increased bit rate | |
| US4916653A (en) | Adder using multi-state logic | |
| Current et al. | Four-valued threshold logic full adder circuit implementations | |
| US3495233A (en) | Last stage of a stage by stage encoder | |
| US3277289A (en) | Logic circuits utilizing a cross-connection between complementary outputs | |
| US3885169A (en) | Storage-processor element including a bistable circuit and a steering circuit | |
| US3022951A (en) | Full adder | |
| SU184517A1 (en) | SINGLE DISCHARGE | |
| RU2808236C1 (en) | Self-timed single-bit quaternary adder with single spacer and increased fault tolerance | |
| SU1275430A1 (en) | One-digit adder based on injection elements | |
| RU2831626C1 (en) | Modulo multibit adder | |
| Riordan et al. | The use of analog techniques in binary arithmetic units |