SU1732345A1 - Распределенна система управлени - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике, в частности к системам управлени  технологическими процессами , станками, роботами, автоматическими лини ми и комплексами, в состав которых вход т вышеперечисленные объекты. Целью изобретени   вл етс  повышение быстродействи  системы за счет уменьшени  времени реакции на входные воздействи . Эта цель достигаетс  путе организации дополнительного уровн  конвейерной обработки информации в контроллере главного абонента и периферийных контроллерах, позвол ющего распараллелить во времени процессы подготовки и передачи информации по последовательной магистрали и предварительной обработке входных воздействий. Дл  этого в контроллер главного абонента и периферийные контроллеры введены блок управлени  и двунаправленный шинный формирователь, кроме того, в контроллер главного абонента введено запоминающее устройство обмена. 9 ил., 5табл

Description

сл С

Изобретение относитс  к автоматике и вычислительной технике, в частности к системам управлени  технологическими процессами , станками, роботами, автоматическими лини ми и комплексами, в состав которых вход т вышеперечисленные объекты.

Цель изобретени  -уменьшение времени реакции на входное воздействие за счет организации дополнительного уровн  конвейерной обработки информации.

На фиг.1 и 2 представлена структурна  схема распределенной системы управлени ; на фиг.З - функциональна  схема запоминающего устройства обмена; на фиг,4 и 5 - функциональна  схема блока управлени ; на фиг.6 - пример выполнени  матрицы сдвиговых регистров; на фиг.7 - диаграмма

работы блока управлени  в режиме передачи (А), приема (Б) и работы блока управлени  в режиме передачи (А), приема (Б) и работы блока управлени  в режиме передачи с одновременной записью со стороны микро- ЭВМ в ЗУ обмена (В); на фиг.8 - блок-схема алгоритма работы периферийного микроконтроллера; на фиг.9 - временна  диаграмма работы распределенной системы управлени .

Распределенна  система управлени  (фиг.1 и 2) содержит контроллер 1 главного абонента и К периферийных микроконтроллеров 2-1-2-К (где К - количество объектов управлени ), соединенных между собой и контроллером 1 главного абонента последовательной магистралью 3, а с объектами управлени  (на фиг.1 не показаны) - через

выходы 4-1-1 - 4-К-М и входы 5-1-1 - 5-К-Р, где М и Р - соответственно количество выходов и входов каждого объекта управлени , св занного с одним периферийным микроконтроллером.

Контроллер 1 главного абонента содержит запоминающее устройство (ЗУ) 6 входов-выходов , ЗУ 7 команд, регистр 8 адреса, дешифратор 9, центральный процессор 10, ЗУ 11 обмена, микроЭВМ 12, двунаправленный шинный формирователь 13, буферное ЗУ 14, блок 15 управлени  и адаптер 16 магистрали, шины адреса-данных 17-19.

Каждый из периферийных микроконтроллеров 2-1 - 2-К содержит микроЭВМ 20, двунаправленный шинный формирователь 21, буферное ЗУ 22, блок 23 управлени , адаптер 24 магистрали, регистр 25 адреса, дешифратор 26, Р объективных адаптеров 27-1 - 27-Р входов, М объективных адаптеров 28-1 - 28-М выходов.

ЗУ 6 входов-выходов предназначено дл  хранени  оперативной информации о состо нии входов-выходов; ЗУ 7 команд содержит системные и пользовательские про- граммы, а также таблицы констант. Дешифратор 9 осуществл ет выборку ЗУ 6 входов-выходов, ЗУ 7 команд и первого порта ЗУ 11 обмена. Перва  17, втора  18 и треть  19 шины адреса-данных контроллера 1 главного абонента, а также перва  29 и втора  30 шины адреса-данных периферийных микроконтроллеров 2-1 - 2-К содержат мультиплексированные информационные и адресные шины.

МикроЭВМ 12, двунаправленный шинный формирователь 13, буферное ЗУ 14, блок 15 управлени  и адаптер 16 магистрали , вход щие в состав контроллера 1 главного абонента, по выполн емым функци м и форме исполнени  идентичны одноименным блокам 20-24, вход щим в состав каждого периферийного микроконтроллера. Однако содержимое посто нного запоминающего устройства (ПЗУ), вход щего в состав микроЭВМ 12 контроллера 1 главного абонента, и содержимое ПЗУ, вход щего в состав микроЭВМ 20 периферийных микроконтроллеров 2-1 - 2-К различаютс : в первом помещены программы сетевой задачи, во втором - сетевой задачи и пользовательской .

ЗУ 11 обмена (фиг.З) состоит из первого 31-1 и второй 31-2 портов. Каждый порт содержит соответственно матрицу 32-1 и 32-2 сдвиговых регистров, первый шинный формирователь 33-1 и 33-2, элемент ИЛИ 34-1 и 34-2, второй шинный формирователь 35-1 и 35-2, первый 36-1 и 36-2 и вторые 37-1 и 37-2 триггеры, дешифратор 38-1 и 38-2 записи,

реверсивный счетчик 39-1 и 39-2 и дешифратор 40-1 и 40-2 режимов работы.

Блок управлени  (в контроллере 1 главного абонента - блок 15, в периферийных

микроконтроллерах - блок 23) (фиг.4 и 5) содержит программируемую логическую матрицу (ПЛМ) 41, генератор 42 тактовых импульсов, регистр 43 сдига, регистр 44 режимов , регистр 45 состо ни , буферный ре0 гистр 46, регистр 47 расширени  адреса, счетчик 48 адресов, первый RS-триггер 49, D-триггер 50, второй RS-триггер 51, первый 52, второй 53, третий 54 и четвертый 55 шинные формирователи, первый 56, второй

5 57 и третий 58 элементы ИЛИ, элемент И 59, элемент И-НЕ 60, первый 61, второй 62 и третий 63 элементы НЕ и шину 64 адреса- данных. Первый, второй и третий входы ПЛМ 41 соединены с выходами первого,

0 второго и третьего разр дов регистра 43 сдвига соответственно, четвертый вход ПЛМ 41 подключен к выходу четвертого разр да регистра 43 сдвига и к входу сброса первого RS-триггера 49, вход установки в

5 1 которого подключен к выходу элемента И 59, а инверсный выход подключен к входу первого элемента НЕ 61. Выход первого элемента НЕ 61 соединен с последовательным входом регистра 43 сдвига, вход синх0 ронизации которого соединен с выходом генератора 42 тактовых импульсов.

Кажда  матрица 32-1 и 32-2 сдвиговых регистров (фиг.6) представл ет собой матрицу  чеек размером а х Ь, где а - количест5 во разр дов, определ емое разр дностью микропроцессора (дл  однокристальной микроЭВМ а 8); b - количество строк в матрице, определ емое максимальным количеством байт информационного кадра.

0 Кажда   чейка матрицы состоит из синхронного триггера 65 и двух элементов И- НЕ 66 и 67, причем вход установки в 1 синхронного триггера 65 соединен с выходом первого элемента И-НЕ 66 и вторым

5 входом второго элемента И-НЕ 67, а вход сброса подключен к выходу второго элемента И-НЕ 67. Первые входы элементов И-НЕ  чеек каждой строки соединены между собой и  вл ютс  входами записи строк мат0 рицы сдвиговых регистров. Вторые входы первых элементов И-НЕ 66  чеек каждого столбца соединены между собой и  вл ютс  информационными входами матрицы сдвиговых регистров. Входы синхронизации

5 синхронных триггеров 65 всех  чеек матрицы соединены между собой и образуют вход синхронизации матрицы сдвиговых регистров . Пр мые выходы триггеров 65 с первого по а-й разр д первой строки соединены соответственно с D-входами синхронных триггеров 65 с первого по а-й разр д последней строки и  вл ютс  информационными выходами матрицы сдвиговых регистров. D-вхо- ды синхронных триггеров 65 с первого по а-й разр д первой, второй, ... (Ь - 1)-й строк соединены соответственно с пр мыми выходами триггеров с первого по а-й разр д второго, третьейb-й строк.

Распределенна  система управлени  может быть реализована на следующих микросхемах: ЗУ 6 входов-выходов, буферные ЗУ 14 и 22 могут быть выполнены на микросхемах К 537 РУ 8, ЗУ 7 команд - на микросхеме К 573 РФ4, регистры 8 и 25 адреса - на микросхемах К 155 ТМ 5. В качестве центрального процессора 10 может быть использован стандартный микропроцессор КМ 1810 ВМ86, а в качестве микроЭВМ 12 и 20 - однокритальна  микроЭВМ КР 1816 ВЕ751, причем на шину адреса-данных подключен портО, а кстаршим разр дам адреса - порт 2.

Двунаправленные шинные формирователи 13 и 21, вход щие в состав контроллера 1 главного абонента и периферийных микроконтроллеров 2-1-2-К, а также шинные формирователи 33-1, 33-2, 35-1 и 35-2, вход щие в состав ЗУ 11 обмена, и шинные формирователи 52-55, вход щие в состав блоков 15 и 23 управлени , могут быть реализованы на микросхеме КР 580 ВА86, причем в случае использовани  однонаправленных шинных формирователей вход направлени  соединен с общим. Адаптеры магистрали 16 и 24 могут быть выполнены на микросхеме КР 1818 ВГ01, причем в данном изобретении используетс  только один канал, вход выборки и вход А/В соединен с общим.

Реверсивные счетчики 39-1 и 39-2 ЗУ 11 обмена и счетчик 48 адресов блоков 15 и 23 управлени  могут быть реализованы на микросхемах К 155 ИЕ7, а ПЛМ 41 - на микросхеме К 556 РТ1, запрограммированной согласно приводимым ниже логическим уравнени м, вход выборки соединен с общим .

Буферный регистр 46 может быть выполнен на микросхеме К580 ИР 82. Объектные адаптеры 27-1 - 27-Р входов и объектные адаптеры 28-1 - 28-М выходов могут быть любыми, как аналоговыми, так и дискретными,

ЗУ 11 обмена предназначено дл  независимой передачи информации от центрального процессора 10 к микроЭВМ 12 через первый порт 31-1 и от микроЭВМ 12 к центральному процессору 10 через второй порт 31-2 и дл  синхронизации работы центрального процессора 10 и микроЭВМ 12 с

целью организации конвейерной обработки .

Центральный процессор 10 проводит загрузку первого порта 31-1 и разгрузки второго порта 31-2, а микроЭВМ 12 - загрузку второго порта 31-2 и разгрузку первого порта 31-1.

Команды обращени  к ЗУ 11 обмена определ ютс  состо нием входов дешифрато0 ров 40-1 и 40-2 режимов работы и приведены в табл.1,

Синхронизаци  обмена данными между процессором 10 и микроЭВМ 12 производитс  с помощью прерываний, осуществл 5 емых через выходы первого 31-1 и второго 31-2 портов. Тип прерываний идентифицируетс  с помощью вектора, формат которого определ ют три младшие разр да данных на входе-выходе первого или второго пор0 тов. В табл.2 приведены типы прерываний дл  процессора 10, а в табл.3 - дл  микро- ЭВМ 12.

Сигнал начальной установки (на фиг.З не показан) загружает все единицы в ревер5 сивные счетчики 39-1 и 39-2, устанавливает в 1 вторые триггеры 37-1 и 37-2 и сбрасывает в О первые триггеры 36-1 и 36-2 обоих портов. Это вызывает требование загрузки первого порта 31-1 со стороны центрзльно0 го процессора 10 и требование загрузки второго порта 31-2 со стороны микроЭВМ 12.

Загрузка первого порта 31-1 начинаетс  с состо ни  реверсивного счетчика 39-1 11...1, и по мере загрузки его состо ние уве5 личиваетс  на единицу: 0000.,О, 0...01 и т.д. Выходы дешифраторов 38-1 и 38-2 записи каждого порта св заны с входами записи строк матрицы 40-1 и 40-2 дешифраторов следующим образом: перва  строка - выход

0 дешифратора: 111...1; втора  строка-выход дешифратора: 00...0; треть  строка - выход дешифратора: 00...01 и т.д.

По команде центрального процессора 10 Загрузка порта сигнал с третьего выхо5 да дешифратора 40-1 режимов работы, совпадающий по времени со стробирующим сигналом записи, поступает на входстроби- ровани  дешифратора 38-1 записи и увеличивает на единицу состо ние реверсивного

0 счетчика 39-1 через вход пр мого счета. Импульс с выхода дешифратора 38-1 первого порта производит запись информации с информационных входов матрицы 32-1 сдвиговых регистров в строку матрицы,

5 определ емую выходом дешифратора 38-1 записи. Увеличение состо ни  реверсивного счетчика 39-1 происходит по фронту окончани  импульса.

В конце загрузки первого порта 31-1 центральный процессор 10 выдает команду

Конец загрузки, при которой сигнал с четвертого выхода дешифратора 40-1 режимов работы первого порта поступает на вход установки в 1 первого триггера 36-2 второго порта 31-2, что вызывает через выход второго порта 31-2 прерывание микроЭВМ 12 по требованию разгрузки, МикроЭВМ 12 начинает разгрузку первого порта 31-1 с состо ни  счетчика 39-1 этого порта, определ емого загрузкой последней строки.

По команде микроЭВМ 12 Разгрузка порта на втором входе дешифратора 40-2 режимов работы второго порта 31-2 по вл етс  сигнал, совпадающий по времени со стробирующим сигналом чтени . Этот сиг- нал поступает на вход разрешени  выхода первого шинного формировател  33-1 первого порта 31-1 и тем самым считывает первую строку матрицы 32-1 сдвиговых регистров первого порта 31-1 на вход-выход второго порта 31-2 По фронту окончани  этого сигнала происходит уменьшение состо ни  реверсивного счетчика 39-1 первого порта 31-1 через вход обратного счета счетчика и сдвиг информации в матрице 32- 1 сдвиговых регистров на одну строку через вход синхронизации: из второй строки в первую, из а-й строки в (а-1)-ю. Разгрузка последней записанной строки вызовет по вление сигнала на выходе обратного пере- носа реверсивного счетчика 39-1, который установит в 1 второй триггер 37-1. Сигнал с выхода этого триггера через элемент ИЛИ 34-1 вызовет по вление требовани  прерывани  центрального процессора 10 на выходе первого порта 31-1 и требовани  прерывани  микроЭВМ 12 на выходе второго порта 31-2 по концу разгрузки первого порта 31-1.

В конце разгрузки первого порта 31-1 состо ние реверсивного счетчика 39-1 вновь станет 1...1, а значит первый порт подготовлен к новой загрузке.

Команда Считывание вектора выдаетс  в ответ на требование прерывани . На первом выходе дешифратора 40-1 режимов работы по вл етс  сигнал, который через вход разрешени  выхода второго шинного формировател  35-1 подключает выходы первого 36-1 и второго 37-1 триггеров пер- вого порта 31-1 и второго триггера 37-2 второго порта 31-2 к входам-выходам первого порта 31-1. Фронт окончани  этого импульса сбрасывает в О первый 36-1 и второй 37-1 триггеры первого порта 31-1.

Работа ЗУ 11 обмена по загрузке второго порта 31-2 и разгрузке первого порта 31-1 со стороны микроЭВМ 12 происходит аналогично .

Блок 15 управлени  в контроллере 1 главного абонента предназначен дл  автоматического программировани  адаптера 16 магистрали на режим передачи или приема через буферное ЗУ 14 дл  обеспечени  режима пр мого доступа в буферное ЗУ 14 со стороны адаптера 16 магистрали в режиме приема или передачи, дл  обеспечени  загрузки и разгрузки буферного ЗУ 14 со стороны микроЭВМ 12 и дл  выборки ЗУ 11 обмена при обращении к нему со стороны микроЭВМ 12.

МикроЭВМ 12 обращаетс  к блоку 15 управлени  и к ЗУ 11 обмена как к внешней пам ти данных, адрес которой определ етс  п тью старшими разр дами: с четвертого по восьмой входы блока 15 управлени . При значении третьего старшего разр да адреса (шестой вход блока 15 управлени ) равном единице микроЭВМ 12 обращаетс  к ЗУ обмена , а при значении равном нулю - к блоку 15 управлени .

Основна  часть схемы блока управлени  реализована на ПЛМ 41. Работу ПЛМ 41 можно описать с помощью логических уравнений , в которых входы ПЛМ 41 обозначены через Х1-Х16,а выходы - Y1-Y15.

Y1 Х5-Х16 + Х1 Х2 (Х13-Х8 + Х14-Х9 + 0(15)

Y2 X7X10X11 X12 Х16- -У2 Х4 Х9-Х14

Y3 Х6 Х10 Х11 Х12-Х16 + ХЗ-Х8-Х13 +

X3-X1j5

Y4 Х7-Х10-Х11 Х12 Х16 + Х2-Х4 Х8 Х13

+Х2Х4Х15

J75 J§-X10-XTI-X12-X16 + X3-X9-X14 Y6 X10X11 X12-X16 + X10-X11 Х12Х16

Y7 Х13-Х8 + Х14 Х9 + Х16

Y8 X7X10-X11-X12

Y9 X15-XTO-X11 X12 + Х7 Х10Х11 Х12

Y10 - Х1 + Х4

X5X10X11 X12

Y12 X1;X3

YT3 Х6 :Х10-ХГ1 Х12

Y14 xi 1 xi 2

Y15 X7-X10-X11-X12

В уравнени х знак . обозначает логическое умножение, а знак + логическое сложение.

С помощью ПЛМ 41 формируютс :

Y1 - стробирующий сигнал адреса буферного ЗУ на третьем выходе блока 15 управлени ;

Y2 - стробирующий сигнал записи буферного ЗУ 14 на четвертом выходе блока 15 управлени ;

Y3 - стробирующий сигнал чтени  буферного ЗУ 14 на п том выходе блока 15 управлени ;

Y4 - стробирующий сигнал записи адаптера 16 магистрали на дев том выходе блока 15 управлени ;

Y5 - стробирующий сигнал чтени  адаптера 16 магистрали на дес том выходе блока 15 управлени ;

Y6-сигнал разрешени  выхода двунаправленного шинного формировател  13 на восьмом выходе блока 15 управлени ;

Y7 - сигнал требовани  внутреннего цикла;

Y8-сигнал записи блокировки внутреннего цикла;

Y9 - сигнал загрузки или разгрузки буферного ЗУ 14;

Y1U - признак проведени  внутреннего цикла;

Y11 - сигнал загрузки номера массива и номера начальной  чейки буферного ЗУ 14 при выполнении команды записи режима;

Y12 - сигнал разрешени  выхода дл  второго шинного формировател  53, через который выдаетс  номер  чейки буферного ЗУ 14 при выполнении внутреннего цикла;

Y13 - сигнал разрешени  выхода дл  буферного регистра 46 при выполнении операции чтени  вектора;

Y14 - сигнал разрешени  выхода дл  первого шинного формировател  52 при выполнении операции чтени  адреса;

Y15 - сигнал загрузки режима при выполнении команды записи режима работы.

Тактовый генератор 42 и регистр 43 сдвига предназначены дл  обеспечени  временной прив зки сигналов на выходах ПЛМ 41 при выполнении запрограммированных в регистре 44 режимов работы блока 15 управлени , рассчитанных на 8 тактов.

Регистр 45 состо ни  служит дл  хранени  признаков окончани  режима передачи, конфликта за обладание буферным ЗУ 14 и прерывани  от адаптера 16 магистрали. По вление любого признака вызывает сигнал прерывани  на втором выходе блока 15 управлени  и формирует вектор этого прерывани  в буферном регистре 46.

Регистр 47 расширени  адреса совместно с четвертым шинным формирователем 55 служит дл  формировани  старших разр дов адреса буферного ЗУ 14 при выполнении режимов передачи, приема и программировани  адаптера 16 магистрали , а третий шинный формирователь 54 служит дл  формировани  старших разр дов адреса при обращении к буферному ЗУ 14 со стороны микроЭВМ 12.

Счетчик 48 адресов служит дл  формировани  и хранени  младших разр дов адреса буферного ЗУ 14. Первый шинный формирователь 52 обеспечивает считывание состо ни  счетчика 48 адресов на входы-выходы блока 15 управлени , а второй шинный формирователь 53 - на одиннадцатый выход блока 15 управлени .

D-триггер 50 совместно с элементом

ИЛИ 57 формирует признак выполнени  очередного цикла режима работы блока 15 управлени , а совместно с элементом И-НЕ 60 - признак конфликта. RS-триггер 49, ре0 гистр 49, регистр 43 сдвига, элемент И 59 и элемент НЕ 61 обеспечивают длительность выполнени  циклов режима работы блока 15 управлени  в количестве 8 тактов тактового генератора 42.

5 RS-триггер 51 блокирует выполнение циклов режима работы блока 15 управлени  при повторном после конфликта выполнении операций загрузки или разгрузки буферного ЗУ 14 со стороны микроЭВМ 12.

0 Сигнал с седьмого выхода Y7 ПЛМ 41  вл етс  требованием проведени  очередного внутреннего цикла обмена информацией адаптера 16 магистрали с буферным ЗУ 14. Этот сигнал можно заблокировать

5 через элемент И 59 командой Блокировка цикла, при которой через выход У8 ПЛМ 41 второй RS-триггер 51 будет установлен в 1. Сбрасываетс  в ноль второй RS-триггер 51 через выход Y9 ПЛМ 41 при проведении

0 повторного после конфликта обмена информацией микроЭВМ 12 с буферным ЗУ 14. Сигнал с выхода Y10 ПЛМ 41  вл етс  признаком проведени  внутреннего цикла. С помощью D-триггера 50, на вход синхрони5 зации которого поступает с первого входа блока 15 управлени  стробирующий сигнал адреса от микроЭВМ 12, и второго элемента ИЛИ 57 осуществл етс  прив зка внутреннего цикла к проводимойЪперации загрузки

0 и разгрузки .буферного ЗУ 14 со стороны микроЭВМ 12, а элемент И-НЕ 60 служит дл  вы влени  конфликта и записи во второй триггер регистра 45 состо ни  требовани  прерывани , которое через третий

5 элемент ИЛИ 58 поступает на второй выход блока 15 управлени .

Кроме того, сигнал с выхода второго элемента ИЛИ 57 управл ет входом разрешени  выхода третьего шинного формиро0 вател  54 при проведении операции разгрузки или загрузки буферного ЗУ 14 со стороны микроЭВМ 12 или входом разрешени  выхода четвертого шинного формировател  55 через третий элемент НЕ 63 при

5 проведении внутреннего цикла.

Запись старших разр дов адреса с седьмого и восьмого входов блока управлени  в регистр 47 расширени  адреса производитс  при операции Запись режима сигналом, поступающим с одинадцатого выхода Y11 матрицы ПЛМ 41 и совпадающим по времени со стробирующим сигналом адреса на первом входе блока 15 управлени . Стробирующий сигнал с двенадцатого выхода Y12 ПЛМ 41 разрешает выдачу адреса  чейки буферного ЗУ 14 сообщений со счетчика 48 адресов через второй шинный формирователь 53 на одиннадцатый выход блока управлени  при внутреннем цикле. По фронту окончани  этого сигнала происходит увеличение информации в счетчике 48 адресо. Сигнал с выхода пр мого переноса счетчика 48 адресов сбрасывает регистр 44 режимов и устанавливает в 1 первый триггер регистра 45 состо ни .

На тринадцатом выходе Y13 ПЛМ 41 сигнал по вл етс  при операции Чтение вектора прерывани . Этот сигнал разрешает считывание информации с буферного регистра 46 на шину 64 адреса-данных, одновременного производитс  сброс регистра 45 состо ни .

Сигнал с четырнадцатого выхода Y14 ПЛМ 41 поступает на вход разрешени  выхода первого шинного формировател  52, через который производитс  считывание состо ни  счетчика 48 адресов на шину 64 адреса-данных при операции Чтение адреса .

В табл.4 приведены команды обращени  микроЭВМ 12 к блоку 15 управлени .

По команде Запись режима происходит загрузка регистра 47 расширени  адреса номером массива буферного ЗУ 14 сообщений и счетчика 48 адресов номером начальной  чейки массива. Номера массивов буферного ЗУ 14 сообщений определ ютс  четвертым и п тым старшими разр дами микроЭВМ 12 и соответствуют: массив программировани  на передачу -11; массив программировани  на прием - 01; массив передаваемых данных - 10; массив принимаемых данных - 00.

Информаци  о выполн емом режиме определ етс  трем  младшими разр дами шины 64 адреса-данных и запоминаетс  в регистре 44 режимов. Загрузка производитс  сигналом с п тнадцатого выхода Y15 ПЛМ 41, совпадающим по времени со стробирующим сигналом записи на третьем входе блока 15 управлени . Разр ды регистра 44 режимов определ ют: первый разр д - режим передачи; второй разр д - режим приема; третий разр д - режим программировани .

Сигнал начальной установки (на фиг.4 и 5 не показан) загружает нули (сбрасывает) в регистр 45 состо ни , в регистр 44 режимов и регистр 43 сдвига, после чего микроЭВМ

12 посредством команд загрузки буферного ЗУ 14 перегружает из внутреннего посто нного запоминающего устройства микроЭВМ 12 в массив программировани  буферного ЗУ 14 информацию, предназначенную дл 

программировани  адаптера 16 магистрали на прием и передачу, и выдает команду записи режима программировани  на передачу .

Выдача команды Загрузка режима программировани  инициирует выполнение непрерывной последовательности внутренних циклов переписи информации из буферного ЗУ 14 в адаптер 16 магистрали, что обеспечивает настройку адаптера на прием

или передачу информации по последовательной магистрали 3.

После получени  информации дл  передачи от центрального процессора 10 через ЗУ 11 обмена микроЭВМ 12 перегружает ее

в массив передачи буферного ЗУ 14 и выдает команду Запись режима передачи. При выдаче команды записи режима передачи в регистр 47 расширени  адреса загружаетс  номер массива передаваемых данных, в

счетчик 48 адресов загружаетс  адрес начала массива, а в регистр 44 режимов - признак режима передачи. Сигнал с седьмого выхода блока 15 управлени  поступает одновременно на вход второго старшего разр да буферного ЗУ 14 и вход признака Команда - данные адаптера 16 магистрали. Так как значение этого разр да буферного ЗУ 14 при режимах Прием и Передача равно нулю, то записываема  в адаптер 16

магистрали информаци  будет восприниматьс  как передаваемые данные. Диаграмма работы блока 15 управлени  в режиме Передача приведена на фиг.7а. По вление на восьмом входе Х8 ПЛМ 41

(дев тый вход блока 15 управлени ) сигнала требовани  пр мого доступа в буферное ЗУ 14 при передаче вызывает по вление сигнала на седьмом выходе Y7 ПЛМ 41, Второй RS-триггер 51 находитс  в сброшенном состо нии . Следовательно, на выходе элемента И 59 будет единица, котора  запишетс  в первый RS-триггер 49. Инверсный выход первого RS-триггера 49 через первый элемент НЕ 61 установит единицу на последовательном входе регистра 43 сдвига и первый же импульс с выхода генератора 42 тактовых импульсов запишет единицу в первый триггер регистра 43 сдвига, а последующие импульсы передвинут единицу во

второй, третий, четвертый триггеры. Выход четвертого триггера регистра 43 сдвига сбросит первый RS-триггер 49 и через первый элемент НЕ 61 изменит состо ние сигнала на последовательном входе регистра 43 сдвига на противоположное и последовательно установит в нуль все его триггеры.

Из сигналов на первых четырех входах Х1-Х4 ПЛМ 41 будут сформированы строби- рующий сигнал адреса на ее первом выходе Y1 и чтени  на третьем выходе Y3 дл  буферного ЗУ 14, а также стробирующий сигнал записи на четвертом выходе Y4 дл  адаптера 16 магистрали.

По вление сигнала на двенадцатом выходе V12 ПЛМ 41 обеспечит разрешение выхода второго шинного формировател  53, через который младшие разр ды адреса буферного ЗУ 14 будут выданы на одиннадцатый выход блока 15 управлени  (треть  шина 19 адреса-данных), а стробирующий сигнал адреса с первого выхода 41 ПЛМ (третьего выхода блока 15 управлени ) зафиксирует адрес в адресном регистре буферного ЗУ 14, после чего на третью шину 19 адреса-данных по сигналу Чтение ЗУ (сигнал с третьего выхода УЗ ПЛМ 41) поступ т данные из буферного ЗУ 14, которые будут записы в адаптер 16 магистрали по сигналу Запись в адаптер (сигнал с п того выхода Y5 ПЛМ 41).

Фронт начала стробирующего сигнала записи на дев том выходе блока 15 управлени  сбросит в нуль на выходе требовани  пр мого доступа передачи в адаптере 16 магистрали , однак о состо ние первого RS- триггера 49 будет определ тьс  состо нием сигнала на выходе четвертого разр да регистра 43 сдвига, который через четыре тактовых импульса после начала цикла станет единицей, сбросит первый RS-триггер 49, а еще через четыре тактовых импульса станет нулем. Цикл передачи одного слова закончитс . Фронт окончани  сигнала на одиннадцатом выходе Y12 ПЛМ 41 увеличит состо ние счетчика 48 адресов тем самым будет подготовлен адрес  чейки буферного ЗУ 14, в котором хранитс  следующее слово передаваемой информации. Описанный цикл будет повтор тьс  с каждым приходом единичного сигнала с выхода адаптера 16 магистрали на дев тый вход блока 15 управлени .

Режим передачи заканчиваетс  при по влении сигнала на выходе пр мого переноса счетчика 48 адресов, Этот сигнал устанавливает в 1 первый триггер регистра 45 состо ни  и через первый элемент ИЛИ 56 сбрасывает регистр 44 режимов, а

через третий элемент ИЛИ 58 и второй выход блока 15 управлени  вызывает прерывание микроЭВМ 12 по окончании передачи. Работа блока 15 управлени  в режиме

Программирование протекает аналогично режиму передачи, В третий разр д регистра 44 режимов записываетс  1, в счетчик 48 адресов - начало массива программирова ни , а в регистр 47 расширени  адреса

номер массива, второй разр д которог всегда будет единицей, что  вл етс  признг ком Команда дл  адаптера 16 магистрал Сигнал с выхода третьего разр да регистр 44 режимов (п тнадцатый вход Х15 ПЛМ 4

вызывает требование внутреннего цикла н седьмом выходе Y7 ПЛМ 41 без подтвер дени  сигналами на дев том и дес том вхс дах блока 15 управлени , последовательность внутренних цикло

протекает непрерывно до по влени  сигн; ла на выходе пр мого переноса счетчика 4 адресов.

Дл  задани  режима приема необход1 мо записать единицу во второй разр д peri.

стра 44 режимов, а в регистр 47 расширени адреса - нули, что  вл етс  признаком мае сива приема. Младша  часть адреса (начал массива) задаетс  числом 0...0, поэтому режиме приема не возникает сигнала nps

мого переноса на выходе счетчика 48, окончанием режима приема  вл етс  сигнап требовани  прерывани  от адаптера 16 магистрали , приход щий на одиннадцатый вход блока 15 управлени .

Диаграмма работы блока 15 управлени  в режиме приема приведена на фиг.7Б.

Начало очередного цикла приема вызываетс  сигналом на дес том входе блока 15 управлени  (дев тый вход Х9 ПЛМ 41). При

выполнении цикла на третью шину 19 адреса-данных сигналом с двенадцатого выхода Y12 ПЛМ 41, который соединен с входом разрешени  выхода второго шинного формировател  53, через этот шинный формирователь выдаетс  адрес  чейки буферного ЗУ 14, а через четвертый шинный формирователь 55 - номер массива буферного ЗК 14 Затем сигналом с п того выхода Y5 ПЛМ 41 считываетс  информаци  с адаптера 16 магистрали на третью шину 19 адреса-данных и записываетс  в буферное ЗУ 14 сигналом с второго выхода Y2 ПЛМ 41.

Сигнал, по вл ющийс  на одиннадцатом входе блока 15 управлени  и проход щий через первый элемент ИЛИ 56, сбрасывает регистр 44 режимов и устанав ливает в единицу третий разр д регистра 4Е состо ни , что вызывает по вление сигнале

прерывани  по концу приема на втором выходе блока 15 управлени ,

Чтобы узнать адрес  чейки буферного ЗУ 14, в которую проведена запись послед- него прин того адаптером 16 магистрали слова, необходимо выдать команду чтени  адреса, при выполнении которой состо ние счетчика 48 адресов через первый шинный формирователь 52, вход разрешени  выхода которого соединен с четырнадцатым выходом 14 ПЛМ 41, будет выдано на шину 64 адреса-данных.

При выполнении команды чтени  вектора прерывани  на тринадцатом выходе Y13 ПЛМ 41, соединенном с входом разрешени  выхода буферного регистра 46, возникает сигнал, обеспечивающий считывание состо ни  буферного регистра 46 на шину 64 адреса данных и одновременный сброс регистра 45 состо ни . Перепись информации из регистра 45 состо ни  в буферный регистр 46 производитс  сигналом на первом входе блока 15 управлени , который возникает при выполнении любой операции микроЭВМ 12.

С целью превышени  быстродействи  работы системы микроЭВМ 12 можно проводит загрузки или разгрузку буферного ЗУ 14 во врем  работы блока 15 управлени  в режиме Прием или Передача. При скорости передачи информации по последовательной магистрали 3 500 кбод передача одного слова составл ет 16 мкс, а цикл обмена информацией адаптера 16 магистрали с буферным ЗУ 14-1 мкс при частоте тактовых импульсов 8 мГц. Длительность команды загрузки или разгрузки буферного ЗУ 14 со стороны микроЭВМ 12 составл ет 1 мкс, т.е. в течение 16 мкс возможно положение двух операций длительностью 1 мкс кажда , В процессе проектировани  распределенной системы управлени  построена математическа  модель системы. Расчет веро тности возникновени  конфликта на модели дал влеичину менее 0,06.

Возникновение конфликта фиксируетс  во втором разр де регистра 45 состо ни  схемой, образованной D-триггером 50, вторым элементом ИЛИ 57 и элементом И-НЕ 60.

Диаграмма, по сн юща  вы вление конфликтной ситуации, приведена на фиг.7В, Диаграмма описывает выполнение внутреннего цикла передачи, одновремен- ную выдачу команды загрузки буферного ЗУ 14.

Во врем  проведени  внутреннего цикла приема на дес том выходе Y10 ПЛМ 41

будет 1, котора  записываетс  в D-триггер 50 сигналом с первого входа блока 15 управлени . Второй элемент ИЛИ 57 формирует признак внутреннего цикла, который может возникнуть в любой момент времени выполнени  команд загрузки или разгрузки буферного ЗУ 14. На дев том выходе Y9 ПЛМ 41 сигнал по вл етс  при командах загрузки или разгрузки буферного ЗУ 14 в моменты времени, совпадающие со стробирующими сигналами чтени  или записи на втором и третьем входах блока 15 управлени . Сигнал с выхода элемента И-НЕ 60 записывает единицу во второй разр д регистра 45 состо ни , что  вл етс  признаком возникновени  конфликта. При конфликте внутренний цикл обмена информацией адаптера 16 магистрали с буферным ЗУ 14 проходит без искажений , а команду загрузки или разгрузки буферного ЗУ 14 необходимо повторить, чтобы обеспечить бесконфликтное выполнение повторной команды загрузки или разгрузки буферного ЗУ 14, необходимо заблокировать возможность возникновени  внутреннего цикла выдачей команды блокировки цикла. При выполнении этой команды сигнал на восьмом выходе Y8 ПЛМ 41 устанавливает в 1 второй RS-триггер 51, обеспечива  блокировку. Второй RS-триггер 51 будет сброшен сигналом чтени  или записи буферного ЗУ 14 с дев того выхода Y9 ПЛМ 41 при повторной команде, но внутренний цикл начнетс  даже при наличии 1 на седьмом выходе Y7 ПЛМ 41 только после завершени  команды загрузки или разгрузки буферного ЗУ 14.

Команды загрузки или разгрузки адаптера 16 магистрали выполн ютс  аналогично командам обращени  к буферному ЗУ 14. Конфликт за обладание буферным ЗУ 14 при выполнении этих команд не возникает, так как микроЭВМ 12 обмениваетс  информацией с адаптером 16 магистрали после окон- чани  режима передачи или приема. Например, в случае использовани  в качестве адаптера 16 магистрали микросхемы К1818ВГ01 - это команды загрузки кода Сброс антипереполнени  дл  передачи контрольного полинома или команды загрузки-выгрузки кодов дл  считывани  регистра ошибок в конце приема сообщени .

Блок 23 управлени  в периферийных микроконтроллерах предназначен дл  автоматического программировани  адаптера 24 магистрали на режим передачи или приема через буферное ЗУ 22, дл  обеспечени  режима пр мого доступа в буферное ЗУ 22 со стороны адаптера 24 магистрали в режиме приема или передачи, дл  обеспечени 

загрузки и разгрузки буферного ЗУ 22 со стороны микроЭВМ 20 и дл  выборки дешифратора 26 при обращении к объектным адаптерам 27-1-27-Р входов и объектным адаптерам 28-1-28-М выходов со стороны микроЭВМ 20.

В периферийных микроконтроллерах 2- 1-2-К в адресном пространстве микроЭВМ 20 место ЗУ обмена занимают объектные адаптеры входов и выходов. Поэтому при значении третьего старшего разр да адреса , равном нулю, микроЭВМ 20 обращаетс  к блоку 23 управлени , а при значении, равном единице - через дешифратор к объект- ным адаптерам входов и выходов. В остальном работа блока 23 управлени  в периферийных микроконтроллерах 2-1-2-К аналогична работе блока 15 управлени  в контроллере 1 главного абонента, описанной выше.

Управление распределенными объектами или част ми сложного объекта осуществл етс  путем решени  системы уравнений, в которых независимыми переменными  вл ютс  состо ни  датчиков объекта управлени  (на фиг.1 не показаны), подключенных к входам 5-1-1-5-Р-К периферийных микроконтроллеров 2-1-2-К, а результатами решени  - сигналы, выдаваемые на исполнительные электромеханизмы через выходы 4-1-1-4-М-К, Вс  система уравнений реализована в двух уровн х: нижний уровень - системы уравнений, описывающие различные объекты управлени  или части сложного объекта; верхний уровень - системы уравнений, описывающие взаимные св зи объектов управлени  или частей объекта управлени .

Системы уравнений нижнего уровн  решаютс  в периферийных микроконтроллерах 2-1-2-К, а системы уравнений верхнего уровн  решает центральный процессор 10 в контроллере 1 главного абонента. Выходные сигналы уравнений, решаемых в данном периферийном микроконтроллере, формируютс  на основе только его входных сигналов . Выходные сигнали уравнений верхнего уровн , поступившие от контроллера 1 главного абонента на данный периферийный микроконтроллер, завис т от состо ни  входных сигналов других периферийных микроконтроллеров.

Обмен информацией между контроллером 1 главного абонента и периферийными микроконтроллерами 2-1-2-К осуществл етс  с помощью сетевой задачи, алгоритм которой помещен во внутреннее ПЗУ микроЭВМ 12 контроллера 1 главного абонента и микроЭВМ 20 периферийных микроконтроллеров 2-1-2-К.

Физическое сопр жение (протокол физического уровн ) обеспечивают адаптеры

16 и 24 магистрали. Передаваемые и принимаемые сообщени , а также информаци , необходима  дл  программировани  адаптеров 16 и 24 магистрали, хран тс  в буферных ЗУ сообщений 14 и 22.

Двунаправленный шинный формирователь 13 контроллера 1 главного абонента обеспечивает разделение первой 17 и третьей 19 шин адреса-данных при раздельной работе микроЭВМ 12 и адаптера 16 магистрали и

подсоединение микроЭВМ 12 к буферному ЗУ 14 сообщений при обмене с ним информацией . Аналогичным образом двунаправленный шинный формирователь 21 каждого периферийного микроконтроллера обеспечивает разделение первой 29 и второй 30 шин адреса-данных при раздельной работе микроЭВМ 20 и адаптера 24 магистрали и подсоединение микроЭВМ 20 к буферному ЗУ 22 сообщений при обмене с ним информацией .

В основу сетевой задачи положен принцип запрос - ответ. МикроЭВМ 12 контроллера 1 главного абонента обращаетс  последовательно ко всем периферийным

микроконтроллерам 2-1-2-К, посыла  на них информацию об изменившихс  выходах, если эти изменени  произошли. В ответном сообщении каждый периферийный микроконтроллер подтверждает прием сообщени  и сопровождает ответ информацией об изменившихс  входных сигналах, относ щихс  к уравнени м верхнего уровн .

Кадрами инициализации св зи обмениваютс  после включени  питани  или невосстановимого нарушени  св зи.

С помощью супервизорных кадров производитс  запрос информационного кадра или ответ на прин тый кадр.

Информационные кадры содержат индентификатор сообщени  и его информационное содержание.

Состав кадров и их структуры приведены в табл.5.

Использование контролирующего полинома позвол ет осуществить задачу передаваемой информации и при сбо х провести повторную передачу без инициализации системы . Команды логического уровн  обеспечивают запись, чтение, тестирование

входов-выходов каждого периферийного микроконтроллера, запуск и останов задач периферийного микроконтроллера, обмен результатами тестировани  и т.д.

МикроЭВМ 20 каждого периферийного микроконтроллера, помимо сетевой задачи, выполн ет пользовательскую задачу, алгоритм которой приведен на фиг.8.

Вызов пользовательской задачи произ- водитс  таймером (вход щим в состав мик- роЭВМ 20), врем  цикла работы которого больше суммы времен выполнени  самых длинных ветвей сетевой программы и пользовательской .

Программный модуль сканировани  включает в себ  последовательный опрос всех входных сигналов объектных адаптеров входов, при необходимости их предварительную обработку, например цифровую фильтрацию, и сравнение полученных значений входных сигналов со значени ми сиг- налов предыдущего цикла. В случае изменени  сигналов из них выдел ютс  сигналы , относ щиес  к уравнени м верхнего уровн , и производитс  формирование ответного сообщени .

При по влении новых значений сигналов , относ щихс  к уравнени м нижнего уровн , проводитс  цикл решени  этих уравнений. Результаты решени  выдаютс  на объект управлени  в виде команд через объектные адаптеры выходов.

Некоторые входные сигналы могут одновременно входить в системы уравнений верхнего и нижнего уровней. В этом случае вначале формируетс  ответное сообщение, затем решаетс  система уравнений нижнего уровн .

Если в сетевой задаче от главного або- нента прин т информационный кадр, его содержание выдаетс  на объектные адаптеру выходов в виде выходных команд.

Система уравнений верхнего уровн , которую решает центральный процессор, разбита на р д подсистем. Кажда  подсистема определ етс  принадлежностью выходных сигналов к определенному периферийному микроконтроллеру. Переход к решению (+2)-й подсистемы централь- ный процессор 10 осуществл ет после окончани  решени  (1+1)-й подсистемы и прихода ответного сообщени  от(И)-го периферийного микроконтроллера, которое микроЭВМ 12 контроллера 1 главного або- нента передает на центральный процессор 10 через второй порт 31-2 ЗУ 11 обмена. Вначале центральный процессор 10 контроллера 1 главного абонента разгружает второй порт 31-2 и размещает полученные новые значени  входов в ЗУ 6 входов-выходов , а затем решает подсистему уравнений и результаты решени  размещает в первом порте 31-1.

Если в результате решени  получаютс  новые значени  выходов, формируетс  информационный кадр; если значени  выходов не изменились - супервизорный кадр. Аналогично в периферийных микроконтроллерах при по влении новых значений входных сигналов, относ щихс  к уравнени м верхнего уровн , формируетс  в ответном сообщении информационный кадр; если изменений нет - супервизррный кадр.

Распределенна  система управлени  работает следующим образом.

После включени  источника питани  и установки системы в исходное состо ние сигналом начальной установки (его действие описано выше) центральный процессор 10 и микроЭВМ 12 контроллера 1 главного абонента и микроЭВМ 20 в периферийных микроконтроллерах 2-1-2-К выполн ют программы тестировани  всех подключенных к ним блоков. Контроллер 1 главного абонента опрашивает последовательно все периферийные микроконтроллеры 2-1-2-К о результатах текстировани  и посылает на них команду готовности, на основании которой периферийные микроконтроллеры 2-1- 2-К подключают питание к исполнительным механизмам объектов управлени  и переход т к выполнению пользовательской задачи согласно алгоритму, приведенному на фиг.8. Контроллер 1 главного абонента начинает решать подсистемы уравнений верхнего уровн . Решение каждой подсистемы уравнений заканчиваетс  передачей результатов через первый порт 31-1 ЗУ 11 обмена на микроЭВМ 12, котора  формирует сообщение на тот периферийный микроконтроллер, к которому относитс  данна  подсистема. В ответном сообщении этот периферийный микроконтроллер посылает информацию об изменившихс  входных сигналах, отнесенных к системе уравнений верхнего уровн .

Взаимодействие всех блоков системы во врем  обмена сообщени ми контроллера 1 главного абонента с i-м и (i + 1)-м периферийными микроконтроллерами показано на фиг.7, на которой прин ты следующие обозначени :

А - программы работы центрального процессора 10;

А1 - программа решени  (i + 1)-й подсистемы уравнени  верхнего уровн  и загрузки первого порта 31-1 ЗУ 11 обмена;

А2 - программа разгрузки второго порта 31-2 ЗУ 11 обмена и размещени  в ЗУ 6 входов - выходов информации о входных сигналах, поступившей от (i - 1)-го периферийного микроконтроллера;

A3 - программа решени  (i + 2)-й подсистемы уравнений верхнего уровн  и загрузки первого порта 31-1 ЗУ 11 обмена;

А4 - программа разгрузки второго порта 31-2 ЗУ 11 обмена и размещение в ЗУ 6 входов-выходов информации о входных сигналах, поступившей от i-ro периферийного микроконтроллера;

А5 - выполнение тестов;

В - требовани  прерывани  от ЗУ 11 обмена;

81- прерывание центрального процессора 10 по требованию разгрузки второго порта 31-1;

82- прерывание микроЭВМ 20 по требованию разгрузки первого порта 31-1;

83- прерывание микроЭВМ 12 по требованию загрузки второго порта 31-2;

84- прерывание центрального процессора 10 по требованию загрузки первого порта 31-1;

С - программы работы микроЭВМ 12;

С1 - подготовка и выдача команды записи режима программировани  адаптера 16 магистрали на передачу;

С2 - подготовка и выдача команды записи режима передачи;

СЗ, СЮ - разгрузка массива приема буферного ЗУ 14 и загрузка второго порта ЗУ 11 обмена;

С4 - подготовка и выдача команды записи режима программировани  адаптера 16 магистрали на прием;

С5 - выдача команды записи режима приема;

С6, С11 - разгрузка первого порта 31-1 ЗУ 11 обмена и загрузка массива передачи буферного ЗУ 14;

С7 - проверка правильности полученного ответа;

С8 - выполнение команды чтени  адреса;

С9 - выполнение тестовой задачи;

D - циклы работы блока 15 управлени ;

D1 - циклы программировани  адаптера 16 магистрали на передачу;

D2 - циклы передачи;

D3 - циклы программировани  адаптера 16 магистрали;

D4 - циклы приема;

Е - циклы работы блока 23 управлени  i-ro периферийного микроконтроллера;

G - циклы работы блока 23 управлени  (i + 1)-го периферийного микроконтроллера;

Е1, G1 - циклы программировани  адаптера 24 магистрали на передачу;

Е2, G2 - циклы передачи;

ЕЗ, G3 - циклы программировани  адаптера 24 магистрали на прием;

Е4, G4 - циклы приема;

F - программы работы микроЭВМ 20

i-ro периферийного микроконтроллера;

Н - программы работы микроЭВМ 20 (г + 1)-го периферийного микроконтроллера;

F1, Н1 - программа пользовательской задачи;

F2, Н2 - подготовка и выдача команды записи режима приема;

F3, НЗ - проверка правильности полученного сообщени ;

F4, Н4 - выполнение команды чтени 

адреса;

F5, Н5 - подготовка и выдача командь записи режима программировани  адапте ра 24 магистрали на передачу; F6, Н6 - подготовка и выдача командь

записи режима передачи;Р7, Н7 - разгрузка массива приема буферного ЗУ 22;

F8, Н8 - выдача полученной информа ции о выходных сигналах на объектныб адаптеры 28-1-28-М выходов;

F9, Н9 - подготовка и выдача командь записи режима программировани  адаптера 24 магистрали на прием;

F10. НЮ - загрузка массива передача буферного ЗУ 22 передаваемым ответом;

F11. Н11 - тестова  задача.

Началом отсчета времени Т0 на фиг.9  вл етс  момент подготовки и выдачи команды записи режима программировани  на передачу С1. Эту команду выдает микро- ЭВМ 12 контроллера 1 главного абонента на блок 15 управлени  и переходит к выполнению тестовой задачи С9. Блок 15 управлени  начинает выполнение внутренних циклов программировани  адаптера 16 магистрали на передачу D1, т.е. обеспечивает перепись массива программировани  из буферного ЗУ 14 в адаптер 16 магистрали. В это врем  центральный процессор 10 решает (i + 1)-ю подсистему уравнений верхнего уровн , постепенно заполн   результатами первый порт 31-1 ЗУ 11 обмена, а периферийные микроконтроллеры 2-1-К-2 либо выполн ют пользовательскую программу, либо прово- д т тестирование. На фиг,9 j-й и (i + 1)-й периферийные микроконтроллеры выполн ют пользовательские задачи F1 и Н1.По окончании программировани  блок 15 управлени  вырабатывает сигнал прерывани  микроЭВМ 12. В прерывающей программе микроЭВМ 12 подготавливает и выдает команду записи режима передачи С2, по которой блок 15 управлени  начинает выполн ть циклы переписи информации из массива передачи буферного ЗУ 14 в адаптер 16 магистрали , который преобразует эту информацию в последовательный код. Массив передачи буферного ЗУ 14 подготовлен заранее , процесс подготовки аналогичен описанному ниже дл  передачи на (i + 1)-й периферийный микроконтроллер (программа С6).

При выполнении адаптером 16 магистрали циклов передачи микроЭВМ 12 проводит разгрузку массива приема буферного ЗУ 14 и загрузку второго порта 31-1 ЗУ 11 обмена информацией, прин той от (i - 1)-го пери- ферийного микроконтроллера в предыдущем цикле св зи (программа СЗ).

В передаваемом сообщении первый байт после флага - это номер вызываемого абонента - i-ro периферийного микроконтроллера , адаптер 24 магистрали которого выработает сигнал прерывани  по первому прин тому знаку, и через блок 23 управлени  i-ro периферийного микроконтроллера этот сигнап будет транслирован на микро- ЭВМ 20. МикроЭВМ 20 i-ro периферийного микроконтроллера подготавливает и выдает команду записи режима приема F2, на основании которой блок 23 управлени  начинает выполн ть циклы приема Е4, т.е. переписывает прин тую адаптером 24 магистрали информацию в массив приема буферного ЗУ 22 i-ro периферийного микроконтроллера, затем микроЭВМ 20 начинает загрузку массива передачи буферного ЗУ 22 (программа F10) ответным сообщением, которое было подготовлено в процессе решени  пользовательской программы F1. Закончив загрузку буферного ЗУ 22, микроЭВМ 20 i-ro периферийного микроконтроллера вновь переходит к выполнению пользовательской программы F1, пока не возникнет сигнал прерывани  по концу приема, на основании которого микроЭВМ 20 провер ет правильность прин того сообщени  F3, затем выполн ет команду чтени  адреса F4 и выдает команду записи режима программировани  адаптера 24 магистрали на передачу F5. В это врем  микроЭВМ 12 контроллера 1 главного абонента отрабатывает программу, вызванную сигналом прерывани  от адаптера 16 магистрали по концу передачи: подготовка и запись режима программировани  адаптера 16 магистрали на прием С4.

После окончани  циклов программировани  на передачу Е1 адаптера 24 магистрали 1-го периферийного микроконтроллера микроЭВМ 20 подготавливает и выдает команду записи режима передачи F6, по которой блок 23 управлени  начинает выполн ть циклы передачи Е2 совместно с адаптером 24 магистрали. Прием первого байта этого сообщени  контроллером 1 главного абонента вызовет

прерывание микроЭВМ 12, котора  выдает команду записи режима приема С5, на основании которой блок 15 управлени  переписывает прин тое сообщение в массив приема буферного ЗУ 14 циклами приема D4.

К этому моменту времени центральный процессор 10 закончил решение (i + 1)-й подсистемы уравнений верхнего уровн  и закончил заполнение первого порта 31-1 ЗУ 11

обменаА1.

Конец загрузки первого порта 31-1 вызовет прерывание В2 микроЭВМ 12, котора  начинает разгрузку первого порта 31-1 ЗУ 11 обмена и загрузку массива передачи

буферного ЗУ 14 (программа С6). Центральный процессор 10 в это врем  разгружает второй порт 31-2 ЗУ 11 обмена А2, размеща  информацию о входных сигналах, прин тую от (i - 1)-го периферийного микроконтроллера , в ЗУ 6 входов-выходов, и переходит к выполнению тестовой задачи А5, ожида  сигнала прерывани  по кЪнцу разгрузки второго порта 31-2 ЗУ 11 обмена, с приходом которого (В4) начинает решение (i + 2)-й подсистемы уравнений верхнего уровн .

По окончании приема в контроллере 1 главного абонента возникает сигнал прерывани  микроЭВМ 12, котора  проверит правильность приема ответного сообщени  С7,

считает адрес последней  чейки массива приема буферного ЗУ 14 (программа С8), который необходим в программе С11, и вновь выдаст команду С1. МикроЭВМ 20 i-ro периферийного контроллера выдает команду F9, тем самым подготавливает адаптер 24 магистрали к приему следующего сообщени  и переходит к продолжению решени  пользовательской задач и.

Цикл обмена сообщением контроллера 1 главного абонента с i-м периферийным микроконтроллером закончилс  (момент времени Ti) и начинаетс  переход к обмену сообщением с (i + 1)-м периферийным микроконтроллером .

В процессе проведени  обмена сообщением контроллера 1 главного абонента с (i + 1)-м периферийным микроконтроллером микроЭВМ 12 последовательно выполн ет

программы С1, С9, С2, С11, С9, С4, С9, С5, С9, С12, С9, С7, С8, а блок 15 управлени  выполн ет циклы D1, D2, D3, D4 так же, как описано выше при рассмотрении цикла обмена с i-м периферийным микроконтроллером . Различие состоит в том, что при выполнении программы С11 микроЭВМ 12 производит выгрузку информации из массива приема буферного ЗУ 14, соответствующей ответу, полученному от i-ro периферийного микроконтроллера в предыдущем цикле обмена , а при выполнении программы С12 микроЭВМ 12 производит загрузку информации в массив передачи буферного ЗУ 14, соответствующей сообщению, которое будет передано на (i + 2)-й периферийный микроконтроллер в следующем цикле обмена.

Первый же байт, прин тый (i + 1)-м периферийным микроконтроллером, вызовет прерывание выполнени  тестовой программы Н11 микроЭВМ 20 (i + 1)-го периферийного микроконтроллера, после чего эта микроЭВМ 20 последовательно выполнит подпрограммы Н2, НЮ, НЗ, Н4, Н5, Н11, Н6, Н7, Н8, Н11, Н9, Н11, а блок 23 управлени  (i + 1)-го периферийного микроконтроллера последовательно выполнит циклы G4, G1,G2 и G3 так же, как описано выше при рассмотрении работы i-ro периферийного микроконтроллера .

Далее происходит обмен сообщени ми с (i + 2)-м периферийным микроконтроллером и так далее до последнего, после чего обмен начинаетс  вновь с первым периферийным микроконтроллером 2-1.

Конвейерность в работе контроллера 1 главного абонента заключаетс  в том, что во врем  решени  центральным процессором 10 (i + 1)-й подсистемы уравнений верхнего уровн , результаты решени  которого  вл ютс  информационным содержанием кадра передачи на (i + 1)-й периферийный микроконтроллер , микроЭВМ 12 контроллера 1 главного абонента совместно с блоком 15 управлени  и адаптером 16 магистрали проводит цикл св зи с I-M периферийным микроконтроллером одновременно с перегрузкой вначале из буферного ЗУ 14 во второй порт 31-2 ЗУ 11 обмена информационной части сообщени , полученного от (i - -1)-го периферийного микроконтроллера, а затем из первого порта 31-1 ЗУ 11 обмена в буферное ЗУ 14 сообщени , необходимого дл  св зи с (i + 2)-м периферийным микроконтроллером . Совмещение во времени передачи (приема сообщени  с разгрузкой) загрузкой буферного ЗУ 14 обеспечиваетс  блоком 15 управлени .

ЗУ 11 обмена обеспечивает не только минимум затрат времени на обмен информацией между центральным процессором 10 и микроЭВМ 12, но и способствует одновременной и независимой работе центрального процессора 10 и микроЭВМ 12

благодар  разделению первой 17 и второй 18 шин адреса-данных.

Блок 23 управлени , введенный в периферийный микроконтроллер, обеспечивает

меньшее отвлечение микроЭВМ 20 на канальную задачу, т.е. микроЭВМ 20 может выполн ть пользовательствую задачу во врем  проведени  блоком 23 управлени  циклов программировани  Е2 и Е4, а также

циклов приема Е1 и передачи ЕЗ.

Дл  оценки времени реакции устройства на входное воздействие рассмотрим самый неблагопри тный случай: изменение сигнала на входе i-ro периферийного микроконтроллера произошло в момент времени, когда цикл св зи с ним контроллера 1 главного абонента уже началс , а этот входной сигнал оказалс  включенным в (i - 1)-ю подсистему уравнений контроллера 1 главного

абонента.

В этом случае информаци  о выходном сигнале поступит в (i - 1)-й периферийный микроконтроллер через 2 канальных цикла св зи контроллера 1 главного абонента со

всеми периферийными микроконтроллерами .

Врем  обработки входного сигнала до передачи в магистраль 3 и врем , затраченное на обработку выходного сигнала до выдачи его на объект управлени , значительно меньше канального цикла, поэтому суммой этих времен можно пренебречь, Тмакс 2 Тс, где Тмакс - максимальное врем  реакции на входное воздействие, Тс - врем  проведени  канального цикла обмена со всеми периферийными микроконтроллерами.

Тс К (Ti + Т2 - Тз),

где К- количество периферийных микроконтроллеров;

Ti - врем  передачи сообщени  на периферийный микроконтроллер;

Т2 - врем  передачи ответа от периферийного микроконтроллера;

Тз - суммарное врем  программировани  адаптера 24 магистрали на передачу и прием и врем  ожидани  ответа.

Если прин ть скорость передачи информации магистрали 3f 500 кбод, среднее количество байт в кадре посылки и ответа -

N 10, цикл блока 23 управлени  при программировании адаптера 24 магистрали t -1 мкс, количество циклов программировани  адаптера 24 магистрали , врем  ожидани  ответа Т 10 мс, то:

N N 1 , .

Ti Т2 ;-- 1 60 мкс,

Ts tNi +Т 18 мкс. Если К 8, то Тс 2,72 мс, а Тмакс 5,54 мс.

Claims (1)

1. Врем  реакции на входной сигнал, вход щий в систему уравнений нижнего уровн , не превосходит времени Тс и составл ет 1-3 мкс, что меньше, чем в известном устройстве . Формула изобретени  Распределенна  система управлени , содержаща  контроллер главного абонента и К периферийных микроконтроллеров (где К - количество объектов управлени ), при- чем контроллер главного абонента содержит центральный процессор, запоминающее устройство входов-выходов, запоминающее устройство команд, регистр адреса, дешифратор адреса, микроЭВМ, бу- ферное запоминающее устройство, адаптер магистрали, при этом информационно-адресные входы-выходы центрального процессора соединены поразр дно с информационными входами регистра адре- са, информационными выходами запоминающего устройства команд и информационно-адресными входами-выходами запоминающего устройства входов- выходов посредством первом шины адреса-данных, выход стробирующего сигнала адреса центрального процессора подключен к входу записи регистра адреса и входу выборки дешифратора адреса, первый и второй выходы которого соединены соответственно с входами выборки запоминающего устройства команд и запоминающего устройства входов-выходов, выход стробирующего сигнала чтени  центрального процессора подключен к входу считыва- ни  запоминающего устройства команд и входу управлени  чтением запоминающего устройства входов-выходов, вход записи которого соединен с выходом стробирующего сигнала записи центрального процессора, информационные входы дешифратора адреса соединены с выходами старших разр дов адреса регистра адреса, выход первого разр да адреса которого подключен к входу первого разр да адреса запоминающего ус- тройства команд, а выходы остальных младших разр дов адреса соединены с адресными входами запоминающего устройства команд, информационные входы- выходы и входы младших разр дов адреса буферного запоминающего устройства соединены с информационными входами-выходами адаптера магистрали через третью шину адреса-данных, каждый периферийный микроконтроллер содержит микроЭВМ, буферное запоминающее устройство, адаптер магистрали, регистр адреса, дешифратор , Р объектных адаптеров входов, М объектных адаптеров выходов, причем информационно-адресные входы-выходы микроЭВМ соединены поразр дно с информационными входами регистра адреса, информационными выходами каждого из Р объектных адаптеров входов и информационными входами каждого из М объектных адаптеров выходов через первую шину адреса-данных , выход стробирующего сигнала адреса микроЭВМ подключен к входу записи регистра адреса, выходы которого соеди- нены с информационными входами дешифратора, выход стробирующего сигнала чтени  микроЭВМ подключен к входам чтени  первого, второго... Р-го объектных адаптеров входов, входы выборки которых соединены соответственно с первым, вторым ... Р-м выходами дешифратора, выход стробирующего сигнала записи микроЭВМ подключен к входам записи первого, второго ... М-го объектных адаптеров выходов, входы выборки первого, второго... М-го объектных адаптеров выходов соединены

   соответственно с (Р + 1)-м, (Р + 2)-м(Р +

   М)-м выходами дешифратора, информационные входы-выходы и входы младших разр дов адреса буферного запоминающего устройства соединены с информационными входами-выходами адаптера магистрали через третью шину адреса-данных, входы объектных адаптеров входов и выходы объектных адаптеров выходов подключены соответственно к входам и выходам периферийного микроконтроллера , отличающа с  тем, что, с целью уменьшени  времени реакции на входное воздействие за счет организации дополнительного уровн  конвейерной обработки информации, в контроллер главного абонента введены запоминающее устройства обмена, двунаправленный шинный формирователь и блок управлени , а в каждый периферийный микроконтроллер введены двунаправленный шинный формирователь и блок управлени , при этом в контроллере главного абонента входы-выходы первого порта запоминающего устройства обмена соединены поразр дно с первой шиной адреса-данных , входы-выходы второго порта запоминающего устройства обмена соединены поразр дно с информационно-адресными входами-выходами микроЭВМ, первым многоразр дным входом-выходом двунаправленного шинного формировател  и входами-выходами блока управлени  через вторую шину адреса-данных, второй многоразр дный вход-выход двунаправленного шинного формировател  и многоразр дный выход блока управлени  соединены поразр дно с информационными входами- выходами буферного запоминающего устройства , первый управл ющий вход первого порта запоминающего устройства обмена подключен к выходу стробирующего сигнала чтени  центрального процессора, а первый управл ющий вход второго порта соединен с выходом стробирующего сигнала чтени  микроЭВМ, входом направлени  передачи двунаправленного шинного формировател  и вторым входом блока управлени , первый вход которого подключен к выходу строби- рующего сигнала адреса микроЭВМ, второй управл ющий вход первого порта запоминающего устройства обмена подключен к выходу стробирующего сигнала записи центрального процессора, а второй управ- л ющий вход второго порта соединен с выходом стробирующего сигнала записи микроЭВМ и третьим входом блока управлени , третьи входы первого и второго портов запоминающего устройства обмена подклю- чены соответственно к третьему выходу дешифратора адреса и первому выходу блока управлени , четвертый вход первого порта соединен с выходом первого разр да адреса регистра адреса, а четвертый вход второго порта подключен к выходу первого старшего разр да адреса микроЭВМ и четвертому входу блока управлени , выходы первого и второго портов соединены соответственно с входом прерывани  центрального процес- сора и первым входом прерывани  микро- ЭВМ, второй вход прерывани  которой подключен к второму выходу блока управлени , выходы второго, третьего, четвертого и п того старших разр дов адреса микроЭВМ соединены соответственно с п тым, шестым , седьмым и восьмым входами блока управлени , дев тый, дес тый и одиннадцатый входы которого подключены соответственно к выходу требовани  пр мо- го доступа передачи, выходу требовани  пр мого доступа приема и выходу прерывани  адаптера магистрали,третий, четвертый и п тый выходы блока управлени  соединены соответственно с входами выборки, запи- си и чтени  буферного запоминающего устройства, выходы первого и второго старших разр дов адреса которого подключены соответственно к шестому и седьмому выходам блока управлени , восьмой выход блока управлени  соединен с входом разрешени  выхода двунаправленного шинного формировател , а дев тый и дес тый выходы блока управлени  соединены соответственно с входами записи и чтени  адаптера магистра- ли, вход признака Команда-данные которого подключен к седьмому выходу блока управлени , последовательный вход-выход

   адаптера магистрали подключен к входу-выходу контроллера главного абонента, в каждом периферийном микроконтроллере первый многоразр дный вход-выход двунаправленного шинного формировател  соединенпоразр днос информационно-адресными входами-выходами микроЭВМ и входами-выходами блока управлени  через первую шину адреса-дан- ных, второй многоразр дный вход-выход двунаправленного шинного формировател  и многоразр дный выход блока управлени  соединены поразр дно с информационными входами-выходами буферного запоминающего устройства, выход стробирующего сигнала адреса микроЭВМ соединен с первым входом блока управлени , второй вход которого соединен с входом направлени  передачи двунаправленного шинного формировател  и выходом стробирующего сигнала чтени  микроЭВМ, а третий вход подключен к выходу стробирующего сигнала записи микроЭВМ, выходы с первого по п тый старших разр дов адреса микроЭВМ соединены соответственно с входами с четвертого по восьмой блока управлени , а дев тый , дес тый и одиннадцатый входы блока управлени  подключены соответственно к выходу требовани  пр мого доступа передачи, выходу требовани  пр мого доступа приема и выходу требовани  прерывани  адаптера магистрали, первый и второй выходы блока управлени  соединены соответственно с входом выборки дешифратора и входом прерывани  микроЭВМ, третий, четвертый и п тый выходы блока управлени  соединены соответственно с входами выборки, записи и чтени  буферного запоминающего устройства, входы первого и второго старших разр дов адреса которого подключены соответственно к шестому и седьмому выходам блока управлени , восьмой выход блока управлени  соединен с входом разрешени  выхода двунаправленного шинного формировател , а дев тый и дес тый выходы блока управлени  соединены соответственно с входами записи и чтени  адаптера магистрали, вход признака Команда-данные которого подключен к седьмому выходу блока управлени , последовательный вход-выход адаптера магистрали  вл етс  входом-выходом периферийного микроконтроллера, входы- выходы всех периферийных микроконтроллеров соединены между собой и входом-выходом контроллера главного абонента через последовательную магистраль .

   31

   1732345

   32 Таблица 1

   Таблица 2

   Таблица 3

   а

   ер

   ера

   фер

   тера

   Состо ни  младших рээр доа шины 64 адреса данных беэрлз- личны

   Загрузка номера Есть массива и номера начальной  чейки

   Загрузка режима

   Номер  чейки информаци  Есть

   Признак комлн- Есть ды - данные информаци 

   Адрес последней  чейки приема

   Три младии разр да - вектор прерывани 

   Номер  чейки ин- Есть формаци 

   Призкзк команды - данчые информаци 

   Есть

   Название

   Кадры инициализации св зи:

   Установить режим нормальных ответов

   Разъединить соединени

   Ненумерованное под- твсрждение

   Отказ от кадра Сучервизорные кадры Готовность к приему

   Неготовность к приему

   Информационней кадр

   Есть

   Есть

   Есть

   Есть Есть

   Есть

   Есть

   1

   О О О О

   Таблица 5

   Мнемоническое Структуры кадра оиозначение | типа кадра I

   1-й байт - флаг

   2-й бдит - адрес периферийного

   микроконтроллера

   3-й байт - тип кадра

   байты - контролирующий

   OIKHOM

   6-и байт - Флаг 1-и ба IT - Слог

   -й гпит - адрес периферийного гикроконтроллсрл

   3-й байт - тип кадра

   байты - контролируюц.н полином

   6-П байт - флаг J-й байт - флаг

   2-й байт - адрес периферийного микроконтроллера

   3-й байт - тип кадра

   -й байт - тип команды логимегк уоовн 

   с по (п-З)-й байт - информаци 

   с (п-2)-го по (п-1)-й байт - ко ролируощий полином

   n-й байт - флаг

   о

   -

   ; i i

   1 x-.|

   1

   -n-

   f

   r°

   K

   d

   оН

   , ,

   bi

   TJ

   St C2Cil

   in

   4CO CM CO

   rI

   H-ii

   r-4

   JUd

   с

   S9

   #

   зи:гш

   &

   JX.

   -iX

   ел а / /U

   J

   Фиг.6

   впнзЪпдооэ OJO 4U/}curo ),-V DЈCtrr,C3Ј i &f

   ШЛЯП/ШЛЯ ЯПЯПЯПШ1 ТШШЛЯПЯПЯо

   jwi//5 j Эгоч о ,«

   &™9Ц

   ( Off L

   ffv-awtv/ f/.7ff|

   ллчэндосЪ

   1Чл-ЭЪ/37Э ЗГ НЗ/ПЭ(У

   age

   ФН/7

   )

   fic/3,M,Du; oa э- н/уы„ щ

   ыжш

   ел

   го

   у

   о