SU1406755A1 - Устройство дл обнаружени потери импульса - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано дл  обнаружени  потери импульса в по- следовательностйх импульсов, например в исполнительных органах резервированных генераторов импульсов. Дл  достижени  поставленной цели: повышение быстродействи  и надежности - в устройство, содержащее квазиселектор 1, RS-триггер 2, элемент И 3, дополнительно введен элемент НЕ 4. В случае пропадани  импульса из контролируемой последовательности устройство формирует сигнал, имеющий минимальную задержку относительно времени пропадани  импульса. При этом устран етс  возможность возникновени  ло :ного сигнала срабатывани  устройства и обеспечиваетс  его высокое быстродействие при сохранении высокой надежности. 4 ил. с ю

Description

ч

СП СП

(.f

Изобретение относитс  к импульсной технике и может быть использовано дл  обнаружени  потери импульсов в последовательност х импульсов, например в исполнительных органах резервированных генераторов импульсов.

Цель изобретени  - повышение быстродействи  и надежности.

На фиг. 1 представлена функцио- нальна  схема предлагаемого устройства; на фиг. 2 - временные диаграммы работы; на фиг. 3 - функциональна  схема квазиселектора; на фиг. А - диаграммы его работы.

Устройство дл  обнаружени  потери импульса содержит квазиселектор 1, RS-триггер 2, элемент И 3, элемент НЕ 4, вход которого соединён с входной шиной и S-входом триггера 2, а выход - с третьим входом элемента И 3, первый вход которого соединен с выходом триггера 2, а второй вход - с выходом квазиселектора 1, вход которого соединен с входной шиной, а выход элемента И 3 соединен с выходной шиной иR-входом триггера 2.

Устройство дл  обнаружени  потери импульса работает следующим образом.

При поступлении на вход устройст- на первого импульса контролируемой импульсной последовательности на выходе квазиселектора 1 (см. фиг. 1) устанавливаетс  логический О, так как квазиселектор 1 переходит в режим сравнени  временного интервала между импульсами и эталонного временного интервала с , на которой он настроен

Квазиселектор состоит из резистора 5 сопротивлением R, конденсатора 6, емкости С, элемента НЕ 7 и D-тригге- ра 8. Вход квазиселектора соединен с первым выводом резистора 5 и S-входом триггера 8, вто-ой вывод резистора 5 соединен с первым выводом конденсато- ра 6 и входом элемента НЕ 7, выход которого подключен к тактовому входу триггера 8, D-вход которого и второй вывод конденсатора 6 соединен с общей шиной устройства. Инверсный выход триггера 8  вл етс  выходом квазиселектора .

При поступлении на вход квазиселектора импульса контролируемой последовательности триггер 8 устанавливаетс  по S-входу.

Данна  схема квазиселектора, используема  в предлагаемом изобретении обладает низкой достоверностью работы

5

0 5

g

,

5

В случае, когда эталонный интервал . удовлетвор ет описанному соотноще- нию, к моменту прихода очередного контролируемого импульса на вход квазиселектора конденсатор 6 квазиселектора успевает разр дитьс  до напр жени  и,о - порога срабатывани  элемента НЕ 7 (см. фиг. 4е, 4ж). При этом на выходе элемента НЕ 7 по вл етс  логическа  1 (до этого был логический О), поступающа  на С-вход триггера 8. Одновременно входной импульс устанавливает на S-входе триггера 8 также логическую 1. Так как D-вход этого триггера подключен к общей шине , то в данном триггера могут воз- никнуть так называемые сост зани , поскольку на входы установки в ноль (синхронный) и в единицу (потенциальный ) одновременно поступили управл ющие сигналы. Так как состо ние выходов триггера 8 в этом случае непредсказуемо , то на его инверсном выходе может по витьс  в этот момент короткий положительный импульс длительностью с (длительность срабатьшани  триггера см. фиг. 4к). У триггера потенциальный вход обладает приоритетом над синхронным входом, и как только триггер устройства сработает по сигналу на своем S-входе, то на инверсном его выходе установитс  потенциал логического О.

Таким образом, на выходе квазиселектора 1 также возможно по вление коротких импульсов ложного срабатывани  (см. фиг. 26). Но, в отличие от прототипа, в изобретении эти импуль- сы не могут пройти на выход устройства и тем самым вызвать ложное срабатывание подключенной к нему аппаратуры (например, тракта делени  или т.п.). Первый же импульс контролируемой последовательности устанавливает триггер 2 по S-входу в состо ние логической 1 по выходу (см. фиг. 2в). Тем элемент И 3 открываетс  по первому входу. Одновременно квазиселектор 1 переходит в режим сравнени  временных интервалов, и на его выходе по вл етс  логический О, но с некоторой задержкой - t , по ранее уже рассмотренной причине. Поэтому ложное срабатывание возможно уже здесь, так как выход квазиселектора 1 подключен к второму входу элемента И 3, первый вход которого открыт. Предотвратить это удаетс  с помощью включени  между входом устройства и третьим входом элемента И 3 элемента НЕ 4. Такое включение обеспечивает запирание элемента И 3 по третьему входу на врем  действи  входного импульса логическим О с выхода элемента НЕ 4 (см. фиг. 2д). Элемент И 3 с началом прихода любого контролируемого импульса

надежно закрываетс  по третьему входу ,г, первого контролируемого импульса из О,

логическим О, поэтому триггер 2 можно устанавливать без задержки.

При попадании контролируемого импульса (см. фиг. 2а) на выходе квазиселектора I устанавливаетс  логическа  1 (см. фиг. 2б), а на третьем входе элемента И 3 логический О не по вл етс  там также логическа  1 (см. фиг. 2д). Таким образом, элемент

последовательности устройство форми рует сигнал, который имеет минималь ную задержку относительно момента п падани  импульса (равную времени ср 15 батывани  элемента И). При этом уст нена Возможность возникновени  сигн лов ложного срабатьгаани  устройства т.е. удалось добитьс  максимального быстродействи  при сохранении высок

последовательности устройство формирует сигнал, который имеет минимальную задержку относительно момента пропадани  импульса (равную времени сра- 15 батывани  элемента И). При этом устранена Возможность возникновени  сигналов ложного срабатьгаани  устройства, т.е. удалось добитьс  максимального быстродействи  при сохранении высокой

И 3 оказываетс  открытым по всем трем 2о надежности - повысить надежность уствходам и на его выход проходит логическа  1 (см. фиг. 2г).

Так как выход элемента И 3 и всего устройства соединен с R-входом триггера 2, то триггер 2 изменит свое состо ние на противоположное и закроет по первому входу элемент И 3 логическим О. При этом на выходе элемента И 3 и всего устройства устанавливаетс  логический О.

Таким образом, при первом же про- падании импульса в контролируемой последовательности на выходе устройства сформируетс  короткий импульс, который может быть использован как сигнал пропадани  импульса в последовательности . Если после этого импульсы снова начнут поступать на вход устройства , то первый же из них вызовет по в

ление О нл выходе кьписелектора I (см. фиг.2а,б), устано нт тоиггер 2 по S-входу в 1 по выходу ,см. фиг. 2б), закрыв при этом элемент И 3 по третьему входу (см. фиг.2г,д). Устройство оказываетс  снова в исходном состо нии.

Таким образом, в случае пропадани 

первого контролируемого импульса из

последовательности устройство формирует сигнал, который имеет минимальную задержку относительно момента пропадани  импульса (равную времени сра- батывани  элемента И). При этом устранена Возможность возникновени  сигналов ложного срабатьгаани  устройства, т.е. удалось добитьс  максимального быстродействи  при сохранении высокой

надежности - повысить надежность уст5

0

5

Claims (1)

1. ройства при максимальном его быстродействии . I Формула изобретени 

   Устройство дл  обнаружени  потери импульса, содержащее квазиселектор, триггер и элемент И, первый вход которого соединен с выходом триггера, а второй вход - с выходом квазиселектора , вход которого соединен с входной шиной, а выход элемента И соединен с выходной шиной и с R-входом триггера, отличающеес  тем, что, с целью повышени  быстродействи  и надежности, в него введен элемент НЕ, вход которого соединен с входной шиной и S-входом триггера, а выход - с третьим входом элемента И.

   Фиг. Л

   Фut.l4