.1 Изобретение относитс к радиотех . нике и может использоватьс в автоматизированных стендах дл ск ти динамических характеристик цифровых приводов. Известен цифровой генератор синусоидальных колебаний содержащий генератор переменной частоты, генератор фиксированной частоты, логический блок, последовательно соединенные счетчик, посто нное запоминающее устройство, цифроаналоговое устройство, переключатель пол рности и устройство подавлени помех,а также первое и второе устройства / управлени СО Недостатком такого й,к ового генератора cинycoидiaльныx колебаний вл етс невозможность программного задани амплитуды выходного сигнала . Наиболее близким по технической сущности к предлагаемому вл етс цифровой генератор синусоидальных колебаний, содержащий последователь но соединенные генератор импульсов делитель частоты, программируемьй делитель частоты, первый счетчик, посто нное запоминающее устройство и первый цифроаналоговый преобразователь .2. Однако известный цифровой генера тор синусоидальных колебаний не обе печивает получение последовательнос ти синусоидальных колебаний с прог раммируемыми значени ми частоты, амплитуды, посто нной составл ющей каждого периода и паузы между перио дами. Цель изобретени - обеспечение программного управльни частотой, амплитудой и паузой между периодами синусоидальных колебаний. Поставленна цель достигаетс тем, что в цифровой генератор синусоидальных колебанийi содержащий последовательно соединенные генератор импульсов, делитель частоты, программируемый делитель частоты, первый счетчик, посто нное запоминающее устройство .и первый цифроаналоговый преобразователь, введены последовательно соединенные первый делитель частоты с дробнопеременным коэффициентом делени , второ делитель частоты с дробнопеременным коэффициентом делени , второй счетчик , регистр пам ти и второй цифроаналоговый преобразователь, последо 61 вательно соединенные третий счетчик, блок сравнени и элемент задержки, выход которого подключен к входу разрешени предустановки второго счетчика , а также:введены формирователь импульсов и блок пам ти, входы которого соединены с второй группой выходов первого счетчика, перва , втора и треть группы выходой блоKa пам ти подключены соответственно к управл ющим входам программируемого делител частоты, к управл ющим входам второго делител частоты с дробноперемениым коэффициентом делени и к входам предустановки второго счетчика, вход формировател импульсов объединен, с управл ющим входом .третьего счетчика и подключен к выходу блока сравнени , втора группа входов которого объединена с управл кмдими входами первого делител частоты с дробнопеременным коэффициентом делени и подключена к выходу посто нного запоминающего устройства , вход и выход первого делител частоты с дробнопеременным коэффициентом делени соответственно подключены к выхОду генератора импульсов , и к сигнальному входу третьего счетчика,а первый и второй выходы формировател импульсОв соответственно подключены к входу разрешени записи регистра пам ти-и к входу сброса третьего счетчика. На чертеже изображена структурна электрическа схема цифрового генератора синусоидальных колебаний . Цифровой генератор синусоидальных колебаний содержит генератор 1 импульсов, делитель 2 частоты програмируемый делитель 3 частоты, первый счетчик 4, посто ннее запомииан цее устройство ПЗУ 5, первыД цифроаналоговый преобразо ватель ЦАП 6 блок 7 пам - ц ти, первый делитель частоты с дробнопеременным коэффициентом делени (ДДПКД ) 8, второй ДДПКД 9, второй счетчик 10, регистр 11 пам ти, второй ЦАП 12, третий счетчик 13, . блок 14 сравнени , элемент 15 задержки , формирователь 16 импульсов. Цифровой генератор синусоидальных колебаний работает следующим образом . После сброса устройства в исходное состо ние на первой, второй и третьей группах выходов блока 7 пам ти npHtyTCTByror коды N(d),N(о) и N-(o), определ ющие соответственн коэффициент делени программируем го делител 3i знаменатель коэффици ента делени второго ДДПКД 9 и сое то ние предустановки второго счетчи ка 10. Импульсы с частотой следовани f(o) f p/k N(o), где fp- ча тота импульсов генератора 1; К - коэффициент делени 2, посту пают на вход первого счетчика 4, выходы младших разр дов которого задают соответствующий адрес в ПЗУ 5. На выходе последнего по вл етс функциональна последователь .ность кодов, поступающа на входы первого ЦАП 6. С приходом 2 -го импульса на вхо первого счетчика 4 завершаетс формирование периода выходного сигнала код на группе входов перйого счетчика 4, соединенных с входами ПЗУ 5 принимает значение 0...0, а код на выходах старших разр дов ( втора группа выходов ) первого счетчика 4 увеличиваетс на единицу, программа в блоке 7 пам ти переходит на шаг с новыми значени ми . , N ,1 , и начинаетс формирование вт рого периода выходного сигнала и т.д. На выходах ПЗУ 5 и на входе первого ЦАП 6 в аналоговой форме форми руетс последовательность синусоидальных сигналов вида (2Л.,.Я , где N - максимальное значение выхо ного кода ПЗУ 5} А),- - частота выходных колебаний , программно зада-г ваема на каждом шаге (n При сбросе в исходное состо ние второй счетчик 10 и регистр II пред устанавлившптс в состо ние N,(0) После сброса блок 14 сравнени нахо дитс в состо нии несовпадени кодов , и логический уровень 1 на его выходе разрешает счет импульсов третьему счетчику 13 и через элемент 15 задержки разрешает счет импульсов второму счетчику 10 из состо ни предустановки. Числитель дробных коэффициентов первого 8 и второго 9 ДДПКД равен 2, где п - число их разр дов (равное числу разр дов выходного кода Np(j) ПЗУ 5, а знаменатель равен соответственно значению кода на управл ющих входах каждого из ДДПКД 8 и 9. .На счетный вход третьего счетчика 13 поступают импульсы частотой fpNtO)/2 ,ана счетный вход второго счетчика 10 импульсы с час- f .По истетотой N2( -ri - -conai чении времени f N„(0) fo clOl f, код на выходе третьего счетчика 13 достигает значени Ng (0), на код N на выходе второго счетчика знаN 101 чени Nj(0) - - NJl01 15 сравнени переходит в состо ние совпадени и формирует на выходе уровень логического О, который запрещает по входу управлени третьего счетчика 13 счет импульсов и через врем задержки f элемента задержки предустанавливает второй счетчик 10 в состо ние N (О). При изменении уровн на входе формировател 16 импульсов с логической 1 на логический О на его первом выходе формируетс импульс разрешени записи регистру П, и в него записываетс код ( N (.о|. Дл записи необз одкмо выполнить усr ,tз 1/ , тельность импульса на выходе форми-, ровател 16 импульсов, f - предельное значение частоты импульсов на счетном входе второго счетчика 10. Блок 14 сравнени находитс в сос то нии совпадени до изменени коА o(j) в момент переадресации ПЗУ 5. При этом на выходе блока 14 сравнени формируетс уровень логической 1, который поступает на вход управлени третьего счетчика 13, на вход формировател 16 импульсов и на вход элемента 15. задержки. Начинаетс подсчет импульсов вторым 10 5 третьим 13 счетчиками и т.д. Дл нормальной работы необходимо выполнить условие Tj. i-Tj 1/f,(i|, которое определ ет требуемьтй коэффициент делени К делител 2 : 5 Таким образом, через врем с, после каждого изменени кода импул сом разрешени записи в регистр 11 записываетс код, присутствующий в не егб информационных входах, при этом предыдуща запись автоматически стираетс . Если в момент изменени кода Ne(j) происходит переход программы на новый шаг i, то второй счетчик 10 сначала предустанавливаетс в состо ние Nj(i), а через врем начинает подсчет импульсов. На вход второго ЦАП 12 поступает функциональна последовательность кодов, воспроизводима на выходе последов тельность сигналов вида h-Njlil Ka NJti c фазовым сдвигом, равным сительно последовательности на выхо де первого ЦАП 6, При этом значени з(NЛi). Nj(i) и Nj(i) программно задаютс дл каждого периода выходного сигнала и определ югт соответственно частоту следовани , амплиту ду и посто нную составл ющую выходного сигнала. , Если на шаге i на второй группе выходов блока 7 пам ти вызван код N.(1) 0...0, то в течениешага iимпульсы поступают на счет66 ный вход второго счетчика 10, и регистр 11 находитс в состо нии N(i), обеспечива на выходе второго ЦАП I2 паузу длительностью N,cn - с уровнем N.(i). При переходе первого счетчика 4 из полностью заполнениого состо ни в нулевое, что соответствует окончанию формировани выходной последовательности колебаний, программа автоматически переходит на шаг , обеспечива цикличность работ |1. Если на шаге с на первой группе выходов блока 7 пам ти вызван код N(i) 0...0, то импульсы не поступают на вход первого счетчика, и программа автоматически останавливаетс на шаге с.. . Таким образом, в предложенном цифровом генераторе синусоидальных колебаний на выходе второго ЦАП 12 формируетс последовательность синусоидальных колебаний с программируемыми , значени ми частоты следовани , амплитуды и посто нной составл ющей каждого периода, с программным заданием паузы между выбранными периодами, а также осуществл етс автоматическа остановка на выбранном шаге программы. JQlп изменени параметров выходных синусоидальных колебаний блок 7 пам ти переводитс в режим перезаписи, и в него заноситс нова программа..1 The invention relates to radio. and can be used in automated stands for scaling the dynamic characteristics of digital drives. A digital sinusoidal oscillator is known comprising a variable frequency generator, a fixed frequency generator, a logic unit, a series-connected counter, a persistent storage device, a digital-analogue device, a polarity switch, and a noise suppression device, as well as the first and second CO devices / controls. To the new generator of cyanic oscillations is the impossibility of programmatically setting the amplitude of the output signal. The closest in technical essence to the present invention is a digital generator of sinusoidal oscillations, containing a series-connected pulse generator, a frequency divider, a programmable frequency divider, a first counter, a persistent storage device, and a first digital-to-analog converter .2. However, the known digital generator of sinusoidal oscillations does not both produce a sequence of sinusoidal oscillations with programmable values of frequency, amplitude, constant component of each period, and a pause between periods. The purpose of the invention is to provide software control frequency, amplitude and pause between periods of sinusoidal oscillations. The goal is achieved by the fact that a digital sinusoidal oscillator containing a pulse generator, a frequency divider, a programmable frequency divider, a first counter, a persistent storage device and a first digital-to-analog converter are inserted in series with a fractional division factor, a second divider frequencies with fractional dividing ratio, second counter, memory register and second digital-to-analog conversion The main unit sequentially connected the third counter, the comparison unit and the delay element whose output is connected to the preset enable input of the second counter, as well as: a pulse driver and a memory block whose inputs are connected to the second output group of the first counter, first, second and The third group of the output of the memory block is connected respectively to the control inputs of the programmable frequency divider, to the control inputs of the second frequency divider with a fractional variable division factor and to the inputs of the second preset About the counter, the pulse driver input is combined with the control input of the third counter and connected to the output of the comparison unit, the second group of inputs of which is combined with control inputs and inputs of the first frequency divider with a fractional division factor and connected to the output of the permanent storage device, input and output the first frequency divider with a fractional variable division factor, respectively, are connected to the output of the pulse generator, and to the signal input of the third counter, and the first and second outputs of the pulse bodies respectively connected to the write enable input of register memory-reset input and to the third counter. The drawing shows a structural electrical circuit of a digital generator of sinusoidal oscillations. The digital generator of sinusoidal oscillations contains a generator of 1 pulses, a divider 2 frequencies, a programmable divider 3 frequencies, the first counter 4, a permanent memory device 5 ROM, a first D / A converter DAC 6 memory block 7, the first frequency divider with a fractional variable division factor ( DDPK) 8, second DDPK 9, second counter 10, memory register 11, second D / A converter 12, third counter 13,. a comparison unit 14, a delay element 15, a pulse generator 16. Digital generator of sinusoidal oscillations works as follows. After resetting the device to the initial state on the first, second and third groups of outputs of memory block 7, npHtyTCTByror codes N (d), N (o) and N- (o), which determine the respective division ratio of the programmable divider 3i denominator of the division ratio the second DDPK 9 and the connection of the preset of the second counter 10. Pulses with the following frequency f (o) fp / k N (o), where fp is the pulse frequency of the generator 1; K is the division factor of 2; they are fed to the input of the first counter 4, the low-order outputs of which specify the corresponding address in ROM 5. At the output of the last, a functional sequence of codes arrives at the inputs of the first DAC 6. With the arrival of the 2nd the pulse at the input of the first counter 4 completes the formation of the period of the output signal; the code on the group of inputs of the first counter 4 connected to the inputs of ROM 5 takes the value 0 ... 0, and the code on the outputs of the higher bits (second group of outputs) of the first counter 4 is increased by one about gram in block 7 of memory moves to a step with new values. , N, 1, and the formation of the second period of the output signal, etc. begins. At the outputs of ROM 5 and at the input of the first DAC 6, a sequence of sinusoidal signals of the form (2L., I, where N is the maximum value of the output code of ROM 5} A) is formed in analog form, - is the frequency of the output oscillations at each step (n When resetting to the initial state, the second counter 10 and register II are preset to the N state, (0) After resetting, the comparison unit 14 is in the mismatch state of the codes, and the logic level 1 at its output enables the counting pulses to the third counter 13 and through the element 15 of the delay resolves with emits pulses to the second counter 10 of the preset state.The numerator of the fractional coefficients of the first 8 and second 9 DPCDs is 2, where n is the number of their bits (equal to the number of bits of the output code Np (j) of ROM 5, and the denominator is equal to the code value by the control inputs of each of the DDPK 8 and 9. At the counting input of the third counter 13, pulses are received with the frequency fpNtO) / 2, and the counting input of the second counter 10 pulses with a frequency f. With a time of N2 (-ri - -condition of time f N "(0) fo clOl f, the code at the output of the third counter 13 reaches the value Ng (0), by code N at the output The second counter Nn (0) - - NJl01 15 of the comparison switch enters the coincidence state and generates a logic level O on the output, which prohibits the pulse counting of the third counter 13 control input, and presets the second counter 10 N (O). When the pulse driver 16 input level changes from logical 1 to logical O, at its first output a write enable pulse is generated to the register P, and a code is written into it (N (.o |. To record, it is not necessary to perform tc 1 /, pulse duration at the output of the pulse generator 16, f is the limiting value of the frequency of the pulses at the counting input of the second counter 10. Comparison unit 14 is in coincidence before the change in co o (j) at the time of forwarding the ROM 5. At the same time, at the output of block 14 Comparison level is formed logical 1 The first is fed to the control input of the third counter 13, to the input of the imaging unit 16 pulses and to the input of the delay element 15. The pulses are counted by the second 10 5 third 13 counters, etc. For normal operation, the condition Tj must be satisfied. i-Tj 1 / f , (i |, which determines the required division factor K of the divider 2: 5. Thus, in time, after each change of the code, the recording resolution pulse in register 11 records the code that is present in the wrong information inputs, while the previous record is automatically erased . If at the moment of changing the code Ne (j), the program transitions to a new step i, then the second counter 10 is first preset to the state Nj (i), and after a time it starts counting pulses. The input of the second DAC 12 receives a functional code sequence, reproducible at the output a sequence of signals of the h-Njl Ka NJti type with a phase shift equal to the sequence at the output of the first DAC 6, with the values of C (NLi). Nj (i) and Nj (i) are programmatically set for each period of the output signal and determine the second, respectively, the tracking frequency, amplitude and constant component of the output signal. If at step i on the second group of outputs of memory block 7 the code N. (1) 0 ... 0 is called, then during step i the pulses go to the counting input of the second counter 10, and register 11 is in the state N (i) , providing at the output of the second DAC I2 pause duration N, cn - with the level of N. (i). When the first counter 4 goes from the fully filled state to zero, which corresponds to the end of the formation of the output sequence of oscillations, the program automatically goes to a step, ensuring the cyclical nature of the work | If the code N (i) 0 ... 0 is called at step c on the first group of outputs of memory block 7, then the pulses do not enter the input of the first counter, and the program automatically stops at step c. Thus, in the proposed digital sinusoidal oscillation generator, the output of the second DAC 12 generates a sequence of sinusoidal oscillations with programmable values of the following frequency, amplitude and constant component of each period, with a programmed pause between the selected periods, and also selected program step. JQlp changing the parameters of the output sinusoidal oscillations, the memory block 7 is transferred to the rewriting mode, and a new program is entered into it.