SU1185328A1

SU1185328A1 - Multiplying device

Info

Publication number: SU1185328A1
Application number: SU843738071A
Authority: SU
Inventors: Александр Филиппович Кургаев; Владимир Николаевич Опанасенко
Original assignee: Ордена Ленина Институт Кибернетики Им.В.М.Глушкова
Priority date: 1984-05-11
Filing date: 1984-05-11
Publication date: 1985-10-15

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистры множимого, множител и произведени , блок перемножени , буферный регистр, сумматор , элемент задержки и два счетчика , причем входы множимого и.множител устройства соединены соответственно с информационными входами регистров множимого и множител , выходы разр дов т-й группы регистра множимого (где m - число групп разр дов регистров множимого и множител , определ емое кратностью множимого ) соединены с первой группой входов блока перемножени , выходы младших разр дов которого соединены с входами разр дов т-й группы первого слагаемого сумматора, тактовьш вход устройства соединен с тактовым входом первого счетчика, выход элемента задержки соединен с тактовым входом второго счетчика, а выходы регистра произведени соединены с выходами устройства, отличающеес тем, что, с целью повышени быстродействи устройства, в него введены мультиплексор, (т - 1) блоков перемножени , демультиплексор , три группы элементов И, элемент НЕ, элемент И,- схема сравнени и регистр числа тактов, информационный вход которого соединен с входом задани числа тактов устройства, а выход - с первым входом схемы сравнени , второй вход которой соединен с выходом второго счетчика и управл ющим входом демультиплексора, информационный вход которого соединен с выходом разр дов суммы т-й группы сумматора, выходы разр дов суммы (га - 1) групп и выход переноса сумматора соединены с первыми входами i элементов И первой и второй групп соответственно, вторые входы элемен (Л тов И первой группы соединен с выхос дом элемента НЕ, вход которого соединен с вторыми входами элементов И второй группы и выходом элемента И, первый вход которого соединен с выходом элемента задержки, а второй вход - с выходом схемы сравнени , входы младших разр дов ш групп регистра произведени соединены с выходами демультиплексора соответственно , а, входы с-арших разр дов m группсоответственно с выходами элементов И второй группы, выходы элементов И первой группы соединены с информационными входами буферного регистра, выходы которого соединены с первыми входами элементов И третьей группы, выходы которых соединены с входами второго слагаемого сумматора, входы разр дов групп первого слагаемого соединены соответственно с выходами младпмх разр дов (т - 1) блоков перемножени , выходы старших разр дов m блоков перемножени соединены сA DEVICE FOR MULTIPLICATION, containing registers of multiplicable, multiplier and product, multiplication unit, buffer register, adder, delay element and two counters, the multiplicative inputs and multiplier of the device are connected respectively to the information inputs of multiplicable registers and multiplier, outputs of the t-th group the multiplicand register (where m is the number of groups of bits of the registers of the multiplicand and the multiplier, determined by the multiplicity of the multiplicand) are connected to the first group of inputs of the multiplier unit, the outputs of the lower bits of which are connected with inputs of bits of the m-th group of the first term of the adder, the clock input of the device is connected to the clock input of the first counter, the output of the delay element is connected to the clock input of the second counter, and the outputs of the work register are connected to the outputs of the device, characterized in that, in order to improve speed devices, a multiplexer, (t - 1) multiplication blocks, a demultiplexer, three groups of AND elements, an NOT element, an AND element, a comparison circuit and a tick register, whose information input is connected to the input set the number of device cycles, and the output to the first input of the comparison circuit, the second input of which is connected to the output of the second counter and the control input of the demultiplexer, whose information input is connected to the output of the digits of the sum of the m-th group of the adder, the outputs of the digits of the sum (ha - 1) the groups and the transfer output of the adder are connected to the first inputs i of the elements AND of the first and second groups, respectively, the second inputs of the elements (LT of the first group are connected to the output of the element NOT whose input is connected to the second inputs of the elements AND the second g and the output of the element I, the first input of which is connected to the output of the delay element, and the second input with the output of the comparison circuit, the inputs of the lower bits of the work register groups are connected to the outputs of the demultiplexer, respectively, and the inputs of the second bits of the groups correspond to the outputs elements And the second group, the outputs of the elements And the first group are connected to the information inputs of the buffer register, the outputs of which are connected to the first inputs of the elements AND of the third group, the outputs of which are connected to the inputs of the second component the adder, the inputs of the bits of the groups of the first addend are connected respectively to the outputs of the lower half of the bits (m - 1) of the multiplication blocks, the outputs of the higher bits of the multiplication blocks m are connected to

Description

входами третьего слагаемого сумматора , перва груцпа входов (т - 1) блоков перемножени соединена с выходами разр дов (т - 1) групп регистра множимого соответственно, втора группа входов m блоков перемножени соединена с выходом мультиплексора, информационные входы которого соединены с выходами разр дов m групп регистра множител , а управл ющие входы - с выходами первого счетчика, тактовый вход устройства соединен с входом элемента задержки и вторыми входами элементов И третьей группы.the inputs of the third adder, the first group of inputs (t - 1) multiplication blocks are connected to the outputs of bits (m - 1) of the register multiplicated register, the second group of inputs m of multiplication blocks is connected to the multiplexer output, the information inputs of which are connected to the outputs of bits m the multiplier register groups, and the control inputs with the outputs of the first counter, the device clock input is connected to the input of the delay element and the second inputs of the AND elements of the third group.

Изобретение относитс к вычислительной технике и может быть использовано при умножении чисел всистеме счислени с двоичным основанием или основани ми, равными целой степени двух.The invention relates to computing and can be used in multiplying numbers in a number system with a binary base or bases equal to an integer power of two.

Цель изобретени - повьшение быстродействи устройства.The purpose of the invention is to increase the speed of the device.

На чертеже приведена блок-схема устройства дл умножени .The drawing shows a block diagram of a multiplier.

Устройство содержит регистр 1 множимого , регистр 2 множител , мультиплексор 3, группу элементов И 4, буферный регистр 5, группу элементов И 6, элемент НЕ 7, m блоков 8 перемножени , сумматор 9, труппу элементов И 10, демультиплексор 11, регист 12 произведени , первый счетчик 13, элемент задержки 14, второй счетчик 15, схему 16 сравнени , элемент И 17 и регистр 18 числа тактов.The device contains a multiplier register 1, a multiplier register 2, a multiplexer 3, a group of elements AND 4, a buffer register 5, a group of elements AND 6, a element HE 7, m blocks 8 multiplication, an adder 9, a group of elements AND 10, a demultiplexer 11, a register 12 , the first counter 13, the delay element 14, the second counter 15, the comparison circuit 16, the AND element 17 and the number 18 clock register.

Мультиплексор 3 может быть построен на основе интегральных схем 531 КП2, демультиплексор 11 - на основе К531 ИД14П, в качестве блоков 8 перемножени могут быть использованы параллельно умножители серии КР1802. (Сумматор 9 двоичный (п + k)-разр дныThe multiplexer 3 can be built on the basis of integrated circuits 531 KP2, the demultiplexer 11 - on the basis of K531 ID14P, as multipliers 8 can be used in parallel multipliers KP1802. (Adder 9 binary (n + k) -the size of the bottom

Предлагаемое устройство работает следующим образом. The proposed device works as follows.

В исходном состо нии множимое А, множитель В и значение числа тактов Q (т - 1),где m - число групп разр дов регистров множител и множимого , определ емое кратностью множимого , записаны в регистр 1 множимого , регистр 2 множител и регистр 18 числа тактов соответственно. Счетчики и сумматор устройства обнулены . На входы мультиплексора 3 поступают m р-ричных разр дов множител , каждый из которых представл етс группой k-двоичных разр довIn the initial state, the multiplicand A, the multiplier B, and the value of the number of clock ticks Q (m - 1), where m is the number of groups of bits of the multiplier and multiplier registers determined by the multiplicity of the multiplicator, are recorded in the multiplier register 1, the multiplier register 2 and the 18 register cycles, respectively. Counters and adder device reset. At the inputs of multiplexer 3, m p-rich multipliers are received, each of which is represented by a group of k-binary digits

(р 2 ). Разр ды множимого, представленные аналогично множителю, поступают на первые входы блоков 8 перемножени , на вторые входы через мультиплексор 3 поступает младший р-ричный разр д множител , выбранный кодом 0..00 первого счетчика 13 на управл ющих входах мультиплексора 3. Младшие р-ричные разр ды частичных произведений с выходов блоков(p 2). The multiplier bits, presented in the same way as the multiplier, arrive at the first inputs of the multiplier blocks 8, and the lower inputs through the multiplexer 3 receive the lower p-multiplier of the multiplier selected by the code 0..00 of the first counter 13 at the control inputs of the multiplexer 3. The younger p- partial bits of partial products from block outputs

8перемножени поступают на первые входы сумматора 9, на третьи входы которого поступают старшие р-ричные разр ды частичных произведений с выходов блоков 8 перемножени . Младший р-ричный разр д суммы с выходов сумматора 9 через демультиплексор8 multiplications arrive at the first inputs of the adder 9, to the third inputs of which the highest r-bits of the partial products arrive from the outputs of the blocks of 8 multiplication. The younger r-bit digit of the sum from the outputs of the adder 9 through the demultiplexer

11 поступает на младший р-ричный разр д регистра 12 произведени (номер младшего разр да регистра 12 определ етс кодом второго счетчика 15, подаваемым-на управл ющие входы демультиплексора 11, дл самого младшего разр да регистра 12 код счетчика 15 равен 0..00). Старшие рричные разр ды с. выходов сумматора11 enters the low-order bit of the register of the 12th product (the low-order number of the register 12 is determined by the code of the second counter 15 supplied to the control inputs of the demultiplexer 11; for the least significant bit of the register 12, the counter code 15 is 0..00 ). Senior rrichnye bits with. adder outputs

9и перенос поступают через элементы И 4 группы в буферньй регистр 5. Первый тактовый импульс измен ет содержимое первого счетчика 13 и через элемент задержки 14 содержимое второго счетчика 15. На вторые входы блоков 8 перемножени поступает вт.орой р-ричный разр д множител . Тактовый вход устройства подключен к управл юш им входам элементов И 6 группы через которые содержимое буферного регистра 5, записанное в предьщущем такте, поступает на вторы входы сумматора 9. Описанньй процесс продолжаетс (Q - 1) тактов, в течение которых в регистре 12 произведени сформируютс (т - 1) младших р-ричных разр дов произведени . Приход (т - 1)-го тактового импульса через элемент задержки 14 на вход второго счетчика 15 устанавливает чению числа тактов на выходе регистра 18. Эти коды поступают на первый и второй входы схемы 16 сравнени соответственно. При совпадении этих кодов схема 16 сравнени вырабатывае сигнал, когорый совместно с выходным сигналом элемента 14 задержки обеспечивает формирование на выходе элемента И 17 сигнала, разрешающего пересыпку m старших р-ричных разр дов с выходов сумматора 9 на m старА{ - 284 ших р-ричных входов регистра 12 произведени , запреща одновременно с помощью элемента НЕ 7 их передачу через элементы И 4 группы в буферный регистр 5. Одновременно с этим младший р-ричный разр д с выхода сумматора 9 через демультиплексор 11 поступает на вход старшего из младших разр дов регистра 12. Таким образом в регистре 12 сформируетс 2п1-раэр дный (р-ричные) результат rfepeмнoжeни т-разр дных (р-ричных) чисел. Результат перемножени устанавливаетс на выходе регистра 12 через m тактов.9 and the transfer enters through the AND elements of the 4 groups into the buffer register 5. The first clock pulse changes the contents of the first counter 13 and through the delay element 14 the contents of the second counter 15. The second inputs of the multiplication units 8 receive a second p-thrm multiplier. The clock input of the device is connected to the control of the inputs to the elements AND 6 groups through which the contents of the buffer register 5, recorded in the previous clock cycle, goes to the second inputs of the adder 9. The described process continues (Q - 1) clock cycles during which the product register 12 will be generated (t - 1) lower r-rd bits of the product. The arrival of (t - 1) -th clock pulse through the delay element 14 to the input of the second counter 15 sets the number of clocks at the output of the register 18. These codes go to the first and second inputs of the comparison circuit 16, respectively. When these codes coincide, the comparison circuit 16 generates a signal which, together with the output signal of the delay element 14, generates at the output of the AND element 17 a signal allowing the transfer of m most r-bit bits from the outputs of the adder 9 into m old-284 the inputs of the register 12 of the product, prohibiting simultaneously using the element NOT 7 their transfer through the elements AND 4 groups to the buffer register 5. At the same time, the lower-bit bit from the output of the adder 9 through the demultiplexer 11 is fed to the input of the oldest of the lower bits of register 12. Thus the register 12 sformiruets 2p1-Rahere projectile loader (p-ary) result rfepemnozheni m-bit (p hexadecimal) numbers. The result of the multiplication is set at the output of register 12 through m ticks.

Claims

A DEVICE FOR MULTIPLICATION, containing multiplier, multiplier and product registers, a multiplication block, a buffer register, an adder, a delay element and two counters, the inputs of the multiplier and multiplier of the device being connected respectively to the information inputs of the multiplier and multiplier registers, the bit outputs of the mth register group of the multiplicand (where m is the number of groups of bits of the registers of the multiplier and the multiplier, determined by the multiplicity of the multiplicand) are connected to the first group of inputs of the multiplication block, the outputs of the least significant bits of which are connected from the input by bits of the mth group of the first adder term, the device’s clock input is connected to the clock input of the first counter, the delay element output is connected to the clock input of the second counter, and the product register outputs are connected to the device outputs, characterized in that, in order to increase the device’s speed, a multiplexer, (m - 1) multiplication units, a demultiplexer, three groups of AND elements, an element NOT, an AND element, a comparison circuit and a register of the number of measures, the information input of which is connected to the input of the job number, are introduced into it la device clock, and the output with the first input of the comparison circuit, the second input of which is connected to the output of the second counter and the control input of the demultiplexer, the information input of which is connected to the output of the digits of the sum of the mth adder group, the outputs of the digits of the sum (w - 1) of the groups and the adder transfer output is connected to the first inputs of the AND elements of the first and second groups, respectively, the second inputs of the AND elements of the first group are connected to the output of the NOT element, the input of which is connected to the second inputs of the AND elements of the second group and the output of the AND element, p rvy input coupled to an output of the delay element, and the second input - to the output of the comparison circuit, inputs w LSBs product register groups are connected to the outputs of the demultiplexer, respectively, and. the inputs of the senior bits of m groups, respectively, with the outputs of the elements of the second group, the outputs of the elements of the first group are connected to the information inputs of the buffer register, the outputs of which are connected to the first inputs of the elements of the third group, the outputs of which are connected to the inputs of the second term of the adder, the inputs of the bits of the groups of the first term are connected respectively, with the outputs of the mdapshx bits (w - 1) of the multiplication blocks, the outputs of the senior bits m of the multiplication blocks are connected to

SU, „, 1185328 by the inputs of the third term of the adder, the first group of inputs (t - 1) of the multiplication blocks is connected to the outputs of the bits (t - 1) of the groups of the register of the multiplicable, respectively, the second group of inputs tn of the multiplication blocks is connected to the output of the multiplexer, whose information inputs are connected with the outputs of the bits of m groups of the multiplier register, and the control inputs with the outputs of the first counter, the clock input of the device is connected to the input of the delay element and the second inputs of the AND elements of the third group.