Изобретение относитс к вычислительной технике, а именно к запоминающим устройствам, И может быть использовано при построении микроЭВ имеющих в своем составе оперативное и посто нное запоминающее устройств Известно полупроводниковое запом нающее устройство (ЗУ), содержащее микросхемы оперативного и посто нно го ЗУ, кажда из которых содержит накопитель и схемы управлени : дешифраторы строк и столбцов и устройство считывани ll. Недостатком такого ЗУ вл етс аппаратна избыточность схем управлени и отдельных элементов накопител . Наиболее близким к предлагаемому вл етс оперативное запоминающее устройство, содержащее накопитель дл хранени оперативной информации дешифраторы строк и столбцов, блоки записи и считывани . 2j . Недостатком устройства вл етс невозможность использовани его дл хранени посто нной информации, что ограничивает область применени ЗУ. Цель изобретени - расширение области применени ЗУ за счет совме щени функций оперативного и посто вного запоминающих устройств и обе печени возможности одновременного хранени независимых оперативной и посто нной информации в каждом элементе пам ти. : Поставленна цель достигаетс тем, что в полупроводниковое запоми нающее устройство, содержащее матри цу элементов пам ти, каждый из кото рых состоит из статического триггер и двух управл ющих элементов, выпол ненньрс на транзисторах, дешифратор строк, дешифратор столбцов, усилите ли записи, ключевые усилители, причем затворы транзисторов управл ющих элементов каждой строки соединены с выходами дешифратора строк, входы которого вл ютс одними адре йыми входами устройства, стоки первого и второго транзисторов управ:л ющих элементов каждого столбца соединены с выходами соответствующего усилител записи, вход которого вл етс информационным входом устройства, а управл ющий вход соед нен с соответствующим выходом дешифратора столбцов, входы которого ЯВ л ютс другими адресными входами устройства, управл ющие входы ключевых усилителей соединены с соответствующими выходами дешифратора столбцов , а выходы вл ютс информационным выходом устройства, введены логические элементы и в каждый элемент пам ти - два элемента св зи, выполненных на транзисторах, причем стоки первого и второго транзисторов элементов св зи соединены с истоками транзисторов соответствующих управл ющих элементов, истоки - с соответствующими входами статического триггера, а затворы вл ютс дополнительным входом устройства, входы каждого логического элемента соединены с выходами соответствующего усилител записи, управл ющий вход с дополнительным входом устройства,. а выход - с входом соответствующего ключевого усилител . При этом каждый логический элемент содержит нагрузочный транзистор р-типа и три ключевых транзистора п-типа, причем сток нагрузочного транзистора р-типа соединен с шиной питающего напр жени , исток вл етс выходом логического элемента и соединен со стоками первого и второго ключевых транзисторов п-типа, истоки которых соединены со стоком третьего ключевого транзистора п-тит па, исток которого и затвор нагрузочного транзистора р-типа соединены с шиной нулевого потенциала, затвор первого ключевого транзистора п-типа вл етс управл ющим входом, а затворы второго и третьего ключевых транзисторов п-типа - входами логического элемента. 1 На чертеже изображена схема одного разр да предлагаемого запоминающего устройства. Запоминающее устройство содержит матрицу 1 элементов пам ти (ЭП) 2, состо щих из статического триггера 3, первого и второго элементов св зи, выполненных на транзисторах 4 и 5, первого и второго управл ющих транзисторов 6 и 7, усилители 8 записи, дешифратор 9 строк, дешифратор 10 столбцов, логический элемент 11, нагрузочный транзистор 12 логического элемента, первьй, второй и третий ключевые транзисторы 13, 14 и 15 логического элемента, ключепой усилитель 16, одни и другие адресные входы 17 и 18, информационный вход 19, информационный выход 20, дополнительный управл ющий вход 21. Устройство работает в четьфех режимах: запись, считьгеание оперативной информации, считывание посто вной информации, хранение информации . Оперативна информаци хранитс в статическом триггере 3 ЭП. Хранение оперативной информации обе печиваетс устойчивостью состо ни триггера 3 при поступлении на него напр жени питани . Посто нна информаци определ етс первым и вторым дополнительными транзисторами 4 и 5 ЭП 2. Программирование достигаетс размыканием на стадии изготовлени устройства заранее предусмотренных провод щих перемычек, св зывающих сток - исток этих транзисторов . Занесение в ЭП 2 единицы (нул информации соответствует наличию (отсутствию) провод щих перемычек между стоком и истоком первого и вт рого дополнительных транзисторов 4 и 5 ЭП 2. Таким образом, и оператив на , и посто нна информации хран т с на одном и том же ЭП 2 независимо друг от друга. При обращении к оперативной информации на дополнительный управл ющий вход 21 устройства подаетс сигнал 1, а при обращении к посто нной информации сигнал О. В режиме записи оперативной информации на информационный вход 19 и адресные входы 17 и 18 подаетс код числа и код адреса ЭП 2, в кото рый она должна быть записана. Код адреса поступает в дешифратор 9 строк и дешифратор 10 столбцов, происходит выборка строки и столбца в матрице ЭП, при этом упра л ющие транзисторы 6 и 7 ЭП 2 откры ты сигналом 1 на их затворах. В зависимости от парафазного сигнал на выходе усилител 8 записи на пр мой и инверсной шинах выбранного, столбца устанавливаютс парафазные :логические сигналы. Транзисторы 4 и 5 ЭП 2 открыты сигналом 1 на до полнительном управл ющем входе 21. .Триггер 3 ЭП 2 принимает состо ние, ,соответствующее значению информации на входе 19. В режиме считывани оперативной информации состо ние шин столбцов . определ ете состо нием выбранного ЭП 2, когда открыты управл ющие тран зисторы 6 и 7 и транзисторы 4 и 5. Второй ключевой транзистор 14 логического элемента 11 открыт сигналом 1 на входе 21. На выходе логического элемента устанавливаетс инверси напр жени на инверсной шине столбца, и через ключевой усили : тель 16 выбранного столбца она поступает на информационный выход устройства ,20. В режиме считывани посто нной информации первый и второй транзисторы 4 и 5 ЭП .2 закрыты сигналом 0 на дополнительном управл ющем входе 21. Состо ние пр мой и инверсной шин выбранного столбца и соответственно сигналов на затворах первого и третьего ключевых транзисторов 13 и 15 логического элемента 11 определ етс отсутствием или наличием перемычек . При наличии перемычек на шинах столбца в момент выборки устанавливаетс парафазна информаци , при отсутствии перемычек состо ние шин столбцов и сигналы на затворах первого и третьего активных транзисторов 13 и 15 равны высоким потенциалам , определ емым усилител ми 8 записи , второй ключевой транзистор закрыт сигналом О на входе 21. При парафазной:, информации на затворах первого и третьего ключевых транзисторов 13 и 15 логического элемента 11 на его выходе образуетс сигнал 1, а при равных высоких потенциалах - сигнал О, которьй через ключевой усилитель выбранного столбца поступают на информационньй выход 20. I В предлагаемом устройстве дл выполнени функций хранени как оперативной , так и посто нной информации используютс одни и те же элементы пам ти. При этом оперативна и посто нна информации не завис т друг от друга. Это расшир ет область применени устройства, поскольку одно и то же устройство с общими схемами управлени (выполненное, наример , в виде единой микросхемы) ожет быть использовано дл хранени посто нной, и оперативной информаии . При использовании предлагаемого устройства в однокристалльной микроЭВМ на 10-15% уменьшаетс площадь кристалла, зан та запоминающими устройствами, за счет использовани The invention relates to computer technology, namely to storage devices, and can be used in the construction of micro-EVs with operational and permanent storage devices. A semiconductor storage device (RAM) is known, which contains operational and permanent memory chips, each of which contains the drive and control circuits: row and column decoders and reader ll. The disadvantage of such a memory device is hardware redundancy of control circuits and individual elements of a storage device. Closest to the present invention is a random access memory, which contains a drive for storing operational information, row and column decoders, write and read blocks. 2j. The drawback of the device is the impossibility of using it for storing permanent information, which limits the scope of the memory. The purpose of the invention is to expand the field of application of the memory device by combining the functions of operational and persistent storage devices and both liver with the possibility of simultaneous storage of independent operational and permanent information in each memory element. : The goal is achieved by the fact that a semiconductor memory device containing a matrix of memory elements, each of which consists of a static trigger and two control elements, is executed on transistors, row decoder, column decoder, amplifiers of records, key amplifiers, the gates of the transistors of the control elements of each row are connected to the outputs of the row decoder, the inputs of which are the same address inputs of the device, the drains of the first and second transistors controlling the elements in each column, they are connected to the outputs of the corresponding recording amplifier, whose input is the information input of the device, and the control input is connected to the corresponding output of the column decoder, the inputs of which IW are other address inputs of the device, the control inputs of the key amplifiers are connected to the corresponding outputs of the decoder columns, and the outputs are the information output of the device, logic elements are introduced, and in each memory element are two communication elements performed on transistors, and The sinks of the first and second transistors of the communication elements are connected to the sources of the transistors of the respective control elements, the sources to the corresponding inputs of the static trigger, and the gates are the auxiliary input of the device, the inputs of each logic element are connected to the outputs of the corresponding recording amplifier, the control input with the auxiliary device input. and the output is with the input of the corresponding key amplifier. In addition, each logic element contains a p-type load transistor and three p-type key transistors, the p-type load transistor is connected to the supply voltage bus, the source is the output of the logic element and is connected to the drain of the first and second key transistors a type whose sources are connected to the drain of a third key transistor, p-tit pa, the source of which and the gate of a p-type load transistor are connected to a zero potential bus, the gate of the first key p-type transistor is control input and the gates of the second and third n-type transistors - the inputs of the logic element. 1 The drawing shows a diagram of one bit of the proposed storage device. The memory device contains a matrix of 1 memory elements (EP) 2, consisting of a static trigger 3, the first and second communication elements, performed on transistors 4 and 5, the first and second control transistors 6 and 7, recording amplifiers 8, a decoder 9 rows, 10 columns decoder, logic element 11, logic load transistor 12, first, second and third key transistors 13, 14 and 15 logic element, key amplifier 16, one and other address inputs 17 and 18, information input 19, information output 20 are optional control input 21. The device operates in a couple of modes: write, read operative information, read permanent information, store information. Operational information is stored in a static trigger 3 EP. The storage of operational information is both baked by the stability of the state of trigger 3 when the supply voltage is applied to it. The constant information is determined by the first and second additional transistors 4 and 5 of the EP2. Programming is achieved by opening at the manufacturing stage of a device of previously provided conductive bridges connecting the drain-source of these transistors. The entry of 2 units in the VC (zero information corresponds to the presence (absence) of conductive bridges between the drain and source of the first and second additional transistors 4 and 5 of the VO 2. Thus, both the operative and constant information are stored on the same volume The same EA 2 is independent of each other. When accessing the operational information, the additional control input 21 of the device is given a signal 1, and when the constant information is accessed, the signal O. In the recording mode of the operational information, information input 19 and the address inputs 17 and 18 are supplied code the numbers and code of the address of EP 2 to which it should be written. The address code enters the decoder of 9 rows and the decoder of 10 columns, the row and column are sampled in the matrix of the EP, while the control transistors 6 and 7 of the EP 2 are opened by a signal 1 on their gates. Depending on the paraphase signal at the output of amplifier 8, the recording on the direct and inverse buses of the selected column is set to paraphase: logical signals. Transistors 4 and 5 of the EMF 2 are opened by signal 1 at the additional control input 21. .Trigger 3 VC 2 takes the state, corresponding to Information input 19. In the mode of reading operational information the state of the bus columns. determine the state of the selected EA 2 when the control transistors 6 and 7 and transistors 4 and 5 are opened. The second key transistor 14 of the logic element 11 is opened by the signal 1 at input 21. The output of the logic element sets the inversion voltage on the inverse bus of the column, and through a key effort: the target column 16 of the selected column enters the information output of the device, 20. In the read mode of the constant information, the first and second transistors 4 and 5 of the VF .2 are closed by the signal 0 at the additional control input 21. The state of the forward and inverse buses of the selected column and, accordingly, the signals on the gates of the first and third key transistors 13 and 15 of the logic element 11 is determined by the absence or presence of jumpers. If there are jumpers on the column buses, at the time of sampling, paraphase information is set, in the absence of jumpers, the state of the column buses and signals on the gates of the first and third active transistors 13 and 15 are equal to the high potentials detected by recording amplifiers 8, the second key transistor is closed with the O signal input 21. At paraphase: information at the gates of the first and third key transistors 13 and 15 of the logic element 11, a signal 1 is formed at its output, and at equal high potentials, the signal O, which through the key howl power supplied to the selected column An information output 20. I The proposed device for performing storing functions both operational and fixed information used the same memory elements. At the same time, the operative and constant information does not depend on each other. This expands the field of application of the device, since the same device with general control circuits (made, for example, as a single chip) can be used to store constant and operational information. When using the proposed device in a single-crystal microcomputer, the area of a crystal occupied by memory devices is reduced by 10-15% by using
одних и тех же схем управлени дл оперативного и посто нного ЗУ.the same control circuits for operational and permanent memory.