SE524606C2 - En digital signalprocessor som är händelsestyrd - Google Patents

Description

25 30 524 606 2 Olika realtidsoperativsystem har utvecklats fór syftet att hantera tid och parallella processer. Dessa system tillhandahåller möjligheten att uttrycka tid genom anrop från realtidsoperativsystemet till en realtidsklocka. Realtidsoperativsystemet möjliggör även för händelser att påverkar programmet genom avbrottsrutiner. Data-, behovs- och händelsestyrt programmerbart uppförande är alltid möjligt att använda fór att implementera applikationsmjukvaran ovanpå en plattform innefattande ett realtidsoperativsystem och en traditionell händelsestyrd databehandlande arkitektur. Den händelsestyrda databehandlingen kan emellertid inte utföras med tillräcklig tidsupplösning fór många applikationer, t ex radar. För dessa typer av applikationer, är händelsedriven databehandling speciellt fórdelaktig eftersom funktionen fór dessa applikationer många gånger beror på när en specifik operation utfórs. Detta kan enkelt uttryckas i en händelsestyrd arkitektur.

BESKRIVNING AV UPPFINNINGEN Det är ett syfte med föreliggande uppfinning att lösa problemen i en konventionell händelsestyrd digital signalprocessor. Detta syfle uppnås genom en digital signalprocessor i enlighet med patentkrav 1.

Den händelsestyrda signalprocessom innefattar en aritmetisk/logisk enhet, ett internt register, en styrenhet, ett instruktionsminne och in-/utmatningsenheter på samma sätt som varje konventionell signalprocessor. Instruktionsminnet är inrättat att innefatta restriktioner fór tidsprestanda och händelser.

Styrenheten i den händelsestyrda si gnalprocessom i enlighet med patentkrav 1 är inrättad att skjuta upp vidare databehandling av restriktionerna fór tidsprestanda efter initiering av operationer i en händelsestyrenhet förbunden med processom. Händelsestyrenheten är inrättad att känna igen en händelse och styra den databehandling som ska utföras som ett resultat av händelsen. All databehandling utfórs under tidsprestandarestriktioner.

Styrenheten återupptar databehandlingen efter underrättelse från händelsestyrenheten.

Uppfinningen innefattar även de särskilda utfóringsformerna som visas i kraven 2-10. I en fóredragen utfóringsforrn, är två eller fler händelsestyrenheter anordnade i processom.

Detta gör det möjligt fór styrenheten att fortsätta med databehandling av 10 15 20 25 30 3 tidsprestandarestriktioner i en händelsestyrenhet efter initiering av operationer i en annan händelsestyrenhet.

Den händelsestyrda signalprocessom i enlighet med uppfinningen skapar möjlighet till en rekonfigurerbar händelsestyrd signalprocessor som hanterar tidsrestriktioner på ett elegant sätt. Processoms prestanda kan enkelt förutsägas deterrninistiskt utan osäkerheter orsakade av missar i cache-minnet eller störande realtidsoperativsystem.

Den händelsestyrda processorn är speciellt lämplig för höghastighetsapplikationer, t ex radar applikationer, routers eller nätverksrelaterad databehandling.

KORT F IGURBES KRIVNING Fig. l visar en arkitektur i en instruktionsstyrd processor som utökats till en arkitektur för händelsestyrd databehandling i enlighet med uppfinningen Fig. 2 visar innehållet i en pulspaketinstruktion Fig. 3 visar den inre strukturen för en händelsestyrenhet Fig. 4 visar ett blockschema för en andra utföringsforin av en händelsestyrd processor F i g. 5 visar en struktur för att implementera högupplöst tidsfördröjning BESKRIVNING AV FÖREDRAGNA UTFÖRINGSFORMER De föredragna utföringsfonnerna för uppfinningen kommer nu att beskrivas med hänvisning till bifogade ritningar.

Figur 1 visar en arkitektur för en första utföringsforrn av en händelsestyrd processor l i enlighet med uppfinningen. Processom l styrs av en värdprocessor som inte visas i figuren. Indata från värdprocessom lagras i instruktionsminnet 2. Processom 1 och omgivningen 8 bildar ett realtidssystem. Instruktionsminnet 2 håller operationskod innefattande logiska operationer så väl som tidsrestriktioner och händelser som initierar operationer inuti processom 1. Ett signalminne 7, vilket kan vara ett vektorminne eller varje annan lämplig form av minne, lagrar signaldata som ska hanteras under processorns l tidsrestriktioner. En styrenhet 3 ordnar läsning och exekvering av operationskoden i instruktionsminnet 2 så att allting utförs i korrekt ordning. Mellanliggande resultat lagras i ett register på konventionellt sätt. En aritmetisk och logisk enhet 5 är inrättad att arbeta på konventionellt sätt. Processorn 1 innefattar även en händelsestyrenhet 6, vilken kan känna 10 15 20 25 30 524 606 4 igen en händelse och styra den databehandling som ska utföras som en följd av händelsen samtidigt som tidsprestandarestriktionerna uppfylls.

Styrenheten 3 initierar operationer i händelsestyrenhet 6. Efter initiering av en operation, skjuter styrenheten 3 upp vidare behandling av tidsprestandarestriktioner och inväntar ett lann från händelsestyrenheten 6. Händelsestyrenheten 6 styr vektorminnet 7 och definierar tillgång till vektonninnet 7 så att data extraheras eller lagras vid rätt tidpunkt. Vid meddelande från händelsestyrenhet 6 efter detektering av en händelse, återupptar styrenheten 3 behandlingen genom att initiera en ny operation i händelsestyrenheten 6. Det händelsestyrda uppförandet uttrycks i instruktionsminnet 2 som en kedja eller sekvens av händelser med tillhörande åtgärder. En åtgärd definieras som en prestation som kan väntas som en direkt följd av en händelse. Händelser exekveras i direkt ordningsföljd när en efterföljande åtgärd behandlas direkt efter föregående åtgärd avslutats. Varje händelsestyrenhet 6 börjar databehandling direkt när sådana indata anländer, vilket betraktas som detektering av ingående händelse. Det fastställda resultatet presenteras vid utgången vid en tid som definieras av motsvarande tidsrestriktion. Buffertlagring av in och utdata krävs inte. Styrenheten 3 är ansvarig för att definiera, genom händelsestyrenheten 7, vilken del av vektorminnet 7 som ska utnyttjas för viss data. Händelsestyrenheten 6 reglerar när data extraheras eller lagras.

Med den händelsestyrda processor l som visas i fig l, möjliggör ett vektorrninne 7 och en händelsestyrenhet 6 behandling av händelser och tid i processom l. Med tidsrestriktioner införda i processom l, kan tidskritisk funktionalitet flyttas från en nivå ovanför realtidsoperativsystemet till händelsestyrenheten 6.

Figur 2 visar ett exempel på en typisk händelse. Åtgärden är fasmodulering illustrerad av fyrkantvågen som får påverka extraherad data. Vid nivån för maskinínstruktioner, kan händelse och tid uttryckas som en pulspaketoperation med fyra operander: händelse, fördröjning, vektor och åtgärd.

Händelse är en operand som definierar händelsen som initierar exekveringen.

Operanden fördröjning definierar en tidsrestriktion - ett tidsintervall som ska förflyta mellan händelse och tillgång till vektorminnet 7 för att extrahera eller lagra data.

Vektor är en operand som definierar placeringen i vektorminnet 7. 10 15 20 25 30 v 1 u. a .. ., Ü) n ro U v. ; a ~, " I v u: n I 49 ° s v v n. . . - . n _, , , ' 0 o u . , , H . “Mza-p . , v , , , _' ' un: . v Operanden åtgärd definierar framtida databehandling som ska utföras på data efier extrahering eller före lagring i vektorminnet 7.

En händelsestyrenhet 6 visas i figur 3. Händelsestyrenheten 6 innefattar en paketstyrenhet 9, vilket är en kombinerad styrenhet och tidräknare, ett interface till vektorminnet och till externa enheter samt register lOa, 10b fór att hålla operander fór pulspaket fór att underlätta momentan växling. Ett aktivt register 10a håller det pulspaket som är under behandling eller ska behandlas vid nästa händelse. Ett buffertregister 10b håller efterföljande pulspaket fór att underlätta momentan växling mellan två på varandra följande pulspaket. Varje register lOa, 10b är uppdelat i fyra fält, vart och ett innehållande en operand. Operanden händelse i registren 10a, 10b väljer vilken extern eller intem händelsesignal som ska initiera exekveringen. Fördröjningsfíltet innefattar en tidsrestriktion. Fördröj ningsoperanden används för att definiera ett stoppvillkor fór räknaren i paketstyrenheten 9. Operanden vector används av paketstyrenheten 9 fór att definiera start och ändposition fór signaldata i vektonninnet 7. Fältet åtgärd samverkar med externa enheter fór att styra aktiviten i dessa enheter. En signal från paketstyrenheten 9 styr överföringen av nya operander från buffertregistret 10b till det aktiva registret 10a.

Omedelbart efter att överföringen avslutats, efterfrågar styrenheten 9 nya operander från den överordnade styrenheten 3 genom handskakningssignaler. Exekvering av maskininstruktioner i styrenheten 3 stoppas eller återupptas beroende på handskakningssignalen.

Figur 4 visar en andra utfóringsform av arkitekturen fór en händelsestyrd processor 1.

Processorn 1 placeras mellan buss #1, vilken ansluter till värdprocessorn, och buss #2 som överfór parametrar till händelsestyrenheter 6a, 6b och till extema enheter såsom en modulator 11 som ingår i databanan på utgången. Instruktionsminnet 2 har två logiskt separerade delar 2a, 2b fór att möjliggöra uppdatering av operationskoderna i instruktionsminnet 2 under databehandlingen. Styrenheten 3 hanterar exekveringen av operationskoder för händelsestyrenhetema 6a, 6b i enlighet med lagring i instruktionsminnesdelama 2a, 2b som separata jobb. Vektorminnet 7 kan vara en SRAM med fyra portar där två portar används fór inkoppling till databanor fór extema enheter med samtidig läs och skrivning. De andra två portama är anslutna till buss #1 fór parallell signalanalys. Styrenheten 3 hanterar exekveringen av de operationskoder som behövs för 10 15 20 25 30 524 606§;;g;;3+¿ï§."~**= 6 de två händelsestyrenheterna 6a, 6b, en för mottagarfunktion och en för sändarfunktion.

Operationskoder för de två funktionema lagras som separata jobb i instruktionsminnet 2.

Den händelsestyrda signalprocessom l initieras av sin värdprocessor genom buss #1.

Instruktionsminnet 2 lagras med kod som beskriver vilka åtgärder som ska vidtas när händelser anländer. Värdprocessom påbörjar en initial kodsekvens för att installera annan hårdvara. Sammankopplingen av värdprocessorn och den händelsestyrda processorn 1 medelst instruktionsminnet 2 möjliggör ett programmerbart uppförande i den händelsestyrda processorn l. Vid uppdatering av instruktionsminnet 2 utförs uppdateringen inom en första del 2a av instruktionsminnet 2, vilken inte är involverad i exekveringen av operationskod. När uppdateringen har avslutats för den forsta delen 2a, utförs exekveringen av operationskod från denna första del 2a. Efier programmering exekveras en första initieringssekvens. Efter initiering avbryter den händelsestyrda processorn l sin databehandling och inväntar en händelse. När en händelse detekteras, exekveras pulspaketoperationen lagrad i det aktiva registret l0a. Efter att exekveringen av pulspaketet avslutats, initierar berörd händelsestyrenhet 6a/6b omedelbart exekvering av det pulspaket som lagrats i buffertregistret l0b. En förfrågan om nya pulspaket skickas till styrenheten 3.

Denna förfrågan åtföljs av information beträffande jobbnummer, vilken information används av styrenhet 3 för att återuppta exekveringen av motsvarande jobb i instruktionsminnet 2. När ett jobb behandlas, meddelar varje instruktion styrenheten 3 om denna ska fortsätta, vänta och sedan fortsätta eller vänta och sedan återstarta. Mer än en händelse kan hanteras parallellt. Åtgärder som vidtas som ett resultat av händelser är rekonfigurerbara genom att uppdatera koden i instruktionskodsarean. En första del 2a exekveras under det att en andra del 2b uppdateras från buss #1. Det är möjligt att uppdatera uppförandet vid ett jobb eller flera genom att använda instruktionsminnets 2 logiska separation i en första och andra del 2a, 2b. När den första delen 2a uppdateras från värdprocessom, kan exempelvis den andra delen 2b användas för händelseåtgärder.

Ytterligare Signalbehandling av data från vektorminnet 7 styrs via buss #2 till modulatorn l 1.

Hög, programmerbar upplösning för tidsfördröjning uppnås genom att dela implementeringen av det aktiva registrets l0a fördröjningsfält 10a2 i två delar: en mest signifikant del och en minst signifikant del. Den mest signifikanta delen överförs till paketstyrenheten 9. En räknare i paketstyrenheten 9 åstadkommer en fördröjning enligt 10 524 606 7 definition i den mest signifikanta delen. Efler fórdröjningen, extraheras data från vektonninnet 7 och lagras i en utbuffert 13, som är en del av vektonninnet 7. Den minst signifikanta delen överförs till en höghastighetsstyrenhet 12 vid dataextrahering från vektonninnet 7. En räknare i höghastighetsstyrenheten 12 åstadkommer en fördröjning i en signal som överförs från paketstyrenheten 9 till höghastighetsstyrenheten 12 under dataextrahering från vektorminnet 7. Höghastighetsstyrenheten 12 verkar vid en klockfrekvens och räknaren i paketstyrenheten 9 verkar vid en lägre frekvens motsvarande antalet bitar i den minst signifikant delen. Utdata lagras i en buffert 13 till dess att en signal töm__buffer, den fördröjda signalen från höghastighetsstyrenheten, aktiveras. Denna signal fördröj s enligt definition i den minst signifikanta delen. Skriv hanteras på samma sätt.

Den händelsestyrda processorn i enlighet med uppfinningen möjliggör överföring av stora datapaket med hög hastighet, exempelvis radarsignaler, för mottagning, behandling och återsändning med tidsstyrning ner mot i storleksordningen nanosekunder.

Claims (1)

524 606 PATENTKRAV 10 15 20 25 30

1. . Digital signalprocessor (1) innefattande: ett instruktionsminne (2), en central aritmetisk enhet 5, ett register (4), en styrenhet (3), och in-/utmatningenheten kännetecknad av att instruktionsminnet (2) är inrättat att innefatta restriktioner fór tidsprestanda och händelse; - styrenheten (3) är inrättad att skjuta upp vidare databehandling av restriktioner fór tidsprestanda efler initiering av operationer i en händelsestyrenhet (6); - händelsestyrenheten (6) är inrättad att kärma igen en händelse och styra den databehandling som ska utföras som en följ d av händelsen under det att restriktionema fór tidsprestanda uppfylls och - styrenheten (3) är inrättad att återuppta databehandling efier meddelande från händelsestyrenheten (6). Digital signalprocessor (1) i enlighet med patentkrav 1, varvid händelsen känns igen i en detektor och introduceras som en nivåövergâng i händelsestyrenheten (6). Digital signalprocessor (1) i enlighet med patentkrav 1, varvid detektom är inrättad att detektera insignaler genom att fastställa energinivån i signalen. Digital signalprocessor ( 1) i enlighet med patentkrav 2 eller 3, varvid en ytterligare händelse känns igen som en avslutning på den databehandling som utförts som en konsekvens av tidigare händelse. Digital signalprocessor (1) i enlighet med patentkrav 1, varvid händelsen känns igen som en avslutning på den databehandling som utförts som en konsekvens av tidigare händelse. Digital signalprocessor (1) i enlighet med patentkrav 1, innefattande ett signalminne (7) inrättat att lagra och extrahera data under styming av händelsestyrenheten (6). 10 10. 524 606 9 Digital signalprocessor (l) i enlighet med patentkrav 6, varvid signalminnet (7) är ett vektorminne med låg granularitet och där granulariteten fastställer en uppdelning mellan en högupplöst del och en lågupplöst del av tidsprestandarestriktionerna. Digital signalprocessor (1) i enlighet med patentkrav 7, varvid händelsestyrenheten (6) är inrättad att behandla den lågupplösta delen. Digital signalprocessor (1) i enlighet med patentkrav 7, varvid den högupplösta delen behandlas under minnesaccess i si gnalminnet genom att fördröja accessen till signalminnet (7) en tidsperiod motsvarande den högupplösta delen. Digital signalprocessor (1) i enlighet med patentkrav l, innefattande två eller flera händelsestyrenheter (6a, 6b) inrättade att arbeta oberoende av varandra.