[go: up one dir, main page]

RU2706198C1 - Digital five-channel relay with reconstructive diagnostic function - Google Patents

Digital five-channel relay with reconstructive diagnostic function Download PDF

Info

Publication number
RU2706198C1
RU2706198C1 RU2018143921A RU2018143921A RU2706198C1 RU 2706198 C1 RU2706198 C1 RU 2706198C1 RU 2018143921 A RU2018143921 A RU 2018143921A RU 2018143921 A RU2018143921 A RU 2018143921A RU 2706198 C1 RU2706198 C1 RU 2706198C1
Authority
RU
Russia
Prior art keywords
input
output
logical element
logical
decoder
Prior art date
Application number
RU2018143921A
Other languages
Russian (ru)
Inventor
Валерий Геннадьевич Сугаков
Юрий Сергеевич Малышев
Илья Игоревич Ягжов
Лаврентий Владиславович Зобов
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ)
Priority to RU2018143921A priority Critical patent/RU2706198C1/en
Application granted granted Critical
Publication of RU2706198C1 publication Critical patent/RU2706198C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
    • G01P3/42—Devices characterised by the use of electric or magnetic means
    • G01P3/44—Devices characterised by the use of electric or magnetic means for measuring angular speed
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P3/00—Measuring linear or angular speed; Measuring differences of linear or angular speeds
    • G01P3/42—Devices characterised by the use of electric or magnetic means
    • G01P3/50—Devices characterised by the use of electric or magnetic means for measuring linear speed
    • G01P3/54—Devices characterised by the use of electric or magnetic means for measuring linear speed by measuring frequency of generated current or voltage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05D—SYSTEMS FOR CONTROLLING OR REGULATING NON-ELECTRIC VARIABLES
    • G05D13/00—Control of linear speed; Control of angular speed; Control of acceleration or deceleration, e.g. of a prime mover

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

FIELD: industrial electronics.
SUBSTANCE: invention relates to automation means and can be used, in particular, in the driven by the internal combustion engine electric generating sets control systems. Purpose of the invention is broader functional capabilities by increasing the number of monitored channels of output information. Relay circuit includes first 1, second 2, third 3 and fourth 4 receiving relays (sensors) of corresponding settings, decoder 5, first 6, second 7, third 8, fourth 9, fifth 10, sixth 11, seventh 12, eighth 13, ninth 14 and tenth 15 OR logical elements, first 16, second 17, third 18, fourth 19, fifth 20 and sixth 21 logical elements AND, first 22, second 23, third 24, fourth 25, fifth 26, sixth 27, seventh 28 and eighth 29 logical NOT elements, delay element 30, first 31, second 32, third 33, fourth 34, fifth 35, sixth 36, seventh 37 and eighth 38 short pulses generators, first 39 and second 40 memory registers, memory unit 41, first 42, second 43, third 44 and fourth 45 fault indicators of corresponding channels and bus RESET 46, fifth receiving relay (sensor) 47, ninth logic element NOT 48, ninth 49 and tenth 50 short pulses generators, eleventh 51 and twelfth 52 logical OR elements, fifth 53 channel failure indicator.
EFFECT: expansion of functional capabilities, which consists in improvement of validity of output information by introduction of diagnostics functions of measuring part and channels of relay settings and correction of information in case of failures along five channels.
1 cl, 2 dwg

Description

Изобретение относится к средствам автоматизации и может быть использовано в частности в системах управления электроагрегатов генераторных с приводом от двигателя внутреннего сгорания.The invention relates to automation and can be used in particular in control systems of generating sets driven by an internal combustion engine.

Известны аналоговые реле различного типа, содержащие измерительный преобразователь и выходной каскад, использующие различные способы измерения контролируемой физической величины /1, 2/.Known analog relays of various types containing a measuring transducer and an output stage using various methods of measuring a controlled physical quantity / 1, 2 /.

Их недостатками являются ограниченные функциональные возможности в частности достоверность выходной информации и точность настройки.Their disadvantages are limited functionality, in particular the reliability of the output information and the accuracy of the settings.

Известен цифровой измеритель скорости вращения содержащий импульсный датчик, генератор эталонной частоты, счетчик импульсов, элемент задержки и электронные ключи /3/. Он обеспечивает удовлетворительную точность.Known digital speed meter containing a pulse sensor, a reference frequency generator, pulse counter, delay element and electronic keys / 3 /. It provides satisfactory accuracy.

Его недостатком являются невысокие функциональные возможности, заключающиеся в наличии лишь одного выходного канала и невысокая достоверность выходной информации.Its disadvantage is the low functionality, consisting in the presence of only one output channel and the low reliability of the output information.

Известно реле частоты вращения с трехканальным выходом по числу уставок, содержащее формирователь коротких импульсов, преобразователь частоты в постоянное напряжение, три пороговых устройства с задатчиками уставок, шесть индикаторов состояния и выходное устройство с тремя каскадами /4/. Наличие трех выходных каналов расширяет возможности РЧВ.Known speed relay with a three-channel output according to the number of settings, containing a shaper of short pulses, a frequency to DC converter, three threshold devices with setpoint adjusters, six status indicators and an output device with three stages / 4 /. The presence of three output channels expands the capabilities of the RF.

Однако возможные сбои в измерительной части и в выходных каналах при отсутствии самодиагностики отражаются на достоверности выходной информации РЧВ и могут привести к сбою в работе системы управления.However, possible malfunctions in the measuring part and in the output channels in the absence of self-diagnostics affect the reliability of the RFC output information and can lead to a malfunction of the control system.

Наиболее близким к изобретению по технической сущности является цифровое четырехканальное реле с функцией реконструктивной диагностики, содержащее четыре приемных реле, с первого по восьмой формирователи коротких импульсов, дешифратор, первый и второй регистры памяти, блок памяти, элемент задержки, с первого по десятый логические элементы ИЛИ, с первого по шестой логические элементы И, с первого по восьмой логические элементы НЕ, выход первого из которых подключен к второму входу первого логического элемента И, а выход второго логического элемент НЕ подключен к второму входу второго логического элемента И, с первого по четвертый индикаторы состояния, причем к входу первого индикатора состояния подключен выход второго логического элемента ИЛИ, к входу второго индикатора состояния - выход четвертого логического элемента ИЛИ, а к входу четвертого индикатора состояния, подключен выход десятого логического элемента ИЛИ, первый вход которого связан с восьмым выходом дешифратора и третьим входом первого логического элемента ИЛИ, второй вход - с девятым выходом дешифратора и вторым входом седьмого логического элемента ИЛИ, третий вход - с выходом второго логического элемента И, четвертым входом четвертого элемента ИЛИ и пятым входом первого логического элемента ИЛИ, четвертый вход - с выходом шестого логического элемента И, шестым входом первого логического элемента ИЛИ и четвертым входом девятого логического элемента ИЛИ, выход которого подключен к входу третьего индикатора состояния, а третий вход связан с выходом четвертого логического элемента И, третьим входом второго логического элемента ИЛИ и пятым входом пятого логического элемента ИЛИ, выход которого подключен к входу четвертого адреса блока памяти, а первый вход - к пятнадцатому выходу дешифратора, второй вход - к одиннадцатому выходу дешифратора и второму входу девятого логического элемента ИЛИ, третий вход - к тринадцатому выходу дешифратора и второму входу четвертого логического элемента ИЛИ, четвертый вход - к четырнадцатому выходу дешифратора и второму входу второго логического элемента ИЛИ, шестой вход - к выходу пятого логического элемента И, пятому входу второго логического элемента ИЛИ и пятому входу четвертого логического элемента ИЛИ, первый вход которого связан со вторым входом восьмого логического элемента ИЛИ и пятым выходом дешифратора, четвертый выход которого соединен со вторым входом первого логического элемента ИЛИ и первым входом девятого логического элемента ИЛИ, нулевой выход дешифратора - с первым входом первого логического элемента ИЛИ, первый выход - с первым входом седьмого логического элемента ИЛИ, второй выход - с первыми входами первого и третьего логических элементов И, третий выход - с первым входом третьего логического элемента ИЛИ, шестой выход - с третьим входом восьмого логического элемента ИЛИ и первым входом второго логического элемента ИЛИ, седьмой выход - с первым входом восьмого логического элемента ИЛИ, выход которого подключен к входу третьего адреса блока памяти, разряды выхода которого являются выходами реле, а вход нулевого адреса блока памяти соединен с выходом первого логического элемента ИЛИ, вход первого адреса - с выходом седьмого логического элемента ИЛИ, вход второго адреса - с выходом третьего логического элемента ИЛИ, второй вход которого связан с четвертым входом второго логического элемента ИЛИ и выходом третьего логического элемента И, второй вход которого связан со вторым входом четвертого логического элемента И, вторым входом пятого логического элемента И, входом первого логического элемента НЕ и первым разрядом выхода второго регистра памяти, второй разряд выхода которого подключен к входу второго логического элемента НЕ и третьему входу пятого логического элемента И, первый вход которого связан с двенадцатым выходом дешифратора и первым входом шестого логического элемента И, второй вход которого соединен с третьим входом второго логического элемента И и выходом седьмого логического элемента НЕ, а третий вход - с выходом восьмого логического элемента НЕ, вход которого связан с третьим входом четвертого логического элемента И и третьим разрядом выхода второго регистра памяти, четвертый разряд выхода которого подключен к входу седьмого логического элемента НЕ, а сбросовый вход второго регистра памяти - к шине СБРОС и сбросовому входу первого регистра памяти, вход записи которого соединен с выходом элемента задержки, разряды выхода - с соответствующими разрядами входа второго регистра памяти, а соответствующие разряды входа - с соответствующими разрядами входа дешифратора и выходами соответствующих приемных реле, кроме того выход первого приемного реле подключен к входу первого формирователя коротких импульсов и входу третьего логического элемента НЕ, выход которого соединен с входом второго формирователя коротких импульсов, связанного выходом с первым входом шестого логического элемента ИЛИ, второй вход которого подключен к выходу первого формирователя коротких импульсов, третий вход - к выходу четвертого формирователя коротких импульсов, вход которого соединен с выходом четвертого логического элемента НЕ, вход которого связан с выходом второго приемного реле и входом третьего формирователя коротких импульсов, выход которого подключен к четвертому входу шестого логического элемента ИЛИ, пятый вход которого соединен с выходом шестого формирователя коротких импульсов, соединенного входом с выходом пятого логического элемента НЕ, вход которого связан с выходом третьего приемного реле и входом пятого формирователя коротких импульсов, подключенного выходом к шестому входу шестого логического элемента ИЛИ, седьмой вход которого соединен с выходом восьмого формирователя коротких импульсов, соединенного входом с выходом шестого логического элемента НЕ, вход которого соединен с выходом четвертого приемного реле и входом седьмого формирователя коротких импульсов, выход которого подключен к восьмому входу шестого логического элемента ИЛИ, связанного выходом с входом записи второго регистра памяти и входом элемента задержки, кроме того выход первого логического элемента И подключен к четвертому входу первого логического элемента ИЛИ и третьему входу четвертого логического элемента ИЛИ, а десятый выход дешифратора соединен с первыми входами второго и четвертого логического элемента И. /5/.Closest to the invention in technical essence is a four-channel digital relay with reconstructive diagnostic function, containing four receiving relays, from the first to eighth short pulse shapers, a decoder, the first and second memory registers, a memory block, a delay element, the first to tenth logical elements OR , from the first to the sixth logical elements AND, from the first to the eighth logical elements NOT, the output of the first of which is connected to the second input of the first logical element And, and the output of the second the first element is NOT connected to the second input of the second logical element AND, from the first to the fourth status indicators, and the output of the second logical element OR is connected to the input of the first status indicator, the output of the fourth logical element OR is connected to the input of the second status indicator, and the fourth state indicator is connected to the input , the output of the tenth logical element OR is connected, the first input of which is connected to the eighth output of the decoder and the third input of the first logical element OR, the second input to the ninth output of the decoder and the second input of the seventh OR gate, the third input with the output of the second AND gate, the fourth input of the fourth OR gate and the fifth input of the first OR gate, the fourth input with the output of the sixth AND gate, the sixth input of the first OR gate and the fourth input of the ninth OR gate, the output of which is connected to the input of the third status indicator, and the third input is connected to the output of the fourth AND gate, the third input of the second OR gate, and the fifth by the fifth OR gate, the output of which is connected to the input of the fourth address of the memory block, and the first input to the fifteenth output of the decoder, the second input to the eleventh output of the decoder and the second input of the ninth logical OR, the third input to the thirteenth output of the decoder and the second input the fourth logical element OR, the fourth input to the fourteenth output of the decoder and the second input of the second logical element OR, the sixth input to the output of the fifth logical element And, the fifth input of the second logical about the OR element and the fifth input of the fourth logical element OR, the first input of which is connected to the second input of the eighth logical element OR and the fifth output of the decoder, the fourth output of which is connected to the second input of the first logical element OR and the first input of the ninth logical element OR, zero output of the decoder - with the first input of the first logical element OR, the first output with the first input of the seventh logical element OR, the second output with the first inputs of the first and third logical elements AND, the third output - with the first input of the third logical element OR, the sixth output - with the third input of the eighth logical element OR and the first input of the second logical element OR, the seventh output - with the first input of the eighth logical element OR, the output of which is connected to the input of the third address of the memory block, output bits which are the relay outputs, and the input of the zero address of the memory block is connected to the output of the first logical element OR, the input of the first address is the output of the seventh logical element OR, the input of the second address is the output of the third logic logical OR element, the second input of which is connected to the fourth input of the second logical element OR and the output of the third logical element AND, the second input of which is connected to the second input of the fourth logical element AND, the second input of the fifth logical element AND, the input of the first logical element NOT and the first discharge bit the second memory register, the second bit of the output of which is connected to the input of the second logical element NOT and the third input of the fifth logical element AND, the first input of which is connected with the twelfth output of the encoder and the first input of the sixth logical element AND, the second input of which is connected to the third input of the second logical element AND and the output of the seventh logical element NOT, and the third input - with the output of the eighth logical element NOT, the input of which is connected to the third input of the fourth logical element And and the third the output bit of the second memory register, the fourth output bit of which is connected to the input of the seventh logical element NOT, and the reset input of the second memory register is connected to the RESET bus and the reset input of the first register memory, the recording input of which is connected to the output of the delay element, the output bits - with the corresponding input bits of the second memory register, and the corresponding input bits - with the corresponding bits of the decoder input and the outputs of the corresponding receiving relays, in addition, the output of the first receiving relay is connected to the input of the first shaper pulses and the input of the third logical element NOT, the output of which is connected to the input of the second shaper of short pulses associated with the output with the first input of the sixth logical OR, the second input of which is connected to the output of the first short-pulse shaper, the third input - to the output of the fourth short-pulse shaper, whose input is connected to the output of the fourth logical element NOT, whose input is connected to the output of the second receiving relay and the input of the third short-pulse shaper, output which is connected to the fourth input of the sixth logical element OR, the fifth input of which is connected to the output of the sixth short pulse shaper, connected by the input to the output of the fifth logical NOT element, the input of which is connected to the output of the third receiving relay and the input of the fifth short-pulse driver, connected by the output to the sixth input of the sixth logical element OR, the seventh input of which is connected to the output of the eighth short pulse driver, connected by the input to the output of the sixth logical element NOT, input which is connected to the output of the fourth receiving relay and the input of the seventh short pulse generator, the output of which is connected to the eighth input of the sixth logical element OR, connected the output with the recording entry of the second memory register and the input of the delay element, in addition, the output of the first logical element AND is connected to the fourth input of the first logical element OR and the third input of the fourth logical element OR, and the tenth output of the decoder is connected to the first inputs of the second and fourth logical element AND . /5/.

Однако это реле имеет возможность контроля лишь четырех каналов информации.However, this relay has the ability to control only four channels of information.

Цель изобретения - расширение функциональных возможностей путем увеличения числа контролируемых каналов выходной информации.The purpose of the invention is the expansion of functionality by increasing the number of controlled channels of output information.

Цель изобретения достигается тем, что цифровое пятиканальное реле с функцией реконструктивной диагностики, содержащее пять приемных реле, с первого по восьмой формирователи коротких импульсов, дешифратор, первый и второй регистры памяти, блок памяти, элемент задержки, с первого по десятый логические элементы ИЛИ, с первого по шестой логические элементы И, с первого по восьмой логические элементы НЕ, выход первого из которых подключен к второму входу первого логического элемента И, а выход второго логического элемент НЕ подключен к второму входу второго логического элемента И, с первого по четвертый индикаторы состояния, причем к входу первого индикатора состояния подключен выход второго логического элемента ИЛИ, к входу второго индикатора состояния - выход четвертого логического элемента ИЛИ, а к входу четвертого индикатора состояния, подключен выход десятого логического элемента ИЛИ, первый вход которого связан с восьмым выходом дешифратора и третьим входом первого логического элемента ИЛИ, второй вход - с девятым выходом дешифратора и третьим входом седьмого логического элемента ИЛИ, третий и восьмой входы - с выходом второго логического элемента И, четвертым входом четвертого элемента ИЛИ и пятым входом первого логического элемента ИЛИ, четвертый вход - с выходом шестого логического элемента И, шестым входом первого логического элемента ИЛИ и четвертым входом девятого логического элемента ИЛИ, выход которого подключен к входу третьего индикатора состояния, а третий вход связан с выходом четвертого логического элемента И, третьим входом второго логического элемента ИЛИ и пятым входом пятого логического элемента ИЛИ, выход которого подключен к входу четвертого адреса блока памяти, а первый вход - к пятнадцатому выходу дешифратора, второй вход - к одиннадцатому выходу дешифратора и второму входу девятого логического элемента ИЛИ, третий вход - к тринадцатому выходу дешифратора и второму входу четвертого логического элемента ИЛИ, четвертый вход - к четырнадцатому выходу дешифратора и второму входу второго логического элемента ИЛИ, шестой вход - к выходу пятого логического элемента И, пятому входу второго логического элемента ИЛИ и пятому входу четвертого логического элемента ИЛИ, первый вход которого связан со вторым входом восьмого логического элемента ИЛИ и пятым выходом дешифратора, четвертый выход которого соединен со вторым входом первого логического элемента ИЛИ и первым входом девятого логического элемента ИЛИ, нулевой выход дешифратора - с первым входом первого логического элемента ИЛИ, первый выход - с первым входом седьмого логического элемента ИЛИ, второй выход - с первыми входами первого и третьего логических элементов И, третий выход - с первым входом третьего логического элемента ИЛИ, шестой выход - с третьим входом восьмого логического элемента ИЛИ и первым входом второго логического элемента ИЛИ, седьмой выход - с первым входом восьмого логического элемента ИЛИ, выход которого подключен к входу третьего адреса блока памяти, разряды выхода которого являются выходами реле, а вход нулевого адреса блока памяти соединен с выходом первого логического элемента ИЛИ, вход первого адреса - с выходом седьмого логического элемента ИЛИ, вход второго адреса - с выходом третьего логического элемента ИЛИ, третий вход которого связан с четвертым входом второго логического элемента ИЛИ и выходом третьего логического элемента И, второй вход которого связан со вторым входом четвертого логического элемента И, вторым входом пятого логического элемента И, входом первого логического элемента НЕ и первым разрядом выхода второго регистра памяти, второй разряд выхода которого подключен к входу второго логического элемента НЕ и третьему входу пятого логического элемента И, первый вход которого связан с двенадцатым выходом дешифратора и первым входом шестого логического элемента И, второй вход которого соединен с третьим входом второго логического элемента И и выходом седьмого логического элемента НЕ, а третий вход - с выходом восьмого логического элемента НЕ, вход которого связан с третьим входом четвертого логического элемента И и третьим разрядом выхода второго регистра памяти, четвертый разряд выхода которого подключен к входу седьмого логического элемента НЕ, а сбросовый вход второго регистра памяти - к шине СБРОС и сбросовому входу первого регистра памяти, вход записи которого соединен с выходом элемента задержки, разряды выхода - с соответствующими разрядами входа второго регистра памяти, а соответствующие разряды входа - с соответствующими разрядами входа дешифратора и выходами соответствующих приемных реле, кроме того выход первого приемного реле подключен к входу первого формирователя коротких импульсов и входу третьего логического элемента НЕ, выход которого соединен с входом второго формирователя коротких импульсов, связанного выходом с первым входом шестого логического элемента ИЛИ, второй вход которого подключен к выходу первого формирователя коротких импульсов, третий вход - к выходу четвертого формирователя коротких импульсов, вход которого соединен с выходом четвертого логического элемента НЕ, вход которого связан с выходом второго приемного реле и входом третьего формирователя коротких импульсов, выход которого подключен к четвертому входу шестого логического элемента ИЛИ, пятый вход которого соединен с выходом шестого формирователя коротких импульсов, соединенного входом с выходом пятого логического элемента НЕ, вход которого связан с выходом третьего приемного реле и входом пятого формирователя коротких импульсов, подключенного выходом к шестому входу шестого логического элемента ИЛИ, седьмой вход которого соединен с выходом восьмого формирователя коротких импульсов, соединенного входом с выходом шестого логического элемента НЕ, вход которого соединен с выходом четвертого приемного реле и входом седьмого формирователя коротких импульсов, выход которого подключен к восьмому входу шестого логического элемента ИЛИ, связанного выходом с входом записи второго регистра памяти и входом элемента задержки, кроме того выход первого логического элемента И подключен к четвертому входу первого логического элемента ИЛИ и третьему входу четвертого логического элемента ИЛИ, а десятый выход дешифратора соединен с первыми входами второго и четвертого логического элемента И, отличающееся тем, что с целью расширения функциональных возможностей снабжено пятым приемным реле, девятым логическим элементом НЕ, девятым и десятым формирователем коротких импульсов, одиннадцатым и двенадцатым логическим элементом ИЛИ, пятым индикатором состояния, вход которого подключен к выходу одиннадцатого логического элемента ИЛИ, первый вход которого связан с семнадцатым выходом дешифратора и третьим входом седьмого логического элемента ИЛИ, второй вход - с десятым входом четвертого логического элемента ИЛИ, восемнадцатым выходом дешифратора и восьмым входом первого логического элемента ИЛИ, третий вход - с шестым входом девятого логического элемента ИЛИ, двадцатым входом дешифратора и девятым входом первого логического элемента ИЛИ, четвертый вход - с девятым входом десятого логического элемента ИЛИ, двадцать четвертым выходом дешифратора и десятым входом первого логического элемента ИЛИ, пятый вход - с вторым входом третьего логического элемента ИЛИ и девятнадцатым выходом дешифратора, шестнадцатый выход которого подключен к седьмому входу первого логического элемента ИЛИ и восьмому входу второго логического элемента ИЛИ, двадцать первый выход - к шестому входу десятого логического элемента ИЛИ, второму входу двенадцатого логического элемента ИЛИ и седьмому входу четвертого логического элемента ИЛИ, двадцать второй выход - к девятому входу второго логического элемента ИЛИ, третьему входу двенадцатого логического элемента ИЛИ и седьмому входу десятого логического элемента ИЛИ, двадцать третий выход - к пятому входу десятого логического элемента ИЛИ и четвертому входу двенадцатого логического элемента ИЛИ, двадцать пятый выход - к пятому входу двенадцатого логического элемента ИЛИ, восьмому входу четвертого логического элемента ИЛИ и пятому входу девятого логического элемента ИЛИ, двадцать шестой выход - к седьмому входу девятого логического элемента ИЛИ, десятому входу второго логического элемента ИЛИ и шестому входу двенадцатого логического элемента ИЛИ, двадцать седьмой выход - к восьмому входу девятого логического элемента ИЛИ и седьмым входом двенадцатого логического элемента ИЛИ, двадцать восьмой выход - к шестому входу девятого логического элемента ИЛИ, седьмому входу второго логического элемента ИЛИ и восьмому входу двенадцатого логического элемента ИЛИ, двадцать девятый выход - к девятому входу четвертого логического элемента ИЛИ и девятому входу двенадцатого логического элемента ИЛИ, тридцатый выход - к шестому входу второго логического элемента ИЛИ и десятому входу двенадцатого логического элемента ИЛИ, тридцать первый выход - к первому входу двенадцатого логического элемента ИЛИ, выход которого соединен с входом пятого адреса блока памяти, а пятый вход дешифратора связан с входом девятого логического элемента НЕ, связанного выходом с входом десятого формирователя коротких импульсов, выход которого соединен с девятым входом шестого логического элемента ИЛИ, подключенного десятым входом к выходу девятого формирователя коротких импульсов, вход которого связан с входом девятого логического элемента НЕ, выходом пятого приемного реле и пятым разрядом входа первого регистра памяти, пятый разряд выхода которого подключен к пятому разряду входа второго регистра памяти.The purpose of the invention is achieved in that a five-channel digital relay with reconstructive diagnostic function, comprising five receiving relays, from first to eighth short pulse shapers, decoder, first and second memory registers, memory unit, delay element, first to tenth logical elements OR, s the first through sixth gates AND, from the first through the eighth logical gates are NOT, the output of the first of which is connected to the second input of the first logical gate And, and the output of the second logical gate is NOT connected to the second at the input of the second logical element AND, from the first to the fourth status indicators, and the output of the second logical element OR is connected to the input of the first status indicator, the output of the fourth logical element OR is connected to the input of the second status indicator, and the output of the tenth logical is connected to the input of the fourth status indicator OR element, the first input of which is connected with the eighth output of the decoder and the third input of the first logical element OR, the second input - with the ninth output of the decoder and the third input of the seventh logic of an OR element, the third and eighth inputs - with the output of the second AND gate, the fourth input of the fourth OR gate and the fifth input of the first OR gate, the fourth input - with the output of the sixth AND gate, the sixth input of the first OR gate and the fourth input of the ninth logical gate OR element, the output of which is connected to the input of the third status indicator, and the third input is connected to the output of the fourth logical element AND, the third input of the second logical element OR and the fifth input of the fifth logic OR element whose output is connected to the input of the fourth address of the memory block, and the first input to the fifteenth output of the decoder, the second input to the eleventh output of the decoder and the second input of the ninth logical OR element, the third input to the thirteenth output of the decoder and the second input of the fourth logical OR element, the fourth input - to the fourteenth output of the decoder and the second input of the second logical element OR, the sixth input - to the output of the fifth logical element AND, the fifth input of the second logical element OR and five mu input of the fourth logical element OR, the first input of which is connected to the second input of the eighth logical element OR and the fifth output of the decoder, the fourth output of which is connected to the second input of the first logical element OR and the first input of the ninth logical element OR, the zero output of the decoder - with the first input of the first logical OR element, the first output with the first input of the seventh logical element OR, the second output with the first inputs of the first and third logical elements AND, the third output with the first input logical OR element, the sixth output with the third input of the eighth logical element OR and the first input of the second logical element OR, the seventh output with the first input of the eighth logical element OR, the output of which is connected to the input of the third address of the memory block, the output bits of which are relay outputs and the input of the zero address of the memory block is connected to the output of the first logical element OR, the input of the first address is the output of the seventh logical element OR, the input of the second address is the output of the third logical element AND LI, the third input of which is connected with the fourth input of the second logical element OR and the output of the third logical element AND, the second input of which is connected with the second input of the fourth logical element And, the second input of the fifth logical element And, the input of the first logical element NOT and the first bit of the output of the second register memory, the second bit of the output of which is connected to the input of the second logical element NOT and the third input of the fifth logical element AND, the first input of which is connected with the twelfth output of the decoder and the first the course of the sixth logical element AND, the second input of which is connected to the third input of the second logical element AND and the output of the seventh logical element NOT, and the third input - with the output of the eighth logical element NOT, the input of which is connected to the third input of the fourth logical element AND and the third discharge of the second a memory register, the fourth bit of the output of which is connected to the input of the seventh logic element NOT, and the reset input of the second memory register is connected to the RESET bus and the reset input of the first memory register, the recording input is It is connected to the output of the delay element, the output bits - with the corresponding input bits of the second memory register, and the corresponding input bits - with the corresponding bits of the decoder input and the outputs of the corresponding receiving relays, in addition, the output of the first receiving relay is connected to the input of the first short pulse generator and the input of the third logic element NOT, the output of which is connected to the input of the second shaper of short pulses, connected by the output to the first input of the sixth logical element OR, the second input One of which is connected to the output of the first short pulse shaper, the third input is to the output of the fourth short pulse shaper, the input of which is connected to the output of the fourth logical element NOT, the input of which is connected to the output of the second receiving relay and the input of the third short pulse shaper, the output of which is connected to the fourth the input of the sixth logical element OR, the fifth input of which is connected to the output of the sixth short pulse shaper, connected to the input with the output of the fifth logical element NOT, One of which is connected with the output of the third receiving relay and the input of the fifth short pulse shaper, connected by the output to the sixth input of the sixth logical element OR, the seventh input of which is connected to the output of the eighth short pulse shaper, connected by the input to the output of the sixth logical element NOT, whose input is connected to the output the fourth receiving relay and the input of the seventh short pulse generator, the output of which is connected to the eighth input of the sixth logical element OR, connected by the output to the input write the second memory register and the input of the delay element, in addition, the output of the first logical element AND is connected to the fourth input of the first logical element OR and the third input of the fourth logical element OR, and the tenth output of the decoder is connected to the first inputs of the second and fourth logical element And, characterized in that, in order to expand the functionality, it is equipped with a fifth receiving relay, the ninth logical element NOT, the ninth and tenth short-pulse shaper, the eleventh and twelfth log a logical OR element, a fifth status indicator, the input of which is connected to the output of the eleventh logical element OR, the first input of which is connected to the seventeenth output of the decoder and the third input of the seventh logical element OR, the second input - with the tenth input of the fourth logical element OR, the eighteenth output of the decoder and the eighth the input of the first logical element OR, the third input with the sixth input of the ninth logical element OR, the twentieth input of the decoder and the ninth input of the first logical element OR, even the fourth input - with the ninth input of the tenth OR gate, the twenty-fourth output of the decoder and the tenth input of the first OR gate, the fifth input - with the second input of the third OR gate and the nineteenth output of the decoder, the sixteenth output of which is connected to the seventh input of the first OR gate and the eighth input of the second OR gate, the twenty-first output to the sixth input of the tenth OR gate, the second input of the twelfth OR gate, and the seventh input of the fourth logical OR element, twenty-second output - to the ninth input of the second logical OR element, the third input of the twelfth logical OR element and the seventh input of the tenth logical OR element, the twenty-third output - to the fifth input of the tenth logical OR element and the fourth input of the twelfth logical element OR, twenty-fifth output - to the fifth input of the twelfth logical element OR, the eighth input of the fourth logical element OR and the fifth input of the ninth logical element OR, twenty-six output - to the seventh input of the ninth OR gate, the tenth input of the second OR gate and the sixth input of the twelfth OR gate, the twenty-seventh output - to the eighth input of the ninth OR gate and the seventh input of the twelfth OR gate, twenty-eighth output - to the sixth input the ninth OR gate, the seventh input of the second OR gate and the eighth input of the twelfth OR gate, the twenty-ninth output - to the ninth input of the fourth logical e OR element and the ninth input of the twelfth logical element OR, the thirty output to the sixth input of the second logical OR element and the tenth input of the twelfth logical element OR, the thirty first output to the first input of the twelfth logical element OR, the output of which is connected to the input of the fifth address of the memory unit, and the fifth input of the decoder is connected to the input of the ninth logical element NOT connected by the output to the input of the tenth short pulse generator, the output of which is connected to the ninth input of the sixth logical ment OR-connected tenth input to the output of the ninth short pulse shaper whose input is connected to the input of the ninth NAND gate, receiving the output of the fifth switch and the first memory register discharge fifth input, a fifth discharge outlet of which is connected to the fifth input of the second memory register discharge.

Пятое приемное реле и его связи обеспечивают контроль пятой уставки контролируемой величины. Девятый логический элемент НЕ, девятый и десятый формирователи коротких импульсов и их связи устанавливают моменты изменения состояния пятого канала. Одиннадцатый логический элемент ИЛИ, пятый индикатор состояния и их связи обеспечивают выдачу информации о сбое пятого канала. Двенадцатый логический элемент ИЛИ и его связи участвуют в формировании скорректированного кода.The fifth receiving relay and its connections provide control of the fifth setpoint of the monitored value. The ninth logical element is NOT, the ninth and tenth formers of short pulses and their connections establish the moments of change in the state of the fifth channel. The eleventh logical element OR, the fifth status indicator and their connections provide information about the failure of the fifth channel. The twelfth logical element OR and its connections are involved in the formation of the adjusted code.

На фиг. 1 представлена схема цифрового пятиканального реле с функцией реконструктивной диагностики, на фиг. 2 - эпюры сигналов на основных элементах устройства.In FIG. 1 is a diagram of a digital five-channel relay with reconstructive diagnostic function, FIG. 2 - diagrams of signals on the main elements of the device.

Реле (фиг. 1) включает первый 1, второй 2, третий 3 и четвертый 4 приемные реле (датчики) соответствующих уставок, дешифратор 5, первый 6, второй 7, третий 8, четвертый 9, пятый 10, шестой 11, седьмой 12, восьмой 13, девятый 14 и десятый 15 логические элементы ИЛИ, первый 16, второй 17, третий 18, четвертый 19, пятый 20 и шестой 21 логические элементы И, первый 22, второй 23, третий 24, четвертый 25, пятый 26, шестой 27, седьмой 28 и восьмой 29 логические элементы НЕ, элемент задержки 30, первый 31, второй 32, третий 33, четвертый 34, пятый 35, шестой 36, седьмой 37 и восьмой 38 формирователи коротких импульсов, первый 39 и второй 40 регистры памяти, блок памяти 41, первый 42, второй 43, третий 44 и четвертый 45 индикаторы сбоя соответствующих каналов и шину СБРОС 46, пятое приемное реле (датчик) 47, девятый логический элемент НЕ 48, девятый 49 и десятый 50 формирователи коротких импульсов, одиннадцатый 51 и двенадцатый 52 логические элементы ИЛИ, пятый 53 индикатор сбоя канала.The relay (Fig. 1) includes the first 1, second 2, third 3 and fourth 4 receiving relays (sensors) of the respective settings, decoder 5, first 6, second 7, third 8, fourth 9, fifth 10, sixth 11, seventh 12, eighth 13, ninth 14 and tenth 15 logical elements OR, first 16, second 17, third 18, fourth 19, fifth 20 and sixth 21 logic elements And, first 22, second 23, third 24, fourth 25, fifth 26, sixth 27 , seventh 28 and eighth 29 logic elements NOT, delay element 30, first 31, second 32, third 33, fourth 34, fifth 35, sixth 36, seventh 37 and eighth 38 formers pulses, the first 39 and second 40 memory registers, the memory block 41, the first 42, the second 43, the third 44 and the fourth 45 indicators of the failure of the corresponding channels and the bus RESET 46, the fifth receiving relay (sensor) 47, the ninth logical element NOT 48, the ninth 49 and tenth 50 are short pulse shapers, eleventh 51 and twelfth 52 are OR gates, fifth 53 is a channel failure indicator.

Реле работает следующим образом. Датчики 1, 2, 3, 4 и 47 настроены на параметры срабатывания соответственно U1, U2, U3, U4 и U5, причем U5>U4>U3>U2>U1 (фиг. 2). По мере возрастания контролируемой величины u(t) в момент времени t1 (фиг. 2) срабатывает датчик 1 и на его выходе появляется сигнал X1. На входе дешифратора 5 устанавливается код К5 (вх)=000012=110. На первом выходе дешифратора 5 появляется сигнал, который через элемент ИЛИ 12 поступает на вход первого адреса блока памяти 41, по которому записан код 000012. В результате появляется сигнал u(t)>U1 на первом выходе блока памяти 41 (код КСАУ=000012), который поступает в систему автоматического управления (САУ).The relay operates as follows. Sensors 1, 2, 3, 4, and 47 are configured to operate parameters U 1 , U 2 , U 3 , U 4, and U 5 , respectively, with U 5 > U 4 > U 3 > U 2 > U 1 (Fig. 2) . As the controlled quantity u (t) increases at time t 1 (Fig. 2), sensor 1 is activated and signal X1 appears at its output. At the input of the decoder 5, the code K 5 ( input ) = 00001 2 = 1 10 is set . At the first output of the decoder 5, a signal appears which, through the OR element 12, is fed to the input of the first address of the memory block 41, by which the code 00001 2 is recorded. As a result, a signal u (t)> U 1 appears at the first output of the memory unit 41 (code K ACS = 00001 2 ), which enters the automatic control system (ACS).

В момент времени t2 (фиг. 2) срабатывает датчик 2 и на его выходе появляется сигнал Х2. На входе дешифратора 5 устанавливается код К5 (вх)=000112=310 и появляется сигнал на третьем его выходе, который через элемент ИЛИ 8 подается на вход второго адреса блока памяти 41, по которому записан код 000112. При этом в САУ с выхода блока памяти 41 поступают два сигнала u(t)>U1 и u(t)>U2 (код КСАУ=000112).At time t 2 (Fig. 2), sensor 2 is activated and signal X2 appears at its output. At the input of the decoder 5, the code K 5 ( input ) = 00011 2 = 3 10 is set and a signal appears on its third output, which, through the OR element 8, is fed to the input of the second address of the memory unit 41, by which the code 00011 2 is recorded. In this case, the ACS from the output of the memory unit 41 receives two signals u (t)> U 1 and u (t)> U 2 (code K ACS = 00011 2 ).

В момент времени t3 (фиг. 2) появляется сигнал Х3 на выходе датчика 3. На вход дешифратора 5 подается код К5 (вх)=001112=710. На седьмом выходе дешифратора 5 появляется сигнал, поступающий через элемент ИЛИ 13 на вход третьего адреса блока памяти 41, по которому записан код 001112. При этом в САУ с выхода блока памяти 41 поступают три сигнала u(t)>U1, u(t)>U2 и u(t)>U3 (код КСАУ=001112).At time t 3 (Fig. 2), a signal X 3 appears at the output of the sensor 3. At the input of the decoder 5, the code K 5 ( input ) = 00111 2 = 7 10 is supplied. At the seventh output of the decoder 5, a signal appears, arriving through the OR element 13 at the input of the third address of the memory unit 41, on which the code 00111 2 is recorded. In this case, the ACS from the output of the memory unit 41 receives three signals u (t)> U 1 , u (t)> U 2 and u (t)> U 3 (code K ACS = 00111 2 ).

При дальнейшем возрастании контролируемой величины u(t) в момент времени t4 (фиг. 2) срабатывает датчик 4 и на его выходе появляется сигнал Х4. На входе дешифратора 5 формируется код К5 (вх)=011112=1510. Появляется сигнал на пятнадцатом выходе дешифратора 5, который через элемент ИЛИ 10 проходит на вход четвертого адреса блока памяти 41, по которому записан код 011112. С выхода блока памяти 41 в САУ поступают четыре сигнала u(t)>U1, u(t)>U2, u(t)>U3 и u(t)>U4 (код КСАУ=011112).With a further increase in the controlled quantity u (t) at time t 4 (Fig. 2), sensor 4 is activated and signal X4 appears at its output. At the input of the decoder 5, the code K 5 ( input ) = 01111 2 = 15 10 is formed . A signal appears at the fifteenth output of the decoder 5, which passes through the OR element 10 to the input of the fourth address of the memory unit 41, on which the code 01111 2 is recorded. Four signals u (t)> U 1 , u (t)> U 2 , u (t)> U 3 and u (t)> U 4 (code K ACS = 01111 2 ) are received from the output of the memory unit 41 in the ACS.

По мере роста контролируемой величины в момент времени t5 (фиг. 2) появляется сигнал Х47 на выходе датчика 47. На вход дешифратора 5 подается код К5 (вх)=111112=3110. На тридцать первом выходе дешифратора 5 появляется сигнал, поступающий через элемент ИЛИ 52 подается на вход пятого адреса блока памяти 41, по которому записан код 111112. При этом в САУ с выхода блока памяти 41 поступают пять сигналов u(t)>U1, u(t)>U2, u(t)>U3, u(t)>U4 и u(t)>U5 (код КСАУ=11112).As the controlled value grows at time t 5 (Fig. 2), the signal X47 appears at the output of the sensor 47. The code K 5 ( input ) = 11111 2 = 31 10 is fed to the input of the decoder 5. At the thirty-first output of the decoder 5, a signal appears, which is transmitted through the OR element 52 and is fed to the input of the fifth address of the memory unit 41, according to which the code 11111 2 is recorded. At the same time, five signals u (t)> U 1 , u (t)> U 2 , u (t)> U 3 , u (t)> U 4 and u (t)> U are received from the output of the memory unit 41 5 (code K self-propelled guns = 1111 2 ).

При уменьшении контролируемой величины u(t) в момент времени t6 (фиг. 2) исчезает сигнал Х47 на выходе датчик 47 и на входе дешифратора 5 устанавливается код К5 (вх)=011112=1510. По сигналу с пятнадцатого выхода дешифратора 5, проходящему через элемент ИЛИ 10 на вход четвертого адреса на выходе блока памяти 41 появляются четыре сигнала u(t)>U1, u(t)>U2, u(t)>U3 и u(t)>U4 (код КСАУ=011112), поступающие в САУ.With a decrease in the controlled quantity u (t) at time t 6 (Fig. 2), the signal X47 at the output of sensor 47 disappears and the code K 5 ( input ) = 01111 2 = 15 10 is set at the input of decoder 5. According to the signal from the fifteenth output of the decoder 5 passing through the OR element 10 to the input of the fourth address, four signals u (t)> U 1 , u (t)> U 2 , u (t)> U 3 and u appear on the output of the memory unit 41 (t)> U 4 (code K self-propelled guns = 01111 2 ) entering the self-propelled guns.

В момент времени t7 (фиг. 2) исчезает сигнал Х4 на выходе датчик 4 и на входе дешифратора 5 устанавливается код К5 (вх)=001112=710. По сигналу с седьмого выхода дешифратора 5 в САУ с выхода блока памяти 41 подаются три сигнала u(t)>U1, u(t)>U2 и u(t)>U3 (код КСАУ=001112).At time t 7 (Fig. 2), the signal X4 at the output of sensor 4 disappears and the code K 5 ( input ) = 00111 2 = 7 10 is set at the input of decoder 5. According to the signal from the seventh output of the decoder 5, three signals u (t)> U 1 , u (t)> U 2 and u (t)> U 3 (code K ACS = 00111 2 ) are supplied to the ACS from the output of the memory unit 41.

В момент времени t8 (фиг. 2) исчезает сигнал Х3 на выходе датчик 3 и устанавливается код К5 (вх)=000112=310 на входе дешифратора 5. При этом с выхода блока памяти 41 подаются в САУ два сигнала u(t)>U1 и u(t)>U2 (код КСАУ=000112).At time t 8 (Fig. 2), the signal X3 at the output of sensor 3 disappears and the code K 5 (input) = 00011 2 = 3 10 is set at the input of decoder 5. At the same time, two signals u are sent to the ACS from the output of memory block 41 ( t)> U 1 and u (t)> U 2 (code K ACS = 00011 2 ).

Последующее уменьшение контролируемой величины u(t) приводит к исчезновению сигнала Х2 на выходе датчика 2 в момент времени t9 (фиг. 2) и установки кода К5 (вх)=000012=110 на входе дешифратора 5. В САУ с выхода блока памяти 41 подается один сигнал u(t)>U1 (код КСАУ=000012).A subsequent decrease in the controlled quantity u (t) leads to the disappearance of the signal X2 at the output of the sensor 2 at time t 9 (Fig. 2) and the setting of the code K 5 (input) = 00001 2 = 1 10 at the input of the decoder 5. To the ACS from the output of the memory unit 41, one signal u (t)> U 1 is supplied (code K ACS = 00001 2 ).

В момент времени t10 (фиг. 2) исчезает сигнал X1 на выходе датчика 1 и устанавливается код К5 (вх)=000002=010 на входе дешифратора 5. С нулевого выхода дешифратора 5 через элемент ИЛИ 6 подается сигнал на вход нулевого адреса блока памяти 41, по которому записан код 000002. При этом с выхода блока памяти 41 сигналы в САУ не подаются (код КСАУ=000002).At time t 10 (Fig. 2), the signal X1 at the output of the sensor 1 disappears and the code K 5 (input) = 00000 2 = 0 10 is set at the input of the decoder 5. From the zero output of the decoder 5, a signal is input to the zero input through the OR 6 element the address of the memory unit 41, to which the code 00000 2 is recorded. In this case, from the output of the memory unit 41, signals are not supplied to the self-propelled guns (code K self-propelled guns = 00000 2 ).

Таким образом при монотонном возрастании контролируемой величины u(t) наблюдается следующая последовательность появления кодов К5 (вх) на входе дешифратора 5 и выходе блока 41 памяти: 000002, 000012, 000112, 001112, 011112, 111112 а при монотонном убывании - 111112, 011112, 001112, 000112, 000012, 000002. Эта естественная последовательность кодов указывает на исправность каналов уставок. При этом код КСАУ на выходе блока 41 памяти совпадает с входным кодом К5 (вх) дешифратора 5 и поступает в САУ без коррекции.Thus, with a monotonous increase in the controlled quantity u (t), the following sequence of occurrence of codes K 5 (in) at the input of decoder 5 and the output of memory unit 41 is observed: 00000 2 , 00001 2 , 00011 2 , 00111 2 , 01111 2 , 11111 2 a at monotonous decrease - 11111 2 , 01111 2 , 00111 2 , 00011 2 , 00001 2 , 00000 2 . This natural sequence of codes indicates the health of the setpoint channels. In this case, the code K ACS at the output of the memory unit 41 coincides with the input code K 5 ( input ) of the decoder 5 and enters the ACS without correction.

При возникновении неисправности в каналах уставок на входе дешифратора 5 могут появиться сбойные коды К5 (вх): 000102, 001002, 001012, 001102, 010002, 010012, 010102, 010112, 011002, 011012, 011102, 100002, 100012, 100102, 100112, 101002, 101012, 101102, 101112, 110002, 110012, 110102, 110112, 111002, 111012 и 111102 которые требуют коррекции перед передачей в САУ.If a malfunction occurs in the setting channels at the input of the decoder 5, faulty codes K 5 ( input) may appear: 00010 2 , 00100 2 , 00101 2 , 00110 2 , 01000 2 , 01001 2 , 01010 2 , 01011 2 , 01100 2 , 01101 2 , 01110 2 , 10000 2 , 10001 2 , 10010 2 , 10011 2 , 10100 2 , 10101 2 , 10110 2 , 10111 2 , 11000 2 , 11001 2 , 11010 2 , 11011 2 , 11100 2 , 11101 2 and 11110 2 which require correction before transferring to self-propelled guns.

Выявление неисправного канала осуществляется путем сравнения текущего и предыдущего кодов на входе дешифратора 5, после чего с выходе блока 41 памяти выдается в САУ откорректированный код КСАУ.Identification of the faulty channel is carried out by comparing the current and previous codes at the input of the decoder 5, after which the corrected code K of the ACS is issued to the ACS with the output of the memory unit 41.

С появлением сигналов X1…Х4 и Х47 на выходе любого датчика 1…4 и 47 по фронту сигналов формирователи 31, 33, 35, 37 и 49 вырабатывают импульсы, которые поступают через элемент ИЛИ 11 и элемент задержки 30 на вход записи регистра памяти 39, в который записывается текущий входной код К5 (вх) дешифратора 5. При очередном изменении кода К5 (вх) импульсом с выхода элемента ИЛИ 11 производится перезапись предыдущего кода из регистра памяти 39 в регистр памяти 40. В регистр 39 с задержкой, обеспеченной элементом 30, осуществляется запись очередного текущего кода. Когда исчезают сигналы на выходе датчиков 1…4 и 4/, перезапись кодов в регистры 39 и 40 производится импульсами, сформированными по задним фронтам сигналов X1…Х4 и Х47 формирователями 32, 34, 36, 38 и 50, на которые поступают сигналы с выходов элементов НЕ 24, 25, 26, 27 и 48 соответственно. В результате в любой момент времени и при любом характере изменения контролируемой величины в регистр памяти 39 оказывается записан текущий код, а в регистр 40 - предыдущий код К5 (вх) с входа дешифратора 5.With the advent of the signals X1 ... X4 and X47 at the output of any sensor 1 ... 4 and 47 along the signal front, the drivers 31, 33, 35, 37 and 49 generate pulses that are transmitted through the OR element 11 and the delay element 30 to the input of the memory register 39, into which the current input code K 5 ( input ) of the decoder 5 is written. When the code K 5 ( input ) is changed again by a pulse from the output of the OR 11 element, the previous code is overwritten from the memory register 39 to the memory register 40. To the register 39 with a delay provided by the element 30, the next current code is recorded. When the signals at the output of sensors 1 ... 4 and 4 / disappear, the codes are rewritten into registers 39 and 40 by pulses generated on the trailing edges of the signals X1 ... X4 and X47 by the drivers 32, 34, 36, 38 and 50, to which the signals from the outputs elements NOT 24, 25, 26, 27 and 48, respectively. As a result, at any time and for any nature of the change in the controlled value, the current code appears in the memory register 39, and the previous code K 5 ( input ) from the input of the decoder 5 is written in the register 40.

Коррекция сбойных кодов осуществляется следующим образом.Correction of failed codes is as follows.

Код К5 (вх)=000102 на входе дешифратора 5 может появиться при сбое датчика 1 или 2. При этом появляется сигнал на втором выходе дешифратора 5, который поступает на первые входы логических элементов И 16 и 18. Если до момента изменения кода на выходе датчика 1 присутствовал сигнал, т.е. в предыдущем коде присутствует единица в первом разряде, сигнал с первого выхода регистра 40 поступает на второй вход элемента И 18. Появляется сигнал на выходе элемента И 18, который через элемент ИЛИ 7 поступает на вход индикатора 42, указывающего на сбой в канале первой уставки. Одновременно сигнал с выхода элемента И 18 через элемент ИЛИ 8 поступает на вход второго адреса блока памяти 41 и на его выходах появится скорректированный код 000112. Если до момента изменения кода на выходе датчика 1 сигнал отсутствовал, то на второй вход элемента И 16 поступает сигнал с выхода логического элемента НЕ 22. Появляется сигнал на выходе элемента И 16, который через элемент ИЛИ 9 подается на индикатор 43, указывающий на сбой канала второй уставки. Через элемент ИЛИ 6 сигнал с выхода элемента И 16 поступает на вход нулевого адреса блока памяти 41, на выходе которого появится скорректированный код КСАУ=000002.Code K 5 ( input ) = 00010 2 at the input of decoder 5 may appear when sensor 1 or 2 fails. In this case, a signal appears at the second output of decoder 5, which is fed to the first inputs of logic elements I 16 and 18. If, until the code changes to the output of sensor 1 was a signal, i.e. in the previous code, there is one in the first category, the signal from the first output of the register 40 goes to the second input of the And 18. element. There is a signal at the output of the And 18 element, which through the OR element 7 goes to the input of the indicator 42, indicating a failure in the channel of the first setting. At the same time, the signal from the output of the AND 18 element through the OR element 8 is fed to the input of the second address of the memory block 41 and the corrected code 00011 2 will appear at its outputs. If until the code change at the output of sensor 1 there was no signal, then the signal from the output of logical element NOT 22 is received at the second input of the AND 16 element. There is a signal at the output of the And 16 element, which is sent to the indicator 43 through the OR 9 element, indicating a channel failure second set point. Through the element OR 6, the signal from the output of the element And 16 is fed to the input of the zero address of the memory unit 41, the output of which will display the corrected code K ACS = 00000 2 .

Код К5 (вх)=001002 появляется в случае неисправности канала третий уставки. При этом появляется сигнал на четвертом выходе дешифратора 5, который через элемент ИЛИ 14 проходит на вход индикатора 44, указывающий на сбой канала третий уставки. В то же время через элемент ИЛИ 6 поступает сигнал на вход нулевого адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=000002.Code K 5 (in) = 00100 2 appears in the event of a channel malfunction of the third setting. In this case, a signal appears on the fourth output of the decoder 5, which passes through the OR element 14 to the input of the indicator 44, indicating a channel failure of the third setting. At the same time, through the element OR 6, a signal is input to the input of the zero address of the memory unit 41, the output of which appears the corrected code K ACS = 00000 2 .

Код К5 (вх)=001012 возникает при неисправности канала второй уставки. В этой ситуации появляется сигнал на пятом выходе дешифратора 5, который через элемент ИЛИ 9 подается на вход индикатора 43, диагностирующего сбой канала второй уставки. Одновременно через элемент ИЛИ 9 проходит сигнал на вход третьего адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=001112.Code K 5 (in) = 00101 2 occurs when the channel of the second setpoint is faulty. In this situation, a signal appears on the fifth output of the decoder 5, which, through the OR element 9, is fed to the input of the indicator 43, diagnosing a channel failure of the second setting. At the same time, a signal passes through the OR element 9 to the input of the third address of the memory unit 41, the output of which appears the corrected code K ACS = 00111 2 .

Код К5 (вх)=001102 вызван неисправностью канала первой уставки. В этом случае появляется сигнал на шестом выходе дешифратора 5, поступающий через элемент ИЛИ 7 на вход индикатора 42, указывающий на сбой канала первой уставки. Сигнал с шестого выхода дешифратора 5 также через элемент ИЛИ 13 проходит на вход третьего адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=001112.Code K 5 (in) = 00110 2 caused by a malfunction in the channel of the first setpoint. In this case, a signal appears on the sixth output of the decoder 5, coming through the OR element 7 to the input of the indicator 42, indicating a failure of the channel of the first setting. The signal from the sixth output of the decoder 5 also passes through the OR 13 element to the input of the third address of the memory block 41, the output of which appears the corrected code K ACS = 00111 2 .

Код К5 (вх)=010002 наблюдается при сбое канала четвертой уставки. При этом появляется сигнал на восьмом выходе дешифратора 5. Этот сигнал через элемент ИЛИ 15 поступает на вход индикатора 45, указывающего на сбой канала четвертой уставки, а через элемент ИЛИ 6 - на вход нулевого адреса блока памяти 41. На его выход подается скорректированный код КСАУ=000002.Code K 5 (in) = 01000 2 is observed when the channel of the fourth setting fails. In this case, a signal appears on the eighth output of the decoder 5. This signal through the OR element 15 is fed to the input of the indicator 45, indicating a failure of the fourth setpoint channel, and through the OR element 6, to the input of the zero address of the memory unit 41. The corrected code K is supplied to its output Self-propelled guns = 00000 2 .

Код К5 (вх)=010012 появляется в случае сбоя канала четвертой уставки (сбой двух каналов менее вероятен, чем сбой одного канала). В этом случае присутствует сигнал на девятом выходе дешифратора 5 с которого через элемент ИЛИ 15 сигнал проходит на вход индикатора 45, указывающего на сбой четвертого канала. Одновременно через элемент ИЛИ 12 сигнал поступает на вход первого адреса блока памяти 41, и на его выходе появляется скорректированный код КСАУ=000012.Code K 5 (in) = 01001 2 appears in the event of a channel failure of the fourth setting (a failure of two channels is less likely than a failure of one channel). In this case, there is a signal at the ninth output of the decoder 5 from which the signal passes through the OR element 15 to the input of the indicator 45, indicating a failure of the fourth channel. At the same time, through the OR element 12, the signal is input to the first address of the memory block 41, and the corrected code K ACS = 00001 2 appears at its output.

Код К5 (вх)=010102 вызван двойной неисправностью первого и третьего канала или неисправностью второго и четвертого канала. В обоих случаях появляется сигнал на десятом выходе дешифратора 5, который поступает на первые входы логических элементов И 17 и И 19.Code K 5 (in) = 01010 2 caused by a double malfunction of the first and third channel or a malfunction of the second and fourth channel. In both cases, a signal appears on the tenth output of the decoder 5, which is fed to the first inputs of the logic elements And 17 and And 19.

Если до момента изменения кода на выходах первого 1 и третьего 3 датчика присутствовал сигнал, то с первого и третьего выхода регистра 40 поступают сигналы на второй и третий входы элемента И 19. Сигнал с его выхода через элемент ИЛИ 7 подается на индикатор 42, указывающий на сбой канала первой уставки, а через элемент ИЛИ 14 - на индикатор 44, указывающий на сбой канала третий уставки. Одновременно с выхода элемента И 19 через элемент ИЛИ 10 сигнал поступает на вход четвертого адреса блока памяти 41, на выходе которого появится скорректированный код КСАУ=011112.If a signal was present at the outputs of the first 1 and third 3 sensors before the code was changed, then signals from the first and third outputs of register 40 are sent to the second and third inputs of element 19. The signal from its output through element OR 7 is fed to indicator 42, indicating channel failure of the first setting, and through the element OR 14 to the indicator 44, indicating a channel failure of the third setting. Simultaneously with the output of the AND 19 element through the OR 10 element, the signal is input to the fourth address of the memory block 41, the output of which will be the corrected code K ACS = 01111 2 .

Если до момента изменения кода на выходах второго 2 и четвертого 4 датчика сигнал отсутствовал, то сигналы низкого уровня со второго и четвертого входа регистра 40 инвертируются элементами НЕ 23 и 28, и на второй и третий входы элемента И 17 поступают сигналы открывающие его. Сигнал с выхода элемента И 17 через элемент ИЛИ 9 включает индикатор 43, показывающий на сбой канала второй уставки, а через элемент ИЛИ 15 - индикатор 45, показывающий на сбой канала четвертой уставки. В то же время сигнал с выхода элемента И 17 через элемент ИЛИ 6 проходит на вход нулевого адреса блока памяти 41, выдающий в САУ скорректированный код КСАУ=000002.If until the code change at the outputs of the second 2 and fourth 4 sensors there was no signal, then the low level signals from the second and fourth inputs of the register 40 are inverted by the elements NOT 23 and 28, and the signals opening it are received to the second and third inputs of the element And 17. The signal from the output of AND element 17 through the OR element 9 includes an indicator 43 indicating a channel failure of the second set point, and through an OR element 15, an indicator 45 indicating a channel failure of the fourth setting. At the same time, the signal from the output of the AND 17 element through the OR 6 element passes to the input of the zero address of the memory unit 41, which issues the corrected code K ACS = 00000 2 to the ACS .

Код К5 (вх)=010112 наблюдается при неисправности канала третий уставки. При этом появляется сигнал на одиннадцатом выходе дешифратора 5, который через элемент ИЛИ 14 поступает на вход индикатора 44, указывающего на сбой канала третий уставки. Одновременно через элемент ИЛИ 10 сигнал проходит на вход четвертого адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=011112.Code K 5 (input) = 01011 2 is observed when the channel malfunction is the third setting. When this occurs, a signal appears on the eleventh output of the decoder 5, which through the element OR 14 is fed to the input of the indicator 44, indicating a channel failure of the third setting. At the same time, through the OR element 10, the signal passes to the input of the fourth address of the memory unit 41, the output of which appears the corrected code K ACS = 01111 2 .

Код К5 (вх)=011002 может появиться при двойной неисправности каналов первой и второй уставки или при неисправности каналов третий и четвертой уставки. В этих случаях появляется сигнал на двенадцатом выходе дешифратора 5, поступающий на первые входы элементов И 20 и 21.Code K 5 (input) = 01100 2 may appear when the channels of the first and second settings are double malfunctioned or when the channels of the third and fourth settings malfunction. In these cases, a signal appears on the twelfth output of the decoder 5, arriving at the first inputs of the elements And 20 and 21.

Если до момента изменения кода на выходах первого 1 и второго 2 датчика присутствовал сигнал, то на второй и третий входы элемента И 20 поступают сигналы, которые открывают элемент И 20. С его выхода через элемент ИЛИ 7 подается сигнал на индикатор 42, сообщающий о сбое канала первой уставки, а через элемент ИЛИ 9 - на индикатор 43, сообщающий о сбое канала второй уставки. В то же время с выхода элемента И 20 через элемент ИЛИ 10 проходит сигнал на вход четвертого адреса блока памяти 41, который выдает скорректированный код КСАУ=011112.If a signal was present at the outputs of the first 1 and second 2 sensors before the code was changed, then signals are received at the second and third inputs of the And 20 element, which open the And 20 element. From its output, the OR indicator 7 sends a signal to the indicator 42, indicating a failure channel of the first setpoint, and through the element OR 9 to the indicator 43, reporting a failure of the channel of the second setpoint. At the same time, from the output of the AND 20 element, the OR signal 10 passes a signal to the input of the fourth address of the memory unit 41, which gives the corrected code K ACS = 01111 2 .

Если до момента изменения кода на выходах датчиков 3 и 4 сигнал отсутствовал, то с выхода элементов НЕ 28 и 29 на второй и третий входы элемента И 21 поступают сигналы, которые его открывают. С выхода элемента И 21 проходит сигнал через элемент ИЛИ 14 на индикатор 44, а через элемент ИЛИ 15 на индикатор 45. Индикаторы 44 и 45 указывают на сбои в третьем и четвертом каналах уставок. Одновременно с выхода элемента И 21 через элемент ИЛИ 6 проходит сигнал на вход нулевого адреса блока памяти 41, который подает в САУ скорректированный код КСАУ=00002.If until the code change at the outputs of sensors 3 and 4 there was no signal, then signals from the elements AND 21 open to the second and third inputs of element And 21 to the output of elements NOT 28 and 29. From the output of AND element 21, a signal passes through OR element 14 to indicator 44, and through OR element 15 to indicator 45. Indicators 44 and 45 indicate failures in the third and fourth setting channels. Simultaneously with the output of the AND 21 element, the OR signal 6 passes a signal to the input of the zero address of the memory unit 41, which supplies the corrected code K ACS = 0000 2 to the ACS .

Код К5 (вх)=011012 появляется в случае неисправности второго датчика 2. При этом появляется сигнал на тринадцатом выходе дешифратора 5, поступающий через элемент ИЛИ 9 на индикатор 43, указывающий на сбой канала второй уставки, а через элемент ИЛИ 10 сигнал поступает на вход четвертого адреса блока памяти 41, который выдает скорректированный код КСАУ=011112.Code K 5 (in) = 01101 2 appears in the event of a malfunction of the second sensor 2. At the same time, a signal appears on the thirteenth output of the decoder 5, coming through the OR element 9 to the indicator 43, indicating a channel failure of the second setting, and the signal is received through the OR element 10 the input of the fourth address of the memory block 41, which gives the corrected code K ACS = 01111 2 .

Код К5 (вх)=011102 наблюдается при неисправности первого датчика 1. Эта ситуация сопровождается появлением сигнала на четырнадцатом выходе дешифратора 5, который через элемент ИЛИ 7 включает индикатор 42, указывающий на сбой канала первой уставки. Одновременно сигнал через элемент ИЛИ 10 поступает на вход четвертого адреса блока памяти 41, который выдает скорректированный код КСАУ=011112.Code K 5 (in) = 01110 2 is observed when the first sensor 1 fails. This situation is accompanied by the appearance of a signal at the fourteenth output of the decoder 5, which through the OR element 7 turns on the indicator 42, indicating a channel failure of the first setting. At the same time, the signal through the OR element 10 is fed to the input of the fourth address of the memory unit 41, which gives the corrected code K ACS = 01111 2 .

Код К5 (вх)=100002 возникает при сбое первого датчика 1 и сопровождается сигналом на шестнадцатом выходе дешифратора 5. Этот сигнал проходя через элемент ИЛИ 7 включает индикатор 42, который указывает на неисправность канала первой уставки, и через элемент ИЛИ 6, поступая на вход нулевого адреса блока памяти 41 устанавливает скорректированный код КСАУ=000002.Code K 5 (input) = 10000 2 occurs when the first sensor 1 fails and is accompanied by a signal at the sixteenth output of the decoder 5. This signal passing through the OR element 7 turns on the indicator 42, which indicates a malfunction of the channel of the first setting, and through the OR element 6, to the input of the zero address of the memory block 41 sets the corrected code K ACS = 00000 2 .

Код К5 (вх)=100012 появляется при сбое пятого датчика при этом присутствует сигнал на семнадцатом выходе дешифратора 5. Сигнал с указанного выхода дешифратора через элемент ИЛИ 51 включает индикатор 53 сбоя пятого датчика, и через элемент ИЛИ 12 поступает на вход первого адреса блока памяти 41, устанавливая на его выходе скорректированный код КСАУ=000012.Code K 5 (input) = 10001 2 appears when the fifth sensor fails, while a signal is present at the seventeenth output of the decoder 5. The signal from the specified decoder output through the OR 51 element turns on the fifth sensor failure indicator 53, and through the OR 12 element is fed to the input of the first address of the memory block 41, setting the corrected code K ACS = 00001 2 at its output.

Код К5 (вх)=100102 наблюдается при одновременном сбое пятого 47 и второго 2 датчика, что вызывает появление сигнала на восемнадцатом выходе дешифратора. Этот сигнал через элементы ИЛИ 9 и 51 соответственно включает индикаторы 43 и 53, указывающие неисправные датчики. Одновременно сигнал с выхода дешифратора 5 через элемент ИЛИ 6 проходит на вход нулевого адреса блока памяти 41, который выдает скорректированный код КСАУ=000002.Code K 5 (input) = 10010 2 is observed when the fifth 47 and second 2 sensors fail simultaneously, which causes a signal to appear on the eighteenth output of the decoder. This signal through the elements OR 9 and 51, respectively, includes indicators 43 and 53, indicating faulty sensors. At the same time, the signal from the output of the decoder 5 through the OR element 6 passes to the input of the zero address of the memory block 41, which gives the corrected code K ACS = 00000 2 .

Код К5 (вх)=100112 возникает при сбое пятого датчика 47, что сопровождается появлением сигнала на девятнадцатом выходе дешифратора 5, который через элемент ИЛИ 51 включает индикатор 53, указывающий на неисправный элемент. Одновременно сигнал с выхода дешифратора 5 через элемент ИЛИ 8 поступает на вход второго адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=000112.Code K 5 (in) = 10011 2 occurs when the fifth sensor 47 fails, which is accompanied by the appearance of a signal at the nineteenth output of the decoder 5, which through the OR 51 element turns on the indicator 53, indicating a faulty element. At the same time, the signal from the output of the decoder 5 through the element OR 8 is fed to the input of the second address of the memory unit 41, the output of which appears the corrected code K ACS = 00011 2 .

Код К5 (вх)=101002 на входе дешифратора 5 может сформироваться при одновременном выходе из строя пятого 47 и третьего 3 датчика. При этом появляется сигнал на двадцатом выходе дешифратора 5, который через элемент ИЛИ 14 включает индикатор 44, а через элемент ИЛИ 51 - индикатор 53, указывающие на неисправность. Кроме того, сигнал с выхода дешифратора 5 через элемент ИЛИ 6 проходит на вход нулевого адреса блока памяти 41, с выхода которого в САУ поступает скорректированный код КСАУ=000002.Code K 5 (in) = 10100 2 at the input of the decoder 5 can be formed while the fifth 47 and third 3 sensors fail. When this occurs, a signal appears on the twentieth output of the decoder 5, which through the element OR 14 turns on the indicator 44, and through the element OR 51 - the indicator 53, indicating a malfunction. In addition, the signal from the output of the decoder 5 through the OR element 6 passes to the input of the zero address of the memory unit 41, from the output of which the corrected code K ACS = 00000 2 is sent to the ACS .

Код К5 (вх)=101012 появляется при одновременном сбое четвертого 4 и второго 2 датчика, что вызывает появление сигнала на двадцать первом выходе дешифратора 5. Сигнал с выхода дешифратора 5 через элементы ИЛИ 9 и 15 включают индикаторы 43 и 45 соответственно, а через элемент ИЛИ 52 проходит на вход пятого адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=111112.Code K 5 (input) = 10101 2 appears when the fourth 4 and second 2 sensors simultaneously fail, which causes a signal to appear at the twenty-first output of the decoder 5. The signal from the output of the decoder 5 through the elements OR 9 and 15 includes indicators 43 and 45, respectively, and through the OR element 52 passes to the input of the fifth address of the memory block 41, the output of which appears the corrected code K ACS = 11111 2 .

Код К5 (вх)=101102 наблюдается при одновременном сбое четвертого 4 и первого 1 датчика и сопровождается сигналом на двадцать втором выходе дешифратора 5. Этот сигнал через элементы ИЛИ 7 и 15 включают индикаторы 42 и 45 соответственно, и через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41. С выхода блока памяти в САУ поступает скорректированный код КСАУ=11112.Code K 5 (in) = 10110 2 is observed at the simultaneous failure of the fourth 4 and first 1 sensors and is accompanied by a signal at the twenty-second output of decoder 5. This signal through indicators OR 7 and 15 includes indicators 42 and 45, respectively, and through element OR 52 to the input of the fifth address of the memory block 41. From the output of the memory block in the ACS receives the corrected code K ACS = 1111 2 .

Код К5 (вх)=101112 возникает при сбое четвертого датчика 4 и дешифратор 5 выдает сигнал на двадцать третий выход. Сигнал с выхода дешифратора 5 через элемент ИЛИ 15 включает индикатор 45, а через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41, который представляет САУ скорректированный код КСАУ=111112.Code K 5 (I) = 10111 2 occurs when the fourth sensor 4 fails and the decoder 5 gives a signal to the twenty-third output. The signal from the output of the decoder 5 through the OR element 15 turns on the indicator 45, and through the OR element 52 it is fed to the input of the fifth address of the memory unit 41, which represents the corrected code K ACS = 11111 2 .

Код К5 (вх)=110002 появляется при одновременном сбое четвертого 4 пятого 47 датчика, что сопровождается сигналом на двадцать четвертом выходе дешифратора 5. Сигнал с выхода дешифратора 5 через элементы ИЛИ 15 и 51 включают индикаторы 45 и 53, а через элемент ИЛИ 6 подается на вход нулевого адреса блока памяти 41, выдающего в САУ скорректированный код КСАУ=000002.Code K 5 (I) = 11000 2 appears when the fourth 4 fifth 47 sensor fails simultaneously, which is accompanied by a signal at the twenty-fourth output of decoder 5. The signal from the output of decoder 5 through indicators OR 15 and 51 includes indicators 45 and 53, and through the element OR 6 is fed to the input of the zero address of the memory unit 41, which issues to the ACS the corrected code K ACS = 00000 2 .

Код К5 (вх)=110012 наблюдается, когда происходит одновременный сбой второго 2 третьего 3 датчика. При этом появляется сигнал на двадцать пятом выходе дешифратора 5. Этот сигнал через элементы ИЛИ 9 и 14 включает индикаторы 43 и 44, а через элемент ИЛИ 52 проходит на вход пятого адреса блока памяти 41, который выдает в САУ скорректированный код КСАУ=111112.Code K 5 (in) = 11001 2 is observed when the second 2 of the third 3 sensor fails simultaneously. In this case, a signal appears at the twenty-fifth output of the decoder 5. This signal through the elements OR 9 and 14 includes indicators 43 and 44, and through the element OR 52 passes to the input of the fifth address of the memory unit 41, which gives the corrected code K ACS = 11111 2 to the ACS .

Код К5 (вх)=110102 появляется при одновременном сбое первого 1 и третьего 3 датчика. Эта ситуация сопровождается появлением сигнала на двадцать шестом выходе дешифратора 5. Сигнал с выхода дешифратора 5 через элементы ИЛИ 7 и 14 включает индикаторы 42 и 44, и через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41. При этом с выхода блока памяти 41 в САУ поступает скорректированный код КСАУ=111112.Code K 5 (in) = 11010 2 appears when the first 1 and third 3 sensors fail at the same time. This situation is accompanied by the appearance of a signal at the twenty-sixth output of the decoder 5. The signal from the output of the decoder 5 through the elements OR 7 and 14 includes indicators 42 and 44, and through the element OR 52 it is fed to the input of the fifth address of the memory unit 41. At the same time, from the output of the memory unit 41 ACS receives the corrected code K ACS = 11111 2 .

Код К5 (вх)=110112 на входе дешифратора 5 формируется при сбое третьего датчика 3 и сопровождается появлением сигнала на двадцать седьмом выходе дешифратора 5. Этот сигнал через элемент ИЛИ 14 включает индикатор 44, и через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41, который выдает в САУ скорректированный код КСАУ=111112.Code K 5 (in) = 11011 2 at the input of the decoder 5 is formed when the third sensor 3 fails and is accompanied by a signal at the twenty-seventh output of the decoder 5. This signal through the OR 14 element turns on the indicator 44, and through the OR element 52 it goes to the input of the fifth address block memory 41, which issues in the self-propelled guns the corrected code K self-propelled guns = 11111 2 .

Код К5 (вх)=111002 наблюдается при одновременном сбое первого 1 и второго 2 датчиков. При этом появляется сигнал на двадцать восьмом выходе дешифратора 5. Сигнал с выхода дешифратора 5 через элементы ИЛИ 7 и 9 включают индикаторы 42 и 43, а через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41, который выдает в САУ скорректированный код КСАУ=111112.Code K 5 (in) = 11100 2 is observed at the same time the failure of the first 1 and second 2 sensors. In this case, a signal appears at the twenty-eighth output of the decoder 5. The signal from the output of the decoder 5 through the elements OR 7 and 9 includes indicators 42 and 43, and through the element OR 52 it is fed to the input of the fifth address of the memory unit 41, which gives the corrected code K to the self-propelled guns = 11111 2 .

Код К5 (вх)=111012 возникает в результате сбоя второго датчика 2 и сопровождается появлением сигнала на двадцать девятом выходе дешифратора 5. Этот сигнал через элемент ИЛИ 9 включает индикатор 43, а через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41. С выхода блока памяти 41в САУ поступает скорректированный код КСАУ=111112.Code K 5 (in) = 11101 2 arises as a result of the failure of the second sensor 2 and is accompanied by the appearance of a signal on the twenty-ninth output of the decoder 5. This signal through the OR 9 element turns on the indicator 43, and through the OR element 52 it enters the fifth address of the memory unit 41 .A corrected code K ACS = 11111 2 is received from the output of the memory unit 41 in the self-propelled guns.

Сбойный код К5 (вх)=111102 на входе дешифратора 5 формируется при сбое первого датчика 1. При этом появляется сигнал на тридцатом выходе дешифратора 5, который через элемент ИЛИ 7 включает индикатор 42, а через элемент ИЛИ 52 поступает на вход пятого адреса блока памяти 41, который выдает в САУ скорректированный код КСАУ=111112.Fault code K 5 (in) = 11110 2 at the input of decoder 5 is generated when the first sensor 1 fails. This causes a signal at the thirtieth output of decoder 5, which turns on indicator 42 through element OR 7 and goes to input of fifth address through element OR 52 block memory 41, which issues in the self-propelled guns the corrected code K self-propelled guns = 11111 2 .

В результате каждый сбойный код корректируется, а в САУ поступает достоверная информация.As a result, each failed code is corrected, and reliable information is received in the ACS.

Таким образом, реле имеет расширенные функциональные возможности, заключающиеся в повышении достоверности выходной информации путем введения функций диагностики измерительной части и каналов уставок реле и коррекции информации при сбоях по пяти каналам, что на четверть больше, чем у прототипа.Thus, the relay has enhanced functionality, which consists in increasing the reliability of the output information by introducing diagnostic functions of the measuring part and channels of the relay settings and information correction in case of failures on five channels, which is a quarter more than the prototype.

Источники информацииInformation sources

1. Сугаков В.Г. Основы автоматизации военных передвижных источников электрической энергии: учеб. пособие. - Кстово: НФВИУ, 2003. 168 с.1. Sugakov V.G. Fundamentals of automation of military mobile sources of electric energy: textbook. allowance. - Kstovo: NFVIU, 2003.168 s.

2. Дудченко В.Н., Аверкиев А.Н. Измерение неэлектрических величин: конспект лекций. - Кстово: НВВИКУ, 1997. 54 с.2. Dudchenko V.N., Averkiev A.N. Measurement of non-electric quantities: lecture notes. - Kstovo: NVVIKU, 1997.54 s.

3. Цифровой измеритель скорости вращения. Описание изобретения к авторскому свидетельству RU 1075167, 1984.3. Digital meter of rotation speed. Description of the invention to the copyright certificate RU 1075167, 1984.

4. Комплекс средств контроля дизеля КСКД 17.5. Техническое описание и инструкция по эксплуатации ЗУ2.008.006 ТО. 1994. С. 35-37.4. A set of control tools for diesel KSKD 17.5. Technical description and operating instructions ZU2.008.006 TO. 1994.S. 35-37.

5. Цифровое четырехканальное реле с функцией реконструктивной диагностики. Описание изобретения к патенту RU 2659990, 2018.5. Digital four-channel relay with reconstructive diagnostic function. Description of the invention to patent RU 2659990, 2018.

Claims (1)

Цифровое пятиканальное реле с функцией реконструктивной диагностики, содержащее пять приемных реле, с первого по восьмой формирователи коротких импульсов, дешифратор, первый и второй регистры памяти, блок памяти, элемент задержки, с первого по десятый логические элементы ИЛИ, с первого по шестой логические элементы И, с первого по восьмой логические элементы НЕ, выход первого из которых подключен к второму входу первого логического элемента И, а выход второго логического элемент НЕ подключен к второму входу второго логического элемента И, с первого по четвертый индикаторы состояния, причем к входу первого индикатора состояния подключен выход второго логического элемента ИЛИ, к входу второго индикатора состояния - выход четвертого логического элемента ИЛИ, а к входу четвертого индикатора состояния, подключен выход десятого логического элемента ИЛИ, первый вход которого связан с восьмым выходом дешифратора и третьим входом первого логического элемента ИЛИ, второй вход - с девятым выходом дешифратора и третьим входом седьмого логического элемента ИЛИ, третий и восьмой входы - с выходом второго логического элемента И, четвертым входом четвертого элемента ИЛИ и пятым входом первого логического элемента ИЛИ, четвертый вход - с выходом шестого логического элемента И, шестым входом первого логического элемента ИЛИ и четвертым входом девятого логического элемента ИЛИ, выход которого подключен к входу третьего индикатора состояния, а третий вход связан с выходом четвертого логического элемента И, третьим входом второго логического элемента ИЛИ и пятым входом пятого логического элемента ИЛИ, выход которого подключен к входу четвертого адреса блока памяти, а первый вход - к пятнадцатому выходу дешифратора, второй вход - к одиннадцатому выходу дешифратора и второму входу девятого логического элемента ИЛИ, третий вход - к тринадцатому выходу дешифратора и второму входу четвертого логического элемента ИЛИ, четвертый вход - к четырнадцатому выходу дешифратора и второму входу второго логического элемента ИЛИ, шестой вход - к выходу пятого логического элемента И, пятому входу второго логического элемента ИЛИ и пятому входу четвертого логического элемента ИЛИ, первый вход которого связан со вторым входом восьмого логического элемента ИЛИ и пятым выходом дешифратора, четвертый выход которого соединен со вторым входом первого логического элемента ИЛИ и первым входом девятого логического элемента ИЛИ, нулевой выход дешифратора - с первым входом первого логического элемента ИЛИ, первый выход - с первым входом седьмого логического элемента ИЛИ, второй выход - с первыми входами первого и третьего логических элементов И, третий выход - с первым входом третьего логического элемента ИЛИ, шестой выход - с третьим входом восьмого логического элемента ИЛИ и первым входом второго логического элемента ИЛИ, седьмой выход - с первым входом восьмого логического элемента ИЛИ, выход которого подключен к входу третьего адреса блока памяти, разряды выхода которого являются выходами реле, а вход нулевого адреса блока памяти соединен с выходом первого логического элемента ИЛИ, вход первого адреса - с выходом седьмого логического элемента ИЛИ, вход второго адреса - с выходом третьего логического элемента ИЛИ, третий вход которого связан с четвертым входом второго логического элемента ИЛИ и выходом третьего логического элемента И, второй вход которого связан со вторым входом четвертого логического элемента И, вторым входом пятого логического элемента И, входом первого логического элемента НЕ и первым разрядом выхода второго регистра памяти, второй разряд выхода которого подключен к входу второго логического элемента НЕ и третьему входу пятого логического элемента И, первый вход которого связан с двенадцатым выходом дешифратора и первым входом шестого логического элемента И, второй вход которого соединен с третьим входом второго логического элемента И и выходом седьмого логического элемента НЕ, а третий вход - с выходом восьмого логического элемента НЕ, вход которого связан с третьим входом четвертого логического элемента И и третьим разрядом выхода второго регистра памяти, четвертый разряд выхода которого подключен к входу седьмого логического элемента НЕ, а сбросовый вход второго регистра памяти - к шине СБРОС и сбросовому входу первого регистра памяти, вход записи которого соединен с выходом элемента задержки, разряды выхода - с соответствующими разрядами входа второго регистра памяти, а соответствующие разряды входа - с соответствующими разрядами входа дешифратора и выходами соответствующих приемных реле, кроме того, выход первого приемного реле подключен к входу первого формирователя коротких импульсов и входу третьего логического элемента НЕ, выход которого соединен с входом второго формирователя коротких импульсов, связанного выходом с первым входом шестого логического элемента ИЛИ, второй вход которого подключен к выходу первого формирователя коротких импульсов, третий вход - к выходу четвертого формирователя коротких импульсов, вход которого соединен с выходом четвертого логического элемента НЕ, вход которого связан с выходом второго приемного реле и входом третьего формирователя коротких импульсов, выход которого подключен к четвертому входу шестого логического элемента ИЛИ, пятый вход которого соединен с выходом шестого формирователя коротких импульсов, соединенного входом с выходом пятого логического элемента НЕ, вход которого связан с выходом третьего приемного реле и входом пятого формирователя коротких импульсов, подключенного выходом к шестому входу шестого логического элемента ИЛИ, седьмой вход которого соединен с выходом восьмого формирователя коротких импульсов, соединенного входом с выходом шестого логического элемента НЕ, вход которого соединен с выходом четвертого приемного реле и входом седьмого формирователя коротких импульсов, выход которого подключен к восьмому входу шестого логического элемента ИЛИ, связанного выходом с входом записи второго регистра памяти и входом элемента задержки, кроме того, выход первого логического элемента И подключен к четвертому входу первого логического элемента ИЛИ и третьему входу четвертого логического элемента ИЛИ, а десятый выход дешифратора соединен с первыми входами второго и четвертого логического элемента И, отличающееся тем, что с целью расширения функциональных возможностей снабжено пятым приемным реле, девятым логическим элементом НЕ, девятым и десятым формирователями коротких импульсов, одиннадцатым и двенадцатым логическими элементами ИЛИ, пятым индикатором состояния, вход которого подключен к выходу одиннадцатого логического элемента ИЛИ, первый вход которого связан с семнадцатым выходом дешифратора и третьим входом седьмого логического элемента ИЛИ, второй вход - с десятым входом четвертого логического элемента ИЛИ, восемнадцатым выходом дешифратора и восьмым входом первого логического элемента ИЛИ, третий вход - с шестым входом девятого логического элемента ИЛИ, двадцатым входом дешифратора и девятым входом первого логического элемента ИЛИ, четвертый вход - с девятым входом десятого логического элемента ИЛИ, двадцать четвертым выходом дешифратора и десятым входом первого логического элемента ИЛИ, пятый вход - с вторым входом третьего логического элемента ИЛИ и девятнадцатым выходом дешифратора, шестнадцатый выход которого подключен к седьмому входу первого логического элемента ИЛИ и восьмому входу второго логического элемента ИЛИ, двадцать первый выход - к шестому входу десятого логического элемента ИЛИ, второму входу двенадцатого логического элемента ИЛИ и седьмому входу четвертого логического элемента ИЛИ, двадцать второй выход - к девятому входу второго логического элемента ИЛИ, третьему входу двенадцатого логического элемента ИЛИ и седьмому входу десятого логического элемента ИЛИ, двадцать третий выход - к пятому входу десятого логического элемента ИЛИ и четвертому входу двенадцатого логического элемента ИЛИ, двадцать пятый выход - к пятому входу двенадцатого логического элемента ИЛИ, восьмому входу четвертого логического элемента ИЛИ и пятому входу девятого логического элемента ИЛИ, двадцать шестой выход - к седьмому входу девятого логического элемента ИЛИ, десятому входу второго логического элемента ИЛИ и шестому входу двенадцатого логического элемента ИЛИ, двадцать седьмой выход - к восьмому входу девятого логического элемента ИЛИ и седьмым входом двенадцатого логического элемента ИЛИ, двадцать восьмой выход - к шестому входу девятого логического элемента ИЛИ, седьмому входу второго логического элемента ИЛИ и восьмому входу двенадцатого логического элемента ИЛИ, двадцать девятый выход - к девятому входу четвертого логического элемента ИЛИ и девятому входу двенадцатого логического элемента ИЛИ, тридцатый выход - к шестому входу второго логического элемента ИЛИ и десятому входу двенадцатого логического элемента ИЛИ, тридцать первый выход - к первому входу двенадцатого логического элемента ИЛИ, выход которого соединен с входом пятого адреса блока памяти, а пятый вход дешифратора связан с входом девятого логического элемента НЕ, связанного выходом с входом десятого формирователя коротких импульсов, выход которого соединен с девятым входом шестого логического элемента ИЛИ, подключенного десятым входом к выходу девятого формирователя коротких импульсов, вход которого связан с входом девятого логического элемента НЕ, выходом пятого приемного реле и пятым разрядом входа первого регистра памяти, пятый разряд выхода которого подключен к пятому разряду входа второго регистра памяти.A five-channel digital relay with reconstructive diagnostic function, containing five receiving relays, from the first to the eighth short pulse shapers, a decoder, the first and second memory registers, a memory unit, a delay element, the first to tenth logical elements OR, the first to sixth logical elements AND , from the first to the eighth logical elements are NOT, the output of the first of which is connected to the second input of the first logical element AND, and the output of the second logical element is NOT connected to the second input of the second logical element , from the first to the fourth status indicators, with the output of the second logical element OR connected to the input of the first status indicator, the output of the fourth logical element OR to the input of the second status indicator, and the output of the tenth logical element OR connected to the input of the fourth status indicator, the first input of which connected to the eighth output of the decoder and the third input of the first logical element OR, the second input to the ninth output of the decoder and the third input of the seventh logical element, the third and eighth input dy - with the output of the second AND gate, the fourth input of the fourth OR gate and the fifth input of the first OR gate, the fourth input - with the output of the sixth gate AND, the sixth input of the first OR gate and the fourth input of the ninth OR gate, the output of which is connected to the input of the third status indicator, and the third input is connected to the output of the fourth logical element AND, the third input of the second logical element OR and the fifth input of the fifth logical element OR, the output of which is under is connected to the input of the fourth address of the memory block, and the first input to the fifteenth output of the decoder, the second input to the eleventh output of the decoder and the second input of the ninth logical element OR, the third input to the thirteenth output of the decoder and the second input of the fourth logical element OR, the fourth input to the fourteenth output of the decoder and the second input of the second logical element OR, the sixth input to the output of the fifth logical element AND, the fifth input of the second logical element OR and the fifth input of the fourth logical element nt OR, the first input of which is connected to the second input of the eighth logical element OR and the fifth output of the decoder, the fourth output of which is connected to the second input of the first logical element OR and the first input of the ninth logical element OR, the zero output of the decoder - with the first input of the first logical OR element, the first output is with the first input of the seventh logical element OR, the second output is with the first inputs of the first and third logical elements AND, the third output is with the first input of the third logical element OR, the sixth output - with the third input of the eighth logical element OR and the first input of the second logical element OR, the seventh output - with the first input of the eighth logical element OR, the output of which is connected to the input of the third address of the memory block, the output bits of which are relay outputs, and the input of the zero address of the block memory is connected to the output of the first logical element OR, the input of the first address is the output of the seventh logical element OR, the input of the second address is the output of the third logical element OR, the third input of which is connected to the first input of the second logical element OR and the output of the third logical element AND, the second input of which is connected to the second input of the fourth logical element And, the second input of the fifth logical element And, the input of the first logical element NOT and the first bit of the output of the second memory register, the second output bit of which is connected to the input of the second logical element NOT and the third input of the fifth logical element AND, the first input of which is connected with the twelfth output of the decoder and the first input of the sixth logical element And, the second input of which is connected to the third input of the second logical element AND and the output of the seventh logical element NOT, and the third input - with the output of the eighth logical element NOT, the input of which is connected to the third input of the fourth logical element AND and the third bit of the output of the second memory register, the fourth bit of the output which is connected to the input of the seventh logical element NOT, and the reset input of the second memory register is connected to the RESET bus and the reset input of the first memory register, the recording input of which is connected to the output of the back element Arms, output bits - with the corresponding bits of the input of the second memory register, and the corresponding bits of the input - with the corresponding bits of the decoder input and the outputs of the corresponding receiving relays, in addition, the output of the first receiving relay is connected to the input of the first short pulse generator and the input of the third logical element NOT, the output of which is connected to the input of the second short-pulse generator, connected by the output to the first input of the sixth logical element OR, the second input of which is connected to the output of the first about the short-pulse shaper, the third input is to the output of the fourth short-pulse shaper, the input of which is connected to the output of the fourth logical element NOT, the input of which is connected to the output of the second receiving relay and the input of the third short-pulse shaper, the output of which is connected to the fourth input of the sixth logical element OR the fifth input of which is connected to the output of the sixth short pulse shaper connected by the input to the output of the fifth logic element NOT, the input of which is connected to the output of the third the receiving relay and the input of the fifth short-pulse driver connected to the sixth input of the sixth logical element OR, the seventh input of which is connected to the output of the eighth short-pulse driver connected to the output of the sixth logical element NOT, the input of which is connected to the output of the fourth receiving relay and the seventh input short-pulse shaper, the output of which is connected to the eighth input of the sixth logical element OR, connected by the output to the recording input of the second memory register and the input ohm of the delay element, in addition, the output of the first logical element AND is connected to the fourth input of the first logical element OR and the third input of the fourth logical element OR, and the tenth output of the decoder is connected to the first inputs of the second and fourth logical element AND, characterized in that in order to expand the functionality is equipped with a fifth receiving relay, a ninth logical element NOT, a ninth and tenth short-pulse shaper, eleventh and twelfth logical elements OR, a fifth indie a stateator whose input is connected to the output of the eleventh logical element OR, the first input of which is connected to the seventeenth output of the decoder and the third input of the seventh logical element OR, the second input - with the tenth input of the fourth logical element OR, the eighteenth output of the decoder and the eighth input of the first logical element OR , the third input - with the sixth input of the ninth OR gate, the twentieth input of the decoder and the ninth input of the first OR gate, the fourth input - with the ninth input des of the logical OR, the twenty-fourth output of the decoder and the tenth input of the first logical OR, the fifth input with the second input of the third logical OR and the nineteenth output of the decoder, the sixteenth output of which is connected to the seventh input of the first logical OR and the eighth input of the second logical OR , twenty-first output - to the sixth input of the tenth logical element OR, the second input of the twelfth logical element OR and the seventh input of the fourth logical element OR And, the twenty-second output - to the ninth input of the second OR gate, the third input of the twelfth OR gate and the seventh input of the tenth OR gate, the twenty-third output - to the fifth input of the tenth OR gate and the fourth input of the twelfth OR gate, twenty-fifth output - to the fifth input of the twelfth logical element OR, the eighth input of the fourth logical element OR and the fifth input of the ninth logical element OR, the twenty-sixth output - to the seventh input of the ninth logical element OR, the tenth input of the second logical element OR and the sixth input of the twelfth logical element OR, the twenty-seventh output - to the eighth input of the ninth logical element OR and the seventh input of the twelfth logical element OR, the twenty-eighth output - to the sixth input of the ninth logical element OR, seventh the input of the second logical element OR and the eighth input of the twelfth logical element OR, the twenty-ninth output - to the ninth input of the fourth logical element OR and the ninth input of doors of the twelfth OR gate, the thirty output to the sixth input of the second OR gate and the tenth input of the twelfth OR gate, the thirty first output to the first input of the twelfth OR gate, the output of which is connected to the input of the fifth address of the memory block, and the fifth input of the decoder is connected with the input of the ninth logical element NOT connected by the output to the input of the tenth short pulse generator, the output of which is connected to the ninth input of the sixth logical element OR connected to the tenth the input to the output of the ninth short pulse generator, the input of which is connected to the input of the ninth logical element NOT, the output of the fifth receiving relay and the fifth discharge of the input of the first memory register, the fifth discharge of which is connected to the fifth discharge of the input of the second memory register.
RU2018143921A 2018-12-11 2018-12-11 Digital five-channel relay with reconstructive diagnostic function RU2706198C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018143921A RU2706198C1 (en) 2018-12-11 2018-12-11 Digital five-channel relay with reconstructive diagnostic function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018143921A RU2706198C1 (en) 2018-12-11 2018-12-11 Digital five-channel relay with reconstructive diagnostic function

Publications (1)

Publication Number Publication Date
RU2706198C1 true RU2706198C1 (en) 2019-11-14

Family

ID=68579964

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018143921A RU2706198C1 (en) 2018-12-11 2018-12-11 Digital five-channel relay with reconstructive diagnostic function

Country Status (1)

Country Link
RU (1) RU2706198C1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5740083A (en) * 1996-04-01 1998-04-14 Ford Motor Company Delta time measurement circuit for determining parameter derivatives of a rotational velocity sensor signal
US8634941B2 (en) * 2008-04-01 2014-01-21 Infineon Technologies Austria Ag System and method for multi-channel control system
RU2618495C1 (en) * 2016-03-30 2017-05-03 Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) Digital frequency relay with function of reconstructive diagnostics
RU2659990C1 (en) * 2017-07-04 2018-07-04 Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) Digital four-channel relay with the reconstructive diagnostics function
RU2671545C1 (en) * 2017-11-28 2018-11-01 Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) Digital five-channel relay with self-diagnostic function

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5740083A (en) * 1996-04-01 1998-04-14 Ford Motor Company Delta time measurement circuit for determining parameter derivatives of a rotational velocity sensor signal
US8634941B2 (en) * 2008-04-01 2014-01-21 Infineon Technologies Austria Ag System and method for multi-channel control system
RU2618495C1 (en) * 2016-03-30 2017-05-03 Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) Digital frequency relay with function of reconstructive diagnostics
RU2659990C1 (en) * 2017-07-04 2018-07-04 Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) Digital four-channel relay with the reconstructive diagnostics function
RU2671545C1 (en) * 2017-11-28 2018-11-01 Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) Digital five-channel relay with self-diagnostic function

Similar Documents

Publication Publication Date Title
RU2659990C1 (en) Digital four-channel relay with the reconstructive diagnostics function
RU2618495C1 (en) Digital frequency relay with function of reconstructive diagnostics
RU2706198C1 (en) Digital five-channel relay with reconstructive diagnostic function
RU2707420C1 (en) Four-channel digital relay with reconstructive diagnostics function
RU2671545C1 (en) Digital five-channel relay with self-diagnostic function
RU2685445C1 (en) Digital n-channel relay with self-diagnostic function
RU2345407C1 (en) Controller of interblock exchange channel
SU1644168A1 (en) Self-diagnosing paraphase asynchronous device
SU766053A1 (en) Majority-redundancy flip-flop
SU796916A1 (en) Memory unit monitoring device
SU1755283A1 (en) Device for simulating malfunctions
SU1043668A1 (en) Pulse counter checking device
SU731418A1 (en) Multichannel device for monitoring control systems
SU1177816A1 (en) Device for simulating computer failures
SU362333A1 (en) DEVICE FOR AUTOMATIC CHECKS
SU687600A1 (en) Device for the redundancy of two-position transducers
SU1644169A1 (en) Interruptions processing system controller
SU1062623A1 (en) Device for checking pulses
SU1381542A2 (en) Parameter controller
SU936005A1 (en) Shaft angular position-to-code converter testing device
SU942115A1 (en) Device for testing shaft angular position-to-code converters
SU1120338A1 (en) Device for checking digital units
SU819995A1 (en) Redundancy device
SU1365093A1 (en) Device for simulating communication systems
SU1485249A1 (en) Logic circuit check unit

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20201212