[go: up one dir, main page]

RU2422881C1 - FUNCTIONAL OUTPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER fΣ(Σ) IN POSITION FORMAT OF MULTIPLICAND [mj]f(2n) AND MULTIPLIER [ni]f(2n) (VERSIONS) - Google Patents

FUNCTIONAL OUTPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER fΣ(Σ) IN POSITION FORMAT OF MULTIPLICAND [mj]f(2n) AND MULTIPLIER [ni]f(2n) (VERSIONS) Download PDF

Info

Publication number
RU2422881C1
RU2422881C1 RU2010108238/08A RU2010108238A RU2422881C1 RU 2422881 C1 RU2422881 C1 RU 2422881C1 RU 2010108238/08 A RU2010108238/08 A RU 2010108238/08A RU 2010108238 A RU2010108238 A RU 2010108238A RU 2422881 C1 RU2422881 C1 RU 2422881C1
Authority
RU
Russia
Prior art keywords
logical
multiplier
linear
parallel
functional
Prior art date
Application number
RU2010108238/08A
Other languages
Russian (ru)
Inventor
Лев Петрович Петренко (UA)
Лев Петрович Петренко
Original Assignee
Лев Петрович Петренко
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Лев Петрович Петренко filed Critical Лев Петрович Петренко
Priority to RU2010108238/08A priority Critical patent/RU2422881C1/en
Application granted granted Critical
Publication of RU2422881C1 publication Critical patent/RU2422881C1/en

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

FIELD: information technology.
SUBSTANCE: in one version, the device has two logic structures, each consisting of j AND logic elements, a logic structure consisting of j+2 AND logic elements and a logic structure consisting of j+2 OR logic elements.
EFFECT: simple design of the multiplier and high speed of operation.
4 cl

Description

Текст описания приведен в факсимильном виде.

Figure 00000001
Figure 00000002
Figure 00000003
Figure 00000004
Figure 00000005
Figure 00000006
Figure 00000007
Figure 00000008
Figure 00000009
Figure 00000010
Figure 00000011
Figure 00000012
Figure 00000013
Figure 00000014
Figure 00000015
Figure 00000016
Figure 00000017
Figure 00000018
Figure 00000019
Figure 00000020
Figure 00000021
Figure 00000022
Figure 00000023
Figure 00000024
The text of the description is given in facsimile form.
Figure 00000001
Figure 00000002
Figure 00000003
Figure 00000004
Figure 00000005
Figure 00000006
Figure 00000007
Figure 00000008
Figure 00000009
Figure 00000010
Figure 00000011
Figure 00000012
Figure 00000013
Figure 00000014
Figure 00000015
Figure 00000016
Figure 00000017
Figure 00000018
Figure 00000019
Figure 00000020
Figure 00000021
Figure 00000022
Figure 00000023
Figure 00000024

Claims (4)

1. Функциональная входная структура параллельно-последовательного умножителя fΣ(Σ) в позиционном формате множимого [mj]f(2n) и множителя [ni]f(2n), которая включает сумматор для формирования промежуточной суммы [Sj+2]0 и линейные логические структуры f1([&j])-И и f2([&j])-И из «j» логических функций f(&)-И для формирования двух условно «i+1» и «i» частичных произведений, в которых первые функциональные входные связи являются функциональными входными связями входной структуры для приема аргумента ni и ni+1 множителя [ni]f(2n), а вторые функциональные входные связи являются функциональными входными связями входной структуры для приема соответствующего аргумента [mj] множимого [mj]f(2n), отличающаяся тем, что во входную структуру дополнительно введена линейная логическая структура f([&j+2])-И из «j+2» логических функций f(&)-И и линейная логическая структура f([}j+2])-ИЛИ из «j+2» логических функций f(})-ИЛИ для формирования результирующей суммы [Sj+2](i+1&i) двух условно «i+1» и «i» последовательных частичных произведений, при этом функциональные связи во входной структуре параллельно-последовательного умножителя fΣ(Σ) выполнены в соответствии с математической моделью вида
Figure 00000025

где
Figure 00000026
- линейная логическая структура f1-8([&j])-И, которая включает «j» логических функций f(&)-И
Figure 00000027
- линейная логическая структура f([}j+2])-ИЛИ, которая включает «j+2» логических функций f(})-ИЛИ.1. The functional input structure of a parallel-serial multiplier f Σ (Σ) in the positional format of the multiplier [m j ] f (2 n ) and the factor [n i ] f (2 n ), which includes an adder to form an intermediate sum [S j + 2 ] 0 and linear logical structures f 1 ([& j ]) - And and f 2 ([& j ]) - And from the "j" logical functions f (&) - And to form two conditionally "i + 1" and «i» partial products, in which the first function input connection are functional input connections for receiving input structure argument n i and n i + 1 multiplier [n i] f (2 n), and the second functional Rin dnye communications are functional input connections of the input structure for receiving the corresponding argument [m j] multiplicand [m j] f (2 n), characterized in that the upstream structure is further introduced linear logical structure of f ([& j + 2]) - and from "j + 2" logical functions f (&) - AND and the linear logical structure f ([} j + 2 ]) - OR from "j + 2" logical functions f (}) - OR to form the resulting sum [S j +2] (i + 1 & i) two conventionally «i + 1" and «i» successive partial products, wherein the functional relationship of the input structure parallel to serial factor f Σ (Σ) made in accordance with the mathematical model of the form
Figure 00000025

Where
Figure 00000026
- linear logical structure f 1-8 ([& j ]) - And, which includes the "j" logical functions f (&) - And
Figure 00000027
- linear logical structure f ([} j + 2 ]) - OR, which includes "j + 2" logical functions f (}) - OR. 2. Функциональная входная структура параллельно-последовательного умножителя fΣ(Σ) в позиционном формате множимого [mj]f(2n) и множителя [ni]f(2n), которая включает сумматор для формирования промежуточной суммы [Sj+2]0, отличающаяся тем, что во входную структуру дополнительно введены линейные логические структуры f1([& j])-И-НЕ, f2([& j])-И-НЕ из «j» логических функций f(&)-И-НЕ, f1([& j+2])-И-НЕ из «j+2» логических функций f(&)-И-НЕ и линейная логическая структура f1([& j+2])-И-НЕ из «j+2» логических функций f(&)-И-НЕ для формирования результирующей суммы [Sj+2](i+1&i) двух условно «i+1» и «i» последовательных частичных произведений, при этом функциональные связи во входной структуре параллельно-последовательного умножителя fΣ(Σ) выполнены в соответствии с математической моделью вида
Figure 00000028

где
Figure 00000029
- линейная логическая структура f([& j])-И-НЕ, которая включает «j» логических функций f(&)-И-НЕ.2. Functional input structure of a parallel-serial multiplier f Σ (Σ) in the positional format of the multiplier [m j ] f (2 n ) and the factor [n i ] f (2 n ), which includes an adder to form an intermediate sum [S j + 2 ] 0 , characterized in that linear logical structures f 1 ([ & j ]) - AND-NOT, f 2 ([ & j ]) - AND-NOT from the “j” logical functions f ( & ) AND-NOT, f 1 ([ & j + 2 ]) - AND NOT from the “j + 2” logical functions f ( & ) -AND NOT and the linear logical structure f 1 ([ & j + 2 ]) -AND NOT from the "j + 2" logical functions f ( & ) -AND NOT to form the resulting sum [S j + 2 ] (i + 1 & i) of two conditionally “i + 1” and “i” consecutive partial products, while the functional connections in the input structure of the parallel-serial multiplier f Σ (Σ) are made in accordance with a mathematical model of the form
Figure 00000028

Where
Figure 00000029
- the linear logical structure f ([ & j ]) - AND-NOT, which includes the "j" logical functions f ( & ) -AND-NOT. 3. Функциональная входная структура параллельно-последовательного умножителя fΣ(Σ) в позиционном формате множимого [mj]f(2n) и множителя [ni]f(2n), которая включает сумматор для формирования промежуточной суммы [S j+2]0 с измененным уровнем аналогового сигнала, отличающаяся тем, что во входную структуру дополнительно введены линейные логические структуры f1([}j])-ИЛИ, f2([}j])-ИЛИ из «j» логических функций f(})-ИЛИ, линейная логическая структура f1([}j+2])-ИЛИ из «j+2» логических функций f(})-ИЛИ и линейная логическая структура f1([& j+2])-И-НЕ из «j+2» логических функций f(&)-И-НЕ для формирования результирующей суммы [Sj+2](i+1&i) двух условно «i+1» и «i» последовательных частичных произведений, при этом функциональные связи во входной структуре параллельно-последовательного умножителя fΣ(Σ) выполнены в соответствии с математической моделью вида
Figure 00000030
3. The functional input structure of a parallel-serial multiplier f Σ (Σ) in the positional format of the multiplier [m j ] f (2 n ) and the factor [n i ] f (2 n ), which includes an adder to form an intermediate sum [ S j + 2 ] 0 with a changed level of the analog signal, characterized in that linear logic structures f 1 ([} j ]) - OR, f 2 ([} j ]) - OR from "j" logic functions f ( }) - OR, the linear logical structure f 1 ([} j + 2 ]) - OR from the "j + 2" logical functions f (}) - OR and the linear logical structure f 1 ([ & j + 2 ]) - AND -NOT of the "j + 2" logs eskih functions f (&) -And-NO to form the resultant sum [S j + 2] (i + 1 & i) two conventionally «i + 1" and «i» successive partial products, wherein the functional relationship of the input structure parallel to serial the multipliers f Σ (Σ) are made in accordance with a mathematical model of the form
Figure 00000030
 4. Функциональная входная структура параллельно-последовательного умножителя fΣ(Σ) в позиционном формате множимого [mj]f(2n) и множителя [ni]f(2n), которая включает сумматор для формирования промежуточной суммы [S j+2]0 с измененным уровнем аналогового сигнала, отличающаяся тем, что во входную структуру дополнительно введены линейные логические структуры f1([}& j])-ИЛИ-НЕ, f2([}& j])-ИЛИ-НЕ из «j» логических функций f(}&)-ИЛИ-НЕ, линейная логическая структура f([}& j+2])-ИЛИ-НЕ из «j+2» логических функций f(}&)-ИЛИ-НЕ и линейная логическая структура f([}j+2])-ИЛИ из «j+2» логических функций f(})-ИЛИ для формирования результирующей суммы [Sj+2](i+1&i) двух условно «i+1» и «i» последовательных частичных произведений, при этом функциональные связи во входной структуре параллельно-последовательного умножителя fΣ(Σ) выполнены в соответствии с математической моделью вида
Figure 00000031

где
Figure 00000032
- линейная логическая структура f1,2([}& j])-ИЛИ-НЕ, которая включает «j» логических функций f(}&)-ИЛИ-НЕ. 4. Functional input structure of a parallel-serial multiplier f Σ (Σ) in the positional format of the multiplier [m j ] f (2 n ) and the factor [n i ] f (2 n ), which includes an adder to form an intermediate sum [ S j + 2 ] 0 with a changed analog signal level, characterized in that linear logical structures f 1 ([} & j ]) - OR-NOT, f 2 ([} & j ]) - OR-NOT from " j "of logical functions f (} & ) - OR NOT, linear logical structure f ([} & j + 2 ]) - OR NOT from" j + 2 "logical functions f (} & ) - OR NOT and linear logical structure f ([} j + 2 ]) - OR from “j + 2” logical functions f (}) - OR to form the resulting sum [S j + 2 ] (i + 1 & i) of two conditionally “i + 1” and “i” consecutive partial products, while the functional relationships in the input structure of a parallel-serial multiplier f Σ (Σ) is made in accordance with a mathematical model of the form
Figure 00000031

Where
Figure 00000032
- the linear logical structure f 1,2 ([} & j ]) - OR NOT, which includes the "j" logical functions f (} & ) - OR NOT.
RU2010108238/08A 2010-03-04 2010-03-04 FUNCTIONAL OUTPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER fΣ(Σ) IN POSITION FORMAT OF MULTIPLICAND [mj]f(2n) AND MULTIPLIER [ni]f(2n) (VERSIONS) RU2422881C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2010108238/08A RU2422881C1 (en) 2010-03-04 2010-03-04 FUNCTIONAL OUTPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER fΣ(Σ) IN POSITION FORMAT OF MULTIPLICAND [mj]f(2n) AND MULTIPLIER [ni]f(2n) (VERSIONS)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2010108238/08A RU2422881C1 (en) 2010-03-04 2010-03-04 FUNCTIONAL OUTPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER fΣ(Σ) IN POSITION FORMAT OF MULTIPLICAND [mj]f(2n) AND MULTIPLIER [ni]f(2n) (VERSIONS)

Publications (1)

Publication Number Publication Date
RU2422881C1 true RU2422881C1 (en) 2011-06-27

Family

ID=44739390

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2010108238/08A RU2422881C1 (en) 2010-03-04 2010-03-04 FUNCTIONAL OUTPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER fΣ(Σ) IN POSITION FORMAT OF MULTIPLICAND [mj]f(2n) AND MULTIPLIER [ni]f(2n) (VERSIONS)

Country Status (1)

Country Link
RU (1) RU2422881C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2753184C1 (en) * 2020-12-26 2021-08-12 Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») Parametrizable single-stroke binary multiplier with fixed dot in direct and auxiliary code

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2012039C1 (en) * 1988-12-06 1994-04-30 Пензенский научно-исследовательский электротехнический институт Single-ended binary-digit multiplier
JP2000172487A (en) * 1998-12-10 2000-06-23 Nec Ic Microcomput Syst Ltd Multiplier circuit and method therefor
RU2378684C1 (en) * 2008-04-29 2010-01-10 Лев Петрович Петренко FUNCTIONAL INPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER OF POSITION-SIGN SYSTEM f(+/-) FORMAT

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2012039C1 (en) * 1988-12-06 1994-04-30 Пензенский научно-исследовательский электротехнический институт Single-ended binary-digit multiplier
JP2000172487A (en) * 1998-12-10 2000-06-23 Nec Ic Microcomput Syst Ltd Multiplier circuit and method therefor
RU2378684C1 (en) * 2008-04-29 2010-01-10 Лев Петрович Петренко FUNCTIONAL INPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER OF POSITION-SIGN SYSTEM f(+/-) FORMAT

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2753184C1 (en) * 2020-12-26 2021-08-12 Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») Parametrizable single-stroke binary multiplier with fixed dot in direct and auxiliary code

Similar Documents

Publication Publication Date Title
RU2378682C2 (en) INPUT STRUCTURE FOR PARALLEL ADDER IN POSITION-SIGN CODES f(+/-)(VERSIONS)
RU2386162C2 (en) FUNCTIONAL STRUCTURE OF PARALLEL ADDER FOR MULTIPLICATION, WHEREIN ARGUMENTS OFTERMS OF PARTIAL PRODUCTS ARE ARGUMENTS OF TERNARY NUMBER SYSTEM f(+1,0,-1) IN POSITIONAL-SIGN FORMAT THEREOF f(+/-) (VERSIONS)
RU2378684C1 (en) FUNCTIONAL INPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER OF POSITION-SIGN SYSTEM f(+/-) FORMAT
RU2422881C1 (en) FUNCTIONAL OUTPUT STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER fΣ(Σ) IN POSITION FORMAT OF MULTIPLICAND [mj]f(2n) AND MULTIPLIER [ni]f(2n) (VERSIONS)
RU2429565C1 (en) FUNCTIONAL STRUCTURE FOR LOGIC-DYNAMIC PROCESS OF CONVERTING POSITION CONDITIONALLY NEGATIVE ARGUMENTS «-»[ni]f(2n) INTO STRUCTURE OF ARGUMENTS "COMPLEMENTARY CODE" OF POSITION-SIGN FORMAT USING ARITHMETIC AXIOMS OF TERNARY NUMBER SYSTEM f(+1,0,-1) (VERSIONS)
RU2373563C1 (en) FUNCTIONAL STRUCTURE OF MULTIPLIER, IN WHICH INPUT ARGUMENTS HAVE FORMAT OF BINARY NUMERATION SYSTEM f(2n), AND OUTPUT ARGUMENTS ARE FORMMED IN FORMAT OF POSITION-SIGN NUMERATION SYSTEM f(+/-)
RU2443008C1 (en) FUNCTIONAL STRUCTURE OF A TRANSFORMER OF PRELIMINARY FA fΣ [ni]&[mi](2n) OF PARALLEL-SERIAL MULTIPLICATOR fΣ (Σ) CONDITIONALLY, OF "i" DIGIT TO SUM UP OF POSITIONAL ADDITIVE OF SUMS [ni]f(2n) AND [mi]f(2n) OF PARTIAL PRODUCTS USING ARITHMETICAL AXIOMS OF TERNARY NOTATION f(+1, 0, -1) WITH THE FORMATION OF A RESULTING SUM [SΣ]f(2n) IN A POSITIONAL FORMAT
RU2424549C1 (en) FUNCTIONAL STRUCTURE OF PRE-ADDER fΣ([mj]&[mj,0]) OF PARALLEL-SERIES MULTIPLIER fΣ(Σ) WITH PROCEDURE FOR LOGIC DIFFERENTIATION d/dn OF FIRST INTERMEDIATE SUM [S1 Σ]f(})- OR STRUCTURE OF ACTIVE ARGUMENTS OF MULTIPLICAND [0,mj]f(2n) and [mj,0]f(2n) (VERSIONS)
RU2422880C1 (en) FUNCTIONAL STRUCTURE FOR PARALLEL-SERIAL MULTIPLIER fΣ(Σ) IN POSITION FORMAT OF MULTIPLICANT [mj]f(2n) AND MULTIPLIER [ni]f(2n) WITH MINIMISED PROCEDURE OF FORMING FIRST LEVEL INTERMEDIATE SUMS f1..k[Sj+2] OF PARTIAL PRODUCTS, WHERE k IS NUMBER OF FIRST LEVEL INTERMEDIAT SUMS (VERSIONS)
RU2422879C1 (en) FUNCTIONAL STRUCTURE FOR PRE-ADDER OF PARALLEL-SERIAL MULTIPLIER fΣ(Σ) WITH MULTIPLICAND ARGUMENTS [mj]f(2n) AND MULTIPLIER ARGUMENTS [ni]f(2n) IN POSITION FORMAT (VERSIONS)
RU2480817C1 (en) FUNCTIONAL STRUCTURE OF ADDER f2(ΣCD) OF CONDITIONAL "k" BIT OF PARALLEL-SERIAL MULTIPLIER fΣ(ΣCD), IMPLEMENTING PROCEDURE FOR "DECRYPTION" OF INPUT STRUCTURES OF ARGUMENTS OF TERMS [1,2Sj h1]f(2n) AND [1,2Sj h2]f(2n) OF "COMPLEMENTARY CODE RU" POSITIONAL FORMAT BY APPLYING ARITHMETIC AXIOM OF TERNARY NUMBER SYSTEM f(+1,0,-1) AND LOGIC DIFFERENTIATION d1/dn → f1(+←↓-)d/dn OF ARGUMENTS IN COMBINED STRUCTURE THEREOF (VERSIONS OF RUSSIAN LOGIC)
Jujjavarapu et al. Verilog design, synthesis, and netlisting of IoT-based arithmetic logic and compression unit for 32 nm HVT cells
RU2445680C1 (en) FUNCTIONAL STRUCTURE OF THROUGH CARRY f1(←←)i+1 AND f2(←←)i OF CONVENTIONALLY "i+1" AND CONVENTIONALLY "i" DIGITS OF "k" GROUP OF ARGUMENTS OF MULTIPLICAND [ni]f(2n) OF PRELIMINARY SUMMATOR fΣ([ni]&[ni,0]) OF PARALLEL SERIES MULTIPLIER fΣ(Σ) (VERSIONS)
RU2429564C1 (en) FUNCTIONAL STRUCTURE OF PROCEDURE OF CONVERTING POSITION CONDITIONALLY NEGATIVE ARGUMENTS «-»[ni]f(2n) INTO STRUCTURE OF ARGUMENTS "COMPLEMENTARY CODE" OF POSITION-SIGN FORMAT USING ARITHMETIC AXIOMS OF TERNARY NUMBER SYSTEM f(+1,0,-1) (VERSIONS)
RU2363978C2 (en) Device for parallel boolean summation of analogue signals of terms equivalent to binary number system
RU2380740C2 (en) FUNCTIONAL STRUCTURE OF POSITION-SIGN ACCUMULATOR f(+/-) FOR COMBINATORIAL MULTIPLIER WHERE SUBPRODUCT OUTPUT ARGUMENTS ARE REPRESENTED IN BINARY FORMAT f(2n) (VERSIONS)
RU2439660C2 (en) FUNCTIONAL STRUCTURE OF PARALLEL-SERIES MULTIPLIER fΣ(Σ) IN POSITION FORMAT OF MULTIPLICAND [mj]f(2n) AND MULTIPLIER [ni]f(2n)
RU2424550C1 (en) FUNCTIONAL STRUCTURE OF SERIAL RIPPLE CARRIES fj+1(←←)+ and fj(←←)+ OF CONDITIONAL "I" FORMATION ZONE FOR CORRECTING RESULTANT SUM OF PRESUMMATION OF ACTIVE ARGUMENTS OF MULTIPLICANT [mj]f(2n) OF POSITIONAL FORMAT IN PARALLEL-SERIAL MULTIPLIER fΣ(Σ) (VERSIONS)
RU2375742C2 (en) Method of parallel boolean summation of analogue signals of terms equivalent to binary number system and device for realising said method
RU2390050C2 (en) FUNCTIONAL DESIGN OF PARALLEL POSITION-SIGN ADDER OF ARGUMENTS OF TERMS OF TWO FORMATS OF BINARY NUMBER SYSTEM f(2n) AND POSITION-SIGN NUMBER SYSTEM f(+/-) (VERSIONS)
RU2480814C1 (en) FUNCTIONAL OUTPUT STRUCTURE OF CONDITIONAL BIT "j" OF ADDER fCD(Σ)RU WITH MAXIMALLY MINIMISED PROCESS CYCLE ∆tΣ FOR ARGUMENTS OF TERMS OF INTERMEDIATE ARGUMENTS (2Sj)2 d1/dn "LEVEL 2" AND (1Sj)2 d1/dn "LEVEL 1" OF SECOND TERM AND INTERMEDIATE ARGUMENTS (2Sj)1 d1/dn "LEVEL 2" AND (1Sj)1 d1/dn "LEVEL 1" OF FIRST TERM OF "COMPLENTARY CODE RU" FORMAT WITH GENERATION OF RESULTANT ARGUMENTS OF SUM (2Sj)f(2n) "LEVEL 2" AND (1Sj)f(2n) "LEVEL 1" IN SAME FORMAT (VERSIONS OF RUSSIAN LOGIC)
RU2420868C1 (en) METHOD OF GENERATING TRANSFORMED ARGUMENTS OF ANALOGUE SIGNALS (0j)i AND (0j+1)i; END-TO-END PARALLEL SHIFT f(←←) FOR TRANSFORMING POSITION-SIGN ARGUMENTS OF ANALOGUE SIGNALS ±[nj]f(+/-) IN CONDITIONAL "i" MINIMISATION ZONE AND FUNCTIONAL STRUCTURE FOR IMPLEMENTING SAID METHOD (VERSIONS)
TW200502782A (en) Digital signal processor based on jumping floating point arithmetic
RU2437142C2 (en) METHOD OF PARALLEL-SERIAL MULTIPLICATION OF POSITIONAL ARGUMENTS OF ANALOGUE SIGNALS OF MULTIPLICAND [mj]f(2n) AND MULTIPLIER [ni]f(2n)
RU2439659C1 (en) METHOD OF LOGIC-DYNAMIC PROCESS OF SUMMATION OF POSITIONAL ARGUMENTS OF ANALOGUE SIGNALS [ni]f(2n) AND [mi]f(2n) WITH APPLICATION OF ARITHMETIC AXIOMS OF TERNARY NUMBER SYSTEM f(+1,0,-1) AND GENERATION OF RESULTING SUM OF ANALOGUE SIGNALS [Sj]f(2n) IN POSITIONAL FORMAT (RUSSIAN LOGIC)