RU2200351C2

RU2200351C2 - Superhigh-speed superintegrated large-scale metal-oxide-superconductor random-access memory built around avalanche transistors

Info

Publication number: RU2200351C2
Application number: RU99122763/09A
Authority: RU
Inventors: А.Н. Бубенников; А.В. Зыков
Original assignee: Бубенников Александр Николаевич; Зыков Андрей Вячеславович
Priority date: 1999-10-29
Filing date: 1999-10-29
Publication date: 2003-03-10

Abstract

FIELD: integrated microelectronics structures; integrated locations of static memory and random-access memory of computers. SUBSTANCE: random-access memory has bistable locations of avalanche transistors, p- type control MOS transistor, bit and word buses, n-type read-out MOS transistor, and current generator. Memory operates in micropower mode of static power consumption (units-tens of nanowatt). EFFECT: adequate noise immunity, enhanced operating frequencies. 2 cl, 8 dwg

Description

Данное изобретение относится к устройствам и структурам интегральной микроэлектроники, в частности к интегральным ячейкам статической памяти и оперативным запоминающим устройствам (ОЗУ) БИС и ЭВМ. This invention relates to devices and structures of integrated microelectronics, in particular to integrated cells of static memory and random access memory (RAM) LSI and computer.

Фундаментальной проблемой разработки элементной базы БИС и ЭВМ является увеличение уровня интеграции устройств динамической и статической памяти, увеличения плотности упаковки бистабильных ячеек (БЯ), уменьшения размеров БЯ, количества рабочих шин, а также снижение мощности потребления БЯ ОЗУ, увеличения их нагрузочной способности и соответствующего системного быстродействия в компоновочном пространстве БИС. Переход к субмикронным и глубокосубмикронным технологиям позволяет резко снизить размеры и рабочие площади БЯ, однако проблема увеличения рабочих частот при дальнейшем снижении и мощности потребления остается критической для перспективных ультраБИС (УБИС). The fundamental problem of developing the element base of LSI and computers is to increase the level of integration of dynamic and static memory devices, increase the packing density of bistable cells (BJ), reduce the size of the BJ, the number of working buses, as well as reduce the power consumption of the BJ RAM, increase their load capacity and the corresponding system performance in the LSI layout space. The transition to submicron and deep-submicron technologies can drastically reduce the size and working area of nuclear warheads, however, the problem of increasing operating frequencies with a further decrease in power consumption is still critical for promising ultra-high-speed VLSI (UBIS).

Увеличение рабочих частот микропроцессорных (МП) КМОП УБИС до 300-600 МГц, правда, ценой увеличения потребляемой мощности вплоть до 30-80 Вт/кристалл обострило проблематику разрыва в производительности логических МП систем и систем динамических запоминающих устройств (ДОЗУ, DRAM), рабочая частота которых определяется как F(ДОЗУ)=1/время выборки. Чтобы избежать потерь системного быстродействия перспективных процессорных глубокосубмикронных и наноэлектронных КБИ-КБИКМОП/КМОП УБИС для широкого класса ЭВМ от персональных до суперкомпьютеров с рабочими гигагерцовыми частотами, возможны две альтернативы развития. Во-первых, использование значительно более быстродействующих архитектур ДОЗУ - SDRAM, RAMBUS, SYNC LINK, реализованных по технологиям глубокого субмикрона. Во-вторых, использование стандартных экономичных по мощности и занимаемой площади глубоко субмикронных реализаций статической кэш-памяти ОЗУ (SRAM) для перспективных КМОП УБИС. В-третьих, поиск новых экономичных по мощности и занимаемой площади глубоко субмикронных реализаций сверхскоростной статической кэш-памяти ОЗУ (SRAM) для перспективных МП УБИС на новых физических принципах, например на (БЯ) с лавинными транзисторами и с управляющими МОП ключами. An increase in the operating frequencies of microprocessor (MP) CMOS UBIS to 300-600 MHz, however, at the cost of increasing power consumption up to 30-80 W / crystal, aggravated the problem of a gap in the performance of logical MP systems and systems of dynamic memory devices (DOS, DRAM), operating frequency which is defined as F (DOSE) = 1 / sampling time. To avoid the loss of system performance of promising processor deep-submicron and nanoelectronic KBI-KBIKMOP / CMOS UBIS for a wide class of computers from personal computers to supercomputers with working GHz frequencies, two development alternatives are possible. First, the use of significantly faster DOS architectures - SDRAM, RAMBUS, SYNC LINK, implemented using deep submicron technologies. Secondly, the use of standard power-saving and space-occupying deeply submicron realizations of static RAM cache (SRAM) for promising CMOS UBIS. Thirdly, the search for new low-power, space-efficient, deep-submicron realizations of ultra-high-speed static RAM cache (SRAM) for promising UBIS MPs based on new physical principles, for example, on (BN) with avalanche transistors and with MOS control keys.

Несмотря на значительно меньшее внимание, уделяемое в литературе и потоке НИОКР по созданию сверхбыстродействующих МП систем, третья альтернатива развития нам представляется весьма перспективной, открывающей новые колоссальные возможности плотноупакованной кэш-памяти для технологий глубокого субмикрона при создании новейших типов ЭВМ широкого назначения с субгигагерцовыми рабочими частотами. Despite the much less attention paid in the literature and the R&D stream on the creation of ultrafast MP systems, the third development alternative seems to us very promising, opening up new tremendous opportunities for close-packed cache memory for deep submicron technologies when creating the latest types of general-purpose computers with sub-GHz operating frequencies.

Таким образом, известны типовые двухмерные и трехмерные БЯ ДОЗУ на одном МОП-приборе и одном конденсаторе, запоминающем один бит информации, которые характеризуются очень высокой плотностью компоновки, однако невысоким быстродействием и использованием нежелательных циклов регенерации хранимой информации. Известны статические ОЗУ на триггерных БЯ с перекрестными связями, выполненных на двух транзисторах с высокоомными коллекторными нагрузками, или четырех МОП транзисторах (двух КМОП инверторах), содержащие, как еще два ключа - МОП транзистора выборки, соединенных со входами инверторов. Данные БЯ и собственно ОЗУ имеют невысокую плотность компоновки при достаточно высоком быстродействии. Thus, typical two-dimensional and three-dimensional BYA dosages are known on one MOS device and one capacitor that stores one bit of information, which are characterized by a very high density of arrangement, but low speed and the use of undesirable regeneration cycles of stored information. There are known static RAMs on cross-linked trigger BBs made on two transistors with high-impedance collector loads, or four MOS transistors (two CMOS inverters) containing, as two more keys, a MOS sample transistor connected to the inputs of the inverters. The data of the base unit and the RAM itself have a low configuration density with a sufficiently high speed.

Для того чтобы попытаться реализовать сверхвысокую плотность компоновки статических схем памяти, в [2] предложена БЯ на одном лавинном транзисторе с управляющим МОП-ключом. Фрагмент ОЗУ, выбранного нами в качестве прототипа, наиболее близкого к заявляемому объекту конструкционного решения. содержит бистабильную ячейку на лавинном транзисторе, база которого соединена со стоком управляющего р-МОП транзистора, исток которого соединен с битовой шиной, а затвор - со словной шиной, причем эмиттер лавинного транзистора соединен с общей шиной, а коллектор - с источником коллекторного напряжения. In order to try to realize an ultrahigh density of the arrangement of static memory circuits, in [2], an BY was proposed on the same avalanche transistor with a control MOS key. A fragment of RAM selected by us as a prototype closest to the claimed object of the structural solution. contains a bistable cell on the avalanche transistor, the base of which is connected to the drain of the control p-MOS transistor, the source of which is connected to the bit bus, and the gate to the word bus, the emitter of the avalanche transistor connected to the common bus, and the collector to the source of collector voltage.

Потенциальные возможности данного типа БЯ достаточно велики: 1) при хранении информации в них в отличие от БЯ ДОЗУ практически отсутствуют помехи от токов утечек МОП-приборов, 2) реализуется сверхвысокая плотность компоновки, для 1 мкм - технологии БЯ занимала площадь на кристалле всего 8.58 мкм² [1] . В то же время данные БЯ характеризуются низким системным быстродействием и значительной мощностью потребления в режиме хранения "1", около 0.45 мВт. Вопросы снижения статической мощности потребления БЯ и системной организации SRAM кэш-памяти при сохранении высокого потенциального быстродействия остаются открытыми.The potential possibilities of this type of Nuclear Warhead are quite large: 1) when information is stored in them, in contrast to the NW DOS, interference from leakage currents of MOS devices is practically absent, 2) an ultrahigh density of assembly is implemented, for 1 μm - the Nuclear Energy technology occupied an area on the crystal of only 8.58 μm ² [1]. At the same time, the data from the nuclear fuel are characterized by low system speed and significant power consumption in storage mode "1", about 0.45 mW. The issues of decreasing the static power consumption of the base unit and the system organization of the SRAM cache while maintaining high potential performance remain open.

Для повышения степени интеграции и быстродействия перспективных статических ОЗУ на лавинных транзисторах, конкурентных по всей совокупности параметров стандартным статическим КМОП-ОЗУ, требуются БИМОП БЯ с минимальным количеством рабочих шин, обеспечивающие высокую нагрузочную способность и малую потребляемую мощность для микромощных быстродействующих УБИС ОЗУ. To increase the degree of integration and speed of promising static RAM on avalanche transistors, competitive in the entire set of parameters with standard static CMOS RAM, BIMOP BY with a minimum number of working buses are required, providing high load capacity and low power consumption for micropower high-speed UBIS RAM.

Задачей изобретения является создание БЯ и фрагментов ОЗУ на лавинных транзисторах, обеспечивающих микромощный режим потребления статических мощностей (единицы - десятки нановатт), приемлемую помехоустойчивость работы, высокие рабочие частоты, уменьшение рабочей площади малокомпонентной БЯ для плотноупакованных УБИС. Дополнительными целями, ставящими достижение сверхинтеграции и сверхбыстродействия УБИС на заявляемых ОЗУ, являются: дополнительное значительное уменьшения площади кристалла при реализации совмещенных функционально-интегрированных БИКМОП структур, а также обеспечивающих сокращение площади кристалла, затрачиваемой на шинное соединение приборов и ячеек и на разводку питания. The objective of the invention is the creation of the core and fragments of RAM on avalanche transistors, providing a micropower mode of consumption of static powers (units - tens of nanowatts), acceptable noise immunity, high operating frequencies, reducing the working area of a small component base for close-packed UBIS. Additional goals that set the goal of achieving ultra-integration and ultra-fast performance of UBIS on the claimed RAM are: additional significant reduction in the crystal area when implementing combined functionally integrated BICMOS structures, as well as reducing the crystal area spent on bus connection of devices and cells and on power wiring.

Указанная задача достигается тем, что: 1) сверхбыстродействующее сверхинтегрированное БИМОП ОЗУ на лавинных транзисторах, содержащее бистабильные ячейки на лавинных транзисторах, база каждого из которых в ячейке соединена со стоком управляющего р-МОП транзистора, исток которого соединен с битовой шиной, а затвор - со словной шиной, отличающийся тем, что лавинный транзистор выполнен в виде двухэмиттерного транзистора, коллектор которого соединен с источником напряжения и каналом управляющего р-МОП транзистора, первый эмиттер соединен с битовой шиной, выходом ячейки и стоком общего для группы ячеек первого n-МОП транзистора считывания с соответствующими цепями смещающих напряжений на истоке и затворе, а второй эмиттер лавинного транзистора соединен с шиной первого генератора тока и стоком общего для группы ячеек второго n-МОП транзистора первого генератора тока с соответствующими цепями смещающих напряжений на затворе и истоке; 2) сверхбыстродействующее сверхинтегрированное БИМОП ОЗУ на лавинных транзисторах, содержащее бистабильные ячейки на лавинных транзисторах, база каждого из которых в ячейке соединена со стоком управляющего р-МОП транзистора, отличающийся тем, что лавинный транзистор выполнен в виде двухэмиттерного транзистора, коллектор которого соединен со словной шиной и затвором управляющего р-МОП транзистора, канал которого изолирован от других областей активных приборов, первый эмиттер соединен с битовой шиной, выходом ячейки и стоком общего для группы ячеек первого n-МОП транзистора считывания с соответствующими цепями смещающих напряжений на истоке и затворе, а второй эмиттер лавинного транзистора соединен с шиной первого генератора тока и стоком общего для группы ячеек второго п- МОП транзистора первого генератора тока с соответствующими цепями смещающих напряжений на затворе и истоке; 3) устройство по пп.1,2, отличающееся тем, что битовая шина соединена с базой входного транзистора переключателя тока, эмиттер которого соединен со вторым генератором тока и эмиттером опорного транзистора, коллектор которого соединен с выходом и через резистор с общей шиной, соединенной с коллектором входного транзистора, а база опорного транзистора - с источником варьируемого опорного напряжения. This problem is achieved by the fact that: 1) ultra-fast superintegrated BIMOP RAM on avalanche transistors containing bistable cells on avalanche transistors, the base of each of which in the cell is connected to the drain of the control p-MOS transistor, the source of which is connected to the bit bus, and the gate is connected to the bit bus bus, characterized in that the avalanche transistor is made in the form of a two-emitter transistor, the collector of which is connected to a voltage source and the channel of the control p-MOS transistor, the first emitter is connected to bus, cell output and drain common for a group of cells of the first n-MOS sensing transistor with the corresponding bias voltage circuits at the source and gate, and the second emitter of the avalanche transistor is connected to the bus of the first current generator and drain common to the group of cells of the second n-MOS transistor of the first a current generator with corresponding bias voltage circuits at the gate and source; 2) ultra-fast superintegrated BIMOP RAM on avalanche transistors, containing bistable cells on avalanche transistors, the base of each of which in the cell is connected to the drain of the control p-MOS transistor, characterized in that the avalanche transistor is made in the form of a two-emitter transistor, the collector of which is connected to the word and the gate of the control p-MOS transistor, the channel of which is isolated from other areas of active devices, the first emitter is connected to the bit bus, the output of the cell, and the drain common to groups of cells of the first n-MOSFET transistor with corresponding bias voltage circuits at the source and gate, and the second emitter of the avalanche transistor is connected to the bus of the first current generator and a drain common to the group of cells of the second p-MOSFET transistor of the first current generator with corresponding bias voltage circuits of the gate and source; 3) the device according to claims 1, 2, characterized in that the bit bus is connected to the base of the input transistor of the current switch, the emitter of which is connected to the second current generator and the emitter of the reference transistor, the collector of which is connected to the output and through the resistor to a common bus connected to the collector of the input transistor, and the base of the reference transistor - with a source of variable reference voltage.

Сущность изобретения и его отличительные от прототипа признаки заключаются в уникальной возможности обеспечения сверхбыстродействия в микромощном режиме, высокой помехоустойчивости и работоспособности БЯ на биполярных двухэмиттерных лавинных транзисторах в используемой схемотехнике эмиттерного повторителя, где в силу эффективного обнуления базового тока и связанного с этим увеличения коэффициента передачи тока В базовое сопротивление ни дает никакого вклада в потери системного быстродействия; при этом происходит максимально быстрая перезарядка нагрузочной емкости (битовой шины и др.). Реализуемый в БЯ и всем ОЗУ принцип функциональной интеграции - совмещения рабочих областей приборов и шин: битовой и выходной, словной и напряжения питания позволяет достичь сверхплотной упаковки БЯ, сравнимой с плотностью, достигаемой в ДОЗУ. Этому же способствует использование для многих БЯ единых генераторов тока и n-МОП транзистора разрядки, что при обеспечении малых площадей в статическом ОЗУ позволяет реализовать высокую работоспособность на высоких частотах в режиме нескольких единиц ГГЦ в микромощном режиме единиц ватт БЯ. Компромисс обеспечения требуемой помехоустойчивости в диапазоне высоких рабочих частот, реализуемый с помощью вводимого в ОЗУ порогового устройства на переключателе тока с переменным порогом в виде варьируемого опорного напряжения позволяет максимально реализовать высокий потенциал системного быстродействия, помехоустойчивости и надежности статических сверхинтегрированных ОЗУ. The essence of the invention and its distinguishing features from the prototype are the unique possibility of providing ultra-fast operation in micropower mode, high noise immunity and operational efficiency of bi-electric bipolar two-emitter avalanche transistors in the used emitter follower circuitry, where due to the effective zeroing of the base current and the associated increase in current transfer coefficient B basic resistance makes no contribution to the loss of system performance; In this case, the fastest reloading of the load capacity (bit bus, etc.) occurs. The principle of functional integration implemented in the base unit and all RAM is the combination of the working areas of the devices and buses: bit and output, word and supply voltage allows you to achieve super-dense packing of the base unit, comparable to the density achieved in the dose. This is also facilitated by the use of single current generators and an n-MOS discharge transistor for many BJs, which, while providing small areas in static RAM, allows for high performance at high frequencies in the mode of several GHz units in the micropower mode of units of watts of BJ. The compromise of ensuring the required noise immunity in the high operating frequency range, implemented by means of a threshold device introduced into RAM on a current switch with a variable threshold in the form of a variable reference voltage, maximizes the high potential of system performance, noise immunity, and reliability of static superintegrated RAM.

Рассмотрим перечень фигур графического изображения и примеры конкретного выполнения заявленного ОЗУ согласно пунктам изобретения в виде функционально-интегрированного конструктивного воплощения БЯ в кристалле пунктам формулы изобретения. Consider the list of figures of the graphic image and examples of specific performance of the claimed RAM according to the points of the invention in the form of a functionally integrated structural embodiment of the BY in the crystal to the claims.

На фиг.1 приведена принципиальная обобщенная схема главного фрагмента БЯ 1 сверхбыстродействующего сверхинтегрированного БИМОП ОЗУ на лавинном двухэмиттерном транзисторе 2, его база 3 соединена со стоком управляющего р-МОП транзистора 4, исток 5 которого соединен с битовой шиной 6, а затвор 7 - со словной шиной 8. Коллектор 9 двухэмиттерного транзистора 2 соединен с источником напряжения 10 и каналом 11 р-МОП транзистора 4. Первый эмиттер 12 лавинного транзистора 2 соединен с битовой шиной 6, выходом ячейки и стоком первого n-МОП транзистора считывания 13 с соответствующими цепями смещающих напряжений на истоке и затворе, а второй эмиттер 14 транзистора 2 соединен с шиной 15 общего для группы ячеек первого генератора тока и стоком второго n-МОП транзистора 16 с соответствующими цепями смещающих напряжений на затворе и истоке. Figure 1 shows a schematic generalized diagram of the main fragment of the base unit 1 of a superfast superintegrated BIMOP RAM on an avalanche two-emitter transistor 2, its base 3 is connected to the drain of the control p-MOS transistor 4, the source 5 of which is connected to the bit bus 6, and the gate 7 is connected to the word bus 8. The collector 9 of the two-emitter transistor 2 is connected to the voltage source 10 and the channel 11 of the p-MOS transistor 4. The first emitter 12 of the avalanche transistor 2 is connected to the bit bus 6, the cell output and the drain of the first n-MOS read transistor Ia 13 with respective chains of the biasing voltages at the source and gate, the second emitter 14 of transistor 2 is connected to a bus 15 in common for a group of cells of the first current generator and the drain of the second n-MOS transistor 16 with respective chains of the biasing voltage on the gate and source.

На фиг.2 приведена модифицированная схема главного фрагмента БЯ 1 сверхбыстродействующего сверхинтегрированного БИМОП ОЗУ на лавинном двухэмиттерном транзисторе 2. Коллектор 9 двухэмиттерного транзистора 2 в каждой ячейке соединен со словной шиной 8 ( совмещенной с шиной источника напряжения 10), затвором управляющего р-МОП транзистора 7, канал которого 11 изолирован от других областей активных приборов. Первый эмиттер 12 лавинного транзистора 2 соединен с битовой шиной 6, выходом ячейки и стоком общего для группы ячеек n-МОП транзистора разрядки 13 с соответствующими цепями смещающих напряжений на истоке и затворе, а второй эмиттер 14 транзистора 2 соединен с шиной 15 общего для группы ячеек первого генератора тока и стоком второго n-МОП транзистора 16 с соответствующими цепями смещающих напряжений на затворе и истоке. Figure 2 shows a modified circuit of the main fragment of the base unit 1 of a superfast superintegrated BIMOP RAM on an avalanche two-emitter transistor 2. The collector 9 of the two-emitter transistor 2 in each cell is connected to the word line 8 (combined with the bus of the voltage source 10), the gate of the control p-MOS transistor 7 whose channel 11 is isolated from other areas of active devices. The first emitter 12 of the avalanche transistor 2 is connected to the bit bus 6, the cell output and the drain of the discharge transistor 13 common to the group of cells of the n-MOS transistor 13 with the corresponding bias voltage circuits at the source and gate, and the second emitter 14 of the transistor 2 is connected to the bus 15 common to the group of cells the first current generator and the drain of the second n-MOS transistor 16 with the corresponding bias voltage circuits at the gate and source.

На фиг. 3 приведена обобщенная схема сверхбыстродействующего сверхинтегрированного БИМОП ОЗУ на базе технического решения БЯ (фиг.1) с использованием порогового устройства на переключателе тока. Битовая шина 6 соединена с базой входного транзистора 17 переключателя тока, эмиттер которого соединен с генератором тока 19 и эмиттером опорного транзистора 18, коллектор которого соединен с выходом и через резистор 20 с общей шиной, соединенной с коллектором входного транзистора 17, а база - с источником варьируемого опорного напряжения 21. In FIG. Figure 3 shows a generalized diagram of a superfast superintegrated BIMOP RAM based on the technical solution of the BN (Fig. 1) using a threshold device on a current switch. Bit bus 6 is connected to the base of the input transistor 17 of the current switch, the emitter of which is connected to the current generator 19 and the emitter of the reference transistor 18, the collector of which is connected to the output and through the resistor 20 with a common bus connected to the collector of the input transistor 17, and the base to the source variable reference voltage 21.

На фиг. 4 приведена обобщенная схема сверхбыстродействующго сверхинтегрированного БИМОП ОЗУ на базе технического решения БЯ (фиг.2) с использованием порогового устройства на переключателе тока. Битовая шина 6 соединена с базой входного транзистора 17 переключателя тока, эмиттер которого соединен с генератором тока 19 и эмиттером опорного транзистора 18, коллектор которого соединен с выходом и через резистор 20 с общей шиной, соединенной с коллектором входного транзистора, а база - с источником варьируемого опорного напряжения 21. In FIG. Figure 4 shows a generalized diagram of a superfast superintegrated BIMOP RAM based on the technical solution of the BN (Fig. 2) using a threshold device on a current switch. Bit bus 6 is connected to the base of the input transistor 17 of the current switch, the emitter of which is connected to the current generator 19 and the emitter of the reference transistor 18, the collector of which is connected to the output and through the resistor 20 with a common bus connected to the collector of the input transistor, and the base to a source of variable voltage reference 21.

Устройство на фиг. 1 работает следующим образом. При помощи МОП 4 и 13 ключей производится режим выбора БЯ для записи и считывания соответственно. В обратно смещенном коллекторном переходе транзистора 2 происходит лавинное умножение коллекторного тока. При некотором обратном коллекторном напряжении Ua добавочный лавинный коллекторный ток компенсирует компоненту диффузионного тока рекомбинации базы транзистора 2, что приводит к нулевому базовому току транзистора. Этому режиму соответствует хранение "1" БЯ. Хранение "0" происходит в режиме полного запирания транзистора 2. В первом случае потенциал базы равен Up-Ua, а протекающий сквозной ток определяется разностью этого потенциала и потенциала эмиттера; во втором случае потенциал базы равен нулю и сквозной ток равен нулю (за исключением утечек). В отличие от чисто динамических элементов памяти рассматриваемая БЯ (фиг.1) при хранении способна компенсировать постоянные помехи типа утечек тем большей величины, чем больше сквозной ток в режиме хранения "1". The device of FIG. 1 works as follows. Using the MOSFET 4 and 13 keys, the BY mode is selected for writing and reading, respectively. In the reverse biased collector junction of the transistor 2, an avalanche multiplication of the collector current occurs. At a certain reverse collector voltage Ua, an additional avalanche collector current compensates for the component of the diffusion current of the recombination base of transistor 2, which leads to a zero base current of the transistor. This mode corresponds to the storage of "1" BYU. Storage "0" occurs in the complete locking mode of the transistor 2. In the first case, the base potential is Up-Ua, and the flowing through current is determined by the difference between this potential and the emitter potential; in the second case, the base potential is zero and the through current is zero (with the exception of leaks). In contrast to purely dynamic memory elements, the considered BN (Fig. 1) during storage is able to compensate for constant noise type leaks the greater the greater, the greater the through current in the storage mode "1".

В режиме записи в БЯ осуществляется отпирание входного ключа на МОП-приборе и установка на информационной шине логического уровня, соответствующего стационарному напряжению на базе транзистора 2. При этом происходит перезарядка в основном коллекторной барьерной емкости через сопротивление входного ключа на МОП-приборе. Причем в отличие от динамического элемента, где для долговременного хранения необходимо использовать большую запоминающую емкость, здесь емкость значительно меньше, что приводит, во-первых, к экономии места на кристалле и, во-вторых, уменьшению времени ее перезарядки. При считывании информации осуществляют отпирание выходного ключа на МОП-приборе. При этом по активному фронту БЯ осуществляет перезарядку нагрузочной емкости в режиме эмиттерного повторителя (ЭП) с очень большим эффективным коэффициентом усиления по току В, в режиме эффективного нулевого базового тока при лавинном пробое. При работе на большую емкость поведение как ЭП, так и рассматриваемой БЯ по отношению к напряжению U (отклонение напряжения эмиттер-база от стационарного) и выходному току I можно аппроксимировать соотношением:
I=I₀[EXP(U/Uт)-1], (1)
где I₀ - статический эмиттерный ток. Отклонение напряжения на нагрузочной емкости С_L совпадает по абсолютной величине с U и имеет противоположный знак. Поэтому с учетом (1) для переходного процесса справедливо следующее соотношение:
C_LdU/dt=-I=-I₀[EXP(U/(Uт)-1]. (2)
При этом U(0) = ±U_л. Пусть время tk таково, что напряжение U опустилось до k-й части U_Л, т.е. U(tk)=kU_Л, тогда соотношение (2) может быть преобразовано к виду для времени переключения по уровню 1/2 логического перепада
t(1/2)=Т₀ ЕХР(-m/2)/m=t₀ EXP(-m/2). (3)
Это время оказывается экспоненциально мало с увеличением величины логического перепада. Например, при U_л, равном 0,4 В, m равно примерно 15 и ЕХР(-m/2) равно 4•6(10-4), т.е. наблюдается уменьшение t1/2 более чем на 4 порядка. Величину tk можно записать и по-другому:
tk=(T₀EXP(-km)/m=C_L(Uт/Ik). (4)
Следовательно, tk в (4) можно трактовать как характерное время перезарядки нагрузочной емкости на малом сигнале через дифференциальное сопротивление эмиттерного перехода при токе Ik. При больших величинах U и больших токах может оказаться, что главную роль играет не эмиттерный переход, а балластные сопротивления транзистора 2. В случае ЭП эти сопротивления складываются из сопротивления тела эмиттера и эффективного базового сопротивления, уменьшенного в В раз, которое в свою очередь складывается из собственно базового сопротивления и выходного сопротивления схемы задающей сигнал. В силу эффективного обнуления базового тока и связанного с этим увеличения В базовое сопротивление не дает никакого вклада.In the recording mode in the BC, the input key is unlocked on the MOS device and the logic level corresponding to the stationary voltage on the base of transistor 2 is installed on the information bus. In this case, the collector barrier capacitance is recharged through the input key resistance on the MOS device. Moreover, in contrast to the dynamic element, where for long-term storage it is necessary to use a large storage capacity, here the capacity is much smaller, which leads, firstly, to save space on the chip and, secondly, to reduce its recharge time. When reading information, the output key is unlocked on the MOS device. In this case, along the active front, the BN performs reloading of the load capacitance in the emitter follower (EF) mode with a very large effective current gain V, in the regime of effective zero base current during an avalanche breakdown. When working on a large capacitance, the behavior of both the EF and the considered BN with respect to the voltage U (deviation of the emitter-base voltage from the stationary one) and the output current I can be approximated by the ratio:
I = I ₀ [EXP (U / Ut) -1], (1)
where I ₀ is the static emitter current. The voltage deviation at the load capacitance C _L coincides in absolute value with U and has the opposite sign. Therefore, taking into account (1) for the transition process, the following relation holds:
C _L dU / dt = -I = -I ₀ [EXP (U / (Ut) -1]. (2)
Moreover, U (0) = ± U _l . Let time tk be such that the voltage U drops to the kth part of U _Л , i.e. U (tk) = kU _Л , then relation (2) can be converted to the form for the switching time at the level 1/2 of the logical difference
t (1/2) = T ₀ EXP (-m / 2) / m = t ₀ EXP (-m / 2). (3)
This time is exponentially small with an increase in the logical difference. For example, with U _l equal to 0.4 V, m is approximately 15 and EXP (-m / 2) is 4 • 6 (10-4), i.e. a decrease in t1 / 2 by more than 4 orders of magnitude is observed. The value of tk can be written in another way:
tk = (T ₀ EXP (-km) / m = C _L (Ut / Ik). (4)
Therefore, tk in (4) can be interpreted as the characteristic time of recharging the load capacitance on a small signal through the differential resistance of the emitter junction at current Ik. For large values of U and high currents, it may turn out that the main role is played not by the emitter junction, but by the ballast resistances of transistor 2. In the case of an ET, these resistances are composed of the resistance of the emitter body and the effective base resistance, reduced by a factor of time, which in turn consists of the actual base resistance and the output resistance of the circuit that sets the signal. Due to the effective zeroing of the base current and the associated increase in B, the base resistance makes no contribution.

Сформулируем ряд требований к сигналам на всех шинах фрагментов ОЗУ, представленных на фиг.1,3. В режимах хранения и записи на шине 10 установлено напряжение питания 3 В, в режиме считывания из ячеек, присоединенных к данной шине, на эту шину подается повышенное напряжение (увеличенное на 1.2 В). В режиме хранения и считывания столбца БЯ для закрытого ключа на затвор 7 р-МОП транзистора 4 подается высокое напряжение. В режиме записи столбца БЯ на затвор 7 р-МОП транзистора 4 подается низкое напряжение. Для битовой шины 6 в режиме хранения поддерживается напряжение Еп1, соответствующее логическому нулю при чтении. В режимах записи и считывания ключ на транзисторе 13 запирается, при записи на этой шине устанавливается напряжение на базе 3 лавинного транзистора 2 при хранении записываемого значения. Для битовой шины 6 при чтении записанного нуля на ней реализуется низкое напряжение менее Eon - при чтении будет большее напряжение, чем Еоп (фиг.3). We formulate a number of requirements for signals on all buses of RAM fragments, presented in Fig.1,3. In the storage and recording modes on the bus 10, the supply voltage of 3 V is set, in the read mode from the cells connected to this bus, an increased voltage (increased by 1.2 V) is applied to this bus. In the storage and reading mode of the BY column for the private key, a high voltage is supplied to the gate 7 of the p-MOS transistor 4. In the recording mode of the BY column, a low voltage is applied to the gate 7 of the p-MOS transistor 4. For bit bus 6 in storage mode, the voltage Ep1, which corresponds to a logical zero when reading, is maintained. In write and read modes, the key on the transistor 13 is locked, when recording on this bus, the voltage is set on the basis of 3 avalanche transistor 2 when storing the recorded value. For bit bus 6, when reading a recorded zero, a low voltage of less than Eon is realized on it - when reading, there will be a higher voltage than Eop (Fig. 3).

В схеме фрагментов ОЗУ, представленной на фиг.2, поз.4, достигнуто сокращение рабочих шин за счет совмещения шины 8 (на фиг.1) с шиной 10,что позволит увеличить интеграционный потенциал БЯ всего ОЗУ. В режиме хранения и чтения напряжения на шине 10 идентичны напряжениям на шине 10 схем на фиг.1, поз.3. В режиме записи на шину 10 подается низкое напряжение. Принцип работы схем на фиг.2, 4 идентичен принципу работы схемам на фиг.1, поз.3. In the scheme of RAM fragments presented in FIG. 2, item 4, the reduction of working tires is achieved by combining bus 8 (in FIG. 1) with bus 10, which will increase the integration potential of the base unit of the entire RAM. In the storage and reading mode, the voltages on the bus 10 are identical to the voltages on the bus 10 of the circuits in Fig. 1, item 3. In recording mode, a low voltage is applied to bus 10. The principle of operation of the circuits in figure 2, 4 is identical to the principle of operation of the circuits in figure 1, pos.3.

Включением порогового устройства (на битовую шину БЯ) на переключателе тока, выполненном на транзисторах 17 и 18, установкой опорного напряжения 21 мы задаем уровень детектирования считываемых сигналов на битовой шине. Этим достигается компромисс обеспечения требуемой помехоустойчивости и диапазоне высоких рабочих частот, что позволяет максимально реализовать высокий потенциал системного быстродействия, помехоустойчивости и надежности статических сверхинтегрированных ОЗУ. By turning on the threshold device (on the BY-bit) on the current switch made on transistors 17 and 18, by setting the reference voltage 21, we set the detection level of the read signals on the bit-bus. This achieves a compromise in ensuring the required noise immunity and a range of high operating frequencies, which allows us to maximize the high potential of system performance, noise immunity and reliability of static superintegrated RAM.

На фиг.5 представлено сечение функционально-интегрированной интегральной конструкции из двух БЯ с диэлектрической изоляцией для схемотехнических решений 1,3. Область базы биполярного транзистора 2 совмещена с областью 4 стока, область коллектора 9 совмещена с областью канала 11 р-МОП ключа. Столбцы ячеек разделены вертикальными канавками, заполненными окислом 22, все ячейки столбца имеют общий коллектор 9 (сильнолегированная шина 10). В третьем направлении Z в области базы 3 сформированы две эмиттерные области, первая 12 (указана на фиг.5) и 14 ( не указана на фиг.5). Эмиттеры 14 подключены к шине 15. Все эмиттеры 12 строки БЯ подключены к битовой шине 5. Словная шина 8 формирует затвор 7 р-МОП ключа. Figure 5 shows a cross section of a functionally integrated integrated design of two bytes with dielectric insulation for circuitry solutions 1,3. The base region of the bipolar transistor 2 is aligned with the drain region 4, the collector region 9 is aligned with the region of the channel 11 of the p-MOS key. Columns of cells are separated by vertical grooves filled with oxide 22, all cells of the column have a common collector 9 (heavily doped bus 10). In the third Z direction, two emitter regions are formed in the base 3 region, the first 12 (indicated in FIG. 5) and 14 (not shown in FIG. 5). The emitters 14 are connected to the bus 15. All the emitters 12 of the BY line are connected to the bit bus 5. The word bus 8 forms a gate 7 of the p-MOS key.

Предложеннная в заявке новая схемотехника сверхбыстродействующей, микромощной БЯ (фиг.1, 3) была промоделирована для технологии 0.15 мкм и функционально-интегрированной конструкции БЯ на двухэмит-терном транзисторе (фиг. 5). С помощью инструментария адекватного численного двумерного приборно-схемотехнического моделирования [2] проведен анализ возможностей по быстродействию и мощности, а также физических ограничений БЯ на масштабированных лавинных транзисторах в микромощном режиме Рс = 0.1-10 нВт. На фиг.6 представлены переходные процессы при считывании из БЯ при различных нагрузочных емкостях. На фиг.7, 8 представлены зависимости времени задержки от величины порога детектирования Еоп считываемого выходного потенциала (фиг.6) для различных емкостей и от нагрузочной емкости для различных пороговых напряжений Uon (и задаваемых уровней помехоустойчивости). Для увеличения интеграции УБИС ОЗУ необходимо максимально понижать статическую мощность БЯ. Уменьшения статического сквозного тока в БЯ осуществляется уменьшением тока генератора тока на n-МОП транзисторе 16. При этом можно избежать снижения быстродействия БЯ незначительным увеличением импульса коллекторного (а следовательно, и базового) напряжения, подаваемого при считывании. Снижение статического тока I₀ ограничено токами утечек Iу, соответственно необходимо, чтобы I₀>>Iу и не терялась информация в БЯ. При этом для статических мощностей БЯ менее 0.3-1 нВт, в рамках предлагаемых иерархических гигабитных архитектур статических ОЗУ реально достижимы f=1/Тдоступа свыше 3-5 ГГц, Рс(tд (БЯ))<2 •10^-19 Дж.The new circuitry proposed in the application for ultra-fast, micropowerful BJ (Figs. 1, 3) was modeled for 0.15 μm technology and a functionally integrated design of the BJ on a two-emitter transistor (Fig. 5). Using the tools of adequate numerical two-dimensional instrumentation and circuit simulation [2], the analysis of the speed and power capabilities, as well as the physical limitations of the BJ on scaled avalanche transistors in the micropower mode, Pc = 0.1-10 nW. Figure 6 presents the transients during reading from the BJ at various load capacities. Figures 7, 8 show the dependences of the delay time on the detection threshold value Eop of the read output potential (Fig. 6) for different capacities and on the load capacitance for different threshold voltages Uon (and specified noise immunity levels). To increase the integration of UBIS RAM, it is necessary to maximize the static power of the base unit. The reduction of the static through current in the BJ is achieved by decreasing the current of the current generator on the n-MOS transistor 16. In this case, it is possible to reduce the speed of the BJ by a slight increase in the collector pulse (and hence the base) voltage supplied during reading. The reduction of the static current I _{0 is} limited by the leakage currents Iу; accordingly, it is necessary that I ₀ >> Iу and information in the control room is not lost. At the same time, for the static power of the BN less than 0.3-1 nW, within the framework of the proposed hierarchical gigabit architectures of the static RAM, f = 1 / T access greater than 3-5 GHz, Pc (td (BN)) <2 • 10 ^-19 J. are actually achievable.

Технико-экономический эффект изобретения заключается в значительном увеличении системного быстродействия микромощных вариантов сверхинтегрированных ячеек памяти статических ОЗУ УБИС, а также возможности работы фрагментов ОЗУ при приемлемой помехоустойчивости, что весьма важно при построении сверхскоростных УБИС для перспективных микропроцессорных, супер-ЭВМ высших поколений, работающих с рабочими частотами в единицы-десятки ГГц для интеллектуальных систем наземного и космического базирования. The technical and economic effect of the invention is to significantly increase the system speed of micropower variants of ultra-integrated memory cells of static RAM UBIS, as well as the possibility of working fragments of RAM with acceptable noise immunity, which is very important when building ultra-high speed UBIS for advanced microprocessor, super-computers of higher generations working with workers frequencies of several tens of GHz for intelligent systems of ground and space based.

Источники
1. Sakui К., Hasegawa Т. et. al. A New Static Memory Cell Based on the Reverse Base Current Effect of Bipolar Transistors.- IEEE Trans., V.ED-36, pp.125-127 (прототип).Sources
1. Sakui K., Hasegawa T. et. al. A New Static Memory Cell Based on the Reverse Base Current Effect of Bipolar Transistors. - IEEE Trans., V.ED-36, pp. 125-127 (prototype).

2. Бубенников А.Н., Черняев А.В. Приборно-схемотехническое моделирование в САПР БИС. - Ассоциация разработчиков САПР БИС, ТРТИ, Таганрог, 1992. 2. Bubennikov A.N., Chernyaev A.V. Instrumentation and simulation in CAD BIS. - Association of CAD Developers BIS, TRTI, Taganrog, 1992.

Claims

1. An ultra-fast superintegrated BIMOP RAM on avalanche transistors containing a group of bistable cells on avalanche transistors, the base of the avalanche transistor in each bistable cell of the group is connected to the drain of the control p-MOS transistor, the source of which is connected to the bit bus, and the gate is connected to the word bus, the fact that the avalanche transistor in each bistable cell of the group is made in the form of a two-emitter transistor, the collector of which is connected to a voltage source and the channel of the control r-MOS trans of the resistor, the first emitter is connected to the bit bus, the output of the bistable cell and the drain of the common for a group of bistable cells n-MOS sensing transistor with the corresponding bias voltage circuits at the source and gate, and the second emitter of the avalanche transistor is connected to the current generator.

2. Ultra-fast superintegrated BIMOP RAM on avalanche transistors containing a group of bistable cells on avalanche transistors, the base of the avalanche transistor in each bistable cell of the group is connected to the drain of the control p-MOS transistor, the source of which is connected to a bit bus, characterized in that the avalanche bistable cell of the group is made in the form of a two-emitter transistor, the collector of which is connected to the word bus, power source and gate of the control p-MOS transistor, Kana which is isolated from other areas of active devices, the first emitter of the avalanche transistor is connected to the bit bus, the output of the bistable cell and the drain of a common for a group of bistable cells n-MOS sensing transistor with the corresponding bias voltage circuits at the source and gate, and the second emitter of the avalanche transistor is connected to the generator current.