[go: up one dir, main page]

RU2256210C2 - Device for inputting image into personal computer - Google Patents

Device for inputting image into personal computer Download PDF

Info

Publication number
RU2256210C2
RU2256210C2 RU2003114978/09A RU2003114978A RU2256210C2 RU 2256210 C2 RU2256210 C2 RU 2256210C2 RU 2003114978/09 A RU2003114978/09 A RU 2003114978/09A RU 2003114978 A RU2003114978 A RU 2003114978A RU 2256210 C2 RU2256210 C2 RU 2256210C2
Authority
RU
Russia
Prior art keywords
input
output
outputs
control unit
group
Prior art date
Application number
RU2003114978/09A
Other languages
Russian (ru)
Other versions
RU2003114978A (en
Inventor
А.Е. Архипов (RU)
А.Е. Архипов
рев С.В. Дегт (RU)
С.В. Дегтярев
В.С. Панищев (RU)
В.С. Панищев
В.С. Титов (RU)
В.С. Титов
Original Assignee
Курский государственный технический университет
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Курский государственный технический университет filed Critical Курский государственный технический университет
Priority to RU2003114978/09A priority Critical patent/RU2256210C2/en
Publication of RU2003114978A publication Critical patent/RU2003114978A/en
Application granted granted Critical
Publication of RU2256210C2 publication Critical patent/RU2256210C2/en

Links

Images

Landscapes

  • Small-Scale Networks (AREA)

Abstract

FIELD: computer science.
SUBSTANCE: device has CPU, control block, receipt register, buffer memory block, address counter, first and second channel transmitters blocks, PC connection block, amplifier, pulse generator, control signals generator, second receipt register, second buffer memory block, first, second and third buffer registers, receipt-transmission register, strings counter, adder, first string counter and digital comparator.
EFFECT: higher speed of operation.
2 cl, 2 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в системах технического зрения для ввода информации в ЭВМ.The invention relates to computer technology and can be used in vision systems for entering information into computers.

Известно устройство для ввода изображения в ЭВМ (А.С. № 1432494 СССР, кл. G 06 F 3/00, 1988 г., Бюл. № 39), содержащее регистр сдвига, блок управления, счетчик бит, регистр приема, счетчик адреса, формирователь импульсов, блок буферной памяти, блок канальных приемопередатчиков, блок связи с ЭВМ.A device for inputting an image into a computer (AS No. 1432494 USSR, class G 06 F 3/00, 1988, Bull. No. 39) containing a shift register, control unit, bit counter, reception register, address counter , pulse shaper, buffer memory unit, channel transceiver unit, computer communication unit.

Недостатком этого устройства является невысокое быстродействие, т.к. для ввода изображения в ЭВМ необходимо передавать устройству адрес каждого вводимого элемента изображения.The disadvantage of this device is its low speed, because To enter an image into a computer, it is necessary to transmit to the device the address of each input image element.

Наиболее близким к предлагаемому является устройство для ввода изображения в ЭВМ (Пат. № 2166790 РФ, кл. 7 G 06 F 3/00, 2000 г., Бюл. № 13), содержащее блок управления, регистр приема, блок буферной памяти, счетчик адреса, блок связи с ЭВМ, АЦП, первый и второй блоки канальных передатчиков.Closest to the proposed is a device for inputting an image into a computer (Pat. No. 2166790 RF, class 7 G 06 F 3/00, 2000, Bull. No. 13), containing a control unit, a reception register, a buffer memory unit, a counter addresses, computer communication unit, ADC, the first and second blocks of channel transmitters.

Недостатком этого устройства является невысокое быстродействие.The disadvantage of this device is its low speed.

Технической задачей устройства является повышение скорости ввода изображения в ЭВМ.The technical task of the device is to increase the speed of image input into a computer.

Техническая задача решается тем, что в устройство для ввода изображения в ЭВМ, содержащее АЦП, блок управления, регистр приема, блок буферной памяти, счетчик адреса, первый и второй блоки канальных передатчиков, блок связи с ЭВМ, введены усилитель, генератор импульсов, формирователь управляющих сигналов (ФУС), второй регистр приема, второй блок буферной памяти, первый, второй и третий буферные регистры, регистр приема-передачи, счетчик строк, сумматор, счетчик первой строки и цифровой компаратор, причем информационный выход телекамеры подключен ко входу усилителя, выход которого соединен со входом АЦП и с входом формирователя управляющих сигналов (ФУС), первая группа выходов которого соединена с первой группой входов блока управления, первый выход ФУС подключен к третьему входу регистра приема-передачи и к первому входу блока управления (БУ), а второй выход ФУС соединен со вторым входом счетчика первой строки, выход АЦП соединен с первым входом регистра приема-передачи, второй вход которого соединен с выходом генератора импульсов (ГИ) и с седьмым входом блока управления (БУ), восьмиразрядный выход регистра приема-передачи подключен ко входам данных первого и второго регистров приема, первый управляющий вход первого регистра приема соединен с первым управляющим входом первого блока буферной памяти и первым выходом третьей группы выходов БУ, второй управляющий вход первого регистра приема соединен с первым управляющим входом второго регистра приема и вторым выходом третьей группы выходов БУ, второй управляющий вход второго регистра приема соединен с первым управляющим входом второго блока буферной памяти и третьим выходом третьей группы выходов БУ, информационные выходы первого регистра приема подключены к информационным входам-выходам первого блока буферной памяти и информационным входам первого блока канальных передатчиков, информационные выходы которого вместе с информационными выходами второго блока канальных передатчиков являются группой выходов устройства для подключения к информационной шине ЭВМ, информационные выходы второго регистра приема подключены к информационным входам-выходам второго блока буферной памяти и информационным входам второго блока канальных передатчиков, управляющий вход первого и второго блоков канальных передатчиков подключен к первому выходу первой группы выходов БУ, вторые управляющие входы первого и второго блоков буферной памяти соединены со вторым выходом первой группы выходов БУ, третий выход первой группы выходов БУ соединен со входом разрешения выдачи информации третьего буферного регистра, информационные выходы которого объединены с информационными выходами первого буферного регистра и подключены к информационным входам-выходам первого и второго блоков буферной памяти, информационные входы третьего буферного регистра соединены с информационными выходами счетчика строк, первый вход которого подключен к шестому выходу второй группы выходов БУ, а второй вход счетчика строк подключен к пятому выходу второй группы выходов БУ, первый выход второй группы выходов БУ соединен со вторым входом счетчика длины строки, первый вход которого связан со вторым выходом второй группы выходов БУ, а информационные выходы счетчика длины строки подключены ко второй группе входов цифрового компаратора, выход которого связан с восьмым входом БУ, третий выход второй группы выходов БУ соединен со входом разрешения выдачи информации первого буферного регистра, четвертый выход второй группы выходов БУ соединен с первым входом счетчика первой строки, выходы которого подсоединены к первой группе входов сумматора, к информационным входам первого буферного регистра и к первой группе входов цифрового компаратора, кроме того, первый, второй и третий выходы четвертой группы выходов БУ соединены соответственно с первым, вторым и третьим входами счетчика адреса, выходы которого подключены к адресным входам первого и второго блоков буферной памяти и ко второй группе входов сумматора, выходы которого соединены с информационными входами второго буферного регистра, управляющий вход которого связан с четвертым выходом четвертой группы выходов БУ, информационные выходы второго буферного регистра подключены к информационным входам счетчика адреса, адресные линии шины ISA соединены с первой группой входов блока связи с ЭВМ, первый, второй и третий выходы которого связаны соответственно с первым, вторым и третьим входами второй группы входов БУ, управляющие линии шины ISA, а именно RESET, AEN, Т/С, IOR и DACK, подключены соответственно к шестому, пятому, четвертому, третьему и второму входам БУ, шестой вход БУ соединен также с третьим входом счетчика первой строки, а пятый вход БУ также связан с первым входом блока связи с ЭВМ, первый выход БУ соединен с управляющей линией DRQ шины ISA.The technical problem is solved in that in a device for inputting an image into a computer containing an ADC, a control unit, a reception register, a buffer memory unit, an address counter, the first and second channel transmitter units, a communication unit with a computer, an amplifier, a pulse generator, a control driver are introduced signals (FUS), the second reception register, the second buffer memory block, the first, second and third buffer registers, the transmit-receive register, the line counter, the adder, the first line counter and a digital comparator, and the camera information output is connected It is connected to the input of the amplifier, the output of which is connected to the ADC input and to the input of the control signal generator (FCS), the first group of outputs of which is connected to the first group of inputs of the control unit, the first output of the FCS is connected to the third input of the transmit-receive register and to the first input of the control unit (BU), and the second output of the FSF is connected to the second input of the counter of the first line, the ADC output is connected to the first input of the transmit-receive register, the second input of which is connected to the output of the pulse generator (GI) and to the seventh input of the control unit (BU), the eight-bit output of the transmit-receive register is connected to the data inputs of the first and second reception registers, the first control input of the first reception register is connected to the first control input of the first block of buffer memory and the first output of the third group of outputs of the control unit, the second control input of the first reception register is connected to the first control input the second reception register and the second output of the third group of outputs of the control unit, the second control input of the second reception register is connected to the first control input of the second block of buffer memory and the third output of the third group of outputs BU, the information outputs of the first reception register are connected to the information inputs and outputs of the first block of buffer memory and information inputs of the first block of channel transmitters, the information outputs of which together with the information outputs of the second block of channel transmitters are a group of outputs of the device for connecting to the information bus Computers, the information outputs of the second reception register are connected to the information inputs and outputs of the second block of buffer memory and information to the input inputs of the second block of channel transmitters, the control input of the first and second blocks of channel transmitters is connected to the first output of the first group of outputs of the control unit, the second control inputs of the first and second blocks of buffer memory are connected to the second output of the first group of outputs of the control unit, the third output of the first group of outputs of the control unit is connected to the permission input for issuing information of the third buffer register, the information outputs of which are combined with the information outputs of the first buffer register and connected to the information input am outputs of the first and second blocks of buffer memory, the information inputs of the third buffer register are connected to the information outputs of the line counter, the first input of which is connected to the sixth output of the second group of outputs of the control unit, and the second input of the line counter is connected to the fifth output of the second group of outputs of the control unit, the first output the second group of outputs of the control unit is connected to the second input of the line length counter, the first input of which is connected to the second output of the second group of outputs of the control unit, and the information outputs of the counter of line length are connected to the second group e inputs of a digital comparator, the output of which is connected to the eighth input of the control unit, the third output of the second group of outputs of the control unit is connected to the input of the information output of the first buffer register, the fourth output of the second group of outputs of the control unit is connected to the first input of the first line counter, the outputs of which are connected to the first group of inputs the adder to the information inputs of the first buffer register and to the first group of inputs of the digital comparator, in addition, the first, second and third outputs of the fourth group of outputs of the control unit are connected respectively to the first, second and third inputs of the address counter, the outputs of which are connected to the address inputs of the first and second blocks of the buffer memory and the second group of inputs of the adder, the outputs of which are connected to the information inputs of the second buffer register, the control input of which is connected with the fourth output of the fourth group of outputs of the control unit, the information outputs of the second buffer register are connected to the information inputs of the address counter, the address lines of the ISA bus are connected to the first group of inputs of the computer communication unit, the first, second and third outputs connected, respectively, with the first, second and third inputs of the second group of inputs of the control unit, the control lines of the ISA bus, namely RESET, AEN, T / C, IOR and DACK, are connected respectively to the sixth, fifth, fourth, third and second inputs of the control unit, the sixth the input of the control unit is also connected to the third input of the counter of the first line, and the fifth input of the control unit is also connected to the first input of the computer communication unit, the first output of the control unit is connected to the ISQ bus DRQ control line.

Сущность изобретения поясняется чертежами, где на фиг.1 представлена структурная схема устройства для ввода изображения в ЭВМ, а на фиг. 2 представлена схема блока управления.The invention is illustrated by drawings, where in Fig.1 shows a structural diagram of a device for inputting an image into a computer, and in Fig. 2 shows a diagram of a control unit.

Устройство для ввода изображения в ЭВМ содержит информационный вход 1, формирователь управляющих сигналов 2, усилитель 3, генератор импульсов 4, блок управления 5, блок связи с ЭВМ 6, АЦП 7, регистр приема-передачи 8, счетчик первой строки 9, счетчик длины строки 10, первый и второй регистры приема 11 и 12, сумматор 13, первый, второй и третий буферные регистры 14, 16 и 18, цифровой компаратор 15, счетчик строк 17, счетчик адреса 19, первый и второй блоки буферной памяти 20 и 21, первый и второй блоки канальных передатчиков 22 и 23, шину данных 24, адресную шину 25, шину управляющих сигналов 26, причем информационный выход телекамеры 1 подключен ко входу усилителя 3, выход которого соединен со входом АЦП 7 и с входом формирователя управляющих сигналов (ФУС) 2, первая группа выходов которого соединена с первой группой входов блока управления 5, первый выход ФУС 2 подключен к третьему входу регистра приема-передачи 8 и к первому входу блока управления (БУ) 5, а второй выход ФУС 2 соединен со вторым входом счетчика первой строки 9, выход АЦП 7 соединен с первым входом регистра приема-передачи 8, второй вход которого соединен с выходом генератора импульсов (ГИ) 4 и с седьмым входом блока управления (БУ) 5, восьмиразрядный выход регистра приема-передачи 8 подключен ко входам данных первого и второго регистров приема 11 и 12, первый управляющий вход первого регистра приема 11 соединен с первым управляющим входом первого блока буферной памяти 20 и первым выходом третьей группы выходов БУ 5, второй управляющий вход первого регистра приема 11 соединен с первым управляющим входом второго регистра приема 12 и вторым выходом третьей группы выходов БУ 5, второй управляющий вход второго регистра приема 12 соединен с первым управляющим входом второго блока буферной памяти 21 и третьим выходом третьей группы выходов БУ 5, информационные выходы первого регистра приема 11 подключены к информационным входам-выходам первого блока буферной памяти 20 и информационным входам первого блока канальных передатчиков 22, информационные выходы которого вместе с информационными выходами второго блока канальных передатчиков 23 являются группой выходов устройства для подключения к информационной шине ЭВМ 24, информационные выходы второго регистра приема 12 подключены к информационным входам-выходам второго блока буферной памяти 21 и информационным входам второго блока канальных передатчиков 23, управляющий вход первого и второго блоков канальных передатчиков 22 и 23 подключен к первому выходу первой группы выходов БУ 5, вторые управляющие входы первого и второго блоков буферной памяти 20 и 21 соединены со вторым выходом первой группы выходов БУ 5, третий выход первой группы выходов БУ 5 соединен со входом разрешения выдачи информации третьего буферного регистра 18, информационные выходы которого объединены с информационными выходами первого буферного регистра 14 и подключены к информационным входам-выходам первого и второго блоков буферной памяти 20 и 21, информационные входы третьего буферного регистра 18 соединены с информационными выходами счетчика строк 17, первый вход которого подключен к шестому выходу второй группы выходов БУ 5, а второй вход счетчика строк 17 подключен к пятому выходу второй группы выходов БУ 5, первый выход второй группы выходов БУ 5 соединен со вторым входом счетчика длины строки 10, первый вход которого связан со вторым выходом второй группы выходов БУ 5, а информационные выходы счетчика длины строки 10 подключены ко второй группе входов цифрового компаратора 15, выход которого связан с восьмым входом БУ 5, третий выход второй группы выходов БУ 5 соединен со входом разрешения выдачи информации первого буферного регистра 14, четвертый выход второй группы выходов БУ 5 соединен с первым входом счетчика первой строки 9, выходы которого подсоединены к первой группе входов сумматора 13, к информационным входам первого буферного регистра 14 и к первой группе входов цифрового компаратора 15, первый, второй и третий выходы четвертой группы выходов БУ 5 соединены соответственно с первым, вторым и третьим входами счетчика адреса 19, выходы которого подключены к адресным входам первого и второго блоков буферной памяти 20 и 21 и ко второй группе входов сумматора 13, выходы которого соединены с информационными входами второго буферного регистра 16, управляющий вход которого связан с четвертым выходом четвертой группы выходов БУ 5, информационные выходы второго буферного регистра 16 подключены к информационным входам счетчика адреса 19, адресные линии шины ISA 25 соединены с первой группой входов блока связи с ЭВМ 6, первый, второй и третий выходы которого связаны соответственно с первым, вторым и третьим входами второй группы входов БУ 5, управляющие линии шины ISA 26, а именно RESET, AEN, Т/С, IOR и DACK, подключены соответственно к шестому, пятому, четвертому, третьему и второму входам БУ 5, шестой вход БУ 5 соединен также с третьим входом счетчика первой строки 9, а пятый вход БУ 5 также связан с первым входом блока связи с ЭВМ 6, первый выход БУ 5 соединен с управляющей линией DRQ шины ISA 26.A device for inputting an image into a computer contains information input 1, a driver of control signals 2, an amplifier 3, a pulse generator 4, a control unit 5, a communication unit with a computer 6, an ADC 7, a transmit-receive register 8, a first line counter 9, a line length counter 10, the first and second reception registers 11 and 12, the adder 13, the first, second and third buffer registers 14, 16 and 18, the digital comparator 15, the line counter 17, the address counter 19, the first and second blocks of the buffer memory 20 and 21, the first and the second channel transmitter blocks 22 and 23, data bus 24, address bus 25, bus y control signals 26, and the information output of the camera 1 is connected to the input of amplifier 3, the output of which is connected to the input of the ADC 7 and to the input of the driver of control signals (FCS) 2, the first group of outputs of which is connected to the first group of inputs of the control unit 5, the first output of the FCS 2 connected to the third input of the transmit-receive register 8 and to the first input of the control unit (BU) 5, and the second output of the FSF 2 is connected to the second input of the counter of the first line 9, the ADC output 7 is connected to the first input of the transmit-receive register 8, the second input of which conn inen with the output of the pulse generator (GI) 4 and with the seventh input of the control unit (BU) 5, the eight-bit output of the transmit-receive register 8 is connected to the data inputs of the first and second reception registers 11 and 12, the first control input of the first reception register 11 is connected to the first the control input of the first block of buffer memory 20 and the first output of the third group of outputs of the control unit 5, the second control input of the first reception register 11 is connected to the first control input of the second reception register 12 and the second output of the third group of outputs of the control unit 5, the second control the course of the second reception register 12 is connected to the first control input of the second block of buffer memory 21 and the third output of the third group of outputs of BU 5, the information outputs of the first reception register 11 are connected to the information inputs and outputs of the first block of buffer memory 20 and information inputs of the first block of channel transmitters 22, the information outputs of which, together with the information outputs of the second block of channel transmitters 23, are a group of outputs of the device for connecting to the computer information bus 24, information outputs The second reception register 12 is connected to the information inputs and outputs of the second block of buffer memory 21 and the information inputs of the second block of channel transmitters 23, the control input of the first and second blocks of channel transmitters 22 and 23 is connected to the first output of the first group of outputs BU 5, the second control inputs of the first and the second blocks of the buffer memory 20 and 21 are connected to the second output of the first group of outputs of the control unit 5, the third output of the first group of outputs of the control unit 5 is connected to the input enable information of the third buffer register 18, inf the formation outputs of which are combined with the information outputs of the first buffer register 14 and are connected to the information inputs and outputs of the first and second blocks of buffer memory 20 and 21, the information inputs of the third buffer register 18 are connected to the information outputs of the line counter 17, the first input of which is connected to the sixth output of the second groups of outputs BU 5, and the second input of the line counter 17 is connected to the fifth output of the second group of outputs BU 5, the first output of the second group of outputs BU 5 is connected to the second input of the line length counter 1 0, the first input of which is connected to the second output of the second group of outputs of the control unit 5, and the information outputs of the line length counter 10 are connected to the second group of inputs of the digital comparator 15, the output of which is connected to the eighth input of the control unit 5, the third output of the second group of outputs of the control unit 5 is connected to the input enable information of the first buffer register 14, the fourth output of the second group of outputs of the control unit 5 is connected to the first input of the counter of the first line 9, the outputs of which are connected to the first group of inputs of the adder 13, to the information inputs of the first buffer about register 14 and to the first group of inputs of the digital comparator 15, the first, second and third outputs of the fourth group of outputs of the control unit 5 are connected respectively to the first, second and third inputs of the counter of address 19, the outputs of which are connected to the address inputs of the first and second blocks of buffer memory 20 and 21 and to the second group of inputs of the adder 13, the outputs of which are connected to the information inputs of the second buffer register 16, the control input of which is connected with the fourth output of the fourth group of outputs BU 5, the information outputs of the second buffer reg Tracks 16 are connected to the information inputs of the address counter 19, the address lines of the ISA 25 bus are connected to the first group of inputs of the communication unit with computer 6, the first, second, and third outputs of which are connected respectively to the first, second, and third inputs of the second group of inputs of control unit 5, control lines ISA 26 buses, namely RESET, AEN, T / C, IOR and DACK, respectively connected to the sixth, fifth, fourth, third and second inputs of the BU 5, the sixth input of the BU 5 is also connected to the third input of the counter of the first line 9, and the fifth input BU 5 is also associated with the first input of a communication unit with a computer 6, the first the output of the control unit 5 is connected to the control line DRQ bus ISA 26.

Формирователь управляющих сигналов 2 предназначен для формирования управляющих сигналов. Из сигнала, поступающего от видеокамеры, ФУС выделяет кадровый, строчный импульсы, их инверсию, полукадровый импульс и его инверсию, импульс начала нечетного кадра, импульс середины кадра и второй строчный импульс, но меньшей длительности. Все эти импульсы подаются на БУ 5.Shaper control signals 2 is intended for the formation of control signals. From the signal from the video camera, the FUS selects the frame and line pulses, their inversion, half-frame pulse and its inversion, the pulse of the beginning of the odd frame, the middle frame pulse and the second horizontal pulse, but of shorter duration. All these pulses are fed to control unit 5.

Усилитель 3 обеспечивает амплитуду видеосигнала, необходимую для нормальной работы АЦП 7 и ФУС 2.Amplifier 3 provides the amplitude of the video signal necessary for the normal operation of the ADC 7 and FUS 2.

Генератор импульсов 4 формирует последовательность импульсов с частотой 7 МГц.The pulse generator 4 generates a sequence of pulses with a frequency of 7 MHz.

Блок управления 5 предназначен для управления приемом или передачей одного кадра телевизионного изображения в ЭВМ. Блок управления содержит первый 27, второй 29 и третий 30 счетчики, первый 28, второй 32, третий 33, четвертый 34, пятый 35, шестой 38, седьмой 39, восьмой 41, девятый 42, десятый 44, одиннадцатый 45, двенадцатый 46, тринадцатый 48, четырнадцатый 53, пятнадцатый 54, шестнадцатый 58, семнадцатый 60, восемнадцатый 61, девятнадцатый 66, двадцатый 72 и двадцать первый 86 элементы НЕ, первый 31, второй 40, третий 69, четвертый 82 и пятый 83 элементы ИЛИ, первый 36, второй 51, третий 52, четвертый 55, пятый 59, шестой 62, седьмой 63, восьмой 70 и девятый 75 триггеры, первый 37, второй 43, третий 47, четвертый 49, пятый 50, шестой 56, седьмой 57, восьмой 65, девятый 71, десятый 79, одиннадцатый 81, двенадцатый 84 и тринадцатый 85 элементы И-НЕ, первый 64, второй 67, третий 68, четвертый 74, пятый 76, шестой 77, седьмой 78 и восьмой 80 элементы И, элемент И-ИЛИ-НЕ 73, ПРИЧЕМ вход С первого счетчика 27 объединен со входом сброса шестого триггера 62 и является седьмым входом БУ, а вход SR первого счетчика 27 объединен со входом установки седьмого триггера 63, на входы СЕР, РЕ, СЕТ первого и второго счетчиков 27 и 29, входы РЕ и СЕТ третьего счетчика 30 подана логическая единица, выход 2 первого счетчика 27 объединен со входом восьмого элемента НЕ 41 и подключен к первому входу седьмого элемента И-НЕ 57, выход восьмого элемента НЕ 41 подключен ко входу двенадцатого элемента НЕ 46, выход которого подключен ко входу четырнадцатого элемента НЕ 53, чей выход подключен ко второму входу седьмого элемента И-НЕ 57, выход которого является вторым выходом третьей группы выходов БУ 5 и подключен ко входу установки шестого триггера 62, чей прямой выход соединен с первыми входами второго 67 и третьего 68 элементов И, второй вход второго элемента И 67 соединен с выходом девятнадцатого элемента НЕ 66, вход которого, объединенный со вторым входом третьего элемента И 68, подключен к выходу 3 первого счетчика 27, выход второго элемента И 67 соединен с первым входом двенадцатого элемента И-НЕ 84, выход третьего элемента И 68 подключен к первому входу тринадцатого элемента И-НЕ 85 и ко входу двадцатого элемента НЕ 72, выход которого соединен со входом установки девятого триггера 75, вторым входом шестого элемента И 77 и вторым входом седьмого элемента И 78, прямой выход девятого триггера 75 подключен к четвертому входу шестого элемента И 77 и первому входу седьмого элемента И 78, вход первого элемента НЕ 28 объединен с первым входом третьего элемента И-НЕ 47 и является первым входом первой группы входов БУ, выход первого элемента НЕ 28 соединен со входом четвертого элемента НЕ 34, выход которого соединен со входом девятого элемента НЕ 42, чей выход соединен со вторым входом третьего элемента И-НЕ 47, выход которого объединен со входами сброса SR второго 29 и третьего 30 счетчиков и подключен ко входу десятого элемента НЕ 44, выход которого соединен со вторым входом одиннадцатого элемента И-НЕ 81, выход СТ второго счетчика 29 подключен ко входу СЕР третьего счетчика 30, выход 0 которого вместе с выходом 3 второго счетчика 29 являются соответственно вторым и первым входами второго элемента И-НЕ 43, чей выход подключен ко входу установки четвертого триггера 55, прямой выход которого является входом пятнадцатого элемента НЕ 54, первым входом восьмого элемента И-НЕ 65, четвертым входом седьмого элемента И 78, вторым входом десятого элемента И-НЕ 79, вторым входом восьмого элемента И 80, четвертым входом первого элемента И элемента И-ИЛИ-НЕ 73, вторым входом в третьем элементе И элемента И-ИЛИ-НЕ 73, выход пятнадцатого элемента НЕ 54 является входом шестнадцатого элемента НЕ 58, выход которого подключен ко входу восемнадцатого элемента НЕ 61, чей выход соединен со вторым входом восьмого элемента И-НЕ 65, выход которого подключен ко входу установки восьмого триггера 70, вход сброса которого объединен со входом сброса девятого триггера 75 и входами синхронизации второго 29 и третьего 30 счетчиков, первыми входами пятого 76 и восьмого 80 элементов И и является четвертым входом первой группы входов БУ 5, прямой выход восьмого триггера 70 подключен к третьему входу шестого элемента И 77 и ко второму входу третьего элемента ИЛИ 69, выход которого соединен с четвертым входом двенадцатого элемента И-НЕ 84, с четвертым входом тринадцатого элемента И-НЕ 85 и вторым входом первого элемента И элемента И-ИЛИ-НЕ 73, инверсный выход восьмого триггера 70 подключен к первому входу десятого элемента И-НЕ 79, вход пятого элемента НЕ 35 является шестым входом первой группы входов БУ 5 и объединен с первым входом шестого элемента И-НЕ 56, третьим входом третьего элемента И элемента И-ИЛИ-НЕ 73, первым входом четвертого элемента И 74 и со входом сброса седьмого триггера 63, прямой выход которого подключен к третьему входу седьмого элемента И 78, к третьему входу двенадцатого элемента И-НЕ 84 и третьему входу тринадцатого элемента И-НЕ 85, выход пятого элемента НЕ 35 соединен со входом одиннадцатого элемента НЕ 45, выход которого является входом тринадцатого элемента НЕ 48, чей выход является вторым входом шестого элемента И-НЕ 56, выход которого является первым выходом второй группы выходов БУ 5, первый вход первого элемента ИЛИ 31 объединен со входом третьего элемента НЕ 33 и является шестым входом БУ 5, второй вход первого элемента ИЛИ 31 объединен со входом седьмого элемента НЕ 39 и является четвертым входом БУ 5, выход первого элемента ИЛИ 31 подключен ко входу сброса первого триггера 36, установочный вход которого соединен с выходом второго элемента НЕ 32 и является третьим выходом первой группы выходов БУ 5, прямой выход первого триггера 36 подключен к первому входу четвертого элемента И-НЕ 49, второй вход которого объединен с первым входом пятого элемента И-НЕ 50, со вторым входом пятого элемента И 76 и является пятым входом первой группы входов БУ 5, выход четвертого элемента И-НЕ 49 является входом сброса пятого триггера 59, инверсный выход первого триггера 36 подключен ко второму входу пятого элемента И-НЕ 50, выход которого является пятым выходом второй группы выходов БУ 5, а также входом установки пятого триггера 59, прямой выход которого подключен к третьему входу девятого элемента И-НЕ 79, ко второму входу двенадцатого элемента И-HE 84, ко второму входу тринадцатого элемента И-НЕ 85, к третьему входу восьмого элемента И 80, к первому входу одиннадцатого элемента И-НЕ 81, третьему входу первого элемента И элемента И-ИЛИ-НЕ 73, первому входу второго элемента И элемента И-ИЛИ-НЕ 73, первому входу третьего элемента И элемента И-ИЛИ-НЕ 73, кроме того, инверсный выход пятого триггера 59 соединен с первым входом четвертого элемента И элемента И-ИЛИ-НЕ 73 и с первым входом девятого элемента И-НЕ 71, выход третьего элемента НЕ 33 соединен с первым входом первого элемента И-НЕ 37, второй вход которого является вторым входом БУ 5 и объединен со вторым входом второго элемента ИЛИ 40, а выход является входом сброса второго триггера 51, вход установки которого соединен с выходом шестого элемента НЕ 38, инверсный выход второго триггера 51 подключен к первому входу второго элемента ИЛИ 40, выход которого является входом установки третьего триггера 52, входом сброса которого является выход седьмого элемента НЕ 39, прямой выход третьего триггера 52 соединен с первым входом первого элемента И 64, третий вход которого соединен с выходом семнадцатого элемента НЕ 60, выход первого элемента И 64 подключен ко второму входу четвертого элемента И элемента И-ИЛИ-НЕ 73, ко второму входу девятого элемента И-НЕ 71 и к первому входу четвертого элемента ИЛИ 82, второй вход которого объединен со входом второго элемента НЕ 32 и является первым входом второй группы входов БУ 5, третий вход четвертого элемента ИЛИ 82 объединен со входом двадцать первого элемента НЕ 86 и является вторым входом второй группы входов БУ 5, выходы пятого 76 и шестого 77 элементов И являются соответственно первым и вторым входами пятого элемента ИЛИ 83, выход которого подключен к первому входу первого элемента И элемента И-ИЛИ-НЕ 73 и является четвертым выходом второй группы выходов БУ 5, кроме того, вход семнадцатого элемента НЕ 60 является третьим входом БУ 5, второй вход первого элемента И 64 является пятым входом БУ 5, первый вход третьего элемента ИЛИ 69 является восьмым входом БУ 5, вход сброса четвертого триггера 55 является вторым входом первой группы входов БУ 5, первый вход шестого элемента И 77 является третьим входом первой группы входов БУ 5, второй вход второго элемента И элемента И-ИЛИ-НЕ 73 является седьмым входом первой группы входов БУ 5, вход шестого элемента НЕ 38 является третьим входом второй группы входов БУ 5, прямой выход второго триггера 51 является первым выходом БУ 5, выход четвертого элемента ИЛИ 82 и выход девятого элемента И-НЕ 71 являются соответственно первым и вторым выходами первой группы выходов БУ 5, выход седьмого элемента И 78, выход двадцать первого элемента НЕ 86 и выход восьмого элемента И 80 являются соответственно вторым, третьим и шестым выходами второй группы выходов БУ 5, выход двенадцатого элемента И-НЕ 84 и выход тринадцатого элемента И-НЕ 85 являются соответственно первым и третьим выходами третьей группы выходов БУ 5, выход десятого элемента И-НЕ 79, выход одиннадцатого элемента И-НЕ 81, выход элемента И-ИЛИ-НЕ 73 и выход четвертого элемента И 74 являются соответственно первым, вторым, третьим и четвертым выходами четвертой группы выходов БУ 5.The control unit 5 is designed to control the reception or transmission of one frame of a television image in a computer. The control unit contains the first 27, second 29 and third 30 counters, first 28, second 32, third 33, fourth 34, fifth 35, sixth 38, seventh 39, eighth 41, ninth 42, tenth 44, eleventh 45, twelfth 46, thirteenth 48, fourteenth 53, fifteenth 54, sixteenth 58, seventeenth 60, eighteenth 61, nineteenth 66, twentieth 72 and twenty first 86 elements NOT, first 31, second 40, third 69, fourth 82 and fifth 83 elements OR, first 36, second 51, third 52, fourth 55, fifth 59, sixth 62, seventh 63, eighth 70 and ninth 75 triggers, first 37, second 43, third 47, four 49th, fifth 50th, sixth 56th, seventh 57th, eighth 65th, ninth 71th, tenth 79th, eleventh 81th, twelfth 84th and thirteenth 85 NAND elements, first 64, second 67, third 68, fourth 74, fifth 76, sixth 77, seventh 78 and eighth 80 elements AND, element AND-OR-NOT 73, AND the input from the first counter 27 is combined with the reset input of the sixth trigger 62 and is the seventh input of the control unit, and the input SR of the first counter 27 is combined with the installation input of the seventh trigger 63 , at the inputs of SER, PE, SET of the first and second counters 27 and 29, the inputs of PE and SET of the third counter 30 is a logical unit, output 2 ne the first counter 27 is combined with the input of the eighth element HE 41 and connected to the first input of the seventh element AND-57, the output of the eighth element HE 41 is connected to the input of the twelfth element HE 46, the output of which is connected to the input of the fourteenth element NOT 53, whose output is connected to the second the input of the seventh AND-NOT 57 element, the output of which is the second output of the third group of outputs of the BU 5 and is connected to the installation input of the sixth trigger 62, whose direct output is connected to the first inputs of the second 67 and third 68 AND elements, the second input of the second AND 67 element connected to the output of the nineteenth element HE 66, the input of which, combined with the second input of the third element And 68, is connected to the output 3 of the first counter 27, the output of the second element And 67 is connected to the first input of the twelfth element AND-NOT 84, the output of the third element And 68 is connected to the first input of the thirteenth AND-NOT element 85 and to the input of the twentieth element NOT 72, the output of which is connected to the input of the ninth trigger 75 installation, the second input of the sixth AND 77 element and the second input of the seventh AND 78 element, the direct output of the ninth trigger 75 is connected to the fourth the first input of the sixth element And 77 and the first input of the seventh element And 78, the input of the first element NOT 28 is combined with the first input of the third element AND-NOT 47 and is the first input of the first group of inputs BU, the output of the first element NOT 28 is connected to the input of the fourth element NOT 34 whose output is connected to the input of the ninth element NOT 42, whose output is connected to the second input of the third AND-NOT 47 element, the output of which is combined with the SR reset inputs of the second 29 and third 30 counters and is connected to the input of the tenth element NOT 44, the output of which is connected to second the input of the eleventh AND-NOT element 81, the CT output of the second counter 29 is connected to the SER input of the third counter 30, the output 0 of which, together with the output 3 of the second counter 29, are respectively the second and first inputs of the second AND-NOT element 43, whose output is connected to the installation input the fourth trigger 55, the direct output of which is the input of the fifteenth element NOT 54, the first input of the eighth element AND-NOT 65, the fourth input of the seventh element AND 78, the second input of the tenth element AND-79, the second input of the eighth element AND 80, the fourth input of the first the AND element of the AND-OR-NOT 73 element, the second input in the third AND element of the AND-OR-NOT 73 element, the output of the fifteenth element NOT 54 is the input of the sixteenth element NOT 58, the output of which is connected to the input of the eighteenth element NOT 61, whose output is connected to the second input of the eighth element AND-NOT 65, the output of which is connected to the installation input of the eighth trigger 70, the reset input of which is combined with the reset input of the ninth trigger 75 and synchronization inputs of the second 29 and third 30 counters, the first inputs of the fifth 76 and eighth 80 AND elements are even The fourth input of the first group of inputs of BU 5, the direct output of the eighth trigger 70 is connected to the third input of the sixth element AND 77 and to the second input of the third element OR 69, the output of which is connected to the fourth input of the twelfth element AND-NOT 84, with the fourth input of the thirteenth element AND NOT 85 and the second input of the first AND element of the AND-OR-NOT 73 element, the inverse output of the eighth trigger 70 is connected to the first input of the tenth AND-NOT element 79, the input of the fifth element NOT 35 is the sixth input of the first group of inputs of BU 5 and is combined with the first input sixth element AND-NOT 56, the third input of the third AND element of the AND-OR-NOT 73 element, the first input of the fourth AND element 74 and with the reset input of the seventh trigger 63, the direct output of which is connected to the third input of the seventh AND element 78, to the third input of the twelfth AND element -NO 84 and the third input of the thirteenth AND-NOT 85 element, the output of the fifth element NOT 35 is connected to the input of the eleventh element NOT 45, the output of which is the input of the thirteenth element NOT 48, whose output is the second input of the sixth element AND-NOT 56, the output of which is first exit second gr pp outputs BU 5, the first input of the first element OR 31 is combined with the input of the third element HE 33 and is the sixth input of the BU 5, the second input of the first element OR 31 is combined with the input of the seventh element HE 39 and is the fourth input of the BU 5, the output of the first element OR 31 connected to the reset input of the first trigger 36, the installation input of which is connected to the output of the second element HE 32 and is the third output of the first group of outputs of the control unit 5, the direct output of the first trigger 36 is connected to the first input of the fourth element AND-NOT 49, the second input of which is connected nen with the first input of the fifth element AND-NOT 50, with the second input of the fifth element AND 76 and is the fifth input of the first group of inputs of BU 5, the output of the fourth element AND-NOT 49 is the reset input of the fifth trigger 59, the inverse output of the first trigger 36 is connected to the second the input of the fifth AND-NOT 50 element, the output of which is the fifth output of the second group of outputs of the BU 5, as well as the installation input of the fifth trigger 59, the direct output of which is connected to the third input of the ninth AND-HE 79 element, to the second input of the twelfth AND-HE 84 element to the second entrance thirteen of the element AND-NOT 85, to the third input of the eighth element AND 80, to the first input of the eleventh element AND-NOT 81, the third input of the first element AND element AND-OR-NOT 73, the first input of the second element AND element AND-OR-NOT 73 , the first input of the third element AND of the AND-OR-NOT 73 element, in addition, the inverse output of the fifth trigger 59 is connected to the first input of the fourth element AND of the AND-OR-NOT 73 element and with the first input of the ninth element AND-NOT 71, the output of the third element NOT 33 is connected to the first input of the first AND-NOT 37 element, the second input of which is the second input B 5 and combined with the second input of the second OR element 40, and the output is the reset input of the second trigger 51, the installation input of which is connected to the output of the sixth element NOT 38, the inverse output of the second trigger 51 is connected to the first input of the second OR element 40, the output of which is the installation input the third trigger 52, the reset input of which is the output of the seventh element HE 39, the direct output of the third trigger 52 is connected to the first input of the first element AND 64, the third input of which is connected to the output of the seventeenth element HE 60, the output of the first AND 64 is connected to the second input of the fourth AND element of the AND-AND-NOT 73 element, to the second input of the ninth AND-NOT 71 element and to the first input of the fourth OR element 82, the second input of which is combined with the input of the second element NOT 32 and is the first input the second group of inputs BU 5, the third input of the fourth element OR 82 is combined with the input of the twenty-first element HE 86 and is the second input of the second group of inputs BU 5, the outputs of the fifth 76 and sixth 77 elements AND are the first and second inputs of the fifth element OR 83, output whose connected to the first input of the first element AND of the AND-OR-NOT 73 element and is the fourth output of the second group of outputs of the BU 5, in addition, the input of the seventeenth element of HE 60 is the third input of the BU 5, the second input of the first element AND 64 is the fifth input of the BU 5, the first input of the third element OR 69 is the eighth input of the BU 5, the reset input of the fourth trigger 55 is the second input of the first group of inputs of the BU 5, the first input of the sixth element And 77 is the third input of the first group of inputs of the BU 5, the second input of the second element AND of the AND-OR element -NOT 73 is se the fifth input of the first group of inputs of the control unit 5, the input of the sixth element HE 38 is the third input of the second group of inputs of the control unit 5, the direct output of the second trigger 51 is the first output of the control unit 5, the output of the fourth element OR 82 and the output of the ninth element AND-NOT 71 are respectively the first and the second outputs of the first group of outputs BU 5, the output of the seventh element And 78, the output of the twenty-first element HE 86 and the output of the eighth element And 80 are the second, third and sixth outputs of the second group of outputs BU 5, the output of the twelfth element AND 84 and the output of trin of the eleventh AND-NOT element 85 are respectively the first and third outputs of the third group of outputs BU 5, the output of the tenth AND-NOT element 79, the output of the eleventh AND-NOT element 81, the output of the AND-OR-NOT element 73 and the output of the fourth AND element 74 are respectively the first, second, third and fourth outputs of the fourth group of outputs BU 5.

Блок связи с ЭВМ 6 предназначен для организации обмена информации устройства для ввода изображения в ЭВМ с ЭВМ, его функцией является дешифрация адреса.The communication unit with a computer 6 is designed to organize the exchange of information of the device for inputting an image into a computer with a computer, its function is to decrypt the address.

АЦП 7 представляет собой одноразрядный аналого-цифровой преобразователь и предназначен для преобразования аналогового видеосигнала, поступающего с усилителя 3, в цифровой двоичный код.ADC 7 is a single-bit analog-to-digital converter and is designed to convert an analog video signal from amplifier 3 to a digital binary code.

Регистр приема-передачи 8 предназначен для формирования параллельного восьмиразрядного кода из последовательности сигналов, получаемой с АЦП 7.The transmit-receive register 8 is designed to generate a parallel eight-bit code from a sequence of signals received from the ADC 7.

Счетчик первой строки 9 считает количество байт первой строки нечетного полукадра.The first line counter 9 counts the number of bytes of the first line of the odd half frame.

Счетчик длины строки 10 предназначен для подсчета количества байт в каждой строке, кроме первой строки нечетного полукадра.The line length counter 10 is designed to count the number of bytes in each line, except for the first line of an odd half frame.

Регистры приема 11 и 12 предназначены для приема поступающего восьмиразрядного кода и последующей передачи его в первый 20 и второй 21 блоки буферной памяти.The reception registers 11 and 12 are designed to receive the incoming eight-bit code and then transmit it to the first 20 and second 21 blocks of the buffer memory.

Сумматор 13, буферный регистр 16, счетчик адреса 19 предназначены для формирования адресов ОЗУ (блоки буферной памяти 20 и 21), при котором данные нечетных полукадров записываются в нечетные строки ОЗУ, а четных - в четные.The adder 13, the buffer register 16, the address counter 19 are designed to generate RAM addresses (buffer memory blocks 20 and 21), in which the data of the odd half-frames are written in the odd lines of the RAM, and even - in the even.

Буферные регистры 14, 18 предназначены для формирования задержек данных и адресов.Buffer registers 14, 18 are designed to generate data and address delays.

Цифровой компаратор 15 предназначен для сравнения длины первой строки изображения с длиной последующих строк.Digital comparator 15 is designed to compare the length of the first line of the image with the length of subsequent lines.

Счетчик строк 17 предназначен для подсчета количества записанных в блоки буферной памяти 20 и 21 строк кадра изображения. Первый вход счетчика строк 17 является счетным входом, а второй вход счетчика строк 17 является входом сброса.The line counter 17 is designed to count the number recorded in the blocks of the buffer memory 20 and 21 lines of the image frame. The first input of line counter 17 is a counting input, and the second input of line counter 17 is a reset input.

Блоки буферной памяти 20 и 21 (ОЗУ) предназначены для запоминания и хранения введенного кадра телевизионного изображения. Блоки являются статическими запоминающими элементами.The blocks of the buffer memory 20 and 21 (RAM) are intended for storing and storing the entered frame of the television image. Blocks are static storage elements.

Блоки канальных передатчиков 22 и 23 предназначены для передачи информации в канал ЭВМ и состоят из двух восьмиразрядных передатчиков каждый.The blocks of channel transmitters 22 and 23 are designed to transmit information to a computer channel and consist of two eight-bit transmitters each.

Устройство работает следующим образом. Устройство для ввода изображения в ЭВМ работает в двух режимах: ввод информации от телекамеры в блоки буферной памяти 20 и 21 и передача информации в ЭВМ.The device operates as follows. A device for inputting an image into a computer operates in two modes: inputting information from the camera into the blocks of buffer memory 20 and 21 and transmitting information to the computer.

Режим ввода информации от телекамеры в блоки буферной памяти 20 и 21.The mode of entering information from the camera into the blocks of buffer memory 20 and 21.

В этом режиме видеоинформация, принимаемая от телекамеры, поступает в устройство и запоминается в блоках буферной памяти 20 и 21 (ОЗУ). Порядок выполнения операций следующий. После включения питания ЭВМ вырабатывает сигнал RESET, длительность которого по стандарту ISA не менее 1 мс. При появлении сигнала RESET счетчик первой строки 9 сбрасывается в 0 и подготавливает БУ 5 к работе.In this mode, the video information received from the camera enters the device and is stored in blocks of buffer memory 20 and 21 (RAM). The order of operations is as follows. After turning on the power, the computer generates a RESET signal, the duration of which according to the ISA standard is at least 1 ms. When the RESET signal appears, the counter of the first line 9 is reset to 0 and prepares control unit 5 for operation.

Запись данных, полученных с телекамеры, в блоки буферной памяти 20 и 21 начинается с 24-й строки каждого полукадра.Writing data received from the camera to the buffer memory blocks 20 and 21 begins with the 24th line of each half frame.

Информационный сигнал от телекамеры усиливается усилителем 3 и поступает на АЦП 7, который преобразовывает этот сигнал в двоичный код и передает в регистр приема-передачи 8. Сигнал, полученный с усилителя 3, поступает также на вход ФУС 2, который выделяет кадровый, строчный импульсы, их инверсию, полукадровый импульс и его инверсию, импульс начала нечетного кадра, импульс середины кадра и второй строчный импульс, но меньшей длительности. Эти сигналы образуют первую группу входов БУ 5. Генератор импульсов 4 генерирует прямоугольные импульсы с частотой 7 МГц, поступающие на второй вход регистра приема-передачи 8 и счетчика 27, на входы СЕР, РЕ, СЕТ которого подана логическая единица. При поступлении этих импульсов содержимое регистра приема-передачи 8 поступает на его выходы. Один импульс соответствует одному биту информации. В начале каждой строки регистр приема-передачи 8 обнуляется. С помощью счетчика 27 происходит подсчет количества импульсов. Каждые восемь импульсов происходит запись содержимого регистра приема-передачи 8 в регистры приема 11 или 12. Происходит запись восьми бит в регистр приема 11, следующих восьми бит - в регистр приема 12 и т.д.The information signal from the camera is amplified by amplifier 3 and fed to ADC 7, which converts this signal to binary code and transmits to the transmit-receive register 8. The signal received from amplifier 3 also goes to the input of FUS 2, which emits frame, line pulses, their inversion, half-frame pulse and its inversion, the pulse of the beginning of the odd frame, the pulse of the middle of the frame and the second horizontal pulse, but of shorter duration. These signals form the first group of inputs of the control unit 5. The pulse generator 4 generates rectangular pulses with a frequency of 7 MHz, received at the second input of the transmit-receive register 8 and counter 27, at the inputs of SER, PE, SET of which a logical unit is supplied. When these pulses arrive, the contents of the transmit-receive register 8 are supplied to its outputs. One pulse corresponds to one bit of information. At the beginning of each line, the transmit-receive register 8 is reset. Using the counter 27, the number of pulses is counted. Every eight pulses, the contents of the transmit-receive register 8 are recorded in the receive registers 11 or 12. There is a record of eight bits in the receive register 11, of the next eight bits in the receive register 12, etc.

Для записи в блоки буферной памяти строк одной длины в устройстве предусмотрен счетчик первой строки 9, который осуществляет подсчет количества элементов в первой строке. Счетчик длины строки 10 считает количество элементов во всех остальных строках, а цифровой компаратор 15 осуществляет сравнение количества элементов 1-й строки с количеством записанных в блоки буферной памяти 20 и 21 элементов каждой из последующих строк. При равенстве количества элементов 1-й строки и текущей запись прекращается и к текущему значению адреса прибавляется число, хранящееся в счетчике 1-й строки. Таким образом, запись в блоки буферной памяти 20 и 21 элементов следующей строки начинается с адреса, отстоящего от текущего на 1 строку. Запись элементов в следующем полукадре кадра начнется с адреса, следующего за адресом последнего элемента 1-й строки. Таким образом, осуществляется чересстрочная запись полученной информации в блоки буферной памяти 20 и 21.To write lines of the same length to the buffer memory blocks, the device has a counter for the first line 9, which counts the number of elements in the first line. The line length counter 10 counts the number of elements in all other lines, and the digital comparator 15 compares the number of elements of the 1st line with the number of elements written in the buffer memory blocks 20 and 21 of each of the following lines. If the number of elements of the 1st row is equal to the current one, the record stops and the number stored in the counter of the 1st row is added to the current address value. Thus, writing to the buffer memory blocks 20 and 21 elements of the next line starts with the address that is 1 line from the current one. Recording of elements in the next half-frame of the frame starts from the address following the address of the last element of the 1st row. Thus, interlaced recording of the received information is carried out in blocks of buffer memory 20 and 21.

Счетчик 17 осуществляет подсчет строк, записанных в блоки буферной памяти 20 и 21. При необходимости по шине ISA можно считать содержимое счетчика первой строки 9 по адресу 0361 и содержимое счетчика строк 17 по адресу 0360. При появлении соответствующих адресов блок связи с ЭВМ 6 вырабатывает сигнал, поступающий на второй или первый вход третьей группы входов БУ 5, и БУ 5 подает сигнал, разрешающий выдачу информации буферными регистрами 14 или 18 соответственно.The counter 17 counts the lines recorded in the buffer memory blocks 20 and 21. If necessary, the contents of the first line counter 9 at address 0361 and the contents of the line counter 17 at 0360 can be read on the ISA bus. When the corresponding addresses appear, the communication unit with computer 6 generates a signal arriving at the second or first input of the third group of inputs of the control unit 5, and the control unit 5 gives a signal allowing the output of information by the buffer registers 14 or 18, respectively.

Режим передачи информации в ЭВМ.The mode of transmission of information in computers.

В этом режиме информация, записанная в блоки буферной памяти 20 и 21, считывается ЭВМ при выполнении операции “Ввод”. В адресном пространстве ЭВМ устройство занимает три адреса.In this mode, the information recorded in the blocks of the buffer memory 20 and 21, is read by the computer when performing the operation “Input”. In the address space of the computer, the device occupies three addresses.

При осуществлении чтения контроллер ПДП ЭВМ формирует адрес ячейки памяти, куда будут считаны данные, и после этого на пятом входе БУ 5 и первом входе блока связи с ЭВМ 6 выставляет сигнал AEN, разрешающий производить обмен. После этого на третьем входе БУ 5 выставляется строб чтения IOR (от ПДП), по которому осуществляется чтение данных из блоков канальных передатчиков 22 и 23 (буферов ОЗУ 22 и 23). Эти данные поступают на ШД ISA.When reading, the computer's DAC controller generates the address of the memory cell where the data will be read, and then at the fifth input of the control unit 5 and the first input of the communication unit with the computer 6 sets the AEN signal, allowing the exchange. After that, at the third input of BU 5, an IOR reading gate (from the DAP) is set, according to which data is read from the blocks of channel transmitters 22 and 23 (RAM buffers 22 and 23). This data is sent to ISA.

Для считывания количества элементов в первой строке (во всех остальных строках столько же элементов) ЭВМ выставляет на шину адреса AD0..11 адрес 0361. При появлении этого адреса блок связи с ЭВМ 6 формирует на своем втором выходе сигнал, который поступает на элемент НЕ 86 и элемент ИЛИ 82, тем самым разрешая выдачу данных буферным регистром 14, где содержится количество элементов первой строки, и выдачу данных блоками канальных передатчиков 22 и 23 на ISA шину.To read the number of elements in the first line (in all other lines there are the same number of elements), the computer sets the address 0361 to the address bus AD0..11. When this address appears, the communication unit with the computer 6 generates a signal at its second output that is sent to the element NOT 86 and the OR element 82, thereby allowing the data to be output by the buffer register 14, which contains the number of elements of the first row, and the data being transmitted by the channel transmitter units 22 and 23 to the ISA bus.

При появлении адреса 0360 блок связи с ЭВМ 6 формирует на своем первом выходе сигнал, который поступает на элемент НЕ 32 и элемент ИЛИ 82. Сигнал после элемента ИЛИ 82 разрешает выдачу данных блоками канальных передатчиков на ISA шину. Сигнал после элемента НЕ 32 разрешает выдачу данных буферным регистром 14, где содержится количество строк, записанных в блоки буферной памяти 20 и 21. Таким образом, на шину ISA выдается информация о количестве строк, содержащихся в блоках буферной памяти 20 и 21. При появлении импульса начала кадра, свидетельствующего о том, что началась оцифровка следующего кадра, на выходе элемента И-НЕ 49 формируется логический 0, который сбрасывает триггер 59. Логическая 1 на инверсном выходе триггера 59 и логическая единица на выходе элемента И 64 формируют на выходе элемента И-НЕ 71 логический 0, который поступает на инверсный вход разрешения чтения блоков буферной памяти 20 и 21.When address 0360 appears, the communication unit with the computer 6 generates a signal at its first output that is sent to the element NOT 32 and the OR element 82. The signal after the OR element 82 enables the data transmission by the channel transmitter units to the ISA bus. The signal after the HE 32 element allows the data to be output by the buffer register 14, which contains the number of lines written to the buffer memory blocks 20 and 21. Thus, information on the number of lines contained in the buffer memory blocks 20 and 21 is output to the ISA bus. the beginning of the frame, indicating that the next frame has been digitized, a logical 0 is generated at the output of the AND-NOT 49 element, which resets the trigger 59. Logical 1 at the inverse output of the trigger 59 and the logical unit at the output of the And 64 element are formed at the output Ode element AND-NOT 71 logical 0, which is fed to the inverse input of the read permission of the blocks of buffer memory 20 and 21.

Если ЭВМ выставляет адрес 0362, то блок связи с ЭВМ 6 формирует на своем 3-м выходе сигнал, который, инвертируясь на элементе НЕ 38, переключает триггер 51 в единичное состояние, тем самым формируя запрос на ПДП на линии DRQ, являющейся первым выходом БУ 5. После освобождения шины ISA (шина может быть занята обменом с другим устройством) текущим задатчиком становится контроллер ПДП ЭВМ. Контроллер ПДП ЭВМ формирует сигнал DACK на втором входе БУ 5, который вместе с логическим 0 на инверсном выходе триггера 51 формирует логический 0 на выходе элемента ИЛИ 40, что позволяет установить триггер 52 в единичное состояние. При ПДП ЭВМ формирует сигнал AEN, отрицательный сигнал IOR, которые поступают на 3-й и 5-й входы БУ 5 соответственно. Таким образом, на входы элемента И 64 поступают логические 1 с выхода триггера 52 и с выхода элемента НЕ 60, а также сигнал AEN. На выходе элемента И 64 при этом формируется логическая 1, которая, поступая на вход элемента И-НЕ 71, формирует логический 0 на его выходе, который поступает на инверсный вход разрешения чтения блоков буферной памяти 20 и 21. Логическая 1 с выхода элемента И 64, проходя через элемент ИЛИ 82, поступает на вход разрешения выдачи данных блоков канальных передатчиков 22 и 23.If the computer sets the address 0362, then the communication unit with the computer 6 generates a signal at its 3rd output, which, inverting on the element HE 38, switches the trigger 51 to a single state, thereby forming a request for the DAP on the DRQ line, which is the first output of the control unit 5. After releasing the ISA bus (the bus may be busy exchanging with another device), the PCP controller becomes the current master. The DAC controller of the computer generates a DACK signal at the second input of the control unit 5, which, together with a logical 0 at the inverted output of the trigger 51, forms a logical 0 at the output of the OR element 40, which allows the trigger 52 to be set to a single state. When DAP computer generates an AEN signal, a negative signal IOR, which are fed to the 3rd and 5th inputs of control unit 5, respectively. Thus, the inputs of the element And 64 receive logical 1 from the output of the trigger 52 and from the output of the element NOT 60, as well as the signal AEN. At the output of the And 64 element, a logical 1 is formed, which, entering the input of the AND-NOT 71 element, forms a logical 0 at its output, which is fed to the inverse input of the read permission of the buffer blocks 20 and 21. Logical 1 from the output of the And 64 element passing through the OR element 82, is fed to the input permission data output blocks of channel transmitters 22 and 23.

По окончании считывания ЭВМ формирует сигнал Т/С, свидетельствующий об окончании передачи и подготавливающий устройство к новому циклу работы.At the end of the reading, the computer generates a T / C signal, indicating the end of the transmission and preparing the device for a new cycle of operation.

Таким образом, с введением в устройство усилителя, генератора импульсов, формирователя управляющих сигналов (ФУС), второго регистра приема, второго блока буферной памяти, первого, второго и третьего буферных регистров, регистра приема-передачи, счетчика строк, сумматора, счетчика первой строки и цифрового компаратора повышается скорость ввода изображения в ЭВМ.Thus, with the introduction of an amplifier, a pulse generator, a driver of control signals (FCS), a second reception register, a second buffer memory block, a first, second, and third buffer registers, a transmit-receive register, a line counter, an adder, a first line counter, and digital comparator increases the speed of image input into a computer.

Claims (2)

1. Устройство для ввода изображения в ЭВМ, содержащее АЦП, блок управления, регистр приема, блок буферной памяти, счетчик адреса, первый и второй блоки канальных передатчиков, блок связи с ЭВМ, отличающееся тем, что в устройство введены усилитель, генератор импульсов, формирователь управляющих сигналов (ФУС), второй регистр приема, второй блок буферной памяти, первый, второй и третий буферные регистры, регистр приема-передачи, счетчик строк, сумматор, счетчик первой строки и цифровой компаратор, причем информационный выход телекамеры подключен ко входу усилителя, выход которого соединен со входом АЦП и с входом формирователя управляющих сигналов (ФУС), первая группа выходов которого соединена с первой группой входов блока управления, первый выход ФУС подключен к третьему входу регистра приема-передачи и к первому входу блока управления (БУ), а второй выход ФУС соединен со вторым входом счетчика первой строки, выход АЦП соединен с первым входом регистра приема-передачи, второй вход которого соединен с выходом генератора импульсов (ГИ) и с седьмым входом блока управления (БУ), восьмиразрядный выход регистра приема-передачи подключен ко входам данных первого и второго регистров приема, первый управляющий вход первого регистра приема соединен с первым управляющим входом первого блока буферной памяти и первым выходом третьей группы выходов БУ, второй управляющий вход первого регистра приема соединен с первым управляющим входом второго регистра приема и вторым выходом третьей группы выходов БУ, второй управляющий вход второго регистра приема соединен с первым управляющим входом второго блока буферной памяти и третьим выходом третьей группы выходов БУ, информационные выходы первого регистра приема подключены к информационным входам-выходам первого блока буферной памяти и информационным входам первого блока канальных передатчиков, информационные выходы которого вместе с информационными выходами второго блока канальных передатчиков являются группой выходов устройства для подключения к информационной шине ЭВМ, информационные выходы второго регистра приема подключены к информационным входам-выходам второго блока буферной памяти и информационным входам второго блока канальных передатчиков, управляющий вход первого и второго блоков канальных передатчиков подключен к первому выходу первой группы выходов БУ, вторые управляющие входы первого и второго блоков буферной памяти соединены со вторым выходом первой группы выходов БУ, третий выход первой группы выходов БУ соединен со входом разрешения выдачи информации третьего буферного регистра, информационные выходы которого объединены с информационными выходами первого буферного регистра и подключены к информационным входам-выходам первого и второго блоков буферной памяти, информационные входы третьего буферного регистра соединены с информационными выходами счетчика строк, первый вход которого подключен к шестому выходу второй группы выходов БУ, а второй вход счетчика строк подключен к пятому выходу второй группы выходов БУ, первый выход второй группы выходов БУ соединен со вторым входом счетчика длины строки, первый вход которого связан со вторым выходом второй группы выходов БУ, а информационные выходы счетчика длины строки подключены ко второй группе входов цифрового компаратора, выход которого связан с восьмым входом БУ, третий выход второй группы выходов БУ соединен со входом разрешения выдачи информации первого буферного регистра, четвертый выход второй группы выходов БУ соединен с первым входом счетчика первой строки, выходы которого подсоединены к первой группе входов сумматора, к информационным входам первого буферного регистра и к первой группе входов цифрового компаратора, первый, второй и третий выходы четвертой группы выходов БУ соединены соответственно с первым, вторым и третьим входами счетчика адреса, выходы которого подключены к адресным входам первого и второго блоков буферной памяти и ко второй группе входов сумматора, выходы которого соединены с информационными входами второго буферного регистра, управляющий вход которого связан с четвертым выходом четвертой группы выходов БУ, информационные выходы второго буферного регистра подключены к информационным входам счетчика адреса, адресные линии шины ISA соединены с первой группой входов блока связи с ЭВМ, первый, второй и третий выходы которого связаны соответственно с первым, вторым и третьим входами второй группы входов БУ, управляющие линии шины ISA, а именно RESET, AEN, Т/С, IOR и DACK подключены соответственно к шестому, пятому, четвертому, третьему и второму входам БУ, шестой вход БУ соединен также с третьим входом счетчика первой строки, а пятый вход БУ также связан с первым входом блока связи с ЭВМ, первый выход БУ соединен с управляющей линией DRQ шины ISA.1. A device for inputting an image into a computer containing an ADC, a control unit, a reception register, a buffer memory unit, an address counter, first and second channel transmitter units, a computer communication unit, characterized in that an amplifier, a pulse generator, a shaper are introduced into the device control signals (FUS), the second reception register, the second buffer memory block, the first, second and third buffer registers, the transmit-receive register, the line counter, the adder, the first line counter and the digital comparator, and the information output of the camera is connected to the input of the amplifier, the output of which is connected to the input of the ADC and to the input of the driver of control signals (FCS), the first group of outputs of which is connected to the first group of inputs of the control unit, the first output of the FCS is connected to the third input of the transmit-receive register and to the first input of the control unit (BU), and the second output of the FUS is connected to the second input of the counter of the first line, the ADC output is connected to the first input of the transmit-receive register, the second input of which is connected to the output of the pulse generator (GI) and to the seventh input of the control unit (BU), the eight-bit output of the transmit-receive register is connected to the data inputs of the first and second reception registers, the first control input of the first reception register is connected to the first control input of the first block of buffer memory and the first output of the third group of outputs of the control unit, the second control input of the first reception register is connected to the first control input the second reception register and the second output of the third group of outputs of the control unit, the second control input of the second reception register is connected to the first control input of the second buffer memory block and an output of the third group of BU outputs, the information outputs of the first reception register are connected to the information inputs and outputs of the first block of buffer memory and information inputs of the first block of channel transmitters, the information outputs of which together with the information outputs of the second block of channel transmitters are a group of outputs of the device for connecting to the information bus Computers, the information outputs of the second reception register are connected to the information inputs and outputs of the second block of buffer memory and information to the inputs of the second block of channel transmitters, the control input of the first and second blocks of channel transmitters is connected to the first output of the first group of outputs of the control unit, the second control inputs of the first and second blocks of buffer memory are connected to the second output of the first group of outputs of the control unit, the third output of the first group of outputs of the control unit is connected to the input permission for the issuance of information of the third buffer register, the information outputs of which are combined with the information outputs of the first buffer register and connected to the information inputs the outputs of the first and second blocks of buffer memory, the information inputs of the third buffer register are connected to the information outputs of the line counter, the first input of which is connected to the sixth output of the second group of outputs of the control unit, and the second input of the line counter is connected to the fifth output of the second group of outputs of the control unit, the first output of the second the group of outputs of the control unit is connected to the second input of the counter of the length of the line, the first input of which is connected to the second output of the second group of outputs of the control unit, and the information outputs of the counter of the length of the line are connected to the second group moves of the digital comparator, the output of which is connected with the eighth input of the control unit, the third output of the second group of outputs of the control unit is connected to the input enable information of the first buffer register, the fourth output of the second group of outputs of the control unit is connected to the first input of the first line counter, the outputs of which are connected to the first group of inputs of the adder to the information inputs of the first buffer register and the first group of inputs of the digital comparator, the first, second and third outputs of the fourth group of outputs of the control unit are connected respectively to the first, second and the third inputs of the address counter, the outputs of which are connected to the address inputs of the first and second blocks of the buffer memory and the second group of inputs of the adder, the outputs of which are connected to the information inputs of the second buffer register, the control input of which is connected with the fourth output of the fourth group of outputs of the control unit, the information outputs of the second buffer the register are connected to the information inputs of the address counter, the address lines of the ISA bus are connected to the first group of inputs of the computer communication unit, the first, second and third outputs of which are connected respectively with the first, second and third inputs of the second group of inputs of the control unit, the control lines of the ISA bus, namely RESET, AEN, T / C, IOR and DACK are connected respectively to the sixth, fifth, fourth, third and second inputs of the control unit, the sixth input of the control unit connected to the third input of the first line counter, and the fifth input of the control unit is also connected to the first input of the computer communication unit, the first output of the control unit is connected to the ISA bus DRQ control line. 2. Устройство по п.1, отличающееся тем, что блок управления содержит первый, второй и третий счетчики, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый, двадцатый и двадцать первый элементы НЕ, первый, второй, третий, четвертый и пятый элементы ИЛИ, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый триггеры, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый элементы И-НЕ, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элементы И, элемент И-ИЛИ-НЕ, причем вход С первого счетчика объединен со входом сброса шестого триггера и является седьмым входом БУ, а вход SR первого счетчика объединен со входом установки седьмого триггера, на входы СЕР, РЕ, СЕТ первого и второго счетчиков, входы РЕ и СЕТ третьего счетчика подана логическая единица, выход 2 первого счетчика объединен со входом восьмого элемента НЕ и подключен к первому входу седьмого элемента И-НЕ, выход восьмого элемента НЕ подключен ко входу двенадцатого элемента НЕ, выход которого подключен ко входу четырнадцатого элемента НЕ, чей выход подключен ко второму входу седьмого элемента И-НЕ, выход которого является вторым выходом третьей группы выходов БУ и подключен ко входу установки шестого триггера, чей прямой выход соединен с первыми входами второго и третьего элементов И, второй вход второго элемента И соединен с выходом девятнадцатого элемента НЕ, вход которого, объединенный со вторым входом третьего элемента И, подключен к выходу 3 первого счетчика, выход второго элемента И соединен с первым входом двенадцатого элемента И-НЕ, выход третьего элемента И подключен к первому входу тринадцатого элемента И-НЕ и ко входу двадцатого элемента НЕ, выход которого соединен со входом установки девятого триггера, вторым входом шестого элемента И и вторым входом седьмого элемента И, прямой выход девятого триггера подключен к четвертому входу шестого элемента И и первому входу седьмого элемента И, вход первого элемента НЕ объединен с первым входом третьего элемента И-НЕ и является первым входом первой группы входов БУ, выход первого элемента НЕ соединен со входом четвертого элемента НЕ, выход которого соединен со входом девятого элемента НЕ, чей выход соединен со вторым входом третьего элемента И-НЕ, выход которого объединен со входами сброса SR второго и третьего счетчиков и подключен ко входу десятого элемента НЕ, выход которого соединен со вторым входом одиннадцатого элемента И-НЕ, выход СТ второго счетчика подключен ко входу СЕР третьего счетчика, выход 0 которого вместе с выходом 3 второго счетчика являются соответственно вторым и первым входами второго элемента И-НЕ, чей выход подключен ко входу установки четвертого триггера, прямой выход которого является входом пятнадцатого элемента НЕ, первым входом восьмого элемента И-НЕ, четвертым входом седьмого элемента И, вторым входом десятого элемента И-НЕ, вторым входом восьмого элемента И, четвертым входом первого элемента И элемента И-ИЛИ-НЕ, вторым входом в третьем элементе И элемента И-ИЛИ-НЕ, выход пятнадцатого элемента НЕ является входом шестнадцатого элемента НЕ, выход которого подключен ко входу восемнадцатого элемента НЕ, чей выход соединен со вторым входом восьмого элемента И-НЕ, выход которого подключен ко входу установки восьмого триггера, вход сброса которого объединен со входом сброса девятого триггера и входами синхронизации второго и третьего счетчиков, первыми входами пятого и восьмого элементов И и является четвертым входом первой группы входов БУ, прямой выход восьмого триггера подключен к третьему входу шестого элемента И и ко второму входу третьего элемента ИЛИ, выход которого соединен с четвертым входом двенадцатого элемента И-НЕ, с четвертым входом тринадцатого элемента И-HE и вторым входом первого элемента И элемента И-ИЛИ-НЕ, инверсный выход восьмого триггера подключен к первому входу десятого элемента И-НЕ, вход пятого элемента НЕ является шестым входом первой группы входов БУ и объединен с первым входом шестого элемента И-НЕ, третьим входом третьего элемента И элемента И-ИЛИ-НЕ, первым входом четвертого элемента И и со входом сброса седьмого триггера, прямой выход которого подключен к третьему входу седьмого элемента И, к третьему входу двенадцатого элемента И-НЕ и третьему входу тринадцатого элемента И-НЕ, выход пятого элемента НЕ соединен со входом одиннадцатого элемента НЕ, выход которого является входом тринадцатого элемента НЕ, чей выход является вторым входом шестого элемента И-НЕ, выход которого является первым выходом второй группы выходов БУ, первый вход первого элемента ИЛИ объединен со входом третьего элемента НЕ и является шестым входом БУ, второй вход первого элемента ИЛИ объединен со входом седьмого элемента НЕ и является четвертым входом БУ, выход первого элемента ИЛИ подключен ко входу сброса первого триггера, установочный вход которого соединен с выходом второго элемента НЕ и является третьим выходом первой группы выходов БУ, прямой выход первого триггера подключен к первому входу четвертого элемента И-НЕ, второй вход которого объединен с первым входом пятого элемента И-НЕ, со вторым входом пятого элемента И и является пятым входом первой группы входов БУ, выход четвертого элемента И-НЕ является входом сброса пятого триггера, инверсный выход первого триггера подключен ко второму входу пятого элемента И-НЕ, выход которого является пятым выходом второй группы выходов БУ, а также входом установки пятого триггера, прямой выход которого подключен к третьему входу десятого элемента И-НЕ, ко второму входу двенадцатого элемента И-НЕ, ко второму входу тринадцатого элемента И-НЕ, к третьему входу восьмого элемента И, к первому входу одиннадцатого элемента И-НЕ, третьему входу первого элемента И элемента И-ИЛИ-НЕ, первому входу второго элемента И элемента И-ИЛИ-НЕ, первому входу третьего элемента И элемента И-ИЛИ-НЕ, инверсный выход пятого триггера соединен с первым входом четвертого элемента И элемента И-ИЛИ-НЕ и с первым входом девятого элемента И-НЕ, выход третьего элемента НЕ соединен с первым входом первого элемента И-НЕ, второй вход которого является вторым входом БУ и объединен со вторым входом второго элемента ИЛИ, а выход является входом сброса второго триггера, вход установки которого соединен с выходом шестого элемента НЕ, инверсный выход второго триггера подключен к первому входу второго элемента ИЛИ, выход которого является входом установки третьего триггера, входом сброса которого является выход седьмого элемента НЕ, прямой выход третьего триггера соединен с первым входом первого элемента И, третий вход которого соединен с выходом семнадцатого элемента НЕ, выход первого элемента И подключен ко второму входу четвертого элемента И элемента И-ИЛИ-НЕ, ко второму входу девятого элемента И-НЕ и к первому входу четвертого элемента ИЛИ, второй вход которого объединен со входом второго элемента НЕ и является первым входом второй группы входов БУ, третий вход четвертого элемента ИЛИ объединен со входом двадцать первого элемента НЕ и является вторым входом второй группы входов БУ, выходы пятого и шестого элементов И являются соответственно первым и вторым входами пятого элемента ИЛИ, выход которого подключен к первому входу первого элемента И элемента И-ИЛИ-НЕ и является четвертым выходом второй группы выходов БУ, кроме того вход семнадцатого элемента НЕ является третьим входом БУ, второй вход первого элемента И является пятым входом БУ, первый вход третьего элемента ИЛИ является восьмым входом БУ, вход сброса четвертого триггера является вторым входом первой группы входов БУ, первый вход шестого элемента И является третьим входом первой группы входов БУ, второй вход второго элемента И элемента И-ИЛИ-НЕ является седьмым входом первой группы входов БУ, вход шестого элемента НЕ является третьим входом второй группы входов БУ, прямой выход второго триггера является первым выходом БУ, выход четвертого элемента ИЛИ и выход девятого элемента И-НЕ являются соответственно первым и вторым выходами первой группы выходов БУ, выход седьмого элемента И, выход двадцать первого элемента НЕ и выход восьмого элемента И являются соответственно вторым, третьим и шестым выходами второй группы выходов БУ, выход двенадцатого элемента И-НЕ и выход тринадцатого элемента И-НЕ являются соответственно первым и третьим выходами третьей группы выходов БУ, выход десятого элемента И-НЕ, выход одиннадцатого элемента И-НЕ, выход элемента И-ИЛИ-НЕ и выход четвертого элемента И являются соответственно первым, вторым, третьим и четвертым выходами четвертой группы выходов БУ.2. The device according to claim 1, characterized in that the control unit comprises first, second and third counters, first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, tenth, eleventh, twelfth, thirteenth, fourteenth, the fifteenth, sixteenth, seventeenth, eighteenth, nineteenth, twentieth and twenty first elements are NOT, the first, second, third, fourth and fifth elements are OR, the first, second, third, fourth, fifth, sixth, seventh, eighth and ninth triggers are the first, second, third, fourth, fifth, sixth, seventh, the eighth, ninth, tenth, eleventh, twelfth and thirteenth AND-NOT elements, the first, second, third, fourth, fifth, sixth, seventh and eighth AND elements, the AND-OR-NOT element, the input C of the first counter combined with the reset input of the sixth trigger and is the seventh input of the control unit, and the input SR of the first counter is combined with the installation input of the seventh trigger, the logical unit is fed to the inputs of SER, PE, SET of the first and second counters, the inputs of PE and SET of the third counter are combined, the output 2 of the first counter is combined with the input of the eighth element is NOT connected to the first input of the seventh element AND, the output of the eighth element is NOT connected to the input of the twelfth element NOT, the output of which is connected to the input of the fourteenth element NOT, whose output is connected to the second input of the seventh element AND, the output of which is the second output of the third group of outputs of the control unit and connected to the installation input of the sixth trigger, whose direct output is connected to the first inputs of the second and third elements AND, the second input of the second element AND is connected to the output of the nineteenth element NOT, whose input is combined with the second input ohm of the third AND element, is connected to the output 3 of the first counter, the output of the second AND element is connected to the first input of the twelfth AND element, the output of the third AND element is connected to the first input of the thirteenth AND element and to the input of the twentieth element NOT, the output of which is connected to the installation input of the ninth trigger, the second input of the sixth element And and the second input of the seventh element And, the direct output of the ninth trigger is connected to the fourth input of the sixth element And and the first input of the seventh element And, the input of the first element is NOT combined with the first the input of the third AND-NOT element is the first input of the first group of inputs of the control unit, the output of the first element is NOT connected to the input of the fourth element NOT, the output of which is connected to the input of the ninth element NOT, whose output is connected to the second input of the third element AND, the output of which combined with the SR reset inputs of the second and third counters and connected to the input of the tenth element NOT, the output of which is connected to the second input of the eleventh element AND, the output CT of the second counter is connected to the SER input of the third counter, output 0 of which with output 3 of the second counter, respectively, are the second and first inputs of the second AND-NOT element, whose output is connected to the installation input of the fourth trigger, the direct output of which is the input of the fifteenth element NOT, the first input of the eighth element AND, the fourth input of the seventh AND element, second the input of the tenth AND-NOT element, the second input of the eighth AND element, the fourth input of the first AND element of the AND-OR-NOT element, the second input in the third element AND of the AND-OR-NOT element, the output of the fifteenth element is NOT the input of the sixteenth NOT element whose output is connected to the input of the eighteenth element NOT, whose output is connected to the second input of the eighth AND-NOT element, whose output is connected to the installation input of the eighth trigger, the reset input of which is combined with the reset input of the ninth trigger and the synchronization inputs of the second and third counters, the first inputs of the fifth and eighth elements And is the fourth input of the first group of inputs of the control unit, the direct output of the eighth trigger is connected to the third input of the sixth element And to the second input of the third element OR, the output to connected to the fourth input of the twelfth AND-NOT element, with the fourth input of the thirteenth AND-HE element and the second input of the first AND element of the AND-OR-NOT element, the inverse output of the eighth trigger is connected to the first input of the tenth element AND-NOT, the input of the fifth element is NOT is the sixth input of the first group of inputs of the control unit and is combined with the first input of the sixth element AND-NOT, the third input of the third element AND element AND-OR-NOT, the first input of the fourth element AND and with the reset input of the seventh trigger, the direct output of which is connected to the third input of the seventh AND element, to the third input of the twelfth AND-NOT element and the third input of the thirteenth NAND element, the output of the fifth element is NOT connected to the input of the eleventh element NOT, whose output is the input of the thirteenth element NOT, whose output is the second input of the sixth element AND whose output is the first output of the second group of outputs of the control unit, the first input of the first OR element is combined with the input of the third element of NOT and is the sixth input of the control unit, the second input of the first OR element is combined with the input of the seventh element of NOT and is is the fourth input of the control unit, the output of the first OR element is connected to the reset input of the first trigger, the installation input of which is connected to the output of the second element of the control unit and is the third output of the first group of outputs of the control unit, the direct output of the first trigger is connected to the first input of the fourth element AND, the second input which is combined with the first input of the fifth AND-NOT element, with the second input of the fifth AND element and is the fifth input of the first group of inputs of the control unit, the output of the fourth AND-NOT element is the reset input of the fifth trigger, the inverse output of the first the trigger is connected to the second input of the fifth AND-NOT element, the output of which is the fifth output of the second group of BU outputs, as well as the installation input of the fifth trigger, whose direct output is connected to the third input of the tenth AND-NOT element, to the second input of the twelfth AND-NOT element to the second input of the thirteenth AND-NOT element, to the third input of the eighth AND-element, to the first input of the eleventh AND-NOT element, the third input of the first AND element AND-OR-NOT element, the first input of the second element AND AND-OR-NOT element, the first the input of the third element And the AND-OR-NOT element, the inverse output of the fifth trigger is connected to the first input of the fourth AND element of the AND-OR-NOT element and to the first input of the ninth AND-NOT element, the output of the third element is NOT connected to the first input of the first AND-NOT element, second the input of which is the second input of the control unit and is combined with the second input of the second OR element, and the output is the reset input of the second trigger, the installation input of which is connected to the output of the sixth element NOT, the inverse output of the second trigger is connected to the first input of the second OR element, the output of which is is the installation input of the third trigger, the reset input of which is the output of the seventh element NOT, the direct output of the third trigger is connected to the first input of the first element AND, the third input of which is connected to the output of the seventeenth element NOT, the output of the first AND element is connected to the second input of the fourth element AND of the AND element -OR-NOT, to the second input of the ninth AND-NOT element and to the first input of the fourth OR element, the second input of which is combined with the input of the second element NOT and is the first input of the second group of inputs of the control unit, the third input of the fourth OR element is combined with the input of the twenty-first element NOT and is the second input of the second group of inputs of the BU, the outputs of the fifth and sixth AND elements are respectively the first and second inputs of the fifth OR element, the output of which is connected to the first input of the first element AND of the AND-OR-NOT element and is the fourth output of the second group of outputs of the control unit, in addition, the input of the seventeenth element is NOT the third input of the control unit, the second input of the first element AND is the fifth input of the control unit, the first input of the third element OR is the eighth input m BU, the reset input of the fourth trigger is the second input of the first group of inputs of the BU, the first input of the sixth element And is the third input of the first group of inputs of the BU, the second input of the second element AND of the element AND-OR-NOT is the seventh input of the first group of inputs of the BU, the input of the sixth element NOT the third input of the second group of inputs of the control unit, the direct output of the second trigger is the first output of the control unit, the output of the fourth element OR and the output of the ninth element AND are NOT the first and second outputs of the first group of outputs of the control unit, output seventh of the first AND element, the output of the twenty-first element NOT and the output of the eighth AND element are the second, third and sixth outputs of the second group of BU outputs, respectively, the output of the twelfth AND gate and the output of the thirteenth AND gate are the first and third outputs of the third group of BU outputs , the output of the tenth AND-NOT element, the output of the eleventh AND-NOT element, the output of the AND-OR-NOT element and the output of the fourth AND element are, respectively, the first, second, third and fourth outputs of the fourth group of outputs of the control unit.
RU2003114978/09A 2003-05-20 2003-05-20 Device for inputting image into personal computer RU2256210C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2003114978/09A RU2256210C2 (en) 2003-05-20 2003-05-20 Device for inputting image into personal computer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2003114978/09A RU2256210C2 (en) 2003-05-20 2003-05-20 Device for inputting image into personal computer

Publications (2)

Publication Number Publication Date
RU2003114978A RU2003114978A (en) 2004-12-10
RU2256210C2 true RU2256210C2 (en) 2005-07-10

Family

ID=35838689

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2003114978/09A RU2256210C2 (en) 2003-05-20 2003-05-20 Device for inputting image into personal computer

Country Status (1)

Country Link
RU (1) RU2256210C2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2452026C1 (en) * 2011-06-14 2012-05-27 Борис Иванович Волков Image digitisation method and apparatus for realising said method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996006392A1 (en) * 1994-08-18 1996-02-29 Interval Research Corporation Content-based haptic input device for video
RU2127961C1 (en) * 1996-09-10 1999-03-20 Сергей Иванович Мирошниченко High-definition tv system
RU2159952C1 (en) * 1999-05-20 2000-11-27 Государственное унитарное предприятие Научно-производственное предприятие "Полет" Device for information input
RU2166790C1 (en) * 2000-05-25 2001-05-10 Курский государственный технический университет Device for entering image in computer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996006392A1 (en) * 1994-08-18 1996-02-29 Interval Research Corporation Content-based haptic input device for video
RU2127961C1 (en) * 1996-09-10 1999-03-20 Сергей Иванович Мирошниченко High-definition tv system
RU2159952C1 (en) * 1999-05-20 2000-11-27 Государственное унитарное предприятие Научно-производственное предприятие "Полет" Device for information input
RU2166790C1 (en) * 2000-05-25 2001-05-10 Курский государственный технический университет Device for entering image in computer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2452026C1 (en) * 2011-06-14 2012-05-27 Борис Иванович Волков Image digitisation method and apparatus for realising said method

Similar Documents

Publication Publication Date Title
US20090290599A1 (en) Method and device for transmitting packets
US20100070673A1 (en) High pci express signal transmission apparatus and control method thereof
JPS5995783A (en) Method and device for storing 3-dimensional digital signal by dc/ac conversion
KR0146762B1 (en) Arbitration exchange device and method in parallel common bus type high speed packet exchange system
RU2256210C2 (en) Device for inputting image into personal computer
US4318137A (en) Real time digital recording system for thermovision data
CN101004674B (en) Data processing system and high-definition TV including the data processing system
US4744024A (en) Method of operating a bus in a data processing system via a repetitive three stage signal sequence
GB1533671A (en) Interface memories
CN103140873A (en) Method and device for transmitting/receiving image data at high speed
RU1789988C (en) Device for interface between upper level processor and lower level processor group in hierarchical multiprocessor system
GB1311203A (en) Memory device
RU2201617C2 (en) Multiplex bridge for serial-code interface
SU983699A1 (en) Communication device for computer system
SU1727126A1 (en) Device for interface of computer with communication channels
RU2018942C1 (en) Device for interfacing users with computer
RU2217791C1 (en) Data input device
SU1462336A1 (en) Device for interfacing electronic computer with shared bus
SU980088A2 (en) Device for interfacing computer with main line
RU1839259C (en) Multichannel device for interface between computer and serial communication line
SU703800A1 (en) Device for interfacing digital computer with peripferal units
SU1278873A1 (en) Interface for linking communication channels with electronic computer
SU1140125A1 (en) Interface for linking computer with communication channels
SU1392573A1 (en) Device for simulating data transmission and processing system
SU857966A1 (en) Information exchange device

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20050521