RU2187837C2 - Multiple-differentiation device (alternatives) - Google Patents
Multiple-differentiation device (alternatives) Download PDFInfo
- Publication number
- RU2187837C2 RU2187837C2 RU2000118036A RU2000118036A RU2187837C2 RU 2187837 C2 RU2187837 C2 RU 2187837C2 RU 2000118036 A RU2000118036 A RU 2000118036A RU 2000118036 A RU2000118036 A RU 2000118036A RU 2187837 C2 RU2187837 C2 RU 2187837C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- operational amplifier
- voltage
- resistor
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 17
- 238000000605 extraction Methods 0.000 claims description 4
- 238000009434 installation Methods 0.000 claims description 2
- 230000004069 differentiation Effects 0.000 claims 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000010755 BS 2869 Class G Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Landscapes
- Amplifiers (AREA)
Abstract
Description
Изобретения относятся к аналоговой вычислительной технике и могут использоваться в системах автоматического управления и регулирования, информационно-измерительных системах, устройствах релейной защиты и автоматики. The invention relates to analog computing and can be used in automatic control and regulation systems, information-measuring systems, relay protection devices and automation.
Известен дифференциатор напряжений [1], содержащий операционные усилители, диодно-емкостные запоминающие ячейки, генератор прямоугольных импульсов, триггер, элемент НЕ, элементы задержки. Known voltage differentiator [1], containing operational amplifiers, diode-capacitive storage cells, a rectangular pulse generator, a trigger, an element NOT, delay elements.
Недостатком аналога является возможность получения только первой производной исследуемого напряжения. The disadvantage of the analogue is the ability to obtain only the first derivative of the test voltage.
Наиболее близким техническим решением к предлагаемому является дифференцирующее устройство [2], содержащее операционные усилители, разделительные диоды, запоминающие конденсаторы, два генератора прямоугольных импульсов, распределитель уровней и триггер. The closest technical solution to the proposed one is a differentiating device [2], containing operational amplifiers, isolation diodes, storage capacitors, two rectangular pulse generators, a level distributor and a trigger.
Недостатками прототипа являются:
1) узкий динамический диапазон (ограниченный частотный спектр исследуемого сигнала) устройства;
2) недостаточно высокая надежность устройства из-за большого количества связей между элементами;
3) неудобство в эксплуатации из-за необходимости подключения к выходам устройства дополнительных повторителей напряжения с высокоомными входами.The disadvantages of the prototype are:
1) a narrow dynamic range (limited frequency spectrum of the investigated signal) of the device;
2) insufficiently high reliability of the device due to the large number of connections between the elements;
3) inconvenience in operation due to the need to connect additional voltage followers with high-resistance inputs to the device outputs.
Технические задачи, решаемые изобретениями - расширение динамического диапазона исследуемого сигнала, а также повышение надежности и удобства в эксплуатации устройства. The technical problems solved by the inventions are the expansion of the dynamic range of the signal under study, as well as improving the reliability and ease of use of the device.
Указанные технические задачи (в первом варианте реализации устройства) решаются благодаря тому, что в дифференцирующем устройстве, содержащем входной зажим и n+1 (где n - максимальный порядок получаемой производной) выходных зажимов, (n+1)-канальный распределитель уровней, первый и второй генераторы прямоугольных импульсов, триггер, n+1 блоков выделения приращений напряжения, каждый из которых включает конденсатор, первая обкладка которого соединена с шиной нулевого потенциала, и блок вычитания, вход уменьшаемого которого соединен с информационным входом блока выделения приращений напряжения, причем информационный вход первого блока выделения приращений напряжения подключен ко входному зажиму устройства, первый выход i-го блока выделения приращений напряжения (при i=1...n+1) соединен с i-м выходным зажимом устройства, а управляющий вход i-го блока выделения приращений напряжения подключен к (n-i+2)-му выходу распределителя уровней, тактовый вход которого подключен к выходу второго генератора прямоугольных импульсов, а (n+1)-й выход соединен со входом установки нуля триггера, инверсный выход которого соединен со входом установки нуля распределителя уровней, у блоков выделения приращений напряжения дополнительно введены вторые выходы, причем информационный вход i-го (при i=2...n+1) блока выделения приращений напряжения подключен ко второму выходу (i-1)-го блока выделения приращений напряжения, выход первого генератора прямоугольных импульсов соединен с тактовым входом триггера, а в каждый блок выделения приращений напряжения дополнительно введены повторитель напряжения и коммутатор, информационный вход которого подключен к информационному входу блока выделения приращений напряжения, управляющий вход которого соединен с управляющим входом коммутатора, выход которого связан со второй обкладкой конденсатора и входом повторителя напряжения, выход которого соединен со входом вычитаемого блока вычитания и первым выходом блока выделения приращений напряжения, второй выход которого подключен к выходу блока вычитания; каждый из блоков вычитания (в первом варианте их реализации) содержит операционный усилитель, выход которого является выходом блока вычитания и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый входной резистор подключен ко входу вычитаемого блока вычитания, вход уменьшаемого которого через второй входной резистор соединен с неинвертирующим входом операционного усилителя, который соединен с шиной нулевого потенциала через дополнительный резистор; каждый из блоков вычитания (во втором варианте их реализации) содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через первый входной резистор подключен ко входу уменьшаемого блока вычитания, выход первого операционного усилителя через второй входной резистор соединен с инвертирующим входом второго операционного усилителя, который через третий входной резистор подключен ко входу вычитаемого блока вычитания и через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока вычитания, не инвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала; повторитель напряжения содержит операционный усилитель, выход которого является выходом повторителя напряжения и соединен с инвертирующим входом операционного усилителя, неинвертирующий вход которого является входом повторителя напряжения. These technical problems (in the first embodiment of the device) are solved due to the fact that in the differentiating device containing the input terminal and n + 1 (where n is the maximum order of the derivative obtained) the output terminals, (n + 1) -channel level distributor, the first and the second rectangular pulse generator, a trigger, n + 1 voltage increment extraction units, each of which includes a capacitor, the first lining of which is connected to the zero potential bus, and a subtraction unit, the input of which is reduced is connected to the information the ion input of the voltage increment extraction unit, the information input of the first voltage increment allocation unit is connected to the input terminal of the device, the first output of the i-th voltage increment allocation unit (for i = 1 ... n + 1) is connected to the i-th output terminal of the device and the control input of the ith voltage increment isolation unit is connected to the (n-i + 2) -th output of the level distributor, the clock input of which is connected to the output of the second rectangular pulse generator, and the (n + 1) -th output is connected to the installation input zero trigger, inverse the second output of which is connected to the zero-setting input of the level distributor, the second outputs are additionally introduced for voltage increment allocation blocks, and the information input of the ith (for i = 2 ... n + 1) voltage increment allocation block is connected to the second output (i- 1) of the voltage increment isolation block, the output of the first rectangular pulse generator is connected to the trigger input of the trigger, and a voltage follower and a switch are additionally introduced into each voltage increment allocation block and a switch, the information input of which is connected it is connected to the information input of the voltage increment allocation block, the control input of which is connected to the control input of the switch, the output of which is connected to the second capacitor plate and the voltage follower input, the output of which is connected to the input of the subtracted subtraction block and the first output of the voltage increment allocation block, the second output of which is connected to the output of the subtraction block; each of the subtraction units (in the first version of their implementation) contains an operational amplifier, the output of which is the output of the subtraction unit and is connected through a feedback resistor to the inverting input of the operational amplifier, which is connected through the first input resistor to the input of the subtracted subtraction unit, the input of which is reduced through the second the input resistor is connected to a non-inverting input of the operational amplifier, which is connected to the zero potential bus through an additional resistor; each of the subtraction units (in the second version of their implementation) contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected through the first input resistor to the input of the subtracted subtraction unit, the output of the first operational amplifier through the second input the resistor is connected to the inverting input of the second operational amplifier, which is connected through the third input resistor to the input of the subtracted subtraction unit and through the second the second feedback resistor is connected to the output of the second operational amplifier, which is the output of the subtraction unit, non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus; the voltage follower contains an operational amplifier, the output of which is the output of the voltage follower and is connected to the inverting input of the operational amplifier, the non-inverting input of which is the input of the voltage follower.
Указанные технические задачи (во втором варианте реализации устройства) решаются благодаря тому, что в дифференцирующем устройстве, содержащем входной зажим и n+1 (где n - максимальный порядок получаемой производной) выходных зажимов, (n+1)-канальный распределитель уровней, первый и второй генераторы прямоугольных импульсов, триггер, n+1 блоков выделения приращений напряжения, каждый из которых включает первый и второй диоды, конденсатор, первый блок вычитания, вход уменьшаемого которого подключен к информационному входу блока выделения приращений напряжения, а выход соединен с анодом первого диода, катод которого объединен с анодом второго диода и через конденсатор соединен с шиной нулевого потенциала, причем информационный вход первого блока выделения приращений напряжения подключен ко входному зажиму устройства, первый выход i-го блока выделения приращений напряжения, (при i = 1. . .n+1) соединен с i-м выходным зажимом устройства, а управляющий вход i-го блока выделения приращений напряжения подключен к (n-i+2)-му выходу распределителя уровней, тактовый вход которого подключен к выходу второго генератора прямоугольных импульсов, а (n+1)-й выход соединен со входом установки нуля триггера, инверсный выход которого соединен со входом установки нуля распределителя уровней, у блоков выделения приращений напряжения дополнительно введены вторые выходы, причем информационный вход i-го (при i = 2.. . n+1) блока выделения приращений напряжения подключен ко второму выходу (i-1)-гo блока выделения приращений напряжения, выход первого генератора прямоугольных импульсов соединен с тактовым входом триггера, а в каждый блок выделения приращений напряжения дополнительно введены элемент НЕ, повторитель напряжения, второй блок вычитания и блок суммирования, выход которого соединен с катодом второго диода, анод которого через повторитель напряжения соединен с первым выходом блока выделения приращений напряжения и со входом вычитаемого второго блока вычитания, выход которого является вторым выходом блока выделения приращений напряжения, информационный вход которого соединен с объединенными входом уменьшаемого второго блоков вычитания и первым входом блока суммирования, второй вход которого объединен со входом вычитаемого первого блока вычитания и через элемент НЕ подключен к управляющему входу блока выделения приращений напряжения; каждый из блоков вычитания (в первом варианте их реализации) содержит операционный усилитель, выход которого является выходом блока вычитания и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый входной резистор подключен ко входу вычитаемого блока вычитания, вход уменьшаемого которого через второй входной резистор соединен с не инвертирующим входом операционного усилителя, который соединен с шиной нулевого потенциала через дополнительный резистор; каждый из блоков вычитания (во втором варианте их реализации) содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через первый входной резистор подключен ко входу уменьшаемого блока вычитания, выход первого операционного усилителя через второй входной резистор соединен с инвертирующим входом второго операционного усилителя, который через третий входной резистор подключен ко входу вычитаемого блока вычитания и через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока вычитания, неинвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала; блок суммирования (в первом варианте его реализации) содержит операционный усилитель, выход которого является выходом блока суммирования и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый дополнительный резистор соединен с шиной нулевого потенциала, которая через второй дополнительный резистор соединена с неинвертирующим входом операционного усилителя, который через первый и второй входные резисторы подключен к первому и второму входам блока суммирования; блок суммирования (во втором варианте его реализации) содержит первый операционный усилитель, выход которого через первый резистор обратной связи соединен с инвертирующим входом первого операционного усилителя, который через первый и второй входные резисторы подключен к первому и второму входам блока суммирования, выход первого операционного усилителя через третий входной резистор соединен с инвертирующим входом второго операционного усилителя, который через второй резистор обратной связи соединен с выходом второго операционного усилителя, который является выходом блока суммирования, не инвертирующие входы первого и второго операционных усилителей соединены с шиной нулевого потенциала; повторитель напряжения содержит операционный усилитель, выход которого является выходом повторителя напряжения и соединен с инвертирующим входом операционного усилителя, не инвертирующий вход которого является входом повторителя напряжения. The indicated technical problems (in the second embodiment of the device) are solved due to the fact that in the differentiating device containing the input terminal and n + 1 (where n is the maximum order of the derivative obtained) output terminals, (n + 1) -channel level distributor, the first and the second rectangular pulse generator, trigger, n + 1 voltage increment extraction units, each of which includes the first and second diodes, a capacitor, the first subtraction unit, the input of which is reduced is connected to the information input of the selection unit when voltage, and the output is connected to the anode of the first diode, the cathode of which is combined with the anode of the second diode and connected to the zero potential bus through the capacitor, the information input of the first voltage increment allocation unit connected to the input terminal of the device, the first output of the i-th voltage increment allocation unit , (for i = 1. .n + 1) is connected to the i-th output terminal of the device, and the control input of the i-th voltage increment isolation unit is connected to the (n-i + 2) -th output of the level distributor, whose clock input connected to the output of the second rectangular pulse generator, and the (n + 1) -th output is connected to the input of the zero setting of the trigger, the inverse output of which is connected to the input of the zero-setting of the level distributor, the second outputs are additionally introduced at the voltage increment allocation blocks, and the information input of the ith for i = 2 ... n + 1) the voltage increment isolation block is connected to the second output of the (i-1) -go voltage increment isolation block, the output of the first rectangular pulse generator is connected to the trigger input of the trigger, and the element NOT, voltage follower is additionally introduced into each voltage increment allocation block, a second subtraction unit and a summing unit, the output of which is connected to the cathode of the second diode, the anode of which is connected through a voltage follower to the first output of the voltage increment isolation unit and to the input of the subtracted second subtraction lock, the output of which is the second output of the voltage increment allocation block, the information input of which is connected to the combined input of the reduced second subtraction blocks and the first input of the summing block, the second input of which is combined with the input of the subtracted first subtraction block and is NOT connected to the control input of the selection block through the element voltage increments; each of the subtraction units (in the first version of their implementation) contains an operational amplifier, the output of which is the output of the subtraction unit and is connected through a feedback resistor to the inverting input of the operational amplifier, which is connected through the first input resistor to the input of the subtracted subtraction unit, the input of which is reduced through the second the input resistor is connected to a non-inverting input of the operational amplifier, which is connected to the zero potential bus through an additional resistor; each of the subtraction units (in the second version of their implementation) contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected through the first input resistor to the input of the subtracted subtraction unit, the output of the first operational amplifier through the second input the resistor is connected to the inverting input of the second operational amplifier, which is connected through the third input resistor to the input of the subtracted subtraction unit and through the second the second feedback resistor is connected to the output of the second operational amplifier, which is the output of the subtraction unit, the non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus; the summing unit (in the first embodiment of its implementation) contains an operational amplifier, the output of which is the output of the summing unit and is connected through an feedback resistor to an inverting input of an operational amplifier, which is connected through a first additional resistor to a zero potential bus, which is connected to a non-inverting resistor through a second additional resistor the input of the operational amplifier, which is connected through the first and second input resistors to the first and second inputs of the summing unit; the summing unit (in the second embodiment of its implementation) contains a first operational amplifier, the output of which through the first feedback resistor is connected to the inverting input of the first operational amplifier, which is connected through the first and second input resistors to the first and second inputs of the summing unit, the output of the first operational amplifier through the third input resistor is connected to the inverting input of the second operational amplifier, which is connected through the second feedback resistor to the output of the second operational amplifier a amplifier, which is the output of the summing unit, the non-inverting inputs of the first and second operational amplifiers are connected to the zero potential bus; the voltage follower contains an operational amplifier, the output of which is the output of the voltage follower and is connected to the inverting input of the operational amplifier, the non-inverting input of which is the input of the voltage follower.
Существенными отличиями предлагаемого устройства являются введение у всех блоков выделения приращений напряжения вторых выходов, новая организация связей между элементами устройства, а также введение в каждый блок выделения приращений напряжения новых элементов - повторителя напряжения и коммутатора (в первом варианте реализации устройства) или элемента НЕ, повторителя напряжения, второго блока вычитания и блока суммирования (во втором варианте реализации устройства) с новой организацией связей между элементами блока выделения приращений напряжения. Совокупность элементов и связей между ними обеспечивают достижение положительного эффекта - расширение динамического диапазона исследуемого сигнала, а также повышение надежности и удобства в эксплуатации устройства. Significant differences of the proposed device are the introduction of all output voltage incrementing units of the second outputs, a new organization of connections between the elements of the device, as well as the introduction of new elements in each voltage increment allocation unit - a voltage follower and a switch (in the first embodiment of the device) or a NOT element, a repeater voltage, the second subtraction unit and the summing unit (in the second embodiment of the device) with a new organization of relations between elements of the allocation block pri voltage. The combination of elements and the relationships between them provide a positive effect - expanding the dynamic range of the signal under study, as well as increasing the reliability and ease of use of the device.
На фиг.1 представлена схема устройства, на фиг.2 и 3 - варианты реализации схемы блока выделения приращений напряжения, на фиг.4 - схема повторителя напряжения, на фиг.5 и 6 - варианты реализации схемы блока вычитания, на фиг.7 и 8 - варианты реализации схемы блока суммирования. Figure 1 presents a diagram of the device, figure 2 and 3 are options for implementing the circuit block allocation of voltage increments, figure 4 is a diagram of the voltage follower, figure 5 and 6 are options for implementing the circuit of the subtraction block, figure 7 and 8 - embodiments of the scheme of the block summation.
Устройство (фиг.1) содержит входной зажим 1, и n+1 (где n - максимальный порядок получаемой производной) выходных зажимов 2-5, (n+1)-канальный распределитель 6 уровней (РУ), триггер 7, первый 8 и второй 9 генераторы прямоугольных импульсов (ГПИ), выход ГПИ 8 соединен с тактовым входом триггера 7, инверсный выход которого соединен со входом установки нуля РУ 6, тактовый вход которого подключен к выходу ГПИ 9, n+1 блоков 10-13 выделения приращений напряжения (БВПН), причем информационный вход i-го (при i = 2...n+1) БВПН подключен к выходу (i-1)-го БВПН, а управляющий вход i-го (при i = 1... n+1) БВПН подключен к (n-i+2)-му выходу РУ 6, информационный вход первого БВПН 10 подключен ко входному зажиму 1 устройства, выходы БВПН 10-13 соединены соответственно с выходными зажимами 2-5, (n+1)-й выход РУ 6 соединен со входом установки нуля триггера 7. The device (Fig. 1) contains an
В первом варианте реализации каждый из блоков 10-13 выделения приращений напряжения (фиг.2) содержит (на примере БВПН 10) конденсатор 14, повторитель 15 напряжения (ПН), блок 16 вычитания (БВ) и коммутатор 17, информационный вход которого подключен к информационному входу БВПН 10 и объединен со входом уменьшаемого БВ 16, выход которого является вторым выходом БВПН 10, управляющий вход которого соединен с управляющим входом коммутатора 17, выход которого связан со входом ПН 15 и через конденсатор 14 с шиной нулевого потенциала, выход ПН 15 соединен со входом вычитаемого БВ 16 и первым выходом БВПН 10. In the first embodiment, each of the voltage increment allocation blocks 10-13 (FIG. 2) contains (for example, BVPN 10) a
Во втором варианте реализации каждый из блоков 10-13 выделения приращений напряжения (фиг.3) содержит (на примере БВПН 10) конденсатор 14, ПН 15, второй БВ 16 и первый БВ 17, блок 18 суммирования (БС), элемент НЕ 19, первый 20 и второй 21 диоды, катод диода 20 и анод диода 21 объединены и соединены со входом ПН 15 и через конденсатор 14 с шиной нулевого потенциала, выход ПН 15 соединен со входом вычитаемого БВ 16 и первым выходом БВПН 10, информационный вход которого соединен с объединенными первым входом БС 18 и входами уменьшаемого БВ 17 и БВ 16, выход которого является вторым выходом БВПН 10, управляющий вход которого через элемент НЕ 19 соединен с объединенными входом вычитаемого БВ 17 и вторым входом БС 18. In the second embodiment, each of the voltage increment isolation blocks 10-13 (FIG. 3) contains (for example, BVPN 10) a
Повторитель 15 напряжения (фиг.4) содержит операционный усилитель (ОУ) 22, выход которого является выходом ПН 15 и соединен с инвертирующим входом ОУ 22, неинвертирующий вход которого является входом ПН 15. The voltage follower 15 (Fig. 4) comprises an operational amplifier (op-amp) 22, the output of which is the output of the
Каждый из блоков 16-17 (в первом варианте их реализации, изображенном на фиг.5) содержит (на примере БВ 16) ОУ 23, выход которого является выходом БВ 16 и через резистор 24 обратной связи соединен с инвертирующим входом ОУ 23, который через первый входной резистор 25 подключен ко входу вычитаемого БВ 16, вход уменьшаемого которого через второй входной резистор 26 соединен с неинвертирующим входом ОУ 23, который соединен с шиной нулевого потенциала через дополнительный резистор 27. Each of the blocks 16-17 (in the first embodiment, shown in FIG. 5) contains (for the example of BV 16) an op-
Каждый из блоков 16-17 вычитания (во втором варианте их реализации, изображенном на фиг. 6) содержит (на примере БВ 16) первый ОУ 28, инвертирующий вход которого через первый входной резистор 29 подключен ко входу уменьшаемого БВ 16 и через первый резистор 30 обратной связи соединен с выходом первого ОУ 28, который через второй входной резистор 31 соединен с инвертирующим входом второго ОУ 32, который через третий входной резистор 33 подключен ко входу вычитаемого БВ 16 и через второй резистор 34 обратной связи соединен с выходом второго ОУ 32, являющегося выходом БВ 16, неинвертирующие входы первого ОУ 28 и второго ОУ 32 соединены с шиной нулевого потенциала. Each of the subtraction blocks 16-17 (in the second embodiment, shown in Fig. 6) contains (for example, BV 16) a first op-
Блок 18 суммирования (в первом варианте его реализации, изображенном на фиг. 7) содержит ОУ 35, выход которого является выходом БС 18 и через резистор 36 обратной связи соединен с инвертирующим входом ОУ 35, который через первый дополнительный резистор 37 соединен с шиной нулевого потенциала, которая через второй дополнительный резистор 38 соединена с неинвертирующим входом ОУ 35, который через первый и второй входные резисторы 39 и 40 подключен к первому и второму входам БС 18. The summing unit 18 (in the first embodiment, shown in Fig. 7) contains an op-
Блок 18 суммирования (во втором варианте его реализации, изображенном на фиг. 8) содержит первый ОУ 41, инвертирующий вход которого через первый 42 и второй 43 входные резисторы подключен к первому и второму входам БС 18, а также через первый резистор 44 обратной связи соединен с выходом первого ОУ 41, который через третий входной резистор 45 соединен с инвертирующим входом второго ОУ 46, который через второй резистор 47 обратной связи соединен с выходом второго ОУ 46, являющегося выходом БС 18, неинвертирующие входы первого ОУ 41 и второго ОУ 46 соединены с шиной нулевого потенциала. The summing unit 18 (in the second embodiment, shown in Fig. 8) contains a first op-
Рассмотрим работу первого варианта устройства. Consider the operation of the first embodiment of the device.
При нулевом состоянии триггера 7 единичное напряжение с его инверсного выхода приложено ко входу установки нуля РУ 6, что удерживает последний также в нулевом состоянии, несмотря на то, что на его тактовый вход поступают импульсы ГПИ 9. При этом нулевое напряжение с выходов распределителя 6 приложено к управляющим входам БВПН 10-13, в результате напряжение на конденсаторах 14 поддерживается постоянным и равным для каждого конденсатора значению, накопленному в предыдущем такте работы устройства. When the trigger 7 is in the zero state, a unit voltage from its inverse output is applied to the zero setting input of the switchgear 6, which keeps the latter also in the zero state, despite the fact that GUI 9 pulses arrive at its clock input. At that, the zero voltage from the outputs of the distributor 6 is applied to the control inputs of the BVPN 10-13, as a result, the voltage across the
По заднему фронту очередного импульса ГПИ 8 происходит срабатывание триггера 7, который снимает единичное напряжение со входа установки нуля РУ 6 и на его выходах поочередно с частотой f2 ГПИ 9 (f2>f1) появляются единичные потенциалы. При этом происходит поочередное обновление информации, запоминаемой на конденсаторах 14, начиная с последнего БВПН 13.On the trailing edge of the next pulse of the GUI 8, the trigger 7 is triggered, which removes a unit voltage from the zero setting input of the RU 6 and at its outputs unit potentials appear alternately with a frequency of f 2 GUI 9 (f 2 > f 1 ). In this case, the information stored on the
Напряжение, запоминаемое на конденсаторах 14, представляет собой приращение соответствующего порядка, которое является, как известно, линейной композицией входного сигнала и приращений более низкого порядка. The voltage stored on the
При появлении сигнала на последнем, (n+1)-м, выходе РУ 6 триггер 7 возвращается в нулевое состояние, РУ 6 переходит в нулевое состояние покоя и все коммутаторы 17 (при первом варианте реализации БВПН 10-13) или диоды 20 и 21 (при втором варианте реализации БВПН 10-13) снова оказываются закрытыми до начала следующего такта. When a signal appears at the last (n + 1) -m output of the switchgear 6, the trigger 7 returns to the zero state, switchgear 6 goes to the zero quiescent state and all switches 17 (in the first version of the BVPN 10-13 implementation) or
Устройство работает аналогично как при отрицательных, так и при положительных производных, а также при положительных и отрицательных значениях входного сигнала. При его запуске переходной процесс в вычислении i-й производной заканчивается через i тактов. The device works similarly with both negative and positive derivatives, as well as with positive and negative values of the input signal. When it starts, the transition process in the calculation of the ith derivative ends in i cycles.
Второй вариант реализации устройства (отличающийся от первого схемой БВПН 10-13) работает аналогично первому. The second embodiment of the device (different from the first scheme BVPN 10-13) works similarly to the first.
Преимуществами предлагаемого устройства по сравнению с известными являются расширение динамического диапазона исследуемого сигнала (в 2n раз), а также повышение надежности (число соединений уменьшается на n(n-1)) и удобства в эксплуатации. Схема устройства реализуется на интегральных микросхемах; выбор варианта реализации схемы БВПН зависит от имеющейся в наличии разработчика элементной базы. The advantages of the proposed device compared to the known ones are the expansion of the dynamic range of the signal under study (2n times), as well as increased reliability (the number of connections decreases by n (n-1)) and ease of operation. The circuit of the device is implemented on integrated circuits; the choice of an implementation variant of the BVPN scheme depends on the available element base developer.
Источники информации
1. А.с. СССР 591871, кл. G 06 G 7/18, 1976.Sources of information
1. A.S. USSR 591871, class G 06 G 7/18, 1976.
2. А.с. СССР 984728, кл. G 06 G 7/18, 1981 (прототип). 2. A.S. USSR 984728, class G 06 G 7/18, 1981 (prototype).
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2000118036A RU2187837C2 (en) | 2000-07-07 | 2000-07-07 | Multiple-differentiation device (alternatives) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2000118036A RU2187837C2 (en) | 2000-07-07 | 2000-07-07 | Multiple-differentiation device (alternatives) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2187837C2 true RU2187837C2 (en) | 2002-08-20 |
| RU2000118036A RU2000118036A (en) | 2002-09-20 |
Family
ID=20237518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2000118036A RU2187837C2 (en) | 2000-07-07 | 2000-07-07 | Multiple-differentiation device (alternatives) |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2187837C2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293918A (en) * | 1978-10-20 | 1981-10-06 | Hitachi, Ltd. | Digital differential analyzer with an increment output function |
| GB2112976A (en) * | 1981-12-18 | 1983-07-27 | Hitachi Ltd | Floating point digital differential analyzer |
| SU1462305A1 (en) * | 1987-08-11 | 1989-02-28 | Таганрогский радиотехнический институт им.В.Д.Калмыкова | Differential device |
-
2000
- 2000-07-07 RU RU2000118036A patent/RU2187837C2/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293918A (en) * | 1978-10-20 | 1981-10-06 | Hitachi, Ltd. | Digital differential analyzer with an increment output function |
| GB2112976A (en) * | 1981-12-18 | 1983-07-27 | Hitachi Ltd | Floating point digital differential analyzer |
| SU1462305A1 (en) * | 1987-08-11 | 1989-02-28 | Таганрогский радиотехнический институт им.В.Д.Калмыкова | Differential device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4250449A (en) | Digital electric energy measuring circuit | |
| US10713446B2 (en) | Multiplier circuit, corresponding device and method | |
| US3423683A (en) | Binary random number generator using switching tree and wide-band noise source | |
| US4034364A (en) | Analog-digital converter | |
| RU2187837C2 (en) | Multiple-differentiation device (alternatives) | |
| RU2092897C1 (en) | Statistic analyzer of moment function | |
| RU2178202C2 (en) | Statistical analyzer of random-process moment functions | |
| RU2000118036A (en) | DEVICE FOR MULTIPLE DIFFERENTIATION (ITS OPTIONS) | |
| SU734813A1 (en) | Analogue storage device | |
| SU434330A1 (en) | DEVICE FOR MEASUREMENT OF FREQUENCY CHARACTERISTICS AND COEFFICIENT OF NONLINEAR DISCUSSIONS OF THE OBJECT OF RESEARCH | |
| SU1429288A1 (en) | Phase comparator | |
| SU1242991A1 (en) | Device for multiplying electrical signals together | |
| Mattern et al. | A reprogrammable filter bank using charge-coupled device discrete analog-signal processing | |
| SU809392A1 (en) | Analogue storage | |
| SU771678A1 (en) | Device for computing absolute value of the difference of squares | |
| SU1332535A1 (en) | Intergrating analog-to-digital converter | |
| RU1774378C (en) | Analog memory | |
| RU1836692C (en) | Poly-dimentional statistical analyzer of load smoothed out effective power | |
| SU377800A1 (en) | DEVICE FOR MULTIPLICATION OF SIGNALS | |
| SU587508A1 (en) | Analogue storage | |
| SU712951A1 (en) | Current-to-frequency converter | |
| SU1018126A1 (en) | Spatial vector modulus meter | |
| SU739720A1 (en) | Device for isolating single pulse from pulse train | |
| GB887391A (en) | Analogue-to-digital converter | |
| SU1072101A1 (en) | Analog storage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| QB4A | License on use of patent |
Effective date: 20081128 |
|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20090708 |