RU2013105340A - Интегральная схема с программируемым логическим анализатором с расширенными возможностями анализа и отладки и способ - Google Patents
Интегральная схема с программируемым логическим анализатором с расширенными возможностями анализа и отладки и способ Download PDFInfo
- Publication number
- RU2013105340A RU2013105340A RU2013105340/28A RU2013105340A RU2013105340A RU 2013105340 A RU2013105340 A RU 2013105340A RU 2013105340/28 A RU2013105340/28 A RU 2013105340/28A RU 2013105340 A RU2013105340 A RU 2013105340A RU 2013105340 A RU2013105340 A RU 2013105340A
- Authority
- RU
- Russia
- Prior art keywords
- input
- logic analyzer
- unit
- output
- bist
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2294—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by remote test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Debugging And Monitoring (AREA)
Abstract
1. Устройство, содержащее:интегральную схему, содержащую:логический анализатор, имеющий первый вход, принимающий множество сигналов, и выход для обеспечения индикации обнаружения с помощью логического анализатора по меньшей мере одного запускающего события; иблок со встроенным самотестированием (BIST), имеющий первый вход для приема одного или более сигналов, появляющихся на первом входе логического анализатора, второй вход, соединенный с выходом логического анализатора для избирательного задействования блока BIST, причем блок BIST генерирует и поддерживает сигнатуру на основании первого и второго его входов.2. Устройство по п.1, в котором блок BIST включает в себя выход для обеспечения поддерживаемой сигнатуры, причем выход соединен с логическим анализатором для выборки и хранения в нем.3. Устройство по п.1, в котором логический анализатор включает в себя блок мультиплексора, имеющий вход, соединенный с первым входом логического анализатора, и первый вход блока BIST соединен с выходом схемы мультиплексора.4. Устройство по п.1, в котором логический анализатор содержит блок мультиплексора, имеющий вход, соединенный с первым входом логического анализатора, и блок контроллера памяти, имеющий первый вход, соединенный с выходом блока мультиплексора, и второй вход, соединенный с выходом блока BIST.5. Устройство по п.1, в котором блок BIST содержит сдвиговый регистр с многочисленными входами и сигнатуру, поддерживаемую в блоке BIST, поддерживается в сдвиговом регистре с многочисленными входами.6. Устройство по п.1, в котором блок BIST включает в себя тактовый вход таким образом, чтобы, когда блок BIST задействован с помощью логического ан�
Claims (19)
1. Устройство, содержащее:
интегральную схему, содержащую:
логический анализатор, имеющий первый вход, принимающий множество сигналов, и выход для обеспечения индикации обнаружения с помощью логического анализатора по меньшей мере одного запускающего события; и
блок со встроенным самотестированием (BIST), имеющий первый вход для приема одного или более сигналов, появляющихся на первом входе логического анализатора, второй вход, соединенный с выходом логического анализатора для избирательного задействования блока BIST, причем блок BIST генерирует и поддерживает сигнатуру на основании первого и второго его входов.
2. Устройство по п.1, в котором блок BIST включает в себя выход для обеспечения поддерживаемой сигнатуры, причем выход соединен с логическим анализатором для выборки и хранения в нем.
3. Устройство по п.1, в котором логический анализатор включает в себя блок мультиплексора, имеющий вход, соединенный с первым входом логического анализатора, и первый вход блока BIST соединен с выходом схемы мультиплексора.
4. Устройство по п.1, в котором логический анализатор содержит блок мультиплексора, имеющий вход, соединенный с первым входом логического анализатора, и блок контроллера памяти, имеющий первый вход, соединенный с выходом блока мультиплексора, и второй вход, соединенный с выходом блока BIST.
5. Устройство по п.1, в котором блок BIST содержит сдвиговый регистр с многочисленными входами и сигнатуру, поддерживаемую в блоке BIST, поддерживается в сдвиговом регистре с многочисленными входами.
6. Устройство по п.1, в котором блок BIST включает в себя тактовый вход таким образом, чтобы, когда блок BIST задействован с помощью логического анализатора, блок BIST генерировал новую сигнатуру после каждого возникновения запускающего фронта сигнала, появляющегося на тактовом входе блока BIST.
7. Устройство по п.1, дополнительно содержащее блок действия, имеющий вход, соединенный с логическим анализатором для приема индикации обнаружения по меньшей мере одного запускающего события, и выход, соединенный со вторым входом блока BIST, причем блок действий генерирует на своем выходе сигнал, который основан на входном сигнале блока действий, согласно заданной функции, причем заданная функция является конфигурируемой.
8. Устройство по п.1, дополнительно содержащее множество блоков BIST, причем каждый блок BIST имеет первый вход для приема одного или более сигналов, связанных с логическим анализатором, второй вход, связанный с логическим анализатором, для задействования блока BIST, и выход, связанный с логическим анализатором, причем каждый блок BIST отдельно и независимо генерирует и поддерживает сигнатуру, основанную частично на его первом и втором входах.
9. Интегральная схема, содержащая:
логический анализатор, имеющий первый вход для приема множества сигналов и первый выход для обеспечения выбранных выборок сигналов, появляющихся на первом входе; и
генератор сигнатур, имеющий первый вход, соединенный с логическим анализатором для приема одного или более сигналов, появляющихся на его первом входе, и выход, соединенный с логическим анализатором для подачи в него сигнатуры.
10. Интегральная схема по п.9, в которой логический анализатор включает в себя генерацию сигнала события, показывающего обнаружение события, контролируемого с помощью логического анализатора, причем генератор сигнатур включает в себя разрешающий вход для разрешения генератору сигнатуры генерировать новую сигнатуру, и сигнал события соединен с разрешающим входом генератора сигнатуры.
11. Интегральная схема по п.10, дополнительно содержащая блок действий, имеющий вход, соединенный с логическим анализатором для приема сигнала события, и выходной сигнал, соединенный с разрешающим входом генератора сигнатур, причем блок действий генерирует выходной сигнал на основании по меньшей мере частично его входного сигнала согласно заданной функции.
12. Интегральная схема по п.11, в которой заданная функция является программируемой.
13. Интегральная схема по п.9, в которой логический анализатор включает в себя схему мультиплексора, имеющую вход, соединенный с первым входом логического анализатора, и схему управления памятью, имеющую первый вход, соединенный с выходом блока мультиплексора, и второй вход, соединенный с генератором сигнатур для приема от него сигнатуры.
14. Интегральная схема по п.9, в которой генератор сигнатур принимает тактовый сигнал и при задействовании генерирует новую сигнатуру в ответ на каждый запускающий фронт тактового сигнала.
15. Интегральная схема по п.10, в которой генератор сигнатур избирательно задействуется с помощью логического анализатора.
16. Система, содержащая:
один или более системных модулей; и
интегральную схему, содержащую:
блок встроенного логического анализатора, имеющий вход для приема множества сигналов из одного или более системных модулей; и
блок тестирования, имеющий вход, соединенный с блоком встроенного логического анализатора для приема по меньшей мере одного из множества сигналов из одного или более системных модулей, причем блок тестирования поддерживает в нем значение сигнатуры, блок тестирования избирательно генерирует и поддерживает новую сигнатуру при задействовании на основании поддерживаемой сигнатуры и на основании входа блока тестирования.
17. Система по п.16, в которой блок тестирования включает в себя выход, соединенный с блоком встроенного логического анализатора для подачи в него новой сигнатуры.
18. Система по п.16, в которой блок тестирования задействуется и выводится из действия на основании по меньшей мере частично встроенного логического анализатора.
19. Система по п.16, дополнительно содержащая специализированный блок, генерирующий по меньшей мере один выходной сигнал согласно по меньшей мере одной заданной функции, причем блок тестирования задействуется и выводится из действия на основании по меньшей мере частично по меньшей мере одной заданной функции, при этом по меньшей мере одна заданная функция является программируемой.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/877,846 US8516304B2 (en) | 2009-08-18 | 2010-09-08 | Integrated circuit including a programmable logic analyzer with enhanced analyzing and debugging capabilities and a method therefor |
| US12/877,846 | 2010-09-08 | ||
| PCT/US2011/050761 WO2012033876A1 (en) | 2010-09-08 | 2011-09-08 | Integrated circuit with programmable logic analyzer, enhanced analyzing and debugging capabilities and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2013105340A true RU2013105340A (ru) | 2014-10-20 |
| RU2579814C2 RU2579814C2 (ru) | 2016-04-10 |
Family
ID=45810964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2013105340/28A RU2579814C2 (ru) | 2010-09-08 | 2011-09-08 | Интегральная схема с программируемым логическим анализатором с расширенными возможностями анализа и отладки и способ |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US8516304B2 (ru) |
| EP (1) | EP2614380B1 (ru) |
| KR (1) | KR101759215B1 (ru) |
| CN (1) | CN103069289B (ru) |
| AU (1) | AU2011299176B2 (ru) |
| BR (1) | BR112013004234B1 (ru) |
| CA (1) | CA2807323C (ru) |
| RU (1) | RU2579814C2 (ru) |
| SG (1) | SG187854A1 (ru) |
| WO (1) | WO2012033876A1 (ru) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8914681B2 (en) * | 2009-08-18 | 2014-12-16 | Lexmark International, Inc. | Integrated circuit including a programmable logic analyzer with enhanced analyzing and debugging capabilities and a method therefor |
| US9170901B2 (en) | 2009-08-18 | 2015-10-27 | Lexmark International, Inc. | System and method for analyzing an electronics device including a logic analyzer |
| US8745447B2 (en) * | 2009-08-18 | 2014-06-03 | Lexmark International, Inc. | System and method for analyzing an electronics device including a logic analyzer |
| CN103294602B (zh) * | 2012-02-28 | 2016-04-13 | 孕龙科技股份有限公司 | 逻辑分析仪的数据读取及写入其存储器的方法 |
| US10235339B2 (en) | 2013-02-19 | 2019-03-19 | Keysight Technologies, Inc. | Digital measurement instrument triggered by signal pattern |
| US20140269345A1 (en) * | 2013-03-16 | 2014-09-18 | Connectem Inc. | Method and system for network troubleshooting and improving kpi of mobile data network |
| US9716996B2 (en) | 2013-05-21 | 2017-07-25 | Brocade Communications Systems, Inc. | Method and system for selective and secure interaction of BYOD (bring your own device) with enterprise network through mobile wireless networks |
| US9003244B2 (en) * | 2013-07-31 | 2015-04-07 | International Business Machines Corporation | Dynamic built-in self-test system |
| US9405755B1 (en) | 2013-10-03 | 2016-08-02 | Initial State Technologies, Inc. | Apparatus and method for processing log file data |
| US9405651B1 (en) | 2013-10-03 | 2016-08-02 | Initial State Technologies, Inc. | Apparatus and method for processing log file data |
| US9405610B1 (en) | 2013-10-03 | 2016-08-02 | Initial State Technologies, Inc. | Apparatus and method for processing log file data |
| US9203408B1 (en) * | 2014-04-04 | 2015-12-01 | Altera Corporation | Reconfigurable logic analyzer circuitry |
| GB2526850B (en) * | 2014-06-05 | 2020-11-25 | Advanced Risc Mach Ltd | Logic analyzer |
| KR102391385B1 (ko) * | 2015-08-13 | 2022-04-27 | 삼성전자주식회사 | 내장형 로직 분석기 및 이를 포함하는 집적 회로 |
| US10037259B2 (en) * | 2016-04-26 | 2018-07-31 | International Business Machines Corporation | Adaptive debug tracing for microprocessors |
| RU2633908C1 (ru) * | 2016-06-21 | 2017-10-19 | Федеральное государственное бюджетное учреждение науки Институт проблем управления им. В.А. Трапезникова Российской академии наук | Устройство анализа результатов тестирования для локализации двукратных неисправностей |
| US10482205B2 (en) * | 2017-07-24 | 2019-11-19 | Xilinx, Inc. | Logic analyzer for integrated circuits |
| KR20210104153A (ko) | 2019-02-06 | 2021-08-24 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 메모리 회로를 갖는 프린트 컴포넌트 |
| US11787173B2 (en) | 2019-02-06 | 2023-10-17 | Hewlett-Packard Development Company, L.P. | Print component with memory circuit |
| EP3717253B1 (en) | 2019-02-06 | 2022-05-11 | Hewlett-Packard Development Company, L.P. | Memories of fluidic dies |
| SG11202107300YA (en) | 2019-02-06 | 2021-08-30 | Hewlett Packard Development Co Lp | Communicating print component |
| PT3717246T (pt) | 2019-02-06 | 2021-07-19 | Hewlett Packard Development Co | Vários circuitos acoplados a uma interface |
| TWI726405B (zh) * | 2019-09-04 | 2021-05-01 | 神雲科技股份有限公司 | 開機程序除錯系統及其主機與方法 |
| CN112579178B (zh) * | 2019-09-29 | 2022-04-05 | 佛山市顺德区顺达电脑厂有限公司 | 开机程序除错系统及其主机与方法 |
| US11567121B2 (en) * | 2020-03-31 | 2023-01-31 | Texas Instruments Incorporated | Integrated circuit with embedded testing circuitry |
| US11919310B2 (en) | 2020-12-08 | 2024-03-05 | Canon Solutions America, Inc. | Devices, systems, and methods for printhead cleaning and diagnostics |
| EP4279930A1 (en) * | 2022-05-18 | 2023-11-22 | B/E Aerospace, Inc. | Boundary scan for real-time status monitoring |
| US12292798B2 (en) | 2022-08-29 | 2025-05-06 | Micron Technology, Inc. | Apparatuses, systems, and methods for module level error correction |
| US12340858B2 (en) | 2022-08-29 | 2025-06-24 | Micron Technology, Inc. | Apparatuses, systems, and methods for module level error correction |
| US12367913B2 (en) * | 2022-08-29 | 2025-07-22 | Micron Technology, Inc. | Apparatuses, systems, and methods for memory module data drivers |
| US20230213581A1 (en) * | 2023-03-16 | 2023-07-06 | Intel Corporation | Techniques For Capturing Signals From Logic Circuits At A Logic Analyzer |
| CN116662212A (zh) * | 2023-07-31 | 2023-08-29 | 上海芯炽科技集团有限公司 | 一种使用于asic的内置逻辑分析仪的方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10232890A (ja) * | 1996-10-28 | 1998-09-02 | Altera Corp | プログラマブル論理回路のための組み込み式論理アナライザー |
| US5954830A (en) * | 1997-04-08 | 1999-09-21 | International Business Machines Corporation | Method and apparatus for achieving higher performance data compression in ABIST testing by reducing the number of data outputs |
| US6286114B1 (en) * | 1997-10-27 | 2001-09-04 | Altera Corporation | Enhanced embedded logic analyzer |
| EP1677195A3 (en) * | 1997-11-18 | 2011-06-22 | Altera Corporation | Enhanced embedded logic analyzer |
| US6016563A (en) * | 1997-12-30 | 2000-01-18 | Fleisher; Evgeny G. | Method and apparatus for testing a logic design of a programmable logic device |
| JP4335999B2 (ja) * | 1999-05-20 | 2009-09-30 | 株式会社ルネサステクノロジ | プロセッサ内蔵半導体集積回路装置 |
| US6564347B1 (en) | 1999-07-29 | 2003-05-13 | Intel Corporation | Method and apparatus for testing an integrated circuit using an on-chip logic analyzer unit |
| US6633838B1 (en) * | 1999-11-04 | 2003-10-14 | International Business Machines Corporation | Multi-state logic analyzer integral to a microprocessor |
| US7072818B1 (en) * | 1999-11-30 | 2006-07-04 | Synplicity, Inc. | Method and system for debugging an electronic system |
| US7240303B1 (en) * | 1999-11-30 | 2007-07-03 | Synplicity, Inc. | Hardware/software co-debugging in a hardware description language |
| US6826717B1 (en) * | 2000-06-12 | 2004-11-30 | Altera Corporation | Synchronization of hardware and software debuggers |
| US6791352B2 (en) * | 2002-02-08 | 2004-09-14 | International Business Machines Corporation | Method and apparatus for debugging a chip |
| US6918074B2 (en) * | 2002-06-28 | 2005-07-12 | Intel Corporation | At speed testing asynchronous signals |
| US7650545B1 (en) * | 2002-09-30 | 2010-01-19 | Agere Systems Inc. | Programmable interconnect for reconfigurable system-on-chip |
| US20040216061A1 (en) * | 2003-04-28 | 2004-10-28 | International Business Machines Corporation | Embeddable method and apparatus for functional pattern testing of repeatable program instruction-driven logic circuits via signal signature generation |
| US7389452B2 (en) * | 2004-06-29 | 2008-06-17 | Electronics For Imaging, Inc. | Methods and apparatus for monitoring internal signals in an integrated circuit |
| US7350121B2 (en) * | 2004-08-13 | 2008-03-25 | Broadcom Corporation | Programmable embedded logic analyzer in an integrated circuit |
| US7493247B2 (en) * | 2005-12-07 | 2009-02-17 | Dafca, Inc. | Integrated circuit analysis system and method using model checking |
| US7332929B1 (en) * | 2006-03-03 | 2008-02-19 | Azul Systems, Inc. | Wide-scan on-chip logic analyzer with global trigger and interleaved SRAM capture buffers |
| US7797599B2 (en) * | 2006-09-27 | 2010-09-14 | Verigy (Singapore) Pte. Ltd. | Diagnostic information capture from logic devices with built-in self test |
| US20110047424A1 (en) * | 2009-08-18 | 2011-02-24 | James Ray Bailey | Integrated circuit including a programmable logic analyzer with enhanced analyzing and debugging capabilites and a method therefor |
| US8914681B2 (en) * | 2009-08-18 | 2014-12-16 | Lexmark International, Inc. | Integrated circuit including a programmable logic analyzer with enhanced analyzing and debugging capabilities and a method therefor |
| US8384411B2 (en) * | 2009-12-18 | 2013-02-26 | Tektronix, Inc. | Method and device for measuring inter-chip signals |
-
2010
- 2010-09-08 US US12/877,846 patent/US8516304B2/en not_active Expired - Fee Related
-
2011
- 2011-09-08 CA CA2807323A patent/CA2807323C/en active Active
- 2011-09-08 WO PCT/US2011/050761 patent/WO2012033876A1/en not_active Ceased
- 2011-09-08 RU RU2013105340/28A patent/RU2579814C2/ru active
- 2011-09-08 KR KR1020137004516A patent/KR101759215B1/ko active Active
- 2011-09-08 EP EP11824099.3A patent/EP2614380B1/en active Active
- 2011-09-08 SG SG2013011283A patent/SG187854A1/en unknown
- 2011-09-08 AU AU2011299176A patent/AU2011299176B2/en active Active
- 2011-09-08 BR BR112013004234-6A patent/BR112013004234B1/pt active IP Right Grant
- 2011-09-08 CN CN201180040112.4A patent/CN103069289B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| EP2614380B1 (en) | 2015-08-19 |
| CN103069289B (zh) | 2016-01-20 |
| WO2012033876A1 (en) | 2012-03-15 |
| CA2807323C (en) | 2018-09-25 |
| AU2011299176B2 (en) | 2015-09-17 |
| KR20130100111A (ko) | 2013-09-09 |
| BR112013004234B1 (pt) | 2020-05-26 |
| EP2614380A1 (en) | 2013-07-17 |
| US8516304B2 (en) | 2013-08-20 |
| HK1187410A1 (en) | 2014-04-04 |
| US20110047427A1 (en) | 2011-02-24 |
| CN103069289A (zh) | 2013-04-24 |
| EP2614380A4 (en) | 2014-02-26 |
| CA2807323A1 (en) | 2012-03-15 |
| BR112013004234A2 (pt) | 2016-07-05 |
| AU2011299176A1 (en) | 2013-02-21 |
| KR101759215B1 (ko) | 2017-07-31 |
| RU2579814C2 (ru) | 2016-04-10 |
| SG187854A1 (en) | 2013-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2013105340A (ru) | Интегральная схема с программируемым логическим анализатором с расширенными возможностями анализа и отладки и способ | |
| RU2013104873A (ru) | Интегральная схема, включающая в себя программируемый логический анализатор с расширенными возможностями анализа и отладки, и способ их выполнения | |
| US9116785B2 (en) | Embedded tester | |
| TW200739106A (en) | Test system and method for testing electronic devices using a pipelined testing architecture | |
| KR101318697B1 (ko) | 데이터 처리 시스템을 테스트하기 위한 방법 및 장치 | |
| WO2010129127A3 (en) | A runtime programmable bist for testing a multi-port memory device | |
| EP3324295B1 (en) | Self-test capable integrated circuit apparatus and method of self-testing an integrated circuit | |
| TW200834098A (en) | Pattern controlled, full speed ATE compare capability for deterministic and non-deterministic IC data | |
| WO2008114701A1 (ja) | 試験装置および電子デバイス | |
| US9405315B2 (en) | Delayed execution of program code on multiple processors | |
| US11500017B1 (en) | Testing memory elements using an internal testing interface | |
| ATE485527T1 (de) | System und rechnerprogrammprodukt zum testen einer logischen schaltung | |
| US7231621B1 (en) | Speed verification of an embedded processor in a programmable logic device | |
| ATE403160T1 (de) | Testarchitektur und -verfahren | |
| TW200628820A (en) | Built-in test circuit for an integrated circuit device | |
| TW200517667A (en) | System and method for optimized test and configuration throughput of electronic circuits | |
| JP5660138B2 (ja) | 集積回路および試験方法 | |
| TW200519957A (en) | Memory test circuit and test system | |
| US9529047B2 (en) | Integrated circuit device and method of performing self-testing within an integrated circuit device | |
| CN109725245B (zh) | 集成电路测试装置 | |
| Jian-Min et al. | A functional enhancement methodology to JTAG controller in complex SOC | |
| Dos Anjos et al. | Deployment of the ATLAS high-level trigger | |
| JP2004301633A (ja) | 多機能大規模集積回路および多機能大規模集積回路のテスト方法 | |
| JP2008249372A (ja) | 信号処理回路、電子装置、および信号処理回路の試験方法 | |
| KR20070099770A (ko) | 암코아 내장 프로세서의 테스트 장치 |