[go: up one dir, main page]

RU2012039C1 - Однотактный умножитель двоичных чисел - Google Patents

Однотактный умножитель двоичных чисел Download PDF

Info

Publication number
RU2012039C1
RU2012039C1 SU4616622A RU2012039C1 RU 2012039 C1 RU2012039 C1 RU 2012039C1 SU 4616622 A SU4616622 A SU 4616622A RU 2012039 C1 RU2012039 C1 RU 2012039C1
Authority
RU
Russia
Prior art keywords
bit
input
parallel
elements
inputs
Prior art date
Application number
Other languages
English (en)
Inventor
Г.Н. Чижухин
Original Assignee
Пензенский научно-исследовательский электротехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Пензенский научно-исследовательский электротехнический институт filed Critical Пензенский научно-исследовательский электротехнический институт
Priority to SU4616622 priority Critical patent/RU2012039C1/ru
Application granted granted Critical
Publication of RU2012039C1 publication Critical patent/RU2012039C1/ru

Links

Images

Landscapes

  • Error Detection And Correction (AREA)

Abstract

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих умножителей для арифметических устройств ЭВМ и специализированных вычислительных устройств. Цель изобретения - повышение быстродействия. Цель достигается за счет построения умножителя на основе однослойного преобразователя Nvaz -разрядного кода в (1+/log2Nvaz/целое) -рядный код и (1+/log2Nvaz/целое) -входового многоразрядного параллельного сумматора с одновременно-групповыми переносами. Преобразователь выполнен на разнотипных многовходовых одноразрядных сумматорах. Между разрядами как преобразователя, так и параллельного сумматора распространяется многоразрядный перенос. 8 ил.

Description

Изобретение относится к вычислительной технике и может использоваться при построении быстродействующих умножителей для арифметических устройств ЭВМ и специализированных вычислительных устройств.
Цель изобретения - повышение быстродействия.
На фиг. 1 представлена функциональная схема умножителя; на фиг. 2 - функциональная схема центральных (i+1)-го, i-го, (i-1)-го разрядов преобразователя для N = 32; на фиг. 3 - функциональная схема пятивходового четырехразрядного параллельно-параллельного сумматора (5, 4 ППС) с одновременными переносами; на фиг. 4 - функциональная схема пятивходового одноразрядного сумматора (ОС); на фиг. 5 - функциональная схема 32-входового ОС; на фиг. 6 - функциональная схема сумматора унитарных кодов (SМУК); на фиг. 7 - функциональная схема узла формирования окончательного результата (для N = 64); на фиг. 8 - временные диаграммы функционирования умножителя.
Однотактный умножитель (фиг. 1) содержит регистры множителя 1 и множимого 2, матрицу 3 из m x m элементов И, (2m-1)-рарядный преобразователь 4 Nvar-разрядного кода в n-рядный код, блок 5 суммирования, узел 6 формирования окончательного результата, входы множителя 7 и множимого 8, выходы 9 результата. Преобразователь 4 Nvar-разрядного кода в n-рядный код является однослойным и содержит в каждом разряде Nvar-входовойОС. Преобразователь 4 имеет в своем составе один слой (линейку) N-входовых ОС следующих типов: 2, 3, . . , N-1, N-, N-1, . . . , трех-, двухвходовые ОС. На выходах каждого N-входового ОС вырабатываются сумма С и [log2 Nvar] целое- разрядный перенос. В частности, для фиг. 2 имеют место [log232] целое = 5, [log231] целое = 4, [log230] целое = 4, т. е. пяти- и четырехразрядные переносы, разряды которых обозначены П1, П2, П3, П4, П5.
На фиг. 2 (для N = 32) представлены четыре центральных сумматора из линейки: два 31-входовых (31 ОС) 10, один 32-входовый (32 ОС) 11 и один 30-входовый (30 ОС) 12.
Блок 5 суммирования состоит из n-входовых ППС 13, каждый разряд которых (фиг. 3) содержит nvar-входовый ОС 14 (nvar = 2, 3, 4, 5), два узла 15, 16 формирования одновременных переносов и сумматор 17 по модулю два, входы 18 ППС 13, выходы 19 суммы ППС 13, входы 20 и выходы 21 переносов ППС 13. Узел формирования одновременных переносов состоит из элементов И и ИЛИ, на входы которых поступают сигналы согласно следующим логическим выражениям, где (для пятивходового четырехразрядного сумматора) iФП1(iФП2) - выходы узлов 15 (16) для i-го разряда; iC, iПj, iППj - выходы суммы и переносов соответственно для j-го разряда nvar-входового ОС 14; α, β, γ - значения переносов из предыдущей четверки разрядов (в следующую четверку разрядов) сумматора.
1ФП1 = (1ПП1
Figure 00000002
α) v 1П1 v (1ПП1
Figure 00000003
γ);
2ФП1 = (2ПП1
Figure 00000004
1ПП1
Figure 00000005
α) v (2ПП1
Figure 00000006
1П1) v (2ПП1
Figure 00000007
β ) v 2П1v (2ПП1
Figure 00000008

1ПП1
Figure 00000009
γ) ;
1ФП2 = (1ПП2
Figure 00000010
α ) v 1П2 v (1П1
Figure 00000011
β) v (1ПП2
Figure 00000012
γ);
2ФП2 = (2ПП2
Figure 00000013
ПП1
Figure 00000014
α ) v (2ПП2
Figure 00000015
1П1) v (2ПП2
Figure 00000016
β ) v (2П1
Figure 00000017
1ПП2
Figure 00000018

α ) v (21П
Figure 00000019
1П2) v
v (2П1
Figure 00000020
П1
Figure 00000021
β) v 2П2 v (2ПП2
Figure 00000022
1ПП1
Figure 00000023
γ ) v (2П1
Figure 00000024
1ПП2
Figure 00000025
γ );
3ФП1 = (3ПП1
Figure 00000026
2ПП1
Figure 00000027
1ПП1
Figure 00000028
α ) v (3ПП1
Figure 00000029
2ПП1
Figure 00000030
1П1) v (3ПП1
Figure 00000031
2ПП1
Figure 00000032
β ) v (3ПП1
Figure 00000033
2П1) v
v (3ПП1
Figure 00000034
ПП2
Figure 00000035
α ) v(3ПП1
Figure 00000036
П1
Figure 00000037
β ) v 3П1 v (3ПП1
Figure 00000038
2ПП1
Figure 00000039
1ПП1
Figure 00000040
γ ) v (3ПП1
Figure 00000041
1ПП2
Figure 00000042
γ );
3ФП2 = (3ПП2
Figure 00000043
2ПП1
Figure 00000044
1ПП1
Figure 00000045
α ) v (3ПП2
Figure 00000046
2ПП1
Figure 00000047
1П1) v (3ПП2
Figure 00000048
2ПП1
Figure 00000049
β ) v
v(3ПП2
Figure 00000050
1ПП2
Figure 00000051
γ) v (3ПП2
Figure 00000052
П1) v (3ПП2
Figure 00000053
ПП2
Figure 00000054
α) v (3ПП2
Figure 00000055
П2) v (3ПП2
Figure 00000056
П1
Figure 00000057
β) v 3П2 v
v(3П1
Figure 00000058
ПП2
Figure 00000059
ПП1
Figure 00000060
α ) v (3П1
Figure 00000061
2ПП2
Figure 00000062
П1) v (3П1
Figure 00000063
ПП2
Figure 00000064
β) v(3П1
Figure 00000065

2П2) v (3П1
Figure 00000066
2П1
Figure 00000067
1ПП2
Figure 00000068
α) v
v (3П1
Figure 00000069
2П1
Figure 00000070
П2) v (3П1
Figure 00000071
П1
Figure 00000072
П1
Figure 00000073
β ) v (3ПП2
Figure 00000074
ПП1
Figure 00000075
ПП1
Figure 00000076
γ) v
v( 3П1
Figure 00000077
ПП2
Figure 00000078
ПП1
Figure 00000079
γ) v (3П1
Figure 00000080
П1
Figure 00000081
ПП2
Figure 00000082
γ);
4ФП1 = (4ПП1
Figure 00000083
3ПП1
Figure 00000084
2ПП1
Figure 00000085
1ПП1
Figure 00000086
α ) v(4ПП1
Figure 00000087
3ПП1
Figure 00000088
2ПП1
Figure 00000089
1П1) v (4ПП1
Figure 00000090
3ПП1
Figure 00000091
2ПП1
Figure 00000092
β ) v
v (4ПП1
Figure 00000093
3ПП1
Figure 00000094
2П1) v (4ПП1
Figure 00000095
3ПП1
Figure 00000096
1ПП2
Figure 00000097
α) v (4ПП1
Figure 00000098
3ПП1
Figure 00000099
П2) v (4ПП1
Figure 00000100
3ПП1
Figure 00000101
1П1
Figure 00000102
β) v
v (4ПП1
Figure 00000103
3П1) v(4ПП1
Figure 00000104
2ПП2
Figure 00000105
ПП1
Figure 00000106
α ) v (4ПП1
Figure 00000107
2ПП2
Figure 00000108
П1) v (4ПП1
Figure 00000109
2ПП2
Figure 00000110
β) v
v(4ПП1
Figure 00000111
2П2) v(4ПП1
Figure 00000112
2П1
Figure 00000113
1ПП2
Figure 00000114
α) v (4ПП1
Figure 00000115
2П1
Figure 00000116
П2) v (4ПП1
Figure 00000117
2П1
Figure 00000118
П1
Figure 00000119
β) v 4П1 v
v(4ПП1
Figure 00000120
ПП1
Figure 00000121
2ПП1
Figure 00000122
1ПП1
Figure 00000123
γ ) v(4ПП1
Figure 00000124
3ПП1
Figure 00000125
1ПП2
Figure 00000126
) v
v(4ПП1
Figure 00000127
2ПП2
Figure 00000128
1ПП1
Figure 00000129
γ ) v (4ПП1
Figure 00000130
2П1
Figure 00000131
1ПП2
Figure 00000132
γ);
4ФП2 = (4ПП2
Figure 00000133
3ПП1
Figure 00000134
2ПП1
Figure 00000135
1ПП1
Figure 00000136
α ) v (4ПП2
Figure 00000137
3ПП1
Figure 00000138
2ПП1
Figure 00000139
П1) v (4ПП2
Figure 00000140
3ПП1
Figure 00000141
2ПП1
Figure 00000142
β ) v
v (4ПП2
Figure 00000143
ПП1
Figure 00000144
2П1) v (4ПП2
Figure 00000145
3ПП1
Figure 00000146
ПП2
Figure 00000147
α) v (4ПП2
Figure 00000148
3ПП1
Figure 00000149
2ПП1
Figure 00000150
γ) v (4ПП2
Figure 00000151
ПП1
Figure 00000152
П2) v
v (4ПП2
Figure 00000153
3ПП1
Figure 00000154
П1
Figure 00000155
β ) v (4ПП2
Figure 00000156
3П1) v (4ПП2
Figure 00000157
ПП2
Figure 00000158
ПП1
Figure 00000159
α) v (4ПП2
Figure 00000160
ПП2
Figure 00000161
1П1)v
v (4ПП2
Figure 00000162
2ПП2
Figure 00000163
β) v (4ПП2
Figure 00000164
2П1
Figure 00000165
1ПП2
Figure 00000166
α ) v (4ПП2
Figure 00000167
П2) v (4ПП2
Figure 00000168
2П1
Figure 00000169
П2) v
v (4ПП2
Figure 00000170
П1
Figure 00000171
П1
Figure 00000172
β ) v (4П1
Figure 00000173
3ПП2
Figure 00000174
2ПП1
Figure 00000175
α) v 4П2 v (4П1
Figure 00000176
ПП2
Figure 00000177

2ПП1
Figure 00000178
1П1) v
v (4П1
Figure 00000179
3ПП2
Figure 00000180
2ПП1
Figure 00000181
β) v (4П1
Figure 00000182
3ПП2
Figure 00000183
2П1) v (4П1
Figure 00000184
ПП2
Figure 00000185
ПП2
Figure 00000186
α) v 4П1
Figure 00000187
3ПП2
Figure 00000188
П2 V (4П1
Figure 00000189
3ПП2
Figure 00000190
П1
Figure 00000191
β )V(4П1
Figure 00000192
3П2) V (4П1
Figure 00000193
3П1
Figure 00000194
2ПП2
Figure 00000195
1ПП1
Figure 00000196
α)V V( 4П1
Figure 00000197
3П1
Figure 00000198
2ПП2
Figure 00000199
1 П1)
Figure 00000200
(4 П1
Figure 00000201
3П1
Figure 00000202
2П1
Figure 00000203
П2)
Figure 00000204
(4 П1
Figure 00000205
3П1
Figure 00000206
2П1
Figure 00000207
П1
Figure 00000208
β)
Figure 00000209

Figure 00000210
(4ПП2
Figure 00000211
3ПП1
Figure 00000212
1ПП2
Figure 00000213
γ) V (4ПП2
Figure 00000214
2ПП2
Figure 00000215
1ПП1
Figure 00000216
γ) V (4ПП2
Figure 00000217
3П1
Figure 00000218
2ПП2
Figure 00000219
γ) V
V (4П1
Figure 00000220
3ПП2
Figure 00000221
1ПП1
Figure 00000222
γ) V (4П1
Figure 00000223
3ПП2
Figure 00000224
1ПП2
Figure 00000225
γ) V (4П1
Figure 00000226
3П1
Figure 00000227
2ПП2
Figure 00000228
1ПП1
Figure 00000229
γ) .
Пятивходовый ОС (5ОС) построен (фиг. 4) на основе двух быстродействующих двухвходовых ОС (2 ОС), одного элемента И-НЕ избыточной матицы трехвходовых элементов И.
С целью увеличения быстродействия 2 ОС выполнен на элементах И, ИЛИ-НЕ и двух элементах запрета. Выходы 2 ОС отражают количество единиц на входном двухразрядном двоичном числе: & 2 0 - ноль, & 2 1 - одну (сумма), & 2 2 - две (перенос). Здесь & j i - обозначает совпадение количества i единиц на входе из j возможных. Логические выражения их имеют вид:
& o 2 =
Figure 00000230
; & 1 2 = x
Figure 00000231
x2, & 2 2 = x1x2.
Figure 00000232

Выходы 5 ОС различаются двух типов. При соединении 5 ОС в дальнейшем SМУК используются выходы 5 ОС первого типа (на фиг. 5 не показаны): &
Figure 00000233
, &
Figure 00000234
, &
Figure 00000235
, &
Figure 00000236
, &
Figure 00000237
, &
Figure 00000238
, обозначающие соответствующее количество единиц на пяти входах. Для 5, 4 ППС используются выходы 5 ОС второго типа (см. фиг. 4): сумма С, первый П1 и второй П2 разряды переноса, подготовка первого ПП1 и второго ПП2 разрядов переноса. При этом: C = & 1 5 ∨& 3 5 ; П1 = & 2 5 ∨& 3 5 ; П2 = & 5 5 ; ПП1 = & 1 5 ∨& 5 5 ; ПП2 = & 3 5 . Значения & j i на выходе 5 ОС получаются в соответствии со значениями к& j i на выходе SМУК (для К = 1, 2):
& 0 5 = (1& 0 2 ∧2& 0 2 ∧& 0 1 );
& 1 5 = (1& 1 2 ∧2& 0 2 ∧& 0 1 )∨(1& 0 2 ∧2& 1 2 ∧& 0 1 )∨(1& 0 2 ∧2& 0 2 ∧& 1 1 );
Figure 00000239
& 0 1 )∨(1& 1 2 ∧2& 1 2 ∧& 0 1 )∨;
Figure 00000240
;
Figure 00000241
Figure 00000242
Figure 00000243
;
Figure 00000244
Figure 00000245
Figure 00000246
.
Тридцатидвухвходовый ОС (32 ОС 11) построен (фиг. 5) на основе шестнадцати 2 ОС с помощью попарного объединения их выходов, на SМУК, выходы которых попарно соединены со следующим каскадом сумматоров SМУК и т. д. Все SМУК представляют собой матрицы двухвходовых элементов И. Два 2 ОС и SМУК, соединенные вместе, представляют собой четырехвходовый ОС (4 ОС). Аналогично соединение двух 4 ОС и следующего в каскаде SМУК представляет собой восьмивходовый ОС (8 ОС). Соединение двух 8 ОС и следующего SМУК образует шестнадцативходовый ОС (16 ОС). Выходы двух 16 ОС поступают на входы SМУК, на выходах которого с помощью элементов ИЛИ образуются выходные сигналы С, П1, П2, П3, П4, П5, которые необходимо иметь для преобразователя. Логические выражения этих сигналов имеют вид
Figure 00000247
& 3 3 2∨& 5 3 2∨& 7 3 2∨& 9 3 2∨& 11 32 ∨& 13 32 ∨& 15 32 ∨& 17 32 ∨& 19 32 ∨& 21 32 ∨& 23 32 ∨& 25 32 ∨& 27 32 ∨;
Figure 00000248
& 6 3 2∨& 7 3 2∨& 10 32 ∨& 11 32 ∨& 14 32 ∨& 15 32 ∨& 18 32 ∨& 19 32 ∨& 22 32 ∨& 23 32 ∨& 26 32 ∨;
Figure 00000249
& 6 3 2∨& 7 3 2∨& 12 32 ∨& 13 32 ∨& 14 32 ∨& 15 32 ∨& 20 32 ∨& 21 32 ∨& 22 32 ∨& 23 32 ∨& 28 32 ∨;
Figure 00000250
& 11 32 ∨& 12 32 ∨& 13 32 ∨& 14 32 ∨& 15 32 ∨& 24 32 ∨& 25 32 ∨& 26 32 ∨& 27 32 ∨;
Figure 00000251
& 18 32 ∨& 19 32 ∨& 20 32 ∨& 21 32 ∨& 22 32 ∨& 23 32 ∨& 24 32 ∨& 25 32 ∨& 26 32 ∨& 27 32 ∨& 28 32 ∨;
П5 = & 32 32 .
В связи с увеличением нагрузки на элементы при возрастании числа входов ОС в схему вводятся дополнительные разветвители в виде элементов-повторителей (фиг. 6). Кроме того, элементы матрицы SМУК (фиг. 6), как и элементы матрицы любого выходного сумматора 5 SМУК в многовходовом ОС выполнены на основе трехвходовых элементов И, при этом третий вход этих элементов И соединяется с входом синхронизирующего импульса - СИ 2 (фиг. 8). Вход СИ 2 необходим для того, чтобы со всех N-входовых ОС преобразователя осуществить синхронный выбор результата преобразования на параллельный сумматор.
Узел 6 формирования окончательного результата (фиг. 7) (для N = 64) содержит четыре 6-разрядных схем 22 формирования одновременно-групповых переносов и суммы, группу из трех элементов ИЛИ 23, пять групп элементов И 24, 25, 26, 27, 28 в 16-разрядной схеме 22, три группы из трех элементов И 29, два элемента И 30, 31 в 16-разрядной схеме 22i (i = 1, 2, 3), три группы из шести элементов ИЛИ 32.
Результат с выхода 9 устройства считывается по тактовому импульсу СИ1 (фиг. 8).
Устройство работает следующим образом.
По синхроимпульсу СИ1 (см. фиг. 8) с задержкой на τ ( τ - среднее время срабатывания простого логического элемента) информация с регистров множителя 1 и множимого 2 поступает параллельным кодом на вход элементов И матрицы 3, с выходов которых с задержкой все частичные произведения одновременно поступают со сдвигом на входы Nvar-входовых ОС преобразователя 4 кодов. Выходные сигналы суммы и разрядов переноса ОС в каждом разряде преобразователя 4 кодов поступают с задержкой 5 τ (для N = 32) по синхроимпульсу СИ2 на входы входовых ОС 14 блока 5 суммирования (причем n << N), представляющих собой входы многоразрядного сумматора с одновременно-групповыми переносами.
ОС 14 разбиты на четырехразрядные группы, внутри каждой из которых с помощью узлов 15, 16 формирования одновременных переносов вырабатываются сигнал 19 сумм в данных четырех разрядах и три сигнала 21 переноса α, β, γ , в среднюю, более старшую группу из четырех разрядов. Выходы 19 сумм из каждой четырехразрядной группы (см. фиг. 7) поступают на входы схем формирования одновременных переносов между четырьмя четырехразрядными группами. Выходы сигналов одновременно-групповых переносов из каждой группы 22 поступают через входы первых трех элементов ИЛИ 32 на первые входы трех элементов И 29 в этой группе разрядов, обеспечивающих формирование одновременно-групповых переносов между группами 22. На вторые входы этих трех элементов И 29 через элементы И 30, 31 поступают сигналы с выходов каждых пяти элементов И 24, 25, 26, 27, 28 из каждой группы разрядов внутри группы 22. Через время, равное 12 τ (см. фиг. 8), обусловленное задержкой всех групп 22 (для N = 32), на выходах 9 появляется результат умножения.

Claims (1)

  1. ОДНОТАКТНЫЙ УМНОЖИТЕЛЬ ДВОИЧНЫХ ЧИСЕЛ, содержащий M-разрядные регистры множимого и множителя (m - разрядность сомножителей), матрицу из m · m элементов И, (2m - 1)-разрядный преобразователь Nvar-разрядного кода в n-разрядный код (n < Nvar, n= 1+] log2Nvar[, Nvar-двоичный непозиционный варьируемый для разных разрядов код), блок суммирования и узел формирования окончательного результата, выход которого соединен с выходом результата умножителя, входы множимого и множителя умножителя соединены соответственно с информационными входами регистров множимого и множителя, выход i-го разряда регистра множителя соединен соответственно с первыми входами элементов И i-й строки матрицы (i= 1, . . . , m), выход j-го разряда регистра множимого соединен соответственно с вторыми входами элементов И j-го столбца матрицы, (j= 1, . . . m) выходы всех элементов И матрицы соединены с соответствующими входами разрядов со сдвигом на один разряд влево (2m-1) -разрядного преобразователя Nvar-разрядного кода в n-рядный код, отличающийся тем, что, с целью повышения быстродействия, (2m-1)-разрядный преобразователь Nvar-разрядного кода в n-рядный код в каждом разряде содержит Nvar-входовой одноразрядный сумматор, блок суммирования состоит из n-входовых параллельно-параллельных сумматоров, каждый разряд которых содержит nvar-входовой одноразрядовый сумматор (nvar= 2,3,4,5,6), два узла формирования одновременных переносов и сумматор по модулю два, причем выход суммы Nvar-входового одноразрядного сумматора ni-го разряда (2m-1)разрядного преобразователя Nvar-разрядного кода в n-рядный код соединен соответственно с первым входом nvar-входового одноразрядного сумматора i-го разряда n-входового параллельно-параллельного сумматора (i= 1, . . . 2, m-1), выходы переносов Nva r-входовых одноразрядных сумматоров i-го разряда (2m-1)-разрядного преобразователя Nvar-разрядного кода в n-рядный соединены с соответствующими n-1 входами nvar-входового одноразрядного сумматора (i+1)-го разряда n-входового параллельно-параллельного сумматора, а в n-входовом параллельно-параллельном сумматоре выходы преносов nvarвходовых одноразрядных сумматоров соединены с входами первого и второго узлов формирования одновременных переносов соответствующих разрядов, выходы первого и второго узлов формирования одновременных переносов i-го разряда соединены соответственно с первым и вторым входами сумматора по модулю два (i+1)-го и (i+2)-го разрядов, выход суммы nvar-входового одноразрядного сумматора i-го разряда соединен соответственно с третьим входом сумматора по модулю два i-го разряда, выход которого соединен с выходом суммы i-го разряда n-входового параллельно-параллельного сумматора, первый, второй и третий выходы переносов каждого 4i-го разряда которого соединены соответственно с выходами первого и второго узлов формирования одновременных переносов каждого 4i-го разряда и выходом второго узла формирования каждого (4i-1)-го разряда, а узел формирования окончательного результата содержит Nmax/8-1 групп из шести элементов ИЛИ, Nmax/8-1 групп из трех элементов И, (Nmax/8)-ю группу из трех элементов ИЛИ и Nmax/8 16-разрядных схем формирования одновременно-групповых переносов и суммы, причем каждая 16-разрядная схема формирования одновременно-групповых переносов и суммы, кроме первой схемы, содержит пять групп из четырех элементов И каждая и два элемента И, а первая схема содержит пять групп по три элемента И в каждой, первые входы элементов ИЛИ j-й группы (j= 1, . . . , Nmax/8) соединены соответственно с первым, вторым и третьим выходами переносов каждого 4i-го разряда n-входового параллельно-параллельного сумматора, а вторые входы - с выходами четвертых элементов И третьей, четвертой и пятой групп j-й 16-разрядной схемы формирования одновременно-групповых переносов и суммы, третьи входы элементов ИЛИ l-й группы (l= 2, . . . , Nmax/8-1) соединены с выходами элементов И (l-1)-й группы, первый, второй и третий входы переносов каждого (4i+1)-го разряда n-входового параллельно-параллельного сумматора соединены соответственно с выходами первого, второго и третьего элементов ИЛИ p-й группы (p= 1, . . . , Nmax/8-1), выходы четвертого, пятого и шестого элементов ИЛИ p-й группы соединены с соответствующими входами каждого из элементов И третьей, четвертой и пятой групп (p+1)-й 16-разрядной схемы формирования одновременно-групповых переносов и суммы и первыми входами элементов И p-й группы, вторые входы которых соединены с выходами первого и второго элементов И (p+1)-й 16-разрядной схемы формирования одновременно-групповых переносов и суммы, выходы суммы с первого по четвертый каждых четырех разрядов n-входового параллельно-параллельного сумматора соединены с выходами соответствующих разрядов результата умножителя, выходы элементов ИЛИ (Nmax/8)-й группы и элементов И (Nmax/8-1)-й группы соединены с выходом переполнения умножителя, а в каждой 16-разрядной схеме формирования одновременно-групповых переносов и суммы, кроме первой схемы, выходы суммы с первого по четвертый K-го n-входового четырехразрядного параллельно-параллельного сумматора (K= 1,2,3,4) соединены с соответствующими входами K-го элемента И первой группы, выход которого соединен с соответствующими входами K-х элементов третьей и четвертой групп и соответствующим входом первого элемента И, выходы суммы с первого по третий K-го n-входового четырехразрядного параллельно-параллельного сумматора соединены с соответствующими входами K-го элемента И второй группы, выход которого соединен с соответствующими входом K-го элемента И пятой группы и соответствующим входом второго элемента И, выходы t-х элементов И третьей, четвертой и пятой групп (t= 1,2,3) соединены соответственно с первым, вторым и третьим входами переноса (t+1)го n-входового четырехразрядного параллельно-параллельного сумматора, первый, второй и третий выходы переноса t-го n-входового четырехразрядного параллельно-параллельного сумматора соединены с входами соответствующих элементов И третьей, четвертой и пятой групп, а в первой 16-разрядной схеме формирования одновременно-групповых переносов и суммы выходы суммы с первого по четвертый b-го n-входового четырехразрядного параллельно-параллельного сумматора (b= 2,3,4) соединены с соответствующими входами (b-1)-го элемента И первой группы, выход которого соединен с соответствующими входами (b-1)-х элементов И третьей и четвертой групп, выходы суммы с первого по третий b-го n-входового четырехразрядного параллельно-параллельного сумматора соединены с соответствующими входами (b-1)-го элемента И второй группы, выход которого соединен с соответствующим входом (b-1)-го элемента И пятой группы, первый, второй и третий выходы переноса t-го n-входового четырехразрядного параллельно-параллельного сумматора соединены с входами соответствующих элементов И третьей, четвертой и пятой групп, выходы первых и вторых элементов И третьей, четвертой и пятой групп соединены соответственно с первым, вторым и третьим входами переноса третьего и четвертого n-входовых четырехразрядных параллельно-параллельных сумматоров.
SU4616622 1988-12-06 1988-12-06 Однотактный умножитель двоичных чисел RU2012039C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU4616622 RU2012039C1 (ru) 1988-12-06 1988-12-06 Однотактный умножитель двоичных чисел

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU4616622 RU2012039C1 (ru) 1988-12-06 1988-12-06 Однотактный умножитель двоичных чисел

Publications (1)

Publication Number Publication Date
RU2012039C1 true RU2012039C1 (ru) 1994-04-30

Family

ID=21413551

Family Applications (1)

Application Number Title Priority Date Filing Date
SU4616622 RU2012039C1 (ru) 1988-12-06 1988-12-06 Однотактный умножитель двоичных чисел

Country Status (1)

Country Link
RU (1) RU2012039C1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2139564C1 (ru) * 1995-08-31 1999-10-10 Интел Корпорейшн Устройство для выполнения операций умножения-сложения с упакованными данными
RU2422881C1 (ru) * 2010-03-04 2011-06-27 Лев Петрович Петренко ФУНКЦИОНАЛЬНАЯ ВХОДНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖИТЕЛЯ fΣ(Σ) В ПОЗИЦИОННОМ ФОРМАТЕ МНОЖИМОГО [mj]f(2n) И МНОЖИТЕЛЯ [ni]f(2n) (ВАРИАНТЫ)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2139564C1 (ru) * 1995-08-31 1999-10-10 Интел Корпорейшн Устройство для выполнения операций умножения-сложения с упакованными данными
RU2422881C1 (ru) * 2010-03-04 2011-06-27 Лев Петрович Петренко ФУНКЦИОНАЛЬНАЯ ВХОДНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖИТЕЛЯ fΣ(Σ) В ПОЗИЦИОННОМ ФОРМАТЕ МНОЖИМОГО [mj]f(2n) И МНОЖИТЕЛЯ [ni]f(2n) (ВАРИАНТЫ)

Similar Documents

Publication Publication Date Title
US4839847A (en) N-clock, n-bit-serial multiplier
US5504915A (en) Modified Wallace-Tree adder for high-speed binary multiplier, structure and method
US4369500A (en) High speed NXM bit digital, repeated addition type multiplying circuit
EP0237204A2 (en) Bit-slice digital processor for correlation and convolution
RU2012039C1 (ru) Однотактный умножитель двоичных чисел
US4839848A (en) Fast multiplier circuit incorporating parallel arrays of two-bit and three-bit adders
US4545028A (en) Partial product accumulation in high performance multipliers
EP0467524A2 (en) Lookahead adder
JPH06236255A (ja) 並列桁上げ発生ネットワーク、並列加算器ネットワーク、桁上げ発生モジュール、マルチビット加算器ネットワークおよびモジュラー桁上げ伝ぱんユニット
EP0499412B1 (en) Serial-input multiplier circuits
CN117591068A (zh) 一种基于压缩器的fpga近似乘法器
US5229959A (en) High order carry multiplexed adder
JPH06149542A (ja) 加算器連鎖及び加算方法
US20250225199A1 (en) System and method for matrix multiplication
SU645151A1 (ru) Преобразователь двоично-дес тичного кода в двоичный
US6058411A (en) Method and device for computing product sums
SU1159013A1 (ru) Устройство дл сложени @ чисел
RU2030783C1 (ru) Устройство для определения количества единиц в двоичном восьмиразрядном числе
US5394352A (en) Carry lookahead circuit for semiconductor integrated circuit
SU1691834A1 (ru) Устройство дл умножени по модулю К
RU2021633C1 (ru) Устройство для умножения чисел
SU763896A1 (ru) Устройство дл сложени чисел в избыточной системе счислени
RU2029368C1 (ru) Устройство для моделирования нейрона
SU974370A1 (ru) Устройство дл умножени
SU1531090A1 (ru) Многовходовый параллельный сумматор