[go: up one dir, main page]

RU2011102959A - Архитектура запоминающего устройства с экономией динамической мощности - Google Patents

Архитектура запоминающего устройства с экономией динамической мощности Download PDF

Info

Publication number
RU2011102959A
RU2011102959A RU2011102959/08A RU2011102959A RU2011102959A RU 2011102959 A RU2011102959 A RU 2011102959A RU 2011102959/08 A RU2011102959/08 A RU 2011102959/08A RU 2011102959 A RU2011102959 A RU 2011102959A RU 2011102959 A RU2011102959 A RU 2011102959A
Authority
RU
Russia
Prior art keywords
storage device
decoder
submatrices
interface
port
Prior art date
Application number
RU2011102959/08A
Other languages
English (en)
Other versions
RU2471259C2 (ru
Inventor
Хари РАО (US)
Хари РАО
Юнь ДУ (US)
Юнь ДУ
Чунь ЮЙ (US)
Чунь ЮЙ
Original Assignee
Квэлкомм Инкорпорейтед (US)
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед (US), Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед (US)
Publication of RU2011102959A publication Critical patent/RU2011102959A/ru
Application granted granted Critical
Publication of RU2471259C2 publication Critical patent/RU2471259C2/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

1. Запоминающее устройство, содержащее: ! - множество интерфейсных портов; ! - по меньшей мере, две подматрицы, причем каждая из упомянутых, по меньшей мере, двух подматриц содержит экземпляр всех из множества разрядных шин упомянутого запоминающего устройства и часть из множества числовых шин упомянутого запоминающего устройства; ! - декодер, соединенный с упомянутыми, по меньшей мере, двумя подматрицами и упомянутым множеством портов ввода/вывода, причем упомянутый декодер выполнен с возможностью управлять упомянутым множеством числовых шин; и ! - мультиплексор, соединенный с каждым из упомянутого множества портов ввода/вывода, при этом упомянутый мультиплексор функционирует, чтобы осуществлять выбор одной из упомянутых, по меньшей мере, двух подматриц на основе адреса ячейки запоминающего устройства, принятого в одном или более из упомянутого множества интерфейсных портов. ! 2. Запоминающее устройство по п.1, в котором упомянутая часть содержит одну половину упомянутого множества числовых шин упомянутого запоминающего устройства. ! 3. Запоминающее устройство по п.1, дополнительно содержащее: ! - предварительный декодер, подключенный между упомянутым множеством интерфейсных портов и упомянутым декодером, при этом упомянутый предварительный декодер обрабатывает упомянутую информацию для работы упомянутого декодера. ! 4. Запоминающее устройство по п.1, в котором каждый из упомянутого одного или более из упомянутого множества интерфейсных портов содержит, по меньшей мере, два из следующего: ! - порт адреса; ! - порт тактовых сигналов; ! - порт считывания; и ! - порт записи. ! 5. Запоминающее устройство по п.1, в ко�

Claims (24)

1. Запоминающее устройство, содержащее:
- множество интерфейсных портов;
- по меньшей мере, две подматрицы, причем каждая из упомянутых, по меньшей мере, двух подматриц содержит экземпляр всех из множества разрядных шин упомянутого запоминающего устройства и часть из множества числовых шин упомянутого запоминающего устройства;
- декодер, соединенный с упомянутыми, по меньшей мере, двумя подматрицами и упомянутым множеством портов ввода/вывода, причем упомянутый декодер выполнен с возможностью управлять упомянутым множеством числовых шин; и
- мультиплексор, соединенный с каждым из упомянутого множества портов ввода/вывода, при этом упомянутый мультиплексор функционирует, чтобы осуществлять выбор одной из упомянутых, по меньшей мере, двух подматриц на основе адреса ячейки запоминающего устройства, принятого в одном или более из упомянутого множества интерфейсных портов.
2. Запоминающее устройство по п.1, в котором упомянутая часть содержит одну половину упомянутого множества числовых шин упомянутого запоминающего устройства.
3. Запоминающее устройство по п.1, дополнительно содержащее:
- предварительный декодер, подключенный между упомянутым множеством интерфейсных портов и упомянутым декодером, при этом упомянутый предварительный декодер обрабатывает упомянутую информацию для работы упомянутого декодера.
4. Запоминающее устройство по п.1, в котором каждый из упомянутого одного или более из упомянутого множества интерфейсных портов содержит, по меньшей мере, два из следующего:
- порт адреса;
- порт тактовых сигналов;
- порт считывания; и
- порт записи.
5. Запоминающее устройство по п.1, в котором физическая конфигурация упомянутых, по меньшей мере, двух подматриц, упомянутого декодера и упомянутого мультиплексора обеспечивают контур упомянутого запоминающего устройства, который, по существу, является прямоугольным.
6. Запоминающее устройство по п.1, в котором упомянутое множество числовых шин меньше, чем общее число числовых шин, адресуемых посредством упомянутого запоминающего устройства.
7. Запоминающее устройство по п.1, в котором набор старших значащих битов (MSB) упомянутого адреса используется упомянутым мультиплексором, чтобы выбирать упомянутую одну из упомянутых, по меньшей мере, двух подматриц.
8. Запоминающее устройство по п.7, в котором упомянутый набор MSB выбирается на основе упомянутой части из упомянутого множества числовых шин в упомянутых, по меньшей мере, двух подматрицах.
9. Запоминающее устройство по п.7, в котором упомянутый набор MSB содержит минимальное число MSB, которые точно идентифицируют точку перехода между упомянутыми, по меньшей мере, двумя подматрицами.
10. Способ производства запоминающего устройства, имеющего пониженное потребление динамической мощности, содержащий этапы, на которых:
- формируют, по меньшей мере, две подматрицы, каждая из которых имеет множество ячеек запоминающего устройства;
- подключают общий декодер к каждой из упомянутых, по меньшей мере, двух подматриц;
- формируют набор разрядных шин в каждой из упомянутых двух подматриц, при этом каждый упомянутый набор содержит экземпляр общего числа разрядных шин, доступных упомянутому запоминающему устройству;
- формируют некоторое число числовых шин в каждой из упомянутых двух подматриц, причем каждая из упомянутого числа числовых шин соединяется на одном конце с упомянутым общим декодером, при этом упомянутое число меньше, чем общее число упомянутых числовых шин, предусмотренных в упомянутом запоминающем устройстве; и
- формируют один или более мультиплексоров, выполненных с возможностью обеспечивать выбор одной из упомянутых, по меньшей мере, двух подматриц на основе адресной информации.
11. Способ по п.10, дополнительно содержащий этапы, на которых:
- формируют интерфейс запоминающего устройства, чтобы принимать входные данные и передавать выходные данные, при этом упомянутая адресная информация принимается через упомянутый интерфейс запоминающего устройства.
12. Способ по п.11, в котором формирование упомянутого интерфейса запоминающего устройства содержит этапы, на которых:
формируют, по меньшей мере, два из:
- порта адреса;
- порта тактовых сигналов;
- порта считывания; и
- порта записи.
13. Способ по п.10, дополнительно содержащий этапы, на которых:
- конструируют предварительный декодер, соединенный с упомянутым общим декодером.
14. Запоминающее устройство, содержащее:
- интерфейс запоминающего устройства;
- декодер, соединенный с упомянутым интерфейсом запоминающего устройства;
- первый блок запоминающего устройства, соединенный с упомянутым декодером, причем упомянутый первый блок запоминающего устройства содержит:
- первый экземпляр всех разрядных шин упомянутого запоминающего устройства; и
- первую часть набора из всех числовых шин упомянутого запоминающего устройства;
- второй блок запоминающего устройства, соединенный с упомянутым декодером, причем упомянутый второй блок запоминающего устройства содержит:
- второй экземпляр упомянутых всех разрядных шин; и
- вторую часть упомянутого набора из всех числовых шин; и
- селектор, соединенный с упомянутым интерфейсом запоминающего устройства и выполненный с возможностью обеспечивать выбор одного из упомянутых первого или второго блоков запоминающего устройства в ответ на информацию, принятую в упомянутом интерфейсе запоминающего устройства.
15. Запоминающее устройство по п.14, дополнительно содержащее:
- предварительный декодер, подключенный между упомянутым интерфейсом запоминающего устройства и упомянутым декодером.
16. Запоминающее устройство по п.14, в котором упомянутый интерфейс запоминающего устройства содержит множество портов ввода/вывода, причем каждый из упомянутого множества портов ввода/вывода представляет собой одно из: порта адреса, порта тактовых сигналов, порта считывания или порта записи.
17. Запоминающее устройство по п.14, в котором контур упомянутого запоминающего устройства, по существу, является прямоугольным.
18. Запоминающее устройство по п.14, в котором упомянутая информация содержит набор старших значимых битов (MSB) адреса для одной из упомянутого набора из всех числовых шин.
19. Запоминающее устройство по п.14, в котором упомянутый набор MSB соответствует точке перехода между упомянутой первой и второй частями.
20. Запоминающее устройство по п.14, дополнительно содержащее:
- один или более дополнительных блоков запоминающего устройства, соединенных с упомянутым декодером, причем упомянутый один или более дополнительных блоков запоминающего устройства содержит:
- дополнительный экземпляр упомянутых всех разрядных шин; и
- дополнительную часть упомянутого набора из всех числовых шин;
- при этом упомянутый селектор дополнительно выбирает один из упомянутого первого или второго блоков запоминающего устройства или упомянутого одного или более дополнительных блоков запоминающего устройства в ответ на упомянутую принятую информацию.
21. Способ уменьшения потребления динамической мощности в запоминающем устройстве, содержащий этапы, на которых:
- формируют, по меньшей мере, две подматрицы ячеек запоминающего устройства на компоновочном плане упомянутого запоминающего устройства;
- уменьшают электрическую емкость в наборе разрядных шин в каждой из упомянутых, по меньшей мере, двух подматриц ячеек запоминающего устройства посредством установления длины упомянутых разрядных шин, чтобы соответствовать части от общего числа числовых шин, доступных упомянутому запоминающему устройству, при этом каждый набор разрядных шин содержит экземпляр общего числа разрядных шин, доступных упомянутому запоминающему устройству;
- формируют упомянутую часть от упомянутого общего числа числовых шин в упомянутых, по меньшей мере, двух подматрицах ячеек запоминающего устройства;
- подключают общий декодер к каждой из упомянутых, по меньшей мере, двух подматриц ячеек запоминающего устройства; и
- формируют один или более мультиплексоров, выполненных с возможностью обеспечивать выбор одной из упомянутых, по меньшей мере, двух подматриц ячеек запоминающего устройства на основе адресной информации одной из упомянутого множества ячеек запоминающего устройства.
22. Способ по п.21, в котором упомянутый компоновочный план упомянутого запоминающего устройства имеет в результате, по существу, прямоугольный контур.
23. Способ по п.21, дополнительно содержащий этапы, на которых:
- формируют интерфейс для упомянутого запоминающего устройства, причем упомянутый интерфейс выполнен с возможностью принимать входные данные и передавать выходные данные, при этом упомянутая адресная информация принимается через упомянутый интерфейс.
24. Способ по п.21, дополнительно содержащий этапы, на которых:
- предварительный декодер соединяется с упомянутым общим декодером и конфигурируется, чтобы помогать в декодировании упомянутой адресной информации.
RU2011102959/08A 2008-06-27 2009-06-19 Архитектура запоминающего устройства с экономией динамической мощности RU2471259C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/163,233 2008-06-27
US12/163,233 US8098540B2 (en) 2008-06-27 2008-06-27 Dynamic power saving memory architecture
PCT/US2009/047881 WO2009158275A1 (en) 2008-06-27 2009-06-19 Dynamic power saving memory architecture

Publications (2)

Publication Number Publication Date
RU2011102959A true RU2011102959A (ru) 2012-08-10
RU2471259C2 RU2471259C2 (ru) 2012-12-27

Family

ID=41036541

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2011102959/08A RU2471259C2 (ru) 2008-06-27 2009-06-19 Архитектура запоминающего устройства с экономией динамической мощности

Country Status (11)

Country Link
US (1) US8098540B2 (ru)
EP (1) EP2311037B1 (ru)
JP (1) JP5335908B2 (ru)
KR (1) KR101339875B1 (ru)
CN (1) CN102077289B (ru)
BR (1) BRPI0914571A2 (ru)
CA (1) CA2726279C (ru)
MX (1) MX2010013879A (ru)
RU (1) RU2471259C2 (ru)
TW (1) TWI426523B (ru)
WO (1) WO2009158275A1 (ru)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8675442B2 (en) 2011-10-04 2014-03-18 Qualcomm Incorporated Energy efficient memory with reconfigurable decoding
US8503264B1 (en) * 2011-11-18 2013-08-06 Xilinx, Inc. Reducing power consumption in a segmented memory
US8743653B1 (en) 2012-06-20 2014-06-03 Xilinx, Inc. Reducing dynamic power consumption of a memory circuit
RU2559768C2 (ru) * 2013-11-20 2015-08-10 Сергей Геннадьевич Бобков Способ изготовления статического оперативного запоминающего устройства и статическое оперативное запоминающее устройство (озу)
US10032511B1 (en) 2017-05-18 2018-07-24 Macronix International Co., Ltd. Memory with dynamic permissible bit write logic and method
US11194382B2 (en) 2018-10-16 2021-12-07 Advanced Micro Devices, Inc. Speculative exit from power down mode of a dynamic random access memory rank
CN120808833A (zh) * 2021-09-13 2025-10-17 长鑫存储技术有限公司 存储电路及存储器
US12002503B2 (en) 2021-09-13 2024-06-04 Changxin Memory Technologies, Inc. Memory circuit and memory
US20240371412A1 (en) * 2023-05-01 2024-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices with reduced bit line capacitance and methods of manufacturing thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4739497A (en) * 1981-05-29 1988-04-19 Hitachi, Ltd. Semiconductor memory
EP0101884A3 (en) * 1982-07-21 1987-09-02 Hitachi, Ltd. Monolithic semiconductor memory
JPS63157397A (ja) * 1986-12-22 1988-06-30 Matsushita Electronics Corp 半導体メモリ
JPH07118191B2 (ja) * 1989-07-26 1995-12-18 日本電気株式会社 半導体メモリ装置
NL8902820A (nl) * 1989-11-15 1991-06-03 Philips Nv Geintegreerde halfgeleiderschakeling van het master slice type.
JPH03201298A (ja) * 1989-12-27 1991-09-03 Mitsubishi Electric Corp 半導体記憶装置
WO1996036050A1 (en) 1995-05-12 1996-11-14 Advanced Micro Devices, Inc. Sector architecture for flash memory device
US5898637A (en) * 1997-01-06 1999-04-27 Micron Technology, Inc. System and method for selecting shorted wordlines of an array having dual wordline drivers
US5854763A (en) * 1997-01-31 1998-12-29 Mosaid Technologies Inc. Integrated circuit with non-binary decoding and data access
US5933855A (en) * 1997-03-21 1999-08-03 Rubinstein; Richard Shared, reconfigurable memory architectures for digital signal processing
JPH11145420A (ja) * 1997-11-07 1999-05-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11265573A (ja) * 1998-01-13 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JP2000021175A (ja) * 1998-07-02 2000-01-21 Nec Ic Microcomput Syst Ltd 半導体メモリ装置
US6567287B2 (en) * 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
JP2001319479A (ja) * 2000-05-12 2001-11-16 Nec Corp メモリ装置
CN1155807C (zh) * 2001-05-25 2004-06-30 周正三 电容式压力微传感元件及制造方法与信号读取方法
JP3862220B2 (ja) * 2002-07-29 2006-12-27 松下電器産業株式会社 半導体記憶装置
JP4511462B2 (ja) * 2003-06-30 2010-07-28 富士通セミコンダクター株式会社 半導体記憶装置
CN100501866C (zh) * 2003-09-22 2009-06-17 晶豪科技股份有限公司 以参考位线的均衡来开启字线解码器的装置
JP4541077B2 (ja) * 2004-01-13 2010-09-08 株式会社日立超エル・エス・アイ・システムズ 半導体記憶装置
JP2006323967A (ja) * 2005-05-20 2006-11-30 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
MX2010013879A (es) 2011-01-20
US8098540B2 (en) 2012-01-17
KR20110026493A (ko) 2011-03-15
US20090323453A1 (en) 2009-12-31
JP2011526048A (ja) 2011-09-29
WO2009158275A1 (en) 2009-12-30
EP2311037A1 (en) 2011-04-20
JP5335908B2 (ja) 2013-11-06
RU2471259C2 (ru) 2012-12-27
CN102077289A (zh) 2011-05-25
TW201011772A (en) 2010-03-16
CA2726279A1 (en) 2009-12-30
TWI426523B (zh) 2014-02-11
KR101339875B1 (ko) 2013-12-10
EP2311037B1 (en) 2017-03-08
CA2726279C (en) 2015-10-27
BRPI0914571A2 (pt) 2015-12-15
CN102077289B (zh) 2015-04-29

Similar Documents

Publication Publication Date Title
RU2011102959A (ru) Архитектура запоминающего устройства с экономией динамической мощности
CN102656639B (zh) 通过使用感测放大器作为写驱动器的减小面积的存储器阵列
US5148398A (en) Semiconductor memory device with built-in test circuit and method for testing the same
CN101840383A (zh) 支持连续/离散地址多数据并行访问的可配置存储器结构
US8218391B2 (en) Power control of an integrated circuit memory
CN101169967A (zh) 低功率动态随机存取存储器及其驱动方法
WO2021056804A1 (zh) 存储器及其寻址方法
US9026747B2 (en) Memory device with a logical-to-physical bank mapping cache
CN1252730C (zh) 具有测试压缩功能的存储电路
US6839257B2 (en) Content addressable memory device capable of reducing memory capacity
US20080072121A1 (en) Method and Apparatus For Repairing Defective Cell for Each Cell Section Word Line
KR100283630B1 (ko) 디코드 신호 비교 회로
JP2002050191A (ja) 半導体記憶装置
CN113971974B (zh) 一种低功耗大容量cam电路结构
WO2006017461A2 (en) Byte enable logic for memory
CN115620772B (zh) 访问字线的方法及字线解码电路结构
US7760556B2 (en) Data path circuit in a flash memory device
US6359827B1 (en) Method of constructing a very wide, very fast distributed memory
TWI748900B (zh) 記憶體裝置
CN210606641U (zh) 存储器
TWI416537B (zh) 半導體記憶體裝置和其字線驅動方法
JP3519334B2 (ja) 半導体装置
KR20090007859A (ko) 플래시 메모리 소자 및 그의 리페어 방법
KR100827444B1 (ko) 반도체 메모리 장치 및 이의 번인 테스트 방법
US20250252995A1 (en) Memory device and operating method thereof

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20200620