RU2007866C1

RU2007866C1 - Decoding device

Info

Publication number: RU2007866C1
Authority: RU
Inventors: А.Ю. Калинин
Original assignee: Калинин Алексей Юрьевич
Priority date: 1990-01-18
Filing date: 1990-01-18
Publication date: 1994-02-15

Abstract

FIELD: communications. SUBSTANCE: device has code word generator, output register, inhibition unit, algebraic adder, multichannel shift register, memory register, unit for reliability comparison, control unit. EFFECT: increased speed, increased functional capabilities. 2 cl, 4 dwg

Description

Изобретение относится к технике связи, а именно к устройствам декодирования информации, закодированной блоковым корректирующим кодом, и может быть использовано в системах передачи информации с повтором кодовых слов. The invention relates to communication technology, and in particular to devices for decoding information encoded by a block correction code, and can be used in information transfer systems with repeated code words.

Наиболее близким к предлагаемому является декодирующее устройство, содержащее многоканальный регистр сдвига, сумматор, устройство сравнения надежностей, регистр памяти, кольцевой регистр, выходной регистр и переключатель, причем выходы старшего разряда многоканального регистра через переключатель, другие входы которого являются входами устройства, соединены с его входами, а выходы разрядов соединены с входами сумматора, выходы которого соединены с входами устройства сравнения надежностей, другие входы которого соединены с выходами регистра памяти, а информационные и управляющий выходы - соответственно с входами регистра памяти и с управляющим входом выходного регистра, информационные входы которого соединены с выходами кольцевого регистра, а выход является выходом устройства. Closest to the proposed one is a decoding device containing a multi-channel shift register, an adder, a reliability comparison device, a memory register, a ring register, an output register and a switch, the high-order outputs of the multi-channel register through a switch, the other inputs of which are the inputs of the device, connected to its inputs and the outputs of the discharges are connected to the inputs of the adder, the outputs of which are connected to the inputs of the reliability comparison device, the other inputs of which are connected to the outputs memory register, and information and control outputs respectively with the inputs of the memory register and with the control input of the output register, the information inputs of which are connected to the outputs of the circular register, and the output is the output of the device.

Недостатком данного устройства является большая задержка декодирования и невозможность его использования в системах передачи информации с повтором кодовых слов. The disadvantage of this device is the large delay in decoding and the inability to use it in information transfer systems with repeated code words.

Выдача результата декодирования в описанном устройстве может быть выполнена только после сравнения полученной кодовой комбинации со всеми возможными кодовыми словами, что приводит к задержке декодирования, возрастающей при увеличении числа информационных разрядов кодового слова. Кроме того, данное устройство не может быть непосредственно использовано в системах с повтором кодовых слов. Возможно применение данного устройства для декодирования каждого из повторяемых кодовых слов отдельно с последующим мажоритированием результатов декодирования, но это приведет к снижению помехоустойчивости вследствие неполного использования корректирующей способности кода. The output of the decoding result in the described device can be performed only after comparing the received code combination with all possible code words, which leads to a decoding delay that increases with increasing number of information bits of the code word. In addition, this device cannot be directly used in systems with repetition of code words. It is possible to use this device to decode each of the repeated code words separately with subsequent majorization of the decoding results, but this will lead to a decrease in noise immunity due to the incomplete use of the corrective ability of the code.

Целью изобретения является повышение быстродействия, расширение функциональных возможностей устройства. The aim of the invention is to improve performance, expand the functionality of the device.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - схема генератора кодовых слов; на фиг. 3 - схема блока управления; на фиг. 4 - схема блока сравнения надежностей. In FIG. 1 presents a structural diagram of the proposed device; in FIG. 2 is a diagram of a codeword generator; in FIG. 3 is a diagram of a control unit; in FIG. 4 is a diagram of a reliability comparison unit.

Декодирующее устройство (фиг. 1) содержит генератор кодовых слов 1, выходной регистр 2, блок запрета 3, алгебраический сумматор 4, многоканальный регистр сдвига 5, регистр памяти 6, блок сравнения надежностей 7 и блок управления 8. The decoding device (Fig. 1) contains a codeword generator 1, output register 2, prohibition block 3, algebraic adder 4, multi-channel shift register 5, memory register 6, reliability comparison unit 7 and control unit 8.

Выходы многоканального регистра 5 сдвига соединены с первыми входами алгебраического сумматора 4, вторые входы которого соединены с выходами блока запрета 3, первые входы которого являются входами устройства, а второй вход соединен с первым выходом генератора кодовых слов 1, вторые выходы которого соединены со входами выходного регистра 2, выходы которого являются выходом устройства. The outputs of the multi-channel shift register 5 are connected to the first inputs of the algebraic adder 4, the second inputs of which are connected to the outputs of the prohibition block 3, the first inputs of which are the inputs of the device, and the second input is connected to the first output of the codeword generator 1, the second outputs of which are connected to the inputs of the output register 2, the outputs of which are the output of the device.

Выходы алгебраического сумматора 4 соединены с соответствующими входами многоканального регистра сдвига 5, вторыми входами блока сравнения надежностей 7 и со входами регистра памяти 6, выходы которого соединены с первыми входами блока сравнения надежностей 7, выход которого соединен со входами разрешения записи регистра памяти 6 и выходного регистра 2. The outputs of the algebraic adder 4 are connected to the corresponding inputs of the multi-channel shift register 5, the second inputs of the reliability comparison unit 7 and to the inputs of the memory register 6, the outputs of which are connected to the first inputs of the reliability comparison unit 7, the output of which is connected to the recording permission entries of the memory register 6 and the output register 2.

Тактовый выход генератора кодовых слов 1 соединен с тактовым входом блока управления 8, первый и второй установочные и управляющий выходы которого соединены соответственно с объединенными установочными входами регистра памяти 6 и выходного регистра 2, установочным входом многоканального регистра сдвига 5 и управляющим входом блока сравнения надежностей 7. Объединенные установочные входы генератора кодовых слов 1 и блока управления 8, а также объединенные тактовые входы генератора кодовых слов 1, многоканального регистра сдвига 5 и тактовые входы записи выходного регистра 2 и регистра памяти 6 являются соответственно установочным входом и входом опорной частоты устройства. The clock output of the codeword generator 1 is connected to the clock input of the control unit 8, the first and second installation and control outputs of which are connected respectively to the combined installation inputs of the memory register 6 and output register 2, the installation input of the multi-channel shift register 5 and the control input of the reliability comparison unit 7. The combined installation inputs of the codeword generator 1 and the control unit 8, as well as the combined clock inputs of the codeword generator 1, multi-channel shift register 5 and ticks e write inputs of the output register 2 and register memory 6 are respectively mounting the input and the reference input frequency of the device.

Генератор кодовых слов 1 содержит (фиг. 2) счетчик кодовых слов 9, формирователь импульсов 10, счетчик номера разряда 11, блок постоянной памяти 12, регистр сдвига 13 и формирователь тактового сигнала 14. The codeword generator 1 contains (Fig. 2) a codeword counter 9, a pulse shaper 10, a bit number counter 11, a read only memory unit 12, a shift register 13, and a clock shaper 14.

Выходы разрядов счетчика 9 являются вторыми выходами генератора кодовых слов 1 и соединены со входами формирователя 10, выход которого соединен со входом разрешения счета счетчика номера разряда 11 и входом разрешения записи регистра сдвига 13. Выходы разрядов счетчика номера разряда соединены со входами формирователя тактового сигнала 14 и с адресными входами блока постоянной памяти 12, выходы которого соединены со входами параллельной записи регистра сдвига 13, выход старшего разряда которого является первым выходом генератора кодовых слов 1. Объединенные тактовые входы счетчиков 9 и 11 и регистра сдвига 13, объединенные установочные входы счетчиков 9 и 11 являются соответственно тактовым и установочным входами, а выход формирователя тактового сигнала 14 - тактовым выходом генератора кодовых слов 1. The outputs of the bits of the counter 9 are the second outputs of the codeword generator 1 and are connected to the inputs of the shaper 10, the output of which is connected to the input of the resolution of the counter of the number of the discharge number 11 and the input of the write permission of the shift register 13. The outputs of the bits of the counter of the number of discharge are connected to the inputs of the clock signal generator 14 and with the address inputs of the read-only memory block 12, the outputs of which are connected to the inputs of the parallel recording of the shift register 13, the high-order output of which is the first output of the code layer generator 1. The combined clock inputs of the counters 9 and 11 and the shift register 13, the combined setup inputs of the counters 9 and 11 are the clock and setup inputs, respectively, and the output of the clock shaper 14 is the clock output of the codeword generator 1.

Блок управления 8 содержит (фиг. 3) счетчик числа повторений 15, формирователь импульса 16, селектор импульсов 17 и формирователи первого 18 и второго 19 установочных сигналов. The control unit 8 contains (Fig. 3) a counter of the number of repetitions 15, a pulse shaper 16, a pulse selector 17 and the drivers of the first 18 and second 19 installation signals.

Выходы разрядов счетчика числа повторений 15 соединены со входами формирователя 16, выход которого соединен с первым входом селектора импульсов 17, второй вход которого объединен с тактовым входом счетчика числа повторений 15 и является тактовым входом блока управления 8, а выход соединен со входами формирователей первого 18 и второго 19 установочных сигналов и является управляющим выходом блока управления 8. Установочный вход счетчика числа повторений 15, выходы формирователей первого 18 и второго 19 установочных сигналов являются соответственно установочным входом, первым и вторым установочными выходами блока управления 8. The outputs of the bits of the counter of the number of repetitions 15 are connected to the inputs of the shaper 16, the output of which is connected to the first input of the pulse selector 17, the second input of which is combined with the clock input of the counter of the number of repetitions 15 and is a clock input of the control unit 8, and the output is connected to the inputs of the shapers of the first 18 and the second 19 installation signals and is the control output of the control unit 8. The installation input of the counter of the number of repetitions 15, the outputs of the shapers of the first 18 and second 19 installation signals are but adjusting input, first and second mounting control unit 8 outputs.

Блок сравнения надежностей 7 содержит (фиг. 4) компаратор 20 и элемент И 21, причем первые и вторые входы компаратора 20 являются соответственно первыми и вторыми входами устройства сравнения надежностей 7, а выход соединен с одним из входов элемента И 21, второй вход которого является управляющим входом, а выход - выходом блока сравнения надежностей 7. The reliability comparison unit 7 contains (Fig. 4) a comparator 20 and an And 21 element, the first and second inputs of the comparator 20 are respectively the first and second inputs of the reliability comparison device 7, and the output is connected to one of the inputs of the And 21 element, the second input of which is control input, and the output - the output of the reliability comparison unit 7.

Блок запрета 3 представляет собой набор из m двухвходовых элементов И, причем один из входов каждого элемента является входом устройства, а другие входы объединены и соединены с выходом генератора кодовых слов 1. Значение числа m определяется разрядностью поступающей на вход декодирующего устройства информации. The prohibition block 3 is a set of m two-input elements AND, with one of the inputs of each element being the input of the device, and the other inputs combined and connected to the output of the codeword generator 1. The value of the number m is determined by the bit depth of the information received at the input of the decoding device.

Алгебраический сумматор 4 представляет собой двоичный сумматор с циклическим переносом (выход переноса старшего разряда соединен со входом переноса младшего разряда). Число разрядов сумматора 4 равно l = m + N₁ ˙M - 1, где N₁ - максимально возможное число единиц в кодовом слое, М - число повторов кодового слова.The algebraic adder 4 is a binary adder with a cyclic transfer (the transfer output of the high order is connected to the transfer input of the low order). The number of bits of adder 4 is l = m + N ₁ ˙ M - 1, where N ₁ is the maximum possible number of units in the code layer, M is the number of repetitions of the code word.

Регистры 6 и 2 представляют собой регистры с параллельным входом и выходом и числом разрядов соответственно l и К, где К - число информационных разрядов кодового слова. Registers 6 and 2 are registers with parallel input and output and the number of bits, respectively, l and K, where K is the number of information bits of the code word.

Многоканальный регистр сдвига 5 представляет собой набор из (l - 1) 2^k - разрядных регистров сдвига, входы последовательной записи и выходы старшего разряда которых являются соответственно входами и выходами, а объединенные тактовые и установочные входы - соответственно тактовым и установочным входами многоканального регистра сдвига 5.Multichannel shift register 5 is a set of (l - 1) 2 ^k - bit shift registers, the sequential write inputs and high-order outputs of which are inputs and outputs, and the combined clock and setup inputs are the clock and setup inputs of multichannel shift register 5, respectively .

Разрядность счетчика 9 равна К, счетчика кодовых слов 11 -

log₂N

(знак

x

означает наименьшее целое число не меньшее х), разрядность счетчика 15 равна

log₂М

. Анализаторы 10 и 16, а также формирователь 14 представляют собой комбинационные устройства и строятся на стандартных логических элементах. Функции, реализуемые этими устройствами, описаны ниже. ПЗУ 12 може т быть любого типа объемом не менее N x 2^k разрядов. Разрядность регистра 13 равна 2^k. Селектор импульсов 17 и элемент 21 - двухвходовые элементы И. Формирователи 18 и 19 представляют собой выделители соответственно переднего и заднего фронтов.The capacity of the counter 9 is equal to K, the counter of code words 11 is

log ₂ N

(sign

x

means the smallest integer not less than x), the capacity of counter 15 is

log ₂ M

. The analyzers 10 and 16, as well as the shaper 14 are combination devices and are based on standard logic elements. The functions implemented by these devices are described below. ROM 12 can be of any type with a volume of at least N x 2 ^k bits. The width of the register 13 is 2 ^k . The pulse selector 17 and the element 21 are two-input elements I. Shapers 18 and 19 are high and low edges, respectively.

Компаратор 20 представляет собой цифровой компаратор двух l-разрядных двоичных чисел со знаком. Для обеспечения сравнения с учетом знака знаковый разряд поступающих чисел инвертируется. Comparator 20 is a digital comparator of two signed l-bit binary numbers. To ensure comparison, taking into account the sign, the sign digit of the incoming numbers is inverted.

Устройство работает следующим образом. Пусть по каналу связи информация передается с помощью корректирующего (N, K) кода с М-кратным повтором кодовых слов (случай М = 1 соответствует системе без повтора). Демодулятор (не показан) преобразует поступающий аналоговый сигнал в последовательность m-разрядных двоичных чисел, каждое из которых определяет надежность соответствующего символа принятого кодового слова. Это преобразование может быть выполнено, например, путем аналого-цифрового преобразования отсчетов сигнала на выходе согласованного фильтра (см. Дж. Кларк, мл. , Дж. Кейн. Кодирование с исправлением ошибок в системах цифровой связи. - М. , Радио и связь, 1987, с. 33-37). При этом значения чисел на выходе АЦП могут быть как положительными (при передаче единицы), так и отрицательными (при передаче нуля). Отрицательные числа удобно записывать в обратном коде. Число разрядов m определяется разрядностью используемого АЦП. При использовании демодулятора с пороговым устройством (см. Л. М. Финк Теория передачи дискретных сообщений. - М. , 1970, с. 158) число разрядов входной информации m = 1, т. е. на вход поступает только знаковый разряд. The device operates as follows. Suppose that information is transmitted through a communication channel using a corrective (N, K) code with M-fold repetition of code words (case M = 1 corresponds to a system without repetition). A demodulator (not shown) converts the incoming analog signal into a sequence of m-bit binary numbers, each of which determines the reliability of the corresponding symbol of the received codeword. This conversion can be performed, for example, by analog-to-digital conversion of signal samples at the output of a matched filter (see J. Clark, Jr., J. Kane. Error correction coding in digital communication systems. - M., Radio and communications, 1987, p. 33-37). At the same time, the values of the numbers at the output of the ADC can be either positive (when transmitting a unit) or negative (when transmitting zero). Negative numbers are conveniently written in reverse code. The number of bits m is determined by the bit depth of the used ADC. When using a demodulator with a threshold device (see L. M. Fink Theory of Discrete Message Transmission. - M., 1970, p. 158), the number of bits of the input information is m = 1, i.e., only a sign bit is input.

Вычисленные в демодуляторе значения надежностей принятых символов в параллельном коде поступают на входы блока запрета 3. Прохождение сигналов на выход блока запрета 3 разрешается только при наличии сигнала "Лог. 1", поступающего на второй вход блока запрета 3 с выхода генератора кодовых слов 1, в противном случае на выходах блока запрета 3 формируются сигналы "Лог. 0". The values of the reliability of the received symbols calculated in the demodulator in parallel code are fed to the inputs of the prohibition unit 3. The passage of signals to the output of the prohibition unit 3 is allowed only if the signal “Log. 1” is received at the second input of the prohibition unit 3 from the output of the codeword generator 1, in Otherwise, “Log. 0” signals are generated at the outputs of the prohibition block 3.

Алгебраичный сумматор 4 совместно с многоканальным регистром сдвига 5 выполняет накапливающее алгебраическое суммирование сигналов, поступающих с выхода блока запрета 3. В начале каждого цикла декодирования многоканальный регистр 5 обнуляется по сигналу, поступающему на его установочный вход с блока управления 8. После этого на вход блока запрета 3 поступают сигналы, соответствующие надежности первого символа принятой кодовой комбинации, а генератор кодовых слов 1 последовательно формирует сигналы, соответствующие первому разряду всех 2^k возможных кодовых слов используемого кода. При этом значение надежности первого символа принятой кодовой комбинации будет записано в те ячейки многоканального регистра сдвига 5, которые соответствуют ненулевым символам на выходе генератора кодовых слов 1. Частота изменения информации на выходах генератора кодовых слов 1 должна быть в 2^k раз больше частоты поступления информации на вход устройства.The algebraic adder 4, together with the multi-channel shift register 5, performs accumulating algebraic summation of the signals received from the output of the inhibit block 3. At the beginning of each decoding cycle, the multi-channel register 5 is reset to zero by the signal received at its installation input from the control unit 8. After that, the input of the inhibit block 3, signals corresponding to the reliability of the first symbol of the received code combination are received, and the codeword generator 1 sequentially generates signals corresponding to the first bit of all 2 ^k possible codewords of the code used. In this case, the reliability value of the first symbol of the received code combination will be written to those cells of the multichannel shift register 5 that correspond to nonzero symbols at the output of the codeword generator 1. The frequency of change of information at the outputs of the codeword generator 1 should be 2 ^k times higher than the frequency of the information received device input.

В следующем такте на вход блока запрета 3 поступает значение надежности второго принятого символа, генератор кодовых слов 1 формирует последовательность сигналов, соответствующих вторым разрядам всех 2^k кодовых слов, при этом значение надежности алгебраически суммируется с содержимым ячеек многоканального регистра 5, соответствующих не нулевым символам на выходе генератора кодовых слов 1 и т. д. Описанный процесс повторяется N x M раз. В результате в каждой из 2^k ячеек многоканального регистра 5 формируется число, представляющее собой алгебраическую сумму надежностей символов принятой кодовой комбинации, соответствующих ненулевым символам соответствующего этой ячейке кодового слова. Эти числа представляют собой функцию правдоподобия данного кодового слова при заданном аналоговом сигнале, поступившем из канала связи.In the next cycle, the input of the prohibition block 3 receives the reliability value of the second received symbol, the code word generator 1 generates a sequence of signals corresponding to the second bits of all 2 ^k code words, while the reliability value is algebraically summed with the contents of the cells of the multi-channel register 5 corresponding to non-zero characters on the output of the codeword generator 1, etc. The described process is repeated N x M times. As a result, a number is formed in each of 2 ^k cells of the multichannel register 5, which is the algebraic sum of the reliability of the symbols of the received code combination corresponding to non-zero symbols of the code word corresponding to this cell. These numbers represent the likelihood function of a given codeword for a given analog signal from a communication channel.

Регистр памяти 6 и блок сравнения надежностей 7 предназначены для выделения кодового слова, имеющего наибольшую функцию правдоподобия. Работа блока сравнения надежностей 7 разрешается только на последнем из N x M тактов работы устройства. Все остальное время она запрещена сигналом, поступающим с управляющего выхода блока управления 8. При этом на выходе блока сравнения надежностей присутствует потенциал, запрещающий запись информации в регистры 2 и 6. На последнем такте цикла блок выполняет алгебраическое сравнение чисел, поступающих на его входы и если значение функции правдоподобия, формируемой на выходе сумматора 4, превышает значение содержимого регистра памяти 6, то на выходе блока сравнения надежностей 7, формируется сигнал, разрешающий запись нового значения функции правдоподобия в регистр памяти 6 и информационных разрядов соответствующего кодового слова в выходной регистр 2. The memory register 6 and the reliability comparison unit 7 are intended for allocating a codeword having the largest likelihood function. The operation of the reliability comparison unit 7 is allowed only at the last of the N x M clock cycles of the device. The rest of the time it is prohibited by the signal coming from the control output of control unit 8. At the same time, at the output of the reliability comparison unit there is a potential prohibiting the recording of information in registers 2 and 6. At the last step of the cycle, the block performs algebraic comparison of the numbers received at its inputs the likelihood function generated at the output of the adder 4 exceeds the value of the contents of the memory register 6, then at the output of the reliability comparison unit 7, a signal is generated that allows the recording of a new function value likelihood in the memory register 6 and information bits of the corresponding code word in the output register 2.

В начале процесса сравнения по сигналу, поступающему с первого установочного выхода блока управления 8, регистр памяти 6 устанавливается в состояние, заведомо меньшее (с учетом знака), чем минимально возможное значение функции правдоподобия. Наиболее просто это может быть выполнено путем установки регистра 6 в состояние, соответствующее максимальному по абсолютной величине отрицательному числу (единица в знаковом разряде и нули в остальных). В этом случае первое вычисленное значение надежности с выхода сумматора 4 гарантированно записывается в регистр 6 и используется для дальнейшего сравнения. At the beginning of the comparison process, according to the signal coming from the first installation output of the control unit 8, the memory register 6 is set to a state that is obviously less (taking into account the sign) than the minimum possible value of the likelihood function. This can be done most simply by setting register 6 to the state corresponding to the maximum negative number in absolute value (one in the sign digit and zeros in the rest). In this case, the first calculated reliability value from the output of the adder 4 is guaranteed to be recorded in the register 6 and used for further comparison.

Таким образом, к концу цикла декодирования в выходном регистре 2 оказываются записанными информационные разряды наиболее правдоподобного кодового слова, а в регистре памяти 6 - его функция правдоподобия. После этого по сигналу со второго установочного выхода блока управления 8 обнуляется содержимое многоканального регистра сдвига 5 и описанный процесс повторяется. Полученное на каждом цикле содержимое выходного регистра 2 и регистра памяти 6 сохраняются в течение (N˙M - 1) тактов следующего цикла и могут быть использованы внешними устройствами (как в последовательном виде, так и в параллельном). Thus, by the end of the decoding cycle, the information bits of the most likely codeword appear to be recorded in the output register 2, and its likelihood function in the memory register 6. After that, the signal from the second installation output of the control unit 8 resets the contents of the multi-channel shift register 5 and the described process is repeated. The contents of the output register 2 and the memory register 6 obtained on each cycle are stored for (N˙M - 1) clock cycles of the next cycle and can be used by external devices (both in serial and in parallel).

В случае, если набор кодовых слов используемого кода включает в себя кодовое слово, состоящее из одних нулей, это слово может быть исключено из перебора, поскольку его функция правдоподобия заранее известна (и равна 0). При этом отношение частоты работы генератора кодовых слов 1 и тактовой частоты может быть уменьшено до (2^k- 1), а установка регистров 2 и 6 должна производиться в нулевое состояние. Если функция правдоподобия всех ненулевых кодовых слов окажутся меньше 0 (т. е. наиболее правдоподобным является нулевое кодовое слово), то в регистрах 2 и 6 в конце процесса сравнения останутся записанными нули.If the set of code words of the used code includes a code word consisting of only zeros, this word can be excluded from enumeration, since its likelihood function is known in advance (and equal to 0). In this case, the ratio of the frequency of operation of the codeword generator 1 and the clock frequency can be reduced to (2 ^k - 1), and the registers 2 and 6 must be set to zero. If the likelihood function of all nonzero codewords turns out to be less than 0 (i.e., the most likely codeword is zero), then zeros will remain in registers 2 and 6 at the end of the comparison process.

Генератор кодовых слов 1 предназначен для формирования эталонных последовательностей, поступающих на блок запрета 3. На (i x j)-ом также декодирования кодового слова, где i = 1, 2, . . . , N, j = 1, . . . M, генератор кодовых слов формирует последовательность, состоящую из i-ых разрядов всех 2^k возможных кодовых слов (или 2^k - 1 кодовых слов, если анализ нулевого кодового слова не производится).The codeword generator 1 is intended for the formation of reference sequences arriving at the prohibition block 3. At the (ixj) th also, the decoding of the codeword, where i = 1, 2,. . . , N, j = 1,. . . M, the codeword generator generates a sequence consisting of the i-th digits of all 2 ^k possible codewords (or 2 ^k - 1 codewords if analysis of the zero codeword is not performed).

Генератор кодовых слов 1 работает следующим образом (см. фиг. 2). Счетчик 9 выполняет деление поступающей на его тактовый вход опорной частоты на 2^k или 2^k - 1 в зависимости от числа анализируемых кодовых слов. При этом на выходе формирователя 10 формируется импульс длительностью 1 период опорной частоты и с периодом равным соответственно 2^k или 2^k - 1.The codeword generator 1 operates as follows (see Fig. 2). The counter 9 divides the reference frequency arriving at its clock input by 2 ^k or 2 ^k - 1, depending on the number of analyzed code words. Moreover, at the output of the shaper 10, a pulse is generated with a duration of 1 period of the reference frequency and with a period equal to 2 ^k or 2 ^k - 1, respectively.

По этому импульсу происходит параллельная запись информации, сформированной на выходах ПЗУ 12 в регистр сдвига 13, после чего содержимое счетчика номера разряда 11 увеличивается на 1 и на выходах ПЗУ 12 формируется новая информация. According to this impulse, the information generated at the outputs of the ROM 12 is parallel recorded in the shift register 13, after which the contents of the counter of the discharge number 11 are increased by 1 and new information is generated at the outputs of the ROM 12.

По окончании действия импульса, поступающего с выхода анализатора 10, информация в регистре сдвига 13 начинает сдвигаться по опорной частоте, при этом на выходе старшего разряда регистра сдвига 13 последовательно формируются сигналы, соответствующие информации, записанной в ПЗУ 12 по адресу, определенному счетчиком 11. Для обеспечения заданных требований к генератору кодовых слов 1 необходимо, чтобы в ПЗУ 12 по адресу I, где I = 0 . . . N - 1 были записаны разряды с номером i = I + 1 всех 2^k или 2^k - 1 кодовых слов, подлежащих анализу. Таким образом, разрядность ПЗУ 12 и регистра сдвига 13 должна быть равна соответственно 2^k или 2^k - 1. Коэффициент пересчета счетчика номера разряда 11 равен N.At the end of the pulse coming from the output of the analyzer 10, the information in the shift register 13 begins to shift in the reference frequency, and at the output of the highest bit of the shift register 13, signals corresponding to the information recorded in the ROM 12 at the address determined by the counter 11 are sequentially generated. to ensure the specified requirements for the codeword generator 1, it is necessary that the ROM 12 at address I, where I = 0. . . N - 1 bits with the number i = I + 1 of all 2 ^k or 2 ^k - 1 codewords to be analyzed were recorded. Thus, the capacity of the ROM 12 and the shift register 13 should be equal to 2 ^k or 2 ^k - 1, respectively. The conversion factor of the counter of the bit number 11 is N.

Формирователь тактового сигнала 14 предназначен для выделения момента окончания обработки кодового слова и представляет собой комбинационное устройство, формирующее импульсный сигнал в момент достижения счетчиком 11 состояния N - 1. The generator of the clock signal 14 is designed to highlight the moment of completion of the processing of the code word and is a combinational device that generates a pulse signal when the counter 11 reaches the state N - 1.

Начальное фазирование счетчиков 9 и 11 осуществляется сигналом, поступающим на их установочные входы из устройства цикловой синхронизации. Формирователь 10 представляет собой комбинационное устройство, формирующее импульсный сигнал при нулевом состоянии счетчика 9, поэтому сразу после начальной установки происходит запись информации о первых разрядах всех кодовых слов в регистр 13. После этого описанный выше процесс может выполняться без дополнительного фазирования. The initial phasing of the counters 9 and 11 is carried out by a signal supplied to their installation inputs from the cyclic synchronization device. Shaper 10 is a combinational device that generates a pulse signal at the zero state of counter 9, so immediately after the initial installation, information about the first bits of all code words is recorded in register 13. After that, the process described above can be performed without additional phasing.

Блок управления 8 работает следующим образом (см. фиг. 3). На тактовый вход счетчика числа повторений 15 поступают импульсы с тактового выхода генератора кодовых слов 1. Коэффициент пересчета счетчика 15 равен M (при М = 1 счетчик 15, формирователь 16 и селектор импульсов 17 отсутствуют). При достижении счетчиком 15 состояния М - 1 на выходе формирователя 16 формируется сигнал, разрешающий прохождение импульса через селектор 17. Таким образом, на выходе селектора импульсов 17 формируется последовательность импульсов с длительностью 2k периодов опорной частоты, поступающей на вход декодирующего устройства (что составляет 1 такт частоты, с которой поступает входная информация), и с периодом N ˙M тактов тактовой частоты. Во время действия этого импульса разрешается работа блока сравнения надежностей 7. The control unit 8 operates as follows (see Fig. 3). The clock input of the counter of repetitions 15 receives pulses from the clock output of the codeword generator 1. The conversion factor of counter 15 is M (for M = 1, counter 15, driver 16 and pulse selector 17 are absent). When the counter 15 reaches the state M - 1, a signal is generated at the output of the shaper 16, allowing the pulse to pass through the selector 17. Thus, a pulse sequence with a duration of 2k periods of the reference frequency supplied to the input of the decoding device is generated at the output of the pulse selector 17 (which is 1 clock frequency with which the input information arrives), and with a period of N ˙ M clock cycles. During the action of this impulse, the operation of the reliability comparison unit 7 is allowed.

Перед началом процесса сравнения на выходе формирователя первого установочного сигнала 18 формируется импульс, устанавливающий в начальное состояние регистры 2 и 6, а после его окончания на выходе формирователя 19 формируется импульс обнуляющий содержимое многоканального регистра сдвига 5. Формирователи 18 и 19 представляют собой выделители соответственно переднего и заднего фронтов импульсов на выходе селектора 17. Before starting the comparison process, a pulse is generated at the output of the shaper of the first installation signal 18, which sets registers 2 and 6 to the initial state, and after its completion, a pulse is generated at the output of the shaper 19 to zero the contents of the multi-channel shift register 5. The shapers 18 and 19 are front and trailing edges of the pulses at the output of the selector 17.

Блок сравнения надежностей 7 работает следующим образом (фиг. 4). Компаратор 20 выполняет алгебраическое сравнение двух двоичных чисел, присутствующих на его входах. Если число, поступающее на вторые входы с сумматора 4 превышает число, поступающее на первые входы с регистра памяти 6, то на выходе компаратора формируется сигнал "Лог. 1", проходящий на выход элемента И 21 при наличии сигнала "Лог. 1" на управляющем входе блока сравнения надежностей 7. При наличии на управляющем входе сигнала "Лог. 0" на выходе элемента 21 присутствует сигнал "Лог. 0" и работа устройства сравнения надежностей запрещена. Reliability comparison unit 7 operates as follows (Fig. 4). Comparator 20 performs an algebraic comparison of two binary numbers present at its inputs. If the number received at the second inputs from the adder 4 exceeds the number received at the first inputs from the memory register 6, then the output of the comparator generates a signal "Log. 1", passing to the output of the element And 21 in the presence of a signal "Log. 1" on the control the input of the reliability comparison unit 7. If there is a “Log. 0” signal at the control input, the signal “Log. 0” is present at the output of element 21 and the operation of the reliability comparison device is prohibited.

Достоинство предлагаемого устройства заключается в отсутствии задержки декодирования и возможности использования в системах с повтором кодовых слов. The advantage of the proposed device is the absence of decoding delay and the possibility of use in systems with repeated code words.

В отличие от устройства-прототипа сравнение функций правдоподобия и выбор наиболее надежного кодового слова выполняется в течение одного (последнего) такта поступления входной информации. При этом к моменту окончания приема поступающей из канала кодовой комбинации результат декодирования уже присутствует на выходе предлагаемого устройства. In contrast to the prototype device, a comparison of the likelihood functions and the selection of the most reliable code word is performed within one (last) step of input information. At the same time, by the end of the reception of the code pattern coming from the channel, the decoding result is already present at the output of the proposed device.

Возможность использования в системе с повтором кодовых слов определяется накапливающим суммированием результатов сравнения со всеми возможными кодовыми словами, которые может проводиться в течение любого времени. Причем сложность описанного устройства лишь незначительно изменяется с ростом числа повторов кодового слова. Число повторов легко может быть сделано управляемым, что повышает универсальность предлагаемого устройства. (56) Авторское свидетельство СССР N 1436841, кл. H 03 M 13/02, 1987. The possibility of using code words in a system with a repeat is determined by accumulating summation of the comparison results with all possible code words, which can be carried out for any time. Moreover, the complexity of the described device only slightly changes with the increase in the number of repetitions of the code word. The number of repetitions can easily be made manageable, which increases the versatility of the proposed device. (56) Copyright certificate of the USSR N 1436841, cl. H 03 M 13/02, 1987.

Захаров А. А. , Наумов А. С. Сложность оптимального декодирования низкоскоростных кодов. Техника средств связи, сер. ТРС, 1982, вып. 8, с. 79. Zakharov A.A., Naumov A.S. Complexity of optimal decoding of low-speed codes. Communication technology, ser. TRS, 1982, no. 8, p. 79.

Патент Великобритании N 1400649, кл. H 04 M 1/10, 1973. UK patent N 1400649, CL H 04 M 1/10, 1973.

Claims

1. A DECODING DEVICE comprising a reliability comparison unit, a memory register, an output register and a control unit, the outputs of a memory register are connected to the first inputs of a reliability comparison unit, the output of which is connected to write permission inputs of a memory register and an output register, the outputs of which are device outputs, characterized the fact that, in order to improve performance and expand the functionality of the device due to the possibility of using code-repeated systems, a generator has been introduced into it prohibition words, prohibition block, algebraic adder and multi-channel shift register, the outputs of which are connected to the first inputs of the algebraic adder, the second inputs of which are connected to the outputs of the prohibition block, the first inputs of which are information inputs of the device, the first and second outputs of the codeword generator are connected respectively to the second the input of the prohibition block and the information inputs of the output register, the outputs of the algebraic adder are connected to the information inputs of the multi-channel shift register, the memory and second inputs of the reliability comparison unit, the clock output of the codeword generator is connected to the clock input of the control unit, the first and second installation and control outputs of which are connected to the combined installation inputs of the memory register and output register, the installation input of the multi-channel shift register, and the control input of the unit reliability comparisons, the clock inputs of the codeword generator, multi-channel shift register, output register and memory register are combined and are the input of the reference frequency of the device, the installation inputs of the codeword generator and the control unit are the installation input of the device.

2. The device according to claim 1, characterized in that the codeword generator comprises a codeword counter, a pulse generator, a discharge number counter, a read-only memory unit, a shift register and a clock driver, the outputs of the codeword counter are the second outputs of the codeword generator and are connected with the inputs of the pulse shaper, the output of which is connected to the input of the write permission of the shift register and the input of the resolution of the account counter of the discharge number, the outputs of which are connected to the inputs of the pulse shaper, and with the inputs of the permanent memory unit, the outputs of which are connected to the inputs of the parallel recording of the shift register, the high-order output of which is the first output of the codeword generator, the clock inputs of the codeword counter, the bit number counter and the shift register are combined and are the clock input of the codeword generator, setting inputs the codeword counter and the discharge number counter are the installation input of the codeword generator, the output of the clock generator is the third output of the code generator s words.