RU2007116108A - Интегральная схема и способ изготовления - Google Patents
Интегральная схема и способ изготовления Download PDFInfo
- Publication number
- RU2007116108A RU2007116108A RU2007116108/12A RU2007116108A RU2007116108A RU 2007116108 A RU2007116108 A RU 2007116108A RU 2007116108/12 A RU2007116108/12 A RU 2007116108/12A RU 2007116108 A RU2007116108 A RU 2007116108A RU 2007116108 A RU2007116108 A RU 2007116108A
- Authority
- RU
- Russia
- Prior art keywords
- insulating material
- conductive material
- substrate
- forming
- conductive
- Prior art date
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/135—Nozzles
- B41J2/16—Production of nozzles
- B41J2/1621—Manufacturing processes
- B41J2/1626—Manufacturing processes etching
- B41J2/1628—Manufacturing processes etching dry etching
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/135—Nozzles
- B41J2/14—Structure thereof only for on-demand ink jet heads
- B41J2/14016—Structure of bubble jet print heads
- B41J2/14088—Structure of heating means
- B41J2/14112—Resistive element
- B41J2/14129—Layer structure
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/135—Nozzles
- B41J2/16—Production of nozzles
- B41J2/1601—Production of bubble jet print heads
- B41J2/1603—Production of bubble jet print heads of the front shooter type
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2202/00—Embodiments of or processes related to ink-jet or thermal heads
- B41J2202/01—Embodiments of or processes related to ink-jet heads
- B41J2202/13—Heads having an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Particle Formation And Scattering Control In Inkjet Printers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Claims (60)
1. Полупроводниковая структура, содержащая
подложку, имеющую первую поверхность;
первый изоляционный материал, расположенный на, по меньшей мере, участке первой поверхности, причем первый изоляционный материал содержит множество отверстий, образующих путь к первой поверхности;
первый проводящий материал, расположенный на первом изоляционном материале, причем первый проводящий материал расположен так, что множество отверстий по существу свободны от первого проводящего материала;
второй изоляционный материал, расположенный на первом проводящем материале и участках первого изоляционного материала, причем второй изоляционный материал расположен так, что множество отверстий, по существу, свободны от второго изоляционного материала; и
второй проводящий материал, расположенный на втором изоляционном материале и внутри множества отверстий так, что некоторая часть второго проводящего материала, расположенная на втором изоляционном материале, находится в электрическом контакте с подложкой.
2. Полупроводниковая структура по п.1, дополнительно содержащая подзатворный оксид и поликремниевый материал, лежащие под первым изоляционным материалом, тогда как множество отверстий, по существу, свободны от поликремниевого материала и подзатворного оксида.
3. Полупроводниковая структура по п.1, дополнительно содержащая защитный оксид, лежащий под первыми изоляционными материалами, и при этом множество отверстий свободны от защитного оксида.
4. Полупроводниковая структура по п.1, в которой второй проводящий материал содержит тантал.
5. Полупроводниковая структура по п.1, в которой второй проводящий материал содержит резистивный участок и проводящий участок, расположенный на этом резистивном участке.
6. Полупроводниковая структура по п.1, дополнительно содержащая множество легированных областей, сформированных внутри подложки, и при этом каждое из множества отверстий сформировано рядом с одной из множества легированных областей.
7. Полупроводниковая структура по п.6, в которой множество легированных областей образуют транзисторы.
8. Полупроводниковая структура по п.1, дополнительно содержащая прорезь управления текучей средой между упомянутой первой поверхностью и второй поверхностью подложки.
9. Полупроводниковая структура по п.1, в которой второй изоляционный материал содержит фосфоросиликатное стекло.
10. Полупроводниковая структура по п.1, в которой первый проводящий материал содержит резистивный участок и проводящий участок, расположенный на этом резистивном участке.
11. Полупроводниковая структура по п.1, в которой множество отверстий образуют путь к области под первой поверхностью подложки.
12. Способ формирования полупроводникового устройства, включающий в себя
формирование первого изоляционного материала поверх первой поверхности подложки;
формирование по меньшей мере одного отверстия в первом изоляционном материале, причем это отверстие образует путь к подложке;
формирование первого проводящего материала поверх первого изоляционного материала;
травление первого проводящего материала так, что отверстие образует путь к подложке, по существу, свободный от первого проводящего материала и первого изоляционного материала;
формирование второго изоляционного материала поверх первого проводящего материала; и
формирование второго проводящего материала поверх второго изоляционного материала, при этом второй проводящий материал формируется в отверстии и находится в контакте с подложкой.
13. Способ по п.12, дополнительно включающий в себя перед формированием первого изоляционного материала формирование третьего изоляционного материала и поликремниевого материала на подложке и под первым изоляционным материалом, и при этом формирование упомянутого по меньшей мере одного отверстия включает в себя формирование отверстия через поликремниевый материал до третьего изоляционного материала.
14. Способ по п.13, в котором травление первого проводящего материала включает в себя травление третьего изоляционного материала.
15. Способ по п.13, дополнительно включающий в себя травление первого проводящего материала включает в себя травление третьего изоляционного материала после травления первого проводящего материала.
16. Способ по п.12, дополнительно включающий в себя формирование третьего изоляционного материала и поликремниевого материала на подложке и под первым изоляционным материалом, при этом формирование отверстия включает в себя формирование отверстия так, что путь находится между третьим изоляционным материалом и верхней поверхностью первого изоляционного материала.
17. Способ по п.12, в котором формирование второго проводящего материала включает в себя формирование резистивного участка и проводящего участка, расположенного на этом резистивном участке.
18. Способ по п.12, дополнительно включающий в себя формирование защитного оксида на подложке перед формированием первого изолирующего слоя.
19. Способ по п.12, в котором травление первого проводящего материала включает в себя реактивное ионное травление первого проводящего материала.
20. Способ по п.12, в котором подложка содержит множество сформированных в ней транзисторов, и при этом формирование по меньшей мере одного отверстия в первом изоляционном материале включает в себя формирование упомянутого по меньшей мере одного отверстия между двумя из множества транзисторов.
21. Способ по п.12, в котором подложка содержит область, которая имеет первую концентрацию легирующей примеси, и другую область, лежащую под этой областью, причем другая область имеет вторую, отличающуюся концентрацию легирующей примеси, при этом травление первого проводящего материала так, что отверстие образует путь к подложке, включает в себя травление упомянутой области так, что формируется путь к упомянутой другой области.
22. Способ по п.12, в котором травление проводящего материала включает в себя травление первого проводящего материала так, что образуется путь к области подложки под первой поверхностью.
23. Способ формирования полупроводникового устройства, включающий в себя
формирование множества областей контакта поверх поверхности подложки;
формирование изоляционного материала поверх множества областей контакта;
формирование по меньшей мере одного отверстия через изоляционный материал и участок по меньшей мере одного контакта из множества областей контакта;
формирование первого проводящего материала поверх первого изоляционного материала так, что упомянутое по меньшей мере одно отверстие, по существу, свободно от первого проводящего материала;
формирование второго изоляционного материала поверх первого проводящего материала; и
формирование второго проводящего материала поверх второго изоляционного материала, при этом второй проводящий материал формируется в отверстии и образует электрический контакт с подложкой.
24. Способ по п.23, в котором формирование упомянутого по меньшей мере одного отверстия включает в себя формирование упомянутого по меньшей мере одного отверстия после формирования первого проводящего материала, так что упомянутое по меньшей мере одно отверстие формируют в первом изоляционном материале и первом проводящем материале.
25. Способ по п.23, в котором формирование второго проводящего материала включает в себя формирование резистивного участка и третьего проводящего участка, расположенного на этом резистивном участке.
26. Способ по п.23, в котором формирование областей контакта включает в себя формирование третьего изоляционного материала и поликремниевого материала на подложке.
27. Способ по п.26, в котором формирование изоляционного материала и поликремниевого материала включает в себя формирование этих изоляционного материала и поликремниевого материала на, по существу, всей поверхности подложки.
28. Способ по п.23, в котором подложка содержит множество сформированных в ней транзисторов, и при этом формирование упомянутого по меньшей мере одного отверстия в первом изоляционном материале включает в себя формирование упомянутого по меньшей мере одного отверстия между двумя из множества транзисторов.
29. Способ по п.23, в котором формирование областей контакта включает в себя формирование третьего изоляционного материала и поликремниевого материала в тех зонах, где нужно сформировать упомянутое по меньшей мере одно отверстие, и формирование защитного оксида в зонах рядом с третьим изоляционным материалом и поликремниевым материалом.
30. Способ по п.23, в котором подложка содержит область, которая имеет первую концентрацию легирующей примеси, и другую область, лежащую под этой областью, причем другая область имеет вторую, отличающуюся концентрацию легирующей примеси, при этом формирование по меньшей мере одного отверстия включает в себя удаление области, так что образуется путь к упомянутой другой области от верхней поверхности изоляционного материала.
31. Способ формирования полупроводникового устройства, включающий в себя:
формирование изоляционного материала поверх первой поверхности подложки;
формирование первого проводящего материала поверх первого изоляционного материала;
травление первого проводящего материала для формирования по меньшей мере одного отверстия, которое образует путь к подложке, который, по существу, свободен от первого проводящего материала и первого изоляционного материала;
формирование второго изоляционного материала поверх первого проводящего материала; и
формирование второго проводящего материала поверх второго изоляционного материала, при этом второй проводящий материал формируют в отверстии и областях контакта подложки.
32. Способ по п.31, дополнительно включающий в себя перед формированием первого изоляционного материала формирование третьего изоляционного материала и поликремниевого материала на подложке, и при этом травление первого проводящего материала включает в себя травление поликремниевого материала.
33. Способ по п.31, в котором формирование второго проводящего материала включает в себя формирование резистивного участка и третьего проводящего участка, расположенного на этом резистивном участке.
34. Способ по п.31, дополнительно включающий в себя перед формированием первого изолирующего слоя формирование защитного оксида на подложке.
35. Способ по п.31, в котором травление первого проводящего материала включает в себя реактивное ионное травление первого проводящего материала.
36. Способ по п.31, в котором подложка содержит множество сформированных в ней транзисторов, и при этом формирование по меньшей мере одного отверстия в первом изоляционном материале включает в себя формирование упомянутого по меньшей мере одного отверстия между двумя из множества транзисторов.
37. Способ по п.31, дополнительно включающий в себя формирование одного или более сопловых слоев поверх второго проводящего материала.
38. Способ по п.31, в котором подложка содержит область, которая имеет первую концентрацию легирующей примеси, и другую область, лежащую под этой областью, причем другая область имеет вторую, отличающуюся концентрацию легирующей примеси, при этом травление первого проводящего материала так, что отверстие образует путь к подложке, включает в себя травление упомянутой области так, что формируется путь к упомянутой другой области.
39. Способ по п.31, в котором травление проводящего материала включает в себя травление первого проводящего материала так, что образуется путь к области подложки под первой поверхностью.
40. Устройство эжекции текучей среды, содержащее
подложку, имеющую первую поверхность;
первый изоляционный материал, расположенный на, по меньшей мере, участке первой поверхности, причем первый изоляционный материал содержит множество отверстий, сформированных до первой поверхности;
первый проводящий материал, расположенный на первом изоляционном материале, причем первый проводящий материал расположен так, что множество отверстий по существу свободны от первого проводящего материала;
второй изоляционный материал, расположенный на первом проводящем материале и участках первого изоляционного материала, причем второй изоляционный материал расположен так, что множество отверстий, по существу, свободны от второго изоляционного материала;
второй проводящий материал, расположенный на втором изоляционном материале и внутри множества отверстий так, что некоторая часть второго проводящего материала, расположенного на втором изоляционном материале, находится в электрическом контакте с подложкой;
множество камер, сформированных в материале на поверхности подложки; и
множество отверстий, сформированных для обеспечения прохода текучей среды из этих камер через множество отверстий.
41. Устройство эжекции текучей среды по п.40, в котором первый изоляционный материал содержит подзатворный оксид, и эта структура дополнительно содержит поликремниевый материал, расположенный на материале подзатворного оксида, причем поликремниевый материал расположен так, что множество отверстий по существу свободны от поликремниевого материала.
42. Устройство эжекции текучей среды по п.40, в котором первый изоляционный материал содержит защитный оксид, и те участки первого изоляционного материала, где сформировано каждое отверстие из множества отверстий, содержат подзатворный оксид.
43. Устройство эжекции текучей среды по п.40, в котором второй проводящий материал содержит тантал.
44. Устройство эжекции текучей среды по п.40, в котором второй проводящий материал содержит резистивный участок и проводящий участок, расположенный на этом резистивном участке.
45. Устройство эжекции текучей среды по п.40, дополнительно содержащее множество легированных областей, сформированных внутри подложки, и при этом каждое из множества отверстий сформировано рядом с множеством легированных областей.
46. Устройство эжекции текучей среды по п.40, дополнительно содержащее прорезь управления текучей средой, которая проточно связана с множеством камер.
47. Устройство эжекции текучей среды по п.40, в котором второй изоляционный материал содержит фосфоросиликатное стекло.
48. Устройство эжекции текучей среды по п.40, в котором первый проводящий материал содержит резистивный участок и проводящий участок, расположенный на этом резистивном участке.
49. Устройство эжекции текучей среды по п.40, в котором множество отверстий образуют путь к области под первой поверхностью подложки.
50. Устройство эжекции текучей среды, содержащее
подложку;
первый изоляционный материал, лежащий поверх, по меньшей мере, участка первой поверхности, причем первый изоляционный материал расположен включающим в себя множество отверстий между участками, обеспечивающими контакт с подложкой;
первый проводящий материал, лежащий поверх, по меньшей мере, участка первого изоляционного материала, причем первый проводящий материал расположен так, что множество отверстий, по существу, свободны от первого проводящего материала;
второй изоляционный материал, лежащий поверх, по меньшей мере, участка первого проводящего материала и участков первого изоляционного материала, причем второй изоляционный материал расположен так, что множество отверстий, по существу, свободны от второго изоляционного материала;
второй проводящий материал, лежащий поверх, по меньшей мере, участка второго изоляционного материала и расположенный внутри множества отверстий так, что некоторая часть второго проводящего материала, расположенного на втором изоляционном материале, находится в электрическом контакте с подложкой; и
множество элементов-резисторов, выполненных с возможностью нагрева текучей среды в ответ на прохождение тока, причем множество резисторов связано с первым проводящим материалом так, что этим первым проводящим материалом проводится ток.
51. Полупроводниковая структура по п.50, дополнительно содержащая подзатворный оксид и поликремниевый материал, лежащие под первым изоляционным материалом, причем множество отверстий, по существу, свободны от поликремниевого материала и подзатворного оксида.
52. Полупроводниковая структура по п.50, дополнительно содержащая защитный оксид, лежащий под первым изоляционным материалом, и при этом множество отверстий свободны от защитного оксида.
53. Полупроводниковая структура по п.50, в которой второй проводящий материал содержит тантал.
54. Полупроводниковая структура по п.50, в которой второй проводящий материал содержит резистивный участок и проводящий участок, расположенный на этом резистивном участке.
55. Полупроводниковая структура по п.50, дополнительно содержащая множество легированных областей, сформированных внутри подложки, и при этом каждое из множества отверстий сформировано рядом с одной из множества легированных областей.
56. Полупроводниковая структура по п.55, в которой множество легированных областей образуют транзисторы.
57. Полупроводниковая структура по п.50, дополнительно содержащая множество камер текучей среды, каждая из которых расположена над одним резистором из множества резисторов, и сопло, расположенные с обеспечением возможности эжекции текучей среды из камеры текучей среды через это сопло.
58. Полупроводниковая структура по п.50, в которой второй изоляционный материал содержит фосфоросиликатное стекло.
59. Полупроводниковая структура по п.50, в которой первый проводящий материал содержит резистивный участок и проводящий участок, лежащий поверх этого резистивного участка.
60. Полупроводниковая структура по п.50, в которой множество отверстий образуют путь к области под поверхностью подложки.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US61387104P | 2004-09-28 | 2004-09-28 | |
| US60/613,871 | 2004-09-28 | ||
| US60/6913,871 | 2004-09-28 | ||
| US10/977,091 US7150516B2 (en) | 2004-09-28 | 2004-10-29 | Integrated circuit and method for manufacturing |
| US10/977,091 | 2004-10-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2007116108A true RU2007116108A (ru) | 2008-11-10 |
| RU2378122C2 RU2378122C2 (ru) | 2010-01-10 |
Family
ID=35962146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2007116108/12A RU2378122C2 (ru) | 2004-09-28 | 2005-09-21 | Интегральная схема и способ изготовления |
Country Status (15)
| Country | Link |
|---|---|
| US (2) | US7150516B2 (ru) |
| EP (1) | EP1805022B1 (ru) |
| KR (1) | KR101133791B1 (ru) |
| CN (1) | CN101031426B (ru) |
| AU (1) | AU2005289781B2 (ru) |
| BR (1) | BRPI0515713B1 (ru) |
| CA (1) | CA2581938C (ru) |
| ES (1) | ES2723713T3 (ru) |
| HU (1) | HUE044227T2 (ru) |
| IL (1) | IL181708A (ru) |
| MX (1) | MX2007003615A (ru) |
| PL (1) | PL1805022T3 (ru) |
| RU (1) | RU2378122C2 (ru) |
| TW (2) | TWI328875B (ru) |
| WO (1) | WO2006036751A2 (ru) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070296767A1 (en) * | 2006-06-27 | 2007-12-27 | Anderson Frank E | Micro-Fluid Ejection Devices with a Polymeric Layer Having an Embedded Conductive Material |
| WO2009108201A1 (en) * | 2008-02-28 | 2009-09-03 | Hewlett-Packard Development Company, L.P. | Semiconductor substrate contact via |
| MD353Z (ru) * | 2010-02-24 | 2011-10-31 | Институт Электронной Инженерии И Промышленных Технологий | Сверхпроводящий спиновой вентиль |
| US20140073106A1 (en) | 2012-09-12 | 2014-03-13 | International Business Machines Corporation | Lateral bipolar transistor and cmos hybrid technology |
| US9704944B2 (en) * | 2013-02-28 | 2017-07-11 | Texas Instruments Deutschland Gmbh | Three precision resistors of different sheet resistance at same level |
| KR102659138B1 (ko) | 2016-10-19 | 2024-04-22 | 시크파 홀딩 에스에이 | 열 잉크젯 프린트헤드를 형성하는 방법, 열 잉크젯 프린트헤드, 및 반도체 웨이퍼 |
| JP7186540B2 (ja) * | 2018-08-06 | 2022-12-09 | キヤノン株式会社 | 液体吐出ヘッド用基板、液体吐出ヘッド、および、液体吐出装置 |
| US11581399B2 (en) * | 2020-06-30 | 2023-02-14 | Texas Instruments Incorporated | Gate implant for reduced resistance temperature coefficient variability |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719477A (en) * | 1986-01-17 | 1988-01-12 | Hewlett-Packard Company | Integrated thermal ink jet printhead and method of manufacture |
| US4732801A (en) * | 1986-04-30 | 1988-03-22 | International Business Machines Corporation | Graded oxide/nitride via structure and method of fabrication therefor |
| US5122812A (en) * | 1991-01-03 | 1992-06-16 | Hewlett-Packard Company | Thermal inkjet printhead having driver circuitry thereon and method for making the same |
| US5314841A (en) * | 1993-04-30 | 1994-05-24 | International Business Machines Corporation | Method of forming a frontside contact to the silicon substrate of a SOI wafer |
| US5635968A (en) | 1994-04-29 | 1997-06-03 | Hewlett-Packard Company | Thermal inkjet printer printhead with offset heater resistors |
| US5587604A (en) | 1994-09-22 | 1996-12-24 | International Business Machines Corporation | Contacted body silicon-on-insulator field effect transistor |
| US5710070A (en) | 1996-11-08 | 1998-01-20 | Chartered Semiconductor Manufacturing Pte Ltd. | Application of titanium nitride and tungsten nitride thin film resistor for thermal ink jet technology |
| US5985766A (en) | 1997-02-27 | 1999-11-16 | Micron Technology, Inc. | Semiconductor processing methods of forming a contact opening |
| US6286939B1 (en) * | 1997-09-26 | 2001-09-11 | Hewlett-Packard Company | Method of treating a metal surface to increase polymer adhesion |
| CN1116985C (zh) * | 1998-06-30 | 2003-08-06 | 财团法人工业技术研究院 | 喷墨印头晶片的制造方法 |
| US6372639B1 (en) | 1999-08-31 | 2002-04-16 | Micron Technology, Inc. | Method for constructing interconnects for sub-micron semiconductor devices and the resulting semiconductor devices |
| US6498381B2 (en) | 2001-02-22 | 2002-12-24 | Tru-Si Technologies, Inc. | Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same |
| US6883894B2 (en) | 2001-03-19 | 2005-04-26 | Hewlett-Packard Development Company, L.P. | Printhead with looped gate transistor structures |
| JP3503611B2 (ja) * | 2001-04-13 | 2004-03-08 | ソニー株式会社 | プリンタヘッド、プリンタ及びプリンタヘッドの製造方法 |
| US7067416B2 (en) | 2001-08-29 | 2006-06-27 | Micron Technology, Inc. | Method of forming a conductive contact |
| US6555915B1 (en) | 2001-10-22 | 2003-04-29 | Motorola, Inc. | Integrated circuit having interconnect to a substrate and method therefor |
| US6740536B2 (en) * | 2001-10-26 | 2004-05-25 | Hewlett-Packard Develpment Corporation, L.P. | Devices and methods for integrated circuit manufacturing |
| KR100438709B1 (ko) | 2001-12-18 | 2004-07-05 | 삼성전자주식회사 | 잉크 젯 프린트 헤드 |
| US20030136999A1 (en) | 2002-01-18 | 2003-07-24 | Hodges Robert L. | Semiconductor device with deposited oxide |
| US6559047B1 (en) | 2002-01-24 | 2003-05-06 | National Semiconductor Corporation | Method of forming a metal interconnect that substantially reduces the formation of intermetallic residue regions |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| US20040012449A1 (en) | 2002-07-16 | 2004-01-22 | Illegems Paul F. | Ring oscillator with frequency stabilization |
| US6885083B2 (en) | 2002-10-31 | 2005-04-26 | Hewlett-Packard Development Company, L.P. | Drop generator die processing |
| TW571441B (en) * | 2002-12-31 | 2004-01-11 | Ind Tech Res Inst | Metal oxide semiconductor field effect transistor used in high-density device and manufacturing method of the same |
-
2004
- 2004-10-29 US US10/977,091 patent/US7150516B2/en not_active Expired - Lifetime
-
2005
- 2005-08-30 TW TW095143720A patent/TWI328875B/zh not_active IP Right Cessation
- 2005-08-30 TW TW094129660A patent/TWI283924B/zh not_active IP Right Cessation
- 2005-09-21 AU AU2005289781A patent/AU2005289781B2/en not_active Ceased
- 2005-09-21 MX MX2007003615A patent/MX2007003615A/es active IP Right Grant
- 2005-09-21 WO PCT/US2005/034030 patent/WO2006036751A2/en not_active Ceased
- 2005-09-21 PL PL05801164T patent/PL1805022T3/pl unknown
- 2005-09-21 CN CN200580032834XA patent/CN101031426B/zh not_active Expired - Fee Related
- 2005-09-21 ES ES05801164T patent/ES2723713T3/es not_active Expired - Lifetime
- 2005-09-21 RU RU2007116108/12A patent/RU2378122C2/ru active
- 2005-09-21 HU HUE05801164 patent/HUE044227T2/hu unknown
- 2005-09-21 KR KR1020077009433A patent/KR101133791B1/ko not_active Expired - Lifetime
- 2005-09-21 BR BRPI0515713-7A patent/BRPI0515713B1/pt not_active IP Right Cessation
- 2005-09-21 CA CA2581938A patent/CA2581938C/en not_active Expired - Lifetime
- 2005-09-21 EP EP05801164.4A patent/EP1805022B1/en not_active Expired - Lifetime
-
2006
- 2006-09-29 US US11/540,321 patent/US7543917B2/en not_active Expired - Lifetime
-
2007
- 2007-03-05 IL IL181708A patent/IL181708A/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| BRPI0515713A (pt) | 2008-07-29 |
| RU2378122C2 (ru) | 2010-01-10 |
| TWI283924B (en) | 2007-07-11 |
| WO2006036751A2 (en) | 2006-04-06 |
| CN101031426A (zh) | 2007-09-05 |
| BRPI0515713B1 (pt) | 2018-02-14 |
| WO2006036751A3 (en) | 2006-06-22 |
| KR20070059184A (ko) | 2007-06-11 |
| EP1805022B1 (en) | 2019-03-20 |
| MX2007003615A (es) | 2007-06-13 |
| US7543917B2 (en) | 2009-06-09 |
| CN101031426B (zh) | 2011-07-06 |
| CA2581938A1 (en) | 2006-04-06 |
| IL181708A (en) | 2011-02-28 |
| KR101133791B1 (ko) | 2012-04-05 |
| EP1805022A2 (en) | 2007-07-11 |
| ES2723713T3 (es) | 2019-08-30 |
| US7150516B2 (en) | 2006-12-19 |
| HUE044227T2 (hu) | 2019-10-28 |
| US20060071281A1 (en) | 2006-04-06 |
| TW200729499A (en) | 2007-08-01 |
| US20070026548A1 (en) | 2007-02-01 |
| IL181708A0 (en) | 2007-07-04 |
| PL1805022T3 (pl) | 2019-09-30 |
| AU2005289781A1 (en) | 2006-04-06 |
| TW200618289A (en) | 2006-06-01 |
| AU2005289781B2 (en) | 2010-09-16 |
| TWI328875B (en) | 2010-08-11 |
| CA2581938C (en) | 2014-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101196392B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR101033468B1 (ko) | 워드 라인의 저항을 개선할 수 있는 상변화 메모리 장치, 그것의 배열 구조, 및 그것의 제조방법 | |
| JP4982921B2 (ja) | 半導体装置及びその製造方法 | |
| CN109427968A (zh) | 存储单元 | |
| TW200532765A (en) | Multi-layer wiring structure with dummy patterns for improving surface flatness | |
| KR101883007B1 (ko) | 저항 회로를 가지는 반도체 장치 | |
| KR20140077501A (ko) | 저항변화 메모리 소자 및 그 제조 방법 | |
| RU2007116108A (ru) | Интегральная схема и способ изготовления | |
| KR20100018156A (ko) | 적층형 반도체 소자 및 그 제조 방법 | |
| KR100890018B1 (ko) | 메모리 셀 | |
| JP7127413B2 (ja) | 抵抗素子及びその製造方法 | |
| US6653155B2 (en) | Integrated circuit devices including a resistor pattern and methods for manufacturing the same | |
| JP2001320016A (ja) | 半導体装置およびその製造方法 | |
| KR100607174B1 (ko) | 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을갖는 반도체 장치들 및 그 제조 방법들 | |
| JP2003188286A5 (ru) | ||
| JP7710796B2 (ja) | 装置および方法（相互接続による高密度ＲｅＲＡＭの統合） | |
| US7696504B2 (en) | Phase change memory device | |
| KR20140088415A (ko) | 마스크롬 및 이의 제조 방법 | |
| JP2008109042A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2003158196A5 (ru) | ||
| KR900006985A (ko) | 체커보오드 패턴을 구비한 이피롬 메모리 및 그의 제조방법 | |
| KR100979239B1 (ko) | 상변환 기억 소자 및 그의 제조방법 | |
| KR100979226B1 (ko) | 상변환 기억 소자 및 그의 제조방법 | |
| KR20050070861A (ko) | 반도체 소자의 더미층 및 그 제조방법 | |
| KR102688379B1 (ko) | 전도성 브리징 ram(cbram)의 직접 단락 누출을 완화하기 위한 확산 배리어 |