RU2056693C1

RU2056693C1 - Frequency or phase relay

Info

Publication number: RU2056693C1
Application number: RU93028254A
Authority: RU
Inventors: Илья Николаевич Южаков
Original assignee: Илья Николаевич Южаков
Priority date: 1993-05-31
Filing date: 1993-05-31
Publication date: 1996-03-20

Abstract

FIELD: power engineering; automatic control of power systems. SUBSTANCE: frequency or phase relay has not only internal read-only memory but also external user-programmed ROM for setting desired values. Mode of operation of steps is selected by means of switches, each being controllable. Serial code is transmitted from ROM to setting register, from analog-to-digital converter register and flip-flop state register to external circuits at lower frequency obtained by means of frequency divider whose input is connected to master oscillator output. Input of analog-to-digital converter counter may be connected by means of controllable switch to master oscillator output directly or through frequency divider. Minimum period of controlled frequency is determined by time of comparison of all settings with measured value of period or phase (1360 mcs). Step operating time is reduced to four periods. Provision is made for serviceability check of external circuits. High- and low-frequency simulating circuits are incorporated to check system for reliable functioning. EFFECT: facilitated setting procedure, enlarged functional capabilities of relay, reduced operating time. 1 dwg

Description

Изобретение относится к автоматике. При подключении одного сигнала переменного тока оно может быть использовано как реле частоты с выдачей во внешние цепи дискретных сигналов с гистерезисом и с защитой от двукратного сбоя, двоичного кода измеренного значения периода контролируемой частоты, двоичного кода контрольных точек схемы и сигнала контроля цепей входного сигнала, который одновременно служит сигналом контроля питания схемы. При подключении двух сигналов оно может быть использовано как реле разности фаз с измерением фазы от 0 до 360^о, к выходным сигналам добавляются сигнал аналогового значения фазы и сигнал исправности цепей второго сигнала.The invention relates to automation. When a single AC signal is connected, it can be used as a frequency relay with the issuance of discrete signals with hysteresis and protection against double failure, a binary code of the measured value of the period of the monitored frequency, a binary code of the control points of the circuit, and a signal for monitoring the input signal circuits at the same time serves as a signal to control the power of the circuit. When two signals are connected, it can be used as a phase difference relay with phase measurement from 0 to 360 ^о , the signal of the analog phase value and the signal of serviceability of the circuits of the second signal are added to the output signals.

Известны способы преобразования изменения различных параметров: линейных и угловых перемещений, давления, температуры и т.д. в изменение частоты или фазы, которые позволяют использовать это изобретение в качестве аналого-цифрового преобразователя (АЦП) этих параметров с дискретными (релейными) выходами, а это уже пропорциональный регулятор одного параметра. Known methods for converting changes in various parameters: linear and angular displacements, pressure, temperature, etc. in a change in frequency or phase that allows you to use this invention as an analog-to-digital converter (ADC) of these parameters with discrete (relay) outputs, and this is already a proportional regulator of one parameter.

В устройствах релейной защиты и автоматики энергосистем, а также в устройствах технологических защит, блокировок и сигнализации необходимо преобразовать изменение какого-либо параметра в дискретные сигналы (обычно не более четырех). In devices of relay protection and automation of power systems, as well as in devices of technological protections, interlocks and alarms, it is necessary to convert the change of a parameter into discrete signals (usually no more than four).

Известны микропроцессорные гибкие системы релейной защиты и технологической автоматики, которые отличаются большой сложностью, высокой стоимостью и низкой надежностью, так как требуют постоянные запоминающие устройства (ПЗУ) большой емкости для хранения кода уставок и программы вычисления, оперативные запоминающие устройства для хранения промежуточных вычислений, нормирующие преобразователи контролируемого параметра в токовый сигнал, к выходу которого подключаются АЦП, которые сами по себе являются сложными и дорогими приборами. Microprocessor-based flexible relay protection and process automation systems are known, which are distinguished by great complexity, high cost and low reliability, since they require large-capacity read-only memory devices (ROM) for storing the setpoint code and calculation programs, random access memory devices for storing intermediate calculations, normalizing converters controlled parameter into a current signal, to the output of which ADCs are connected, which in themselves are complex and expensive devices.

Известны реле частоты, в которых измерение частоты заменено измерением длительности периода. Они обладают высокой точностью и надежностью, однако имеют большие габариты и стоимость. Способы задания уставок не позволяют изготовить их в виде одной или нескольких больших интегральных схем (БИС). Для проверки их схем на функционирование необходимо дополнительное оборудование. Frequency relays are known in which a frequency measurement is replaced by a period duration measurement. They have high accuracy and reliability, but they are large in size and cost. The methods for setting the settings do not allow them to be made in the form of one or more large integrated circuits (LSI). To test their circuits for operation, additional equipment is needed.

Наиболее близким к изобретению по технической сущности является цифровое реле частоты, в котором выбор уставок производится с помощью декадных переключателей, при использовании специализированных БИС потребуется большое количество выводов. Closest to the invention in technical essence is a digital frequency relay, in which the settings are made using decade switches, when using specialized LSIs, a large number of outputs will be required.

Целью изобретения является расширение функциональных возможностей реле частоты, увеличение его надежности, быстродействия и получение возможности проверки схемы на функционирование без дополнительных приборов. The aim of the invention is to expand the functionality of the frequency relay, increase its reliability, speed and gain the ability to test the circuit for operation without additional devices.

Цель достигается тем, что в реле частоты, содержащее первый формирователь прямоугольных импульсов, распределитель импульсов, задающий генератор, конъюнктор счетчика АЦП, счетчик АЦП, первый конъюнктор уставки срабатывания, первый конъюнктор уставки возврата, триггер уставки срабатывания, триггер уставки возврата, второй конъюнктор уставки срабатывания, второй конъюнктор уставки возврата, дизъюнктор уставки срабатывания, дизъюнктор уставки возврата, счетчик импульсов срабатывания, счетчик импульсов возврата, дизъюнктор выходного триггера ступени, выходной триггер ступени и блок контроля питания, причем вход первого формирователя прямоугольных импульсов соединен с выводов, предназначен для подключения сигнала контролируемой частоты, а его выход подключен к первому входу распределителя импульсов, второй вход которого подключен к инверсному выходу задающего генератора, третий вход распределителя подключен к прямому выходу задающего генератора, первый выход распределителя импульсов соединен с входом установки нуля триггера уставки срабатывания и с входом установки нуля триггера уставки возврата, выход конъюнктора счетчика АЦП соединен со счетным входом счетчика АЦП, инверсный выход которого соединен с первым входом конъюнктора счетчика АЦП и с выводом, предназначенным для выдачи сигнала исправности цепей сигнала контролируемой частоты, выход первого конъюнктора уставки срабатывания подключен к входу установки "1" триггера уставки срабатывания, выход первого конъюнктора уставки возврата соединен с входом установки "1" триггера уставки возврата, прямой выход триггера уставки срабатывания подключен к первому входу второго конъюнктора уставки срабатывания, второй вход которого подключен к прямому выходу триггера уставки возврата, инверсный выход триггера уставки срабатывания соединен с первым входом второго конъюнктора уставки возврата, второй вход которого соединен с инверсным выходом триггера уставки возврата, выход второго конъюнктора уставки срабатывания соединен со счетным входом счетчика импульсов срабатывания, выход второго конъюнктора уставки возврата соединен со счетным входом счетчика импульсов возврата, первый вход дизъюнктора уставки срабатывания соединен с выходом блока контроля питания, а его выход соединен с входом установки нуля счетчика импульсов срабатывания, первый вход дизьюнктора уставки возврата соединен с выходом блока контроля питания, а его выход соединен с входом установки нуля счетчика импульсов возврата, первый вход дизъюнктора выходного триггера ступени соединен с выходом блока контроля питания, а его выход соединен с входом установки нуля выходного триггера ступени, прямой выход которого подключен к выводу, предназначенному для подключения исполнительного органа, введены регистр АЦП, счетчик адресов ПЗУ, ПЗУ, конъюнктор регистра уставок, регистр установок цифровой компаратор, дизъюнктор счетчика разрядов уставки, дизъюнктор регистра уставок, счетчик уставок, счетчик разрядов уставки, конъюнктор триггера блокировки, дизъюнктор триггера блокировки, триггер блокировки, регистр состояния триггеров, конъюнктор регистра АЦП, формирователь прямоугольных импульсов второго сигнала, триггер второго сигнала, делитель частоты, коммутатор АЦП, конъюнктор имитации низкой частоты, триггер контроля второго сигнала, третий конъюнктор уставки срабатывания, третий конъюнктор уставки возврата, конъюнктор переноса, коммутатор выходного триггера ступени. При этом второй вход конъюнктора счетчика АЦП соединен с выходом коммутатора АЦП, третий вход конъюнктора счетчика АЦП соединен с инверсным выходом триггера второго сигнала, четвертый вход конъюнктора счетчика АЦП соединен с выводом, предназначенным для подключения сигнала имитации высокой частоты, вход установки нуля счетчика АЦП соединен с выходом конъюнктора имитации низкой частоты, выходы параллельного кода счетчика АЦП соединены с входами параллельного кода регистра АЦП, стробирующий вход регистра АЦП соединен с выходом конъюнктора регистра АЦП, который подключен также к стробирующему входу регистра состояния триггеров и к выводу, предназначенному для подключения стробирующих входов внешних регистров, вход команды записи параллельного кода регистра АЦП соединен с вторым выходом распределителя импульсов, выход последовательного кода регистра АЦП соединен с выводом, предназначенным для подключения информационного входа внешнего регистра измеренного значения периода или фазы, выходы параллельного кода регистра АЦП соединены с входами параллельного кода слова А цифрового компаратора, счетный вход делителя частоты соединен с прямым выходом задающего генератора, вход установки нуля делителя частоты соединен с первым выходом распределителя импульсов, а его выход соединен первым входом коммутатора АЦП, с первым входом дизъюнктора счетчика разрядов уставки и с инверсным входом конъюнктора триггера блокировки, второй вход коммутатора АЦП соединен с прямым выходом задающего генератора, третий вход коммутатора АЦП соединен с выводом, предназначенным для подключения сигнала управления коммутатором АЦП, второй вход дизъюнктора счетчика разрядов уставки соединен с вторым выходом счетчика уставок, первый выход которого соединен с первым входом конъюнктора регистра АЦП, второй вход которого подключен к выходу конъюнктора регистра уставок, который подключен также к счетному входу счетчика адресов ПЗУ и к стробирующему входу регистра уставок, первый вход дизъюнктора регистра уставок подключен к первому выходу распределителя импульсов, его второй вход подключен к второму выходу счетчика разрядов уставки, который подключен также к второму входу конъюнктора переноса, вход установки нуля счетчика адресов ПЗУ соединен с первым выходом распределителя импульсов, выходы параллельного кода счетчика адресов ПЗУ соединены с адресными входами внутреннего ПЗУ и с выводами, предназначенными для подключения адресных входов внешнего ПЗУ, выход последовательного кода внутреннего ПЗУ соединен с выводом, предназначенным для подключения входа последовательного кода регистра уставок, который соединен с выводом, предназначенным для подключения выхода последовательного кода внутреннего или внешнего ПЗУ, при использовании внутреннего ПЗУ эти два вывода соединяются перемычкой, при использовании внешнего ПЗУ эта перемычка снимается и вывод входа последовательного кода регистра уставок соединяется с выходом последовательного кода внешнего ПЗУ, первый вход конъюнктора регистра уставок соединен с выходом дизъюнктора счетчика разрядов уставки, который соединен также со счетным входом счетчика разрядов уставки, второй вход конъюнктора регистра уставок соединен с инверсным выходом триггера блокировки, вход установки нуля регистра уставок соединен с выходом дизъюнктора регистра уставок, выходы параллельного кода регистра уставок соединены с входами параллельного кода слова В цифрового компаратора, инверсный выход которого соединен с первым входом первого конъюнктора уставки срабатывания и с первым входом первого конъюнктора уставки возврата, вход установки нуля счетчика уставок соединен с первым выходом распределителя импульсов, счетный вход счетчика уставок соединен с третьим выходом счетчика разрядов уставки, вход установки нуля которого соединен с выходом дизъюнктора триггера блокировки, который соединен также с входом установки нуля триггера блокировки, вход установки единицы которого соединен с выходом конъюнктора триггера блокировки, прямой вход которого соединен с первым выходом счетчика разрядов уставки, первый вход дизъюнктора триггера блокировки соединен с третьим выходом счетчика разрядов уставки, который соединен также с первым входом конъюнктора регистра состояния триггеров, второй вход которого соединен с пятым выходом счетчика уставок, который соединен также с первым входом конъюнктора переноса, выход конъюнктора регистра состояния триггеров соединен с входом команды записи параллельного кода регистра состояния триггеров, первый информационный вход которого подключен к прямому выходу триггера уставки срабатывания, второй информационный вход регистра состояния триггеров подключен к прямому выходу триггера уставки возврата, третий информационный вход этого регистра подключен к прямому выходу выходного триггера ступени, прямые выходы триггеров уставок и выходных триггеров других ступеней подключаются к другим входам параллельного кода регистра состояния триггеров, его выход последовательного кода соединен с выводом, предназначенным для выдачи этого когда во внешние цепи, инверсный вход третьего конъюнктора уставки срабатывания подключен к выходу второго конъюнктора уставки срабатывания, его прямой вход подключен к выходу конъюнктора уставки срабатывания, его прямой вход подключен к выходу конъюнктора переноса, который подключен также к прямому входу третьего конъюнктора уставки возврата, инверсный вход которого соединен с выходом второго конъюнктора уставки возврата, второй вход первого конъюнктора уставки срабатывания подключен к третьему выходу счетчика уставок, второй вход первого конъюнктора уставки возврата подключен к четвертому выходу счетчика уставок, первый вход коммутатора выходного триггера ступеней подключен к выходу счетчика импульсов срабатывания, его второй вход подключен к выходу счетчика импульсов возврата, третий вход подключен к выводу, предназначенному для подключения сигнала управления коммутатором выходного триггера ступени, его первый выход подключен к входу установки единицы выходного триггера ступени, а его второй выход подключен к второму входу дизъюнктора выходного триггера ступени, вход формирователя прямоугольных импульсов второго сигнала подключен к выводу, предназначенному для подключения второго сигнала, а его выход подключен к стробирующему входу триггера второго сигнала, информационный вход которого соединен с шиной логической "1", а вход установки нуля соединен с первым выходом распределителя импульсов, инверсный выход триггера второго сигнала подключен к выводу, предназначенному для выдачи аналогового значения фазы во внешние цепи и к информационному входу триггера контроля второго сигнала, стробирующим вход которого подключен к первому выходу распределителя импульсов, а прямой выход к выводу, предназначенному для выдачи сигнала исправности входных цепей второго сигнала во внешние цепи, первый вход конъюнктора имитации низкой частоты подключен к выводу, предназначенному для подключения сигнала имитации низкой частоты, его второй вход подключен к первому выходу распределителя импульсов. The goal is achieved by the fact that in the frequency relay, containing the first driver of rectangular pulses, a pulse distributor, a master oscillator, an ADC counter conjunctor, an ADC counter, a first response setpoint conjunctor, a first return setpoint conjunctor, a return setpoint trigger, a return setpoint trigger, a second response setpoint conjunctor , the second return setpoint conjunctor, the operation setpoint disjunctor, the return setpoint disjunctor, the operation pulse counter, the return pulse counter, the output three disjunctor step gerry, step output trigger and power control unit, the input of the first rectangular pulse shaper connected to the terminals, designed to connect a controlled frequency signal, and its output connected to the first input of the pulse distributor, the second input of which is connected to the inverse output of the master oscillator, the third input the distributor is connected to the direct output of the master oscillator, the first output of the pulse distributor is connected to the input of setting the zero trigger trigger settings and with the input and zero of the reset setpoint trigger, the output of the ADC counter conjunctor is connected to the ADC counter counting input, the inverse output of which is connected to the first input of the ADC counter conjunct and with the output intended for issuing a signal of serviceability of the circuits of the signal of the controlled frequency, the output of the first conjunction of the setpoint of operation is connected to the installation input "1" trigger setpoint trigger, the output of the first return setpoint conjunctor is connected to the input of the "1" trigger setpoint return, direct trigger trigger output connection is connected to the first input of the second response setpoint conjunctor, the second input of which is connected to the direct output of the return setpoint trigger, the inverse output of the response setpoint trigger is connected to the first input of the second return setpoint conjunct, the second input of which is connected to the inverse output of the return setpoint trigger, the output of the second response setpoint conjunctor connected to the counting input of the pulse counter, the output of the second return setpoint conjunctor is connected to the counting input of the reset pulse counter, first the input of the setpoint disjunctor is connected to the output of the power control unit, and its output is connected to the input of the zero setting of the pulse counter, the first input of the disjunctor of the return setpoint is connected to the output of the power control unit, and its output is connected to the input of the zero of the reset pulse counter, the first input of the disjunctor the output trigger of the stage is connected to the output of the power control unit, and its output is connected to the input of setting the zero of the output trigger of the stage, the direct output of which is connected to the output, intended To connect the executive body, the ADC register, address counter of ROM, ROM, setpoint register conjunctor, setting register digital comparator, setpoint bit count disjunctor, setpoint register disjunctor, setpoint count, set bit category counter, lock trigger conjunctor, lock trigger conjugator, trigger trigger locks, trigger status register, ADC register conjunctor, second signal square wave former, second signal trigger, frequency divider, ADC switch, imitator conjunctor and low frequency, the second trigger control signal, the third conjunctor pickup value, the third setpoint conjunctor return conjunctor transfer trigger output stage switch. In this case, the second input of the ADC counter conjunctor is connected to the output of the ADC switch, the third input of the ADC counter conjunctor is connected to the inverse trigger output of the second signal, the fourth input of the ADC counter conjunctor is connected to the output intended to connect the high-frequency simulation signal, the zero-point input of the ADC counter is connected to the output of the conjunctor simulating a low frequency, the outputs of the parallel code of the ADC counter are connected to the inputs of the parallel code of the ADC register, the gate input of the ADC register is connected to the output of the conjun the ADC register torus, which is also connected to the gating input of the trigger status register and to the output intended for connecting the gate inputs of external registers, the input of the write command of the parallel ADC register code is connected to the second output of the pulse distributor, the output of the serial code of the ADC register is connected to the output intended for connecting the information input of the external register of the measured value of the period or phase, the outputs of the parallel code of the ADC register are connected to the inputs of the parallel code of the sl VA A of the digital comparator, the counting input of the frequency divider is connected to the direct output of the master oscillator, the zero-setting input of the frequency divider is connected to the first output of the pulse distributor, and its output is connected to the first input of the ADC switch, with the first input of the discharger of the counter of the setting bits and with the inverse input of the trigger conjunction blocking, the second input of the ADC switch is connected to the direct output of the master oscillator, the third input of the ADC switch is connected to the output intended for connecting the control signal by the ADC controller, the second input of the set point counter disjunctor is connected to the second output of the set point counter, the first output of which is connected to the first input of the ADC register conjunct, the second input of which is connected to the output of the set register register, which is also connected to the counting input of the ROM address counter and to the gating input the settings register, the first input of the settings register disjunctor is connected to the first output of the pulse distributor, its second input is connected to the second output of the set point counter, which is also connected to the second input of the transfer conjunctor, the input of setting the zero counter of the ROM addresses is connected to the first output of the pulse distributor, the outputs of the parallel code of the counter of ROM addresses are connected to the address inputs of the internal ROM and to the outputs for connecting the address inputs of the external ROM, the output of the serial code of the internal ROM is connected to the output intended for connecting the input of the serial code of the settings register, which is connected to the output intended for connecting the output of the serial code in internal or external ROM, when using internal ROM, these two outputs are connected by a jumper, when using external ROM this jumper is removed and the output of the serial code of the setpoint register is connected to the output of the serial code of the external ROM, the first input of the setpoint register conjunctor is connected to the output of the setpoint discharge counter disjunctor, which is also connected to the counting input of the setpoint digit counter, the second input of the setpoint register conjunctor is connected to the inverse output of the blocking trigger, the input is set to the zero register of the setpoint register is connected to the output of the setpoint register disjunctor, the outputs of the parallel code of the setpoint register are connected to the inputs of the parallel code word B of the digital comparator, whose inverse output is connected to the first input of the first conjunction of the response setpoint and the first input of the first conjunction of the return setpoint, counter zero input settings is connected to the first output of the pulse distributor, the counting input of the settings counter is connected to the third output of the counter of bits of the setting, the input of which is zero connected to the output of the lock trigger disjunctor, which is also connected to the zero setting input of the lock trigger, the unit setting input of which is connected to the output of the lock trigger conjunctor, the direct input of which is connected to the first output of the setting bit counter, the first input of the lock trigger disjunctor is connected to the third output of the counter bits of the setpoint, which is also connected to the first input of the conjugator of the trigger status register, the second input of which is connected to the fifth output of the counter settings, which is connected also with the first input of the transfer conjunctor, the output of the trigger status register conjunctor is connected to the input of the write command of the parallel trigger status register code, the first information input of which is connected to the direct output of the trigger setpoint trigger, the second information input of the trigger status register is connected to the direct output of the trigger setpoint return, the third information input of this register is connected to the direct output of the output trigger of the stage, the direct outputs of the triggers of the settings and the output triggers are different x steps are connected to other inputs of the parallel code of the trigger status register, its serial code output is connected to the output intended for outputting this when, in external circuits, the inverse input of the third trigger setpoint conjunct is connected to the output of the second trigger setpoint conjunct, its direct input is connected to the output of the conjunctor operation settings, its direct input is connected to the output of the transfer conjunctor, which is also connected to the direct input of the third conjunction of the return setpoint, the inverse input to it is connected to the output of the second return setpoint conjunctor, the second input of the first response setpoint conjunct is connected to the third output of the setpoint counter, the second input of the first return setpoint conjunctor is connected to the fourth output of the setpoint counter, the first input of the output trigger trigger switch is connected to the output of the operation pulse counter, its second the input is connected to the output of the return pulse counter, the third input is connected to the output intended for connecting the output switch control signal stage trigger, its first output is connected to the installation unit input of the output stage trigger, and its second output is connected to the second input of the output trigger stage disjunctor, the input of the square-wave pulse former of the second signal is connected to the output intended for connecting the second signal, and its output is connected to the gate the trigger input of the second signal, the information input of which is connected to the logical bus "1", and the zero-setting input is connected to the first output of the pulse distributor, inverse trigger output The measure of the second signal is connected to the output intended for outputting the analog phase value to external circuits and to the information input of the control trigger of the second signal, the gate of which is connected to the first output of the pulse distributor, and the direct output to the output intended for issuing a working signal of the input circuits of the second signal into external circuits, the first input of the low-frequency simulation conjunctor is connected to the terminal intended for connecting the low-frequency simulation signal, its second input is connected to the first mu output of the pulse distributor.

На чертеже представлена структурная схема реле частоты или фазы. The drawing shows a structural diagram of a frequency or phase relay.

Реле частоты или фазы содержит формирователь 1 прямоугольных импульсов измеряемой частоты, распределитель 2 импульсов, задающий генератор 3, конъюнктор 4 счетчика 5 АЦП, первый конъюнктор 6 уставки срабатывания, первый конъюнктор 7 уставки возврата, триггер 8 уставки срабатывания, триггер 9 уставки возврата, второй конъюнктор 10 уставки срабатывания, второй конъюнктор 11 уставки возврата, дизъюнктор 12 уставки срабатывания, дизъюнктор 13 уставки возврата, счетчик 14 импульсов срабатывания, счетчик 15 импульсов возврата, дизъюнктор 16 выходного триггера ступени, выходной триггер 17 ступеней, блок 18 контроля питания, регистр 19 АЦП, счетчик 20 адресов ПЗУ 21, конъюнктор 22 регистра 23 уставок, цифровой компаратор 24, дизъюнктор 25 счетчика разрядов уставки, дизъюнктор 26 регистра уставок, счетчик 27 уставок, счетчик 28 разрядов уставки, конъюнктор 29 триггера блокировки, дизъюнктор 30 триггера блокировки, триггер 31 блокировки, регистр 32 состояния триггеров, конъюнктор 33 регистра состояния триггеров, конъюнктор 34 регистра АЦП, формирователь 35 прямоугольных импульсов второго сигнала, триггер 36 второго сигнала, делитель 37 частоты, коммутатор 38 АЦП, конъюнктор 39 имитации низкой частоты, триггер 40 контроля второго сигнала, третий конъюнктор 41 уставки срабатывания, третий конъюнктор 42 уставки возврата, конъюнктор 43 переноса, коммутатор 44 и выходного триггера ступени. Схема имеет выводы для подключения внешних цепей: вход 45 формирователя прямоугольных импульсов измеряемой частоты, предназначенный для подключения сигнала контpолируемой частоты, выход 46 выходного триггера ступени, предназначенный для подключения исполнительного органа, вход 47 дизъюнктора выходного триггера ступени, предназначенный для подключения выхода блока контроля питания, выход 48 последовательного кода регистра АЦП, предназначенный для подключения информационного входа внешнего регистра измеренного значения периода или фазы, инверсный выход 49 счетчика АЦП, предназначенный для выдачи во внешние цепи сигнала исправности цепей входного сигнала, выход 50 последовательного кода регистра состояния триггеров, предназначенный для подключения информационного входа внешнего регистра состояния триггеров, вход 51 формирователя прямоугольных импульсов, предназначенный для подключения второго сигнала, инверсный выход 52 триггера второго сигнала, предназначенный для выдачи во внешние цепи аналогового значения фазы, четвертый вход 53 конъюнктора счетчика АЦП, предназначенный для подключения сигнала имитации высокой частоты, третий вход 54 коммутатора АЦП, предназначенный для подключения сигнала управления коммутатором АЦП, прямой выход 55 триггера контроля второго сигнала, предназначенный для выдачи во внешние цепи сигнала неисправности цепей второго сигнала, первый вход 56 конъюнктора имитации низкой частоты, предназначенный для подключения сигнала имитации низкой частоты, третий вход 57 коммутатора выходного триггера ступени, предназначенный для подключения сигнала управления коммутатором выходного триггера ступени, выход 58 конъюнктора регистра АЦП, предназначенный для подключения стробирующего входа внешнего регистра измеренного значения периода или фазы и стробирующего входа внешнего регистра состояния триггеров, вход 59 последовательного кода регистра уставок, предназначенный для подключения выхода последовательного кода уставок внутреннего или внешнего ПЗУ, выход 60 последовательного кода уставок внутреннего ПЗУ, предназначенный для подключения входа последовательного кода регистра уставок, выходы 61-67 параллельного кода счетчика адресов ПЗУ, предназначенные для подключения адресных входов внешнего ПЗУ. The frequency or phase relay contains a generator 1 of rectangular pulses of the measured frequency, a 2 pulse distributor, a driving generator 3, a conjunctor 4 of an ADC counter 5, a first conjunctor 6 of a response setpoint, a first conjunctor 7 of a return setpoint, a trigger 8 of a response setpoint, a trigger 9 of a reset setpoint, a second conjunctor 10 setpoints of operation, the second conjunctor 11 setpoints of return, disjunctor 12 setpoints of operation, disjunctor 13 setpoints of return, counter 14 pulses of operation, counter 15 pulses of return, disjunctor 16 output three step level, 17 step output trigger, power control unit 18, ADC register 19, counter 20 of ROM address 21, conjunctor 22 of register 23 of settings, digital comparator 24, disjunctor 25 of counter of bits of set, disjunctor 26 of register of settings, counter 27 of settings, counter 27 of settings, counter 28 bits of the setting, lock trigger conjunctor 29, lock trigger disjunctor 30, lock trigger 31, trigger status register 32, trigger status register 33 conjunct, ADC register 34 conjunctor, second signal square wave shaper 35, second second trigger 36 of the first signal, frequency divider 37, ADC switch 38, low frequency simulation conjunctor 39, second signal trigger trigger 40, third response setpoint conjuncter 41, third return setpoint conjuncture 42, transfer conjunctor 43, switch 44 and output trigger of the stage. The circuit has conclusions for connecting external circuits: input 45 of the generator of rectangular pulses of the measured frequency, designed to connect the signal of the controlled frequency, output 46 of the output trigger of the stage, designed to connect the executive body, input 47 of the disjunctor of the output trigger of the stage, designed to connect the output of the power control unit, output 48 of the serial code of the ADC register, designed to connect the information input of an external register of the measured value of the period or phases , inverse output 49 of the ADC counter, intended for outputting to the external circuits a signal of serviceability of the input signal circuits, output 50 of the serial code of the trigger status register for connecting the information input of the external trigger status register, input 51 of a square-pulse generator for connecting the second signal, inverse the output 52 of the trigger of the second signal, designed to issue an analog phase value to external circuits, the fourth input 53 of the ADC counter conjunctor, is intended for connecting a high frequency simulation signal, the third input 54 of the ADC switch, designed to connect the control signal of the ADC switch, direct output 55 of the control trigger of the second signal, designed to provide the external signal circuit with a fault signal of the second signal circuit, the first input 56 of the low frequency simulator connector, designed to connect the low frequency simulation signal, the third input 57 of the switch of the output trigger of the stage, designed to connect the control signal of the switch output about the trigger stage, the output 58 of the ADC register conjunctor, designed to connect the gate input of the external register of the measured value of the period or phase and the gate input of the external register of the status of the triggers, input 59 of the serial code of the settings register, designed to connect the output of the serial code of the settings of the internal or external ROM, output 60 serial code of the settings of the internal ROM, designed to connect the input of the serial code of the register of settings, outputs 61-67 parallel code ROM address counter, intended for the connection of external address inputs of ROM.

На чертеже показана одна ступень реле частоты или фазы. Для увеличения их числа необходимо добавить элементы, обведенные на чертеже пунктирной линией, и увеличить объем счетчика 27 уставок, регистра 32 состояния триггеров, счетчика 20 адресов ПЗУ, ПЗУ 21, число выходов 46 выходных триггеров ступеней и число входов 51 коммутаторов выходных триггеров ступеней. The drawing shows one stage of a frequency or phase relay. To increase their number, it is necessary to add elements circled in the drawing by a dashed line, and increase the volume of the counter 27 settings, register 32 of the trigger status, counter 20 addresses of ROM, ROM 21, the number of outputs 46 of the output triggers of the steps and the number of inputs of 51 switches of the output triggers of the steps.

Описание работы схемы в режиме понижения частоты для системы автоматической частотной разгрузки (АЧР) электрических энергосистем для использования этой БИС в схеме АЧР необходимо к ее выводам подключить соответствующие сигналы: вход 45 соединить с источником сигнала контролируемой частоты, выход 46 соединить с исполнительным органом, вход 51 формирователя прямоугольных импульсов второго сигнала соединить с шиной логического "0" или "1", третий вход 54 коммутатора АЦП соединить с шиной логической "1", так как контролируемая частота находится в пределах 45-50 Гц, что больше 15,2 Гц, период которой составляет 65535 мкс, равный объему счетчика АЦП при частоте задающего генератора 1 МГц, третий вход 57 коммутатора выходного триггера ступени соединить с шиной логического "0", так как выходной триггер 17 ступени должен срабатывать при понижении частоты, выходы 61-67 параллельного кода счетчика адресов ПЗУ соединить с младшими разрядами адресных входов внешнего ПЗУ, вход 59 последовательного кода регистра уставок соединить с выходом последовательного кода внешнего ПЗУ, выбор соответствующего комплекта уставок в котором производится по заданию диспетчера энергосистемы путем подключения старших разрядов внешнего ПЗУ с шиной логического "0" или "1". Если уставка в процессе эксплуатации не изменяется, то можно использовать внутреннее ПЗУ, код уставок в которое заносится при изготовлении БИС, тогда вход 59 последовательного кода регистра уставок необходимо соединить перемычкой с выходом 60 последовательного кода внутреннего ПЗУ и микросхему внешнего ПЗУ ставить не нужно, выход 48 последовательного кода регистра АЦП и выход 50 последовательного кода регистра состояния триггеров подключаются к входам системы автоматического контроля, код этих сигналов стробируется импульсами с выхода 58 конъюнктора регистра АЦП. Description of the operation of the circuit in the frequency lowering mode for the automatic frequency unloading (AChR) system of electric power systems for using this LSI in the AChR circuit, it is necessary to connect the corresponding signals to its outputs: input 45 to connect to a signal source of a controlled frequency, output 46 to connect to the executive body, input 51 connect the second pulse generator of the second signal to the logical bus "0" or "1", connect the third input 54 of the ADC switch to the logical bus "1", since the controlled frequency is in limits of 45-50 Hz, which is more than 15.2 Hz, the period of which is 65535 μs, equal to the volume of the ADC counter at a frequency of the master oscillator 1 MHz, connect the third input 57 of the switch of the output trigger of the stage to the logical bus "0", since the output trigger 17 the stage should work when the frequency is reduced, the outputs 61-67 of the parallel code of the ROM address counter should be connected to the lower bits of the address inputs of the external ROM, the input 59 of the serial code of the settings register should be connected to the output of the serial code of the external ROM, select the appropriate com link set of settings in which the assignment is made by the power system controller by connecting the high order bits of the external ROM bus logic "0" or "1". If the setting during operation does not change, then you can use the internal ROM, the settings code is entered in the manufacture of the LSI, then the input 59 of the serial code of the settings register must be connected with a jumper with the output 60 of the serial code of the internal ROM and the external ROM chip is not necessary, output 48 the serial code of the ADC register and the output 50 of the serial code of the trigger status register are connected to the inputs of the automatic control system, the code of these signals is gated by pulses from output 58 ADC register conjunctor.

При подаче напряжения питания без наличия входного сигнала на входе 45 первого сигнала на инверсном выходе 49 счетчика АЦП появляется единичный импульс длительностью 65535 мкс, после чего устанавливается логический "0", так как счетчик 5 АЦП заполняется, снимает единицу с этого выхода и с первого входа конъюнктора 4 счетчика АЦП, который перестанет пропускать импульсы задающего генератора на счетный вход счетчика 5 АЦП. На входе 47 дизъюнктора выходного триггера ступени в момент подачи напряжения питания появляется единичный импульс, длительность которого определяется параметрами блока контроля питания. Этот импульс поступает на первый вход дизъюнктора 12 уставки срабатывания, на первый вход дизъюнктора 13 уставки возврата и на первый вход дизъюнктора 16 выходного триггера ступени, поэтому счетчик 14 импульсов срабатывания, счетчик 15 импульсов возврата и выходной триггер 17 ступени установлен в нулевое состояние. Вся остальная часть схемы находится в произвольном состоянии. When a supply voltage is supplied without an input signal at input 45 of the first signal, a single pulse with a duration of 65535 μs appears on the inverse output 49 of the ADC counter, after which a logical "0" is set, since the ADC counter 5 is filled, removes the unit from this output and from the first input conjunctor 4 of the ADC counter, which will cease to pass the pulses of the master oscillator to the counting input of the counter 5 of the ADC. At the input 47 of the disjunctor of the output trigger of the stage at the time of supply of the supply voltage, a single pulse appears, the duration of which is determined by the parameters of the power control unit. This pulse is fed to the first input of the disjunctor 12 of the operation setpoint, to the first input of the disjunctor 13 of the return setpoint and to the first input of the disjunctor 16 of the output stage trigger, therefore, the counter 14 of the operation pulses, the counter 15 of the return pulses and the output trigger 17 of the stage are set to zero. The rest of the circuit is in an arbitrary state.

Когда на входе 45 первого сигнала появляется напряжение, превышающее порог срабатывания формирователя прямоугольных импульсов измеряемой частоты, на его выходе появляется единица, которая поступает на вход распределителя 2 импульсов. На его выходах формируется по одному импульсу, причем первым будет импульс "Перенос" на втором выходе, который поступает на вход команды записи параллельного кода регистра 19 АЦП. Параллельный код с выходов счетчика 5 АЦП записан в регистр 19 АЦП, так как счетчик заполнен, во всех его разрядах будут единицы. Затем появляется один импульс "Установка 0" на первом выходе распределителя импульсов, который устанавливается в исходное нулевое состояние всю схему за исключением счетчика 14 импульсов срабатывания, счетчика 15 импульсов возврата и выходного триггера 17 ступени. Оба импульса находятся в противофазе импульсам на входе делителя 37 частоты и на входе счетчика 5 АЦП. Это необходимо для того, чтобы передать параллельный код из счетчика 5 АЦП в регистр 19 АЦП без искажения по окончании переходных процессов. When a voltage appears at the input 45 of the first signal, which exceeds the threshold of operation of the shaper of rectangular pulses of the measured frequency, a unit appears at its output, which is fed to the input of the pulse distributor 2. One pulse is generated at its outputs, the first being the “Transfer” pulse at the second output, which is fed to the input of the write command of the parallel code of register 19 of the ADC. The parallel code from the outputs of counter 5 of the ADC is recorded in register 19 of the ADC, since the counter is full, there will be units in all its digits. Then one pulse "Setting 0" appears at the first output of the pulse distributor, which is set to the initial zero state of the whole circuit except for the counter 14 of the operation pulses, the counter 15 of the return pulses and the output trigger 17 of the stage. Both pulses are in antiphase to the pulses at the input of the frequency divider 37 and at the input of the counter 5 of the ADC. This is necessary in order to transfer the parallel code from the counter 5 of the ADC to the register 19 of the ADC without distortion at the end of transients.

По окончании импульса "Установка 0" счетчик 5 считает импульсы задающего генератора, которые поступают на его счетный вход через коммутатор 38 АЦП и конъюнктор 4 счетчика АЦП, измеряя длительность периода контролируемой частоты. Счетчик 20 адресов ПЗУ считает импульсы с выхода делителя 37 частоты, которые поступают на его счетный вход через дизъюнктор 25 счетчика разрядов уставки и через конъюнктор 22 регистра уставок. Эти импульсы поступают и на стробирующий вход регистра 23 уставок, последовательный код первой уставки передается из ПЗУ 21 в регистр 23 уставок. Импульсы с выхода делителя 37 частоты поступают на счетный вход счетчика 28 разрядов уставки через дизъюнктор 25 счетчика разрядов уставки. Когда будет передан полный код, 16 двоичных разрядов первой уставки, на первом выходе счетчика 28 разрядов уставки появляется единица, которая поступает на прямой вход конъюнктора 29 триггера блокировки. На его выходе появляется "1", когда на его инверсном входе будет "0", которая поступает на вход установки "1" триггера 31 блокировки, который срабатывает и снимает "1" с второго входа конъюктора 22 регистра уставок. Следующие два импульса с выхода дизъюнктора 25 счетчика разрядов уставки на счетный вход счетчика 20 адресов ПЗУ и на стробирующий вход регистра 23 уставок не проходят. Код измеренного значения периода слово А в цифровом компараторе находится полностью. Код уставки слово В будет полным, когда в регистр 23 уставок поступает 16 разрядов, и если А≅B, то на инверсном выходе цифрового компаратора будет единица, которая поступает на первый вход первого конъюнктора уставки срабатывания и на первый вход первого конъюнктора уставки возврата. Счетчик 27 уставок находится в нулевом состоянии,у него единице на третьем выходе, которая поступает на второй вход первого конъюнктора уставки срабатывания. Поэтому, когда появляется единица на инверсном выходе цифрового компаратора, срабатывает триггер 8 уставки срабатывания и остается в таком состоянии до прихода единичного импульса на его вход установки нуля с первого выхода распределителя импульсов. При поступлении в счетчик 28 разрядов уставки еще одного импульса появляется единица на его втором выходе, которая поступает на второй вход дизъюнктора 26 регистра уставок, а с его выхода поступает на вход установки нуля регистра 23 уставок и устанавливает его в нулевое состояние. При поступлении в счетчик 28 разрядов уставки еще одного импульса будет единица на его третьем выходе, которая поступает на счетный вход счетчика уставок, исчезает единица на его третьем выходе и появляется единица на его четвертом выходе, которая поступает на второй вход первого конъюнктора уставки возврата, чтобы результат сравнения кода второй уставки с кодом измеренного значения периода запомнил триггер 7 уставки возврата. Единица с третьего выхода счетчика 28 разрядов уставки поступает на первый вход дизъюнктора 30 триггера блокировки, а с его выхода поступает на вход установки нуля триггера 31 блокировки и счетчика 28 разрядов уставки, они устанавливаются в нулевое состояние. После этого начинается передача последовательного кода уставки возврата из ПЗУ 21 в регистр 23 уставок. Так происходит поочередное сравнение кода измеренного значения периода с кодами восьми уставок, результат сравнения кода каждой уставки с кодом измеренного значения периода запомнит соответствующий триггер уставки срабатывания или триггер уставки возврата. Во время сравнения последней восьмой уставки единица с пятого выхода счетчика уставок поступает на первый вход конъюнктора 43 переноса и на второй вход конъюнктора 33 регистра состояния триггеров. Когда будет передан полный код 16 разрядов восьмой уставки во время установки в нулевое состояние регистра 23 уставок, поступает единица на второй вход конъюнктора 43 переноса с второго выхода счетчика 28 разрядов уставки. Единица с выхода конъюнктора 43 переноса поступает на прямой вход третьего конъюнктора 41 уставки срабатывания, на прямой вход третьего конъюнктора 42 уставки возврата, на третий вход второго конъюнктора 10 уставки срабатывания, на третий вход второго конъюнктора 11 уставки возврата и информация с выходов триггера 8 уставки срабатывания и триггера 9 уставки возврата передается в счетчик 14 импульсов срабатывания и в счетчик 15 импульсов возврата. Если срабатывают оба триггера и триггер 8 уставки срабатывания, и триггер 9 уставки возврата, то единица будет на всех входах второго конъюнктора 10 уставки срабатывания, с выхода которого она поступает на счетный вход счетчика 14 импульсов срабатывания. На инверсных выходах триггера 8 уставки срабатывания и триггера 9 уставки возврата логический "0", поэтому на двух входах второго конъюнктора 11 уставки возврата ноль и на его выходе тоже ноль, который поступает на инверсный вход третьего конъюнктора 42 уставки возврата. На его выходе будет единица, которая поступает на второй вход дизъюнктора 13 уставки возврата, а с его выхода на вход установки нуля счетчика 15 импульсов возврата. Таким образом, если срабатывают оба триггера и триггер уставки срабатывания и триггер уставки возврата, то содержимое счетчика 14 импульсов срабатывания увеличивается на единицу, счетчик 15 импульсов возврата устанавливается в нулевое состояние, если срабатывает только один триггер уставки возврата, то устанавливаются в нулевое состояние оба счетчика и счетчик 14 импульсов срабатывания, и счетчик 15 импульсов возврата, если оба триггера не срабатывают, то содержимое счетчика 15 импульсов возврата увеличивается на единицу, а счетчик 14 импульсов срабатывания, устанавливается в нулевое состояние. Выходной триггер 17 ступени срабатывает тогда, когда в счетчик 14 импульсов срабатывания поступает три импульса и на его выходе единица. Выходной триггер 17 ступени возвращается в нулевое состояние, когда в счетчик 15 импульсов возврата поступает три импульса, единица с его выхода поступает на второй вход дизъюнктора 16 выходного триггера ступени, а с его выхода на вход установки нуля выходного триггера 17 ступени и он возвращается в нулевое состояние. At the end of the “Setting 0” pulse, counter 5 counts the pulses of the master oscillator, which are supplied to its counter input via ADC switch 38 and ADC counter 4, measuring the length of the controlled frequency period. The counter 20 addresses of the ROM counts the pulses from the output of the frequency divider 37, which are fed to its counting input through the disjunctor 25 counter bits of the settings and through the connector 22 register settings. These pulses also arrive at the gate input of the register 23 settings, the serial code of the first setpoint is transmitted from the ROM 21 to the register 23 settings. The pulses from the output of the frequency divider 37 are fed to the counting input of the counter of 28 bits of the setpoint through the disjunctor 25 of the counter of bits of the setpoint. When the full code is transmitted, 16 bits of the first setpoint, a unit appears on the first output of the counter of 28 bits of the setpoint, which goes to the direct input of the lock trigger conjunctor 29. “1” appears at its output, when it has “0” at its inverse input, which goes to the setting input “1” of the lock trigger 31, which fires and removes “1” from the second input of the setpoint register 22. The next two pulses from the output of the disjunctor 25 counter bits of the settings to the counting input of the counter 20 addresses of the ROM and to the gate input of the register 23 settings do not pass. The code of the measured value of the period word A in the digital comparator is completely. The setpoint code word B will be complete when 16 bits are entered in the setpoint register 23, and if А≅B, then there will be a unit at the inverted output of the digital comparator, which goes to the first input of the first conjunction of the response setpoint and the first input of the first conjunction of the return reference. The counter 27 of the settings is in the zero state, it has a unit at the third output, which is fed to the second input of the first conjunction of the setpoint operation. Therefore, when a unit appears on the inverted output of the digital comparator, the trigger 8 of the operation setpoint is activated and remains in this state until a single pulse arrives at its zero input from the first output of the pulse distributor. Upon receipt of another pulse in the counter of 28 bits of the setpoint, a unit appears on its second output, which goes to the second input of the disjunctor 26 of the settings register, and from its output it goes to the zero input of the register of 23 settings and sets it to zero. When 28 bits of the setting of another pulse arrive at the counter, there will be a unit at its third output, which is fed to the counting input of the settings counter, a unit at its third output will disappear and a unit will appear at its fourth output, which will be fed to the second input of the first return setpoint conjunctor, so that the result of comparing the second setpoint code with the measured period code is remembered by trigger 7 of the reset setpoint. The unit from the third output of the counter of 28 bits of the setpoint goes to the first input of the disjunctor 30 of the blocking trigger, and from its output goes to the input of the zeroing of the trigger 31 of the lock and the counter 28 of bits of the setpoint, they are set to zero. After that, the transmission of the serial code of the reset setpoint from the ROM 21 to the register 23 of the settings. Thus, the code of the measured value of the period is alternately compared with the codes of eight settings, the result of comparing the code of each setpoint with the code of the measured value of the period will be remembered by the corresponding trigger of the setpoint trigger or the trigger of the setpoint return. During the comparison of the last eighth setpoint, the unit from the fifth output of the setpoint counter goes to the first input of the transfer conjunctor 43 and to the second input of the conjunctor 33 of the trigger status register. When the full code of 16 bits of the eighth setpoint is transmitted during the zeroing of the register 23 of the settings, a unit arrives at the second input of the transfer conjunctor 43 from the second output of the counter 28 bits of the setpoint. The unit from the output of the transfer conjuncture 43 is fed to the direct input of the third conjunctor 41 of the response setpoint, to the direct input of the third conjunctor 42 of the return reference, to the third input of the second conjunctor 10 of the response setpoint, to the third input of the second conjunctor 11 of the return reference and information from the outputs of the trigger 8 of the response and the trigger 9 of the reset setting is transmitted to the counter 14 of the operation pulses and to the counter 15 of the return pulses. If both triggers and trigger 8 of the trigger setpoint are triggered, and trigger 9 of the reset trigger point, then the unit will be on all inputs of the second connector 10 of the trigger setpoint, from which it goes to the counting input of the counter 14 of the pulse. On the inverted outputs of trigger 8 of the operation setpoint and trigger 9 of the return setpoint, the logic is “0”, therefore, the two inputs of the second connector 11 of the return setpoint are zero and the output also has zero, which is fed to the inverse input of the third conjunctor 42 of the return setpoint. At its output there will be a unit that goes to the second input of the disjunctor 13 of the return setting, and from its output to the zero-setting input of the counter 15 return pulses. Thus, if both triggers and the trigger setpoint trigger and the return setpoint trigger fire, then the contents of the counter 14 of the pulse of operation are increased by one, the counter 15 of the pulse return is set to zero, if only one trigger of the reset setpoint is triggered, then both counters are set to zero. and the counter 14 pulses of operation, and the counter 15 pulses of return, if both triggers do not work, then the contents of the counter 15 pulses of return is increased by one, and the counter 14 pulses Response owls set to zero. The output trigger 17 of the stage is triggered when three pulses arrive at the counter 14 of the operation pulses and one is output. The output trigger 17 of the stage returns to zero when three pulses arrive at the counter 15 pulses of return, the unit from its output goes to the second input of the disjunctor 16 of the output trigger of the stage, and from its output to the input for setting the zero of the output trigger of the 17 stage and it returns to zero state.

При появлении единицы на третьем выходе счетчика 28 разрядов уставки она поступает на первый вход конъюнктора 33 регистра состояния триггеров, на его втором входе имеется единица с пятого выхода счетчика 27 уставок, единица с выхода конъюнктора 33 регистра состояния триггеров поступает на вход команды записи параллельного кода регистра 32 состояния триггеров, к входам параллельного кода которого подключены прямые выходы триггера уставки срабатывания, триггера уставки возврата, выходного триггера 17 ступени и аналогичных триггеров других ступеней. When a unit appears on the third output of the counter of 28 bits of the setpoint, it is supplied to the first input of the conjunctor 33 of the trigger status register, at its second input there is a unit from the fifth output of the counter 27 of the settings, the unit from the output of the conjunctor 33 of the trigger status register is input to the write command of the parallel register code 32 trigger states, to the inputs of the parallel code of which the direct outputs of the trigger of the setpoint trigger, the trigger of the setpoint reset, the output trigger of the 17th stage and similar triggers of other types are connected drop off.

После сравнения кода последние уставки с кодом измеренного значения периода при заполнении счетчика 28 разрядов уставки поступает единица на счетный вход счетчика 27 уставок и будет единица на его первом выходе, который подключен к первому входу конъюнктора 34 регистра АЦП. Второй вход последнего подключен к выходу конъюнктора 22 регистра уставок, импульсы с которого проходят по этой цепочке на стробирующий вход регистра 19 АЦП, на стробирующий вход регистра 32 состояния триггеров и на выход 58, предназначенный для подключения стробирующих входов внешних регистров. Последовательный код измеренного значения периода передается из регистра 19 АЦП во внешние цепи через выход 48, предназначенный для подключения информационного входа внешнего регистра измеренного значения периода. Одновременно передается последовательный код регистра 32 состояния триггеров через выход 50, предназначенный для подключения информационного входа внешнего регистра состояния триггеров. After comparing the code, the last settings with the code of the measured value of the period when filling the counter 28 bits of the setpoint, the unit enters the counting input of the counter 27 settings and there will be a unit at its first output, which is connected to the first input of the ADC register conjunction 34. The second input of the latter is connected to the output of the conjunctor 22 of the settings register, the pulses from which pass through this chain to the gate input of the ADC register 19, to the gate input of the trigger status register 32 and to the output 58, intended for connecting the gate inputs of external registers. The serial code of the measured value of the period is transmitted from the register 19 of the ADC to external circuits through the output 48, designed to connect the information input of the external register of the measured value of the period. At the same time, the serial code of the trigger status register 32 is transmitted through the output 50, which is used to connect the information input of the external trigger status register.

После передачи последовательного кода измеренного значения периода при заполнении счетчика 28 разрядов уставки поступает импульс с его выхода на счетный вход счетчика 27 уставок и на его втором выходе появляется единица, которая поступает на второй вход дизъюнктора 25 счетчика разрядов уставки. Первый вход последнего подключен к выходу делителя 37 частоты, импульсы с выхода которого не проходят через дизъюнктор 25 счетчика разрядов уставки и вся схема, за исключением делителя 37 частоты и счетчика 5 АЦП, останавливается до появления импульса на первом выходе распределителя 2 импульсов в начале следующего периода контролируемой частоты. After transmitting a serial code of the measured value of the period when the counter 28 bits of the setpoint is filled, a pulse arrives from its output to the counting input of the counter 27 settings and a unit appears on its second output that goes to the second input of the disjunctor 25 of the counter of the setpoints. The first input of the latter is connected to the output of the frequency divider 37, the pulses from the output of which do not pass through the disjunctor 25 of the counter of the set bits and the whole circuit, with the exception of the frequency divider 37 and the counter 5 of the ADC, stops until a pulse appears on the first output of the 2 pulse distributor at the beginning of the next period controlled frequency.

При подключении второго сигнала на вход 51 схема работает в режиме реле разности фаз. В начале положительного полупериода первого сигнала на первом выходе распределителя 2 импульсов появляется импульс "Установка нуля", вся схема установлена в исходное нулевое состояние и триггер 36 второго сигнала, единица с его инверсного выхода поступает на третий вход конъюнктора 4 счетчика АЦП и на выход 52, предназначенный для выдачи сигнала налогового значения фазы. В начале положительного полупериода второго сигнала срабатывает формирователь 35 прямоугольных импульсов второго сигнала, единица с его выхода поступает на стробирующий вход триггера 36 второго сигнала и он срабатывает, на его инверсном выходе будет логический "0", который поступает на третий вход конъюнктора 4 счетчика АЦП и он не пропускает импульсы задающего генератора 3, поступающие на второй вход конъюнктора 4 счетчика АЦП с выхода коммутатора 38 АЦП, счетчик 5 АЦП останавливается. Измерение фазы возможно от 0 до 360 эл. и град. Длительность импульсов на выходе 52 равна времени отставания второго сигнала от первого. When a second signal is connected to input 51, the circuit operates in the phase difference relay mode. At the beginning of the positive half-cycle of the first signal, the “Zero setting” pulse appears on the first output of the 2-pulse distributor, the whole circuit is set to the initial zero state and the trigger 36 of the second signal, the unit from its inverse output goes to the third input of the ADC counter connector 4 and to the output 52, designed to give a signal of the tax value of the phase. At the beginning of the positive half-period of the second signal, the square-wave pulse generator 35 of the second signal is triggered, the unit from its output goes to the gate input of the trigger 36 of the second signal and it works, at its inverse output there will be a logical "0", which goes to the third input of the ADC counter connector 4 and it does not pass the pulses of the master oscillator 3, arriving at the second input of the conjunctor 4 of the ADC counter from the output of the ADC switch 38, the counter 5 of the ADC stops. Phase measurement is possible from 0 to 360 el. and hail. The pulse duration at the output 52 is equal to the time lag of the second signal from the first.

Единица с инверсного выхода триггера 36 второго сигнала поступает на информационный вход триггера 40 контроля второго сигнала. Если в момент появления импульса "Установка нуля" с первого выхода распределителя 2 импульсов триггер 36 второго сигнала не срабатывает, то срабатывает триггер 40 контроля второго сигнала и на его выходе появляется единица, которая поступает на выход 55, предназначенный для подключения цепей контроля второго сигнала. The unit with the inverse output of the trigger 36 of the second signal is fed to the information input of the trigger 40 of the control of the second signal. If the trigger 36 of the second signal does not work at the moment the “Zero Zero” pulse appears from the first output of the 2 pulse distributor, then the second signal trigger 40 triggers and a unit appears at its output, which is fed to the output 55 for connecting the second signal control circuits.

Для измерения сигнала низкой частоты, когда длительность периода контролируемой частоты превышает объем счетчика 5 АЦП, вход 54 управления коммутатором АЦП подключается к шине логического "0", тогда на выход коммутатора 38 АЦП проходят импульсы с его первого входа, который подключен к выходу делителя 37 частоты. В качестве делителя частоты лучше всего использовать делитель на 10, тогда при частоте задающего генератора 1 МГц счетчик 5 АЦП измеряет длительность периода или фазы в десятках микросекунд. В схеме управления гидрогенератором необходимо включать систему торможения при снижении частоты на шинах гидрогенератора до 7,5 Гц. To measure a low-frequency signal, when the length of the period of the monitored frequency exceeds the volume of the ADC counter 5, the ADC switch control input 54 is connected to the logical "0" bus, then pulses from its first input, which is connected to the output of the frequency divider 37, pass to the output of the ADC switch 38 . As a frequency divider, it is best to use a 10 divider, then at a frequency of the master oscillator 1 MHz, the 5 ADC counter measures the duration of a period or phase in tens of microseconds. In the control circuit of the hydrogenerator, it is necessary to include a braking system when the frequency on the tires of the hydrogenerator is reduced to 7.5 Hz.

Для получения ступени повышения частоты, чтобы выходной триггер 17 ступени сработал при повышении частоты, необходимо вход 57, предназначенный для подключения сигнала управления коммутатором выходного триггера ступени, подключить к шине логической "1", тогда выходной триггер 17 ступеней срабатывает при появлении единицы на выходе счетчика 15 импульсов возврата и устанавливается в нулевое состояние, когда будет единица на выходе счетчика импульсов срабатывания. To get the step of increasing the frequency, so that the output trigger of the 17th stage works when the frequency is increased, you need to connect the input 57, intended for connecting the control signal of the switch of the output trigger of the stage, to the logical bus "1", then the output trigger of 17 stages is triggered when a unit appears at the counter output 15 return pulses and is set to zero when there will be a unit at the output of the counter of operation pulses.

Для имитации сигнала высокой частоты необходимо вход 53, предназначенный для подключения сигнала имитации высокой частоты, подключить к шине логического "0", тогда конъюнктор 4 счетчика АЦП не пропускает импульсы на счетный вход счетчика 5 АЦП и измеренное значение периода или фазы равно нулю, что меньше любой уставки. To simulate a high-frequency signal, input 53, intended to connect a high-frequency simulation signal, must be connected to the logical "0" bus, then the ADC counter connector 4 does not pass pulses to the counter input of the ADC counter 5 and the measured value of the period or phase is zero, which is less any setting.

Для имитации сигнала низкой частоты необходимо вход 56, предназначенный для подключения сигнала имитации низкой частоты, подключить к шине логического "0", тогда импульсы "Установка нуля" с первого выхода распределителя 2 импульсов не проходят на вход установки нуля счетчика 5 АЦП, этот счетчик заполняет, снимает единицу с первого входа конъюнктора 4 АЦП и останавливается. Во все разряды регистра 19 АЦП каждый период поступают единицы, этот код больше любой уставки. To simulate a low-frequency signal, input 56, intended for connecting a low-frequency simulation signal, must be connected to the logic bus “0”, then the “Zero” pulses from the first output of the 2-pulse distributor do not pass to the zero-input of counter 5 of the ADC, this counter fills , removes the unit from the first input of the ADC conjunctor 4 and stops. In all the bits of the register 19 of the ADC, units arrive every period, this code is greater than any setting.

Claims

FREQUENCY OR PHASE RELAY, containing the first square-wave pulse generator, pulse distributor, master oscillator, analog-to-digital converter counter adapter (ADC), ADC counter, first response setpoint conjunctor, first return setpoint conjunctor, setpoint response trigger, second return setpoint trigger trip settings, second return setpoint conjunctor, trip setpoint disjunctor, return setpoint disjunctor, trip pulse counter, return pulse counter, disjun a torus of an output trigger of a step, an output trigger of a step, a power control unit, the input of the first driver of a rectangular pulse being connected to an output intended for connecting a signal of a controlled frequency, the output connected to the first input of a pulse distributor, the second input of which is connected to the inverse output of the master oscillator, and the third input - to the direct output of the master oscillator, the first output of the pulse distributor is connected to the inputs of the zero setting of the trigger setpoint trigger and trigger setpoint return a, the output of the ADC counter conjunctor is connected to the ADC counter counting input, the inverse output of which is connected to the first input of the ADC counter conjunct and with the output intended for issuing a signal of serviceability of the circuits of the signal of the controlled frequency, the output of the first conjunction of the setpoint of operation is connected to the trigger setting “1” input response settings, the output of the first conjunction return settings - to the input "Setting 1" trigger settings return return direct output trigger settings response connected to the first input of the second conjunctor response setpoint, the second input of which is connected to the direct output of the return setpoint trigger, the inverse output of the trigger setpoint trigger is connected to the first input of the second return setpoint coupler, the second input of which is connected to the inverse output of the return setpoint trigger, the output of the second trigger setpoint coupler is connected to the counting input of the pulse counter operation, the output of the second return setpoint conjunctor - with a counting input of the return pulse counter, the first input of the response setpoint disjunctor is connected with the output of the power control unit, its output is connected to the zero-counter input of the operation pulse counter, the first input of the return setpoint disjunctor is connected to the output of the power control block, its output is connected to the zero-counter input of the return pulse counter, the first input of the output trigger trigger of the stage trigger is with the block output power control, its output - with the input of setting the zero of the output trigger of the stage, the direct output of which is connected to the output intended for connection to the executive body, characterized in that it has additional The ADC register, read-only memory (ROM), ROM address counter, setpoint register conjunctor, setpoint register, digital comparator, setpoint level counter disjunctor, setpoint register disjunctor, setpoint count, setpoint discharge counter, lock trigger conjugator, lock trigger trigger, blocking trigger, trigger status register, trigger status register conjunctor, ADC register conjunctor, second pulse square wave generator, second signal trigger, divider frequencies, ADC switch, low frequency simulation conjunctor, second signal trigger trigger, third trigger setpoint conjuncter, third return setpoint conjunctor, transfer conjunctor, stage trigger output switch, the second input of the ADC counter conjuncture is connected to the output of the ADC switch, the third input is inverted trigger output of the second signal, the fourth input - with an input designed to connect a high-frequency simulation signal, the zero-input of the ADC counter is connected to the output of the simulator conjunction frequency, the outputs of the parallel code of the ADC counter are connected to the inputs of the parallel code of the ADC register, the gating input of the ADC register is connected to the output of the ADC register conjunctor, which is also connected to the gating input of the trigger status register and to the output intended for connecting to the gating inputs of external registers, the input write commands for the parallel code of the ADC register is connected to the second output of the pulse distributor, the output of the serial code of the ADC register is connected to the output intended for connection to inf to the input of the external register of the measured value of the period or phase, the outputs of the parallel code of the ADC register are connected to the inputs of the parallel code of the word "A" of the digital comparator, the counting input of the frequency divider is connected to the direct output of the master oscillator, the zero input to the first output of the pulse distributor, its output - with the first input of the ADC switch, with the first input of the discharger of the counter of the setting bits and with the inverse input of the lock trigger conjunctor, the second input of the ADC switch is connected to the direct output of the rear generator, the third input is with an input intended for connecting the control signal of the ADC switch, the second input of the set point counter disjunctor is connected to the second output of the set point counter, the first output of which is connected to the first input of the ADC register conjunctor, the second input of which is connected to the output of the set register register , which is also connected to the counting input of the ROM address counter and to the gate input of the settings register, the first input of the settings register disjunctor is connected to the first output of the impu LSR, its second input is to the second output of the setpoint discharge counter, which is also connected to the second input of the transfer conjunctor, the zero address counter of the ROM address is connected to the first output of the pulse distributor, the outputs of the parallel code of the ROM address counter are connected to the address inputs of the internal ROM and to the outputs designed to connect to the address inputs of an external ROM, the output of the serial code of the internal ROM is connected to the output intended to connect to the input of the serial code of the register k, the input of the serial code of the settings register is connected to the output intended for connecting the serial output of the internal or external ROM, while using the internal ROM, these two outputs are connected by a jumper, when using an external ROM, the jumper is removed, the first input of the settings register conjunctor is connected to the output the disjunctor of the counter of set bits, which is also connected to the counting input of the counter of bits of the set point, the second input of the conjunction of the set point register is connected to the inverse output of the trigger blocking, the input of setting the zero of the register of settings - with the output of the disjunctor of the settings register, the outputs of the parallel code of the register of settings - with the inputs of the parallel code of the word "B" of the digital comparator, the inverse output of which is connected to the first input of the first conjunctor of the setpoint of operation and with the first input of the first conjunctor of the setpoint of return , the input of zeroing the counter of settings is connected to the first output of the pulse distributor, the counting input of the counter of settings is connected to the third output of the counter of bits of the setpoint, the input of zeroing of which connected to the output of the lock trigger disjunctor, which is also connected to the zero setting input of the lock trigger, the unit setting input of which is connected to the output of the lock trigger conjunct, whose direct input is connected to the first output of the setting bit counter, the first input of the lock trigger disjunctor is connected to the third output of the bit counter settings, which is also connected to the first input of the trigger status register conjunctor, the second input of which is connected to the fifth output of the settings counter, which is connected Also with the first input of the transfer conjunct, the output of the trigger status register conjunctor is connected to the input of the write command of the parallel trigger status register code, the first information input of which is connected to the direct output of the trigger setpoint trigger, the second information input is to the direct output of the return trigger setpoint, the third information input is to the direct output of the output trigger of the stage, the direct outputs of the triggers of the settings and the output triggers of other stages are connected to other inputs of the parallel register code and the trigger status, the output of the serial code of the trigger status register is connected to the output intended for issuing this code to external circuits, the inverse input of the third trigger setpoint conjunct is connected to the output of the second trigger setpoint conjunct, the direct input is to the transfer conjunctor output, which is also connected to the direct the input of the third conjunction of the return setpoint, the inverse input of which is connected to the output of the second conjunction of the return setpoint, the second input of the first conjunction of the response setpoint sub it is connected to the third output of the setpoint counter, the second input of the first conjunctor of the return setpoint is connected to the fourth output of the setpoint counter, the first input of the output trigger trigger switch is connected to the output of the operation pulse counter, its second input to the output of the return pulse counter, and the third input to the output intended to connect the control signal of the switch of the output trigger of the stage, its first output is connected to the installation input of the unit of the output trigger of the stage, its second output to the second input of the disjunctor and the output trigger of the stage, the input of the driver of rectangular pulses of the second signal is connected to the output intended for connecting the second signal, its output is to the gate input of the trigger of the second signal, the information input of which is connected to the logical unit bus, and the zero-setting input is connected to the first output of the pulse distributor , the inverse output of the trigger of the second signal is connected to the output intended for the output of the analog phase value to external circuits and to the information input of the trigger for monitoring the second signal ala, the gate input of which is connected to the first output of the pulse distributor, and the direct output to the output, intended for the output of the working signal of the input circuits of the second signal to external circuits, the first input of the low-frequency simulation conjunctor is connected to the output, designed to connect the low-frequency simulation signal, its second input is to the first output of the pulse distributor.