PL248179B1

PL248179B1 - RFID Demodulation Interpreter

Info

Publication number: PL248179B1
Application number: PL447368A
Authority: PL
Inventors: Krzysztof Starecki; Piotr Z. Wieczorek; Krzysztof Gołofit
Original assignee: Amorphic Tech Spolka Z Ograniczona Odpowiedzialnoscia; Politechnika Warszawska; Talkin Things Spolka Akcyjna
Priority date: 2023-12-29
Filing date: 2023-12-29
Publication date: 2025-11-03
Also published as: PL447368A1

Abstract

Interpreter demodulacji RFID (DI) zawiera układ pomiaru interwałów modulacji (IntM) dołączony do wejścia zegara podnośnej (i-F16a) i do dyskryminatora interwałów modulacji (IntD), który jest dołączony do detektora zdarzeń (EvD), którego pierwsze wyjście dołączone jest do wyjścia sygnału początku ramki zapytania (o-CS), a drugie wyjście dołączone jest do wyjścia zdekodowanego zapytania (o-Cmd) poprzez układ dekodujący ramek (FDC). Ponadto posiada wejście sygnału zdemodulowanego (i-STR) dołączone do układu pomiaru interwałów modulacji (IntM) i do dyskryminatora interwałów modulacji (IntD) poprzez układy opóźniające (Del1, Del2). Pomiędzy wyjściami interpretera demodulacji RFID (DI) a jego układami umieszczony jest synchronizator (Sync), który posiada wejście dołączone do wejścia zegara symboli ramki (i-F64a) interpretera demodulacji RFID (DI). Układ dekodujący ramek (FDC) posiada sekwencyjnie połączone dekoder symboli (SD) i dekoder ramki (FD). Interpreter (DI) posiada także wejście inicjalizacji (i-Inta) dołączone do detektora zdarzeń (EvD), dekodera symboli (SD), dekodera ramki (FD) i synchronizatora (Sync) oraz wejście podtrzymania (i-VHa) dołączone do wejść podtrzymania obydwu układów opóźniających (Del1, Del2).The RFID demodulation interpreter (DI) includes a modulation interval measurement circuit (IntM) connected to a subcarrier clock input (i-F16a) and to a modulation interval discriminator (IntD), which is connected to an event detector (EvD), the first output of which is connected to the start-of-frame signal output (o-CS), and the second output is connected to the decoded query output (o-Cmd) via a frame decoding circuit (FDC). It also has a demodulated signal input (i-STR) connected to the modulation interval measurement circuit (IntM) and to the modulation interval discriminator (IntD) via delay circuits (Del1, Del2). A synchronizer (Sync) is placed between the outputs of the RFID demodulation interpreter (DI) and its circuits, the input of which is connected to the frame symbol clock input (i-F64a) of the RFID demodulation interpreter (DI). The frame decoder (FDC) has a sequentially connected symbol decoder (SD) and frame decoder (FD). The interpreter (DI) also has an initialization input (i-Inta) connected to the event detector (EvD), symbol decoder (SD), frame decoder (FD), and synchronizer (Sync), and a hold input (i-VHa) connected to the hold inputs of both delay circuits (Del1, Del2).

Description

Opis wynalazkuDescription of the invention

Przedmiotem wynalazku jest interpreter demodulacji RFID stosowany zwłaszcza w rdzeniach cyfrowych znaczników RFID w układach NFC.The subject of the invention is an RFID demodulation interpreter used in particular in the cores of digital RFID tags in NFC systems.

Znany jest z opisu patentowego japońskiego wynalazku JP2006157593A system komunikacji RFID i urządzenie komunikacji bezprzewodowej zawierające jednostkę interpretera. Wynalazek zawiera urządzenie komunikacji bezprzewodowej, które jest podłączone do urządzenia głównego w celu wysyłania informacji o instrukcjach zapisu RFID w systemie komunikacji RFID. Wiele mechanizmów antenowych do nadawania/odbioru sygnałów nadawczych do zapisu RFID i sygnałów odebranych z RFID jest dostarczonych do urządzenia komunikacji bezprzewodowej dla każdej specyfikacji komunikacyjnej RFID. Urządzenie do komunikacji bezprzewodowej jest wyposażone w mechanizm sterujący posiadający środki do przetwarzania sygnału, które generują sygnał nadawczy i analizuje odebrany sygnał na podstawie specyfikacji komunikacyjnych zawartych w instrukcji, oraz środki przełączające antenę do wyboru mechanizmu antenowego do przesyłania sygnału nadawczego i mechanizmu antenowego do odbioru odbieranego sygnału.Japanese patent JP2006157593A discloses an RFID communication system and a wireless communication device comprising an interpreter unit. The invention includes a wireless communication device connected to a host device to send RFID writing instruction information in the RFID communication system. A plurality of antenna mechanisms for transmitting/receiving RFID writing transmission signals and received RFID signals are provided to the wireless communication device for each RFID communication specification. The wireless communication device is equipped with a control mechanism having signal processing means that generates a transmit signal and analyzes the received signal based on the communication specifications contained in the instruction, and antenna switching means for selecting an antenna mechanism for transmitting the transmit signal and an antenna mechanism for receiving the received signal.

W szczególności w znane jest z tego wynalazku rozwiązanie, w którym sterownik koduje polecenie instrukcji jako informację o instrukcji z komputera głównego przy użyciu kodera przez interpreter poleceń i przekazuje je do sterownika znacznika. Gdy instrukcja zapisuje dane, wartość do zapisania jest tymczasowo przechowywana w pamięci. Sterownik znacznika konwertuje instrukcję z komputera głównego na formę fali radiowej i przekazuje ją do modułu anteny. Moduł anteny przesyła falę radiową do znacznika RFID jako sygnał transmisyjny. Sterownik znacznika analizuje sygnał analogowy jako falę radiową odebraną ze znacznika RFID za pośrednictwem modułu anteny, przetwarza treść na sygnał cyfrowy i przekazuje sygnał cyfrowy do interpretera poleceń. Interpreter poleceń dekoduje odebrany sygnał cyfrowy przy wykorzystaniu dekodera i dostarcza go do komputera głównego jako dane odczytane ze znacznika.In particular, this invention provides a solution in which the controller encodes an instruction command as instruction information from the host computer using an encoder through a command interpreter and passes it to the tag controller. When the instruction writes data, the value to be written is temporarily stored in memory. The tag controller converts the instruction from the host computer into a radio wave and passes it to the antenna module. The antenna module transmits the radio wave to the RFID tag as a transmission signal. The tag controller analyzes the analog signal as a radio wave received from the RFID tag via the antenna module, converts the content to a digital signal, and passes the digital signal to the command interpreter. The command interpreter decodes the received digital signal using a decoder and delivers it to the host computer as data read from the tag.

Znany jest z opisu patentowego japońskiego wynalazku JP2006319730A system i sposób odbioru sygnału znaczników RFID zawierający interpreter komend. W wynalazku tym system odbioru sygnału znacznika RFID składa się z demodulatora do demodulacji sygnału pasma podstawowego zgodnie z protokołem komunikacyjnym, pamięci pozostałego sygnału do przechowywania sygnałów wejściowych sygnału, którego nie można demodulować, a następnie modułu wyznaczania danych do wywnioskowania kolejnych danych z protokołu komunikacji, pamięć wzorców sygnałów do przechowywania wzorca fali podstawowego przebiegu w protokole komunikacyjnym oraz komparator sygnału do wyszukiwania przebiegu podstawowego pasującego do wzorca fali sygnału pozostałego wzorca sygnału z pamięci wzorca sygnału. Ponadto system odbierania sygnału znacznika RFID obejmuje ocenę danych w celu oceny, czy dane wywnioskowane przez część ustalania danych odpowiadają danym podstawowego kształtu fali odzyskanym przez komparator sygnału; oraz moduł odejmowania sygnału do odczytywania sygnału pierwotnego mającego tę samą długość co długość sygnału przebiegu podstawowego z przedniej części sygnału przechowywanego w pamięci pozostałego sygnału, w oparciu o wynik oceny danych, w celu ponownego wysłania pierwotnego sygnału do demodulatora.Japanese patent JP2006319730A discloses a system and method for receiving an RFID tag signal, including a command interpreter. In this invention, the RFID tag signal receiving system includes a demodulator for demodulating a baseband signal in accordance with a communication protocol, a residual signal memory for storing input signals of a signal that cannot be demodulated, and then a data determination module for inferring subsequent data from the communication protocol, a signal pattern memory for storing a waveform pattern of the basic waveform in the communication protocol, and a signal comparator for searching for a basic waveform that matches the waveform pattern of the remaining signal pattern from the signal pattern memory. Furthermore, the RFID tag signal receiving system includes data evaluation to evaluate whether the data inferred by the data determination part corresponds to the basic waveform data recovered by the signal comparator; and a signal subtraction module for reading an original signal having the same length as the length of the basic waveform signal from the front portion of the signal stored in the residual signal memory, based on the result of the data evaluation, to re-send the original signal to the demodulator.

W szczególności znane jest z tego wynalazku rozwiązanie, zgodnie z którym antena odbiorcza odbiera sygnał znacznika RFID transmitowany ze znacznika RFID. W obwodzie odbiorczym sygnał znacznika RFID odebrany przez antenę odbiorczą jest regulowany w taki sposób, że siła sygnału staje się stała za pomocą automatycznego regulatora siły sygnału jednostki ekstrakcji pasma podstawowego , a ponadto sygnał pasma podstawowego jest generowany z sygnału znacznika RFID. Sygnał pasma podstawowego jest wyodrębniany przez filtr pasmowy. Demodulator demoduluje ten sygnał pasma podstawowego. Następnie jednostka dekodująca protokół dekoduje demodulowane dane zgodnie z protokołem radiowym znacznika RFID w celu wyodrębnienia danych przechowywanych w znaczniku RFID i przesłania ich do interpretera poleceń. Interpreter poleceń konwertuje dane przechowywane w znaczniku RFID na format danych zrozumiały dla komputera głównego zainstalowanego na zewnątrz i wysyła dane do komputera głównego.In particular, this invention discloses a solution in which a receiving antenna receives an RFID tag signal transmitted from an RFID tag. In the receiving circuit, the RFID tag signal received by the receiving antenna is regulated to a constant signal strength using an automatic signal strength regulator in a baseband extraction unit. Furthermore, a baseband signal is generated from the RFID tag signal. The baseband signal is extracted using a bandpass filter. A demodulator demodulates this baseband signal. A protocol decoding unit then decodes the demodulated data according to the RFID tag's radio protocol to extract the data stored in the RFID tag and transmit it to a command interpreter. The command interpreter converts the data stored in the RFID tag into a data format understandable by the host computer installed externally and transmits the data to the host computer.

Znany jest z publikacji pt. „A Thin Elastic NFC Forum Type 1 Compatible RFID Tag” w czasopiśmie IEEE Journal of Solid-State Circuits (Early Access), DOI:10.1109/JSSC.2023.3300256, znacznik RFID NFC, którego architektura została podzielona na część analogową oraz część cyfrową. Na część analogową składają się układy: harwester z modulatorem, dzielnik częstotliwości, demodulator AM, układ napięcia odniesienia oraz detektor symboli. Na część cyfrową składają się układy: dekoder symboli, rdzeń NFC oraz układ odpowiedzi NFC. W znaczniku tym antena dołączona jest do harwestera z modulatorem, dzielnika częstotliwości oraz demodulatora AM. Napięcie zasilania z harwestera z modulatorem dołączone jest do każdego układu analogowego i cyfrowego znacznika. Wyjście dzielnika częstotliwości dołączone jest do dekodera symboli, rdzenia NFC, układu odpowiedzi NFC oraz detektora symboli. Wyjście układu napięcia odniesienia dołączone jest do demodulatora AM oraz detektora symboli. Wyjście demodulatora AM dołączone jest do detektora symboli oraz dzielnika częstotliwości. Dwa kolejne wyjścia demodulatora AM dołączone są do detektora symboli. Wyjście detektora symboli dołączone jest do dekodera symboli. Wyjścia dekodera symboli dołączone są do rdzenia NFC. Wyjścia rdzenia NFC dołączone są układu odpowiedzi NFC. Przynajmniej jedno wyjście układu odpowiedzi NFC dołączone jest do dzielnika częstotliwości, a wyjście modulacji układu odpowiedzi NFC dołączone jest do harwestera z modulatorem. Detektor symboli składa się z licznika impulsów zbudowanego z kaskadowego połączenia czterech przerzutników, synchronizatora zbudowanego z dwóch przerzutników oraz układu opóźniającego zbudowanego z pięciu inwerterów. Układ odpowiedzi NFC zawiera 73-bitowy rejestr przesuwny zbudowany z przerzutników. Cyfrowa część znacznika wykorzystuje dwa sygnały zegarowe o częstotliwościach wynikających z podzielenia częstotliwości sygnału antenowego przez 16 oraz przez 64.He is known for his publication "A Thin Elastic NFC Forum Type 1 Compatible RFID Tag" in the IEEE Journal of Solid-State Circuits (Early Access), DOI:10.1109/JSSC.2023.3300256, an NFC RFID tag whose architecture is divided into analog and digital components. The analog component consists of a harvester with a modulator, a frequency divider, an AM demodulator, a voltage reference circuit, and a symbol detector. The digital component consists of a symbol decoder, an NFC core, and an NFC response circuit. In this tag, the antenna is connected to the harvester with a modulator, the frequency divider, and the AM demodulator. The supply voltage from the harvester with a modulator is connected to each analog and digital component of the tag. The output of the frequency divider is connected to the symbol decoder, the NFC core, the NFC response circuit, and the symbol detector. The output of the voltage reference circuit is connected to the AM demodulator and the symbol detector. The output of the AM demodulator is connected to the symbol detector and the frequency divider. Two other outputs of the AM demodulator are connected to the symbol detector. The output of the symbol detector is connected to the symbol decoder. The outputs of the symbol decoder are connected to the NFC core. The outputs of the NFC core are connected to the NFC response circuit. At least one output of the NFC response circuit is connected to the frequency divider, and the modulation output of the NFC response circuit is connected to a harvester with a modulator. The symbol detector consists of a pulse counter constructed from a cascade of four flip-flops, a synchronizer constructed from two flip-flops, and a delay circuit constructed from five inverters. The NFC response circuit contains a 73-bit shift register constructed from flip-flops. The digital portion of the tag uses two clock signals with frequencies resulting from dividing the antenna signal frequency by 16 and by 64.

Znane są w stanie techniki, w szczególności w inżynierii dotyczącej elektroniki, systemy (zdalnej) identyfikacji radiowej RFID (od ang. radio-frequency identification), a w szczególności komunikacja bliskiego zasięgu NFC (od ang. near-field communication). Znane są w stanie techniki tranzystory polowe (FET - od ang. field-effect transistor) z izolowaną bramką, tranzystory cienkowarstwowe (TFT - od ang. thin-film transistor), jak również tranzystory oparte na indowo-galowym tlenku cynku (IGZO lub InGaZnO - od ang.: indium (In), gallium (Ga), zinc (Zn), oxygen (O)).Radio frequency identification (RFID) systems, and in particular near-field communication (NFC), are known in the art, particularly in electronics engineering. Insulated-gate field-effect transistors (FETs), thin-film transistors (TFTs), as well as transistors based on indium gallium zinc oxide (IGZO or InGaZnO - from English: indium (In), gallium (Ga), zinc (Zn), oxygen (O)) are known in the art.

Celem wynalazku jest stworzenie niewielkiego, pod względem zajmowanej powierzchni, i energooszczędnego układu dla RFID NFC w technologii a-IGZO, którą cechują duże tranzystory TFT. Istnieje zatem potrzeba rozwiązania problemu nadmiernie złożonej implementacji cyfrowej, spełnienia krytycznych parametrów czasowych oraz minimalizacji pobieranej przez układ mocy, które są konieczne do prawidłowego działania całego układu znacznika RFID NFC.The aim of this invention is to create a small, space-saving, and energy-efficient system for NFC RFID using a-IGZO technology, which is characterized by large TFT transistors. Therefore, there is a need to address the problem of overly complex digital implementation, meet critical timing parameters, and minimize the system's power consumption, which are necessary for the proper operation of the entire NFC RFID tag system.

Istota rozwiązania według wynalazku polega na tym, że interpreter demodulacji RFID posiada detektor zdarzeń, układ pomiaru interwałów modulacji, dyskryminator interwałów modulacji i układ dekodujący ramek, połączone w ten sposób, że układ pomiaru interwałów modulacji dołączony jest do wejścia zegara podnośnej interpretera demodulacji RFID, wyjście układu pomiaru interwałów modulacji dołączone jest do dyskryminatora interwałów modulacji, wyjście dyskryminatora interwałów modulacji dołączone jest do detektora zdarzeń, którego pierwsze wyjście dołączone jest do wyjścia sygnału początku ramki zapytania interpretera demodulacji RFID, a drugie wyjście dołączone jest do wyjścia zdekodowanego zapytania interpretera demodulacji RFID poprzez układ dekodujący ramek. Ponadto, interpreter demodulacji RFID posiada wejście sygnału zdemodulowanego interpretera demodulacji RFID dołączone do układu pomiaru interwałów modulacji i do dyskryminatora interwałów modulacji. Tak skonstruowany układ jest dedykowany do przetwarzania surowych danych z demodulatora na informacje o strukturze i zawartości ramek poleceń. Dodatkowym efektem technicznym takiej konstrukcji jest asynchroniczna praca, co przekłada się na uproszczoną architekturę układu, przez co możliwe jest zmniejszenie powierzchni oraz poboru mocy.The essence of the invention is that the RFID demodulation interpreter includes an event detector, a modulation interval measurement circuit, a modulation interval discriminator, and a frame decoding circuit, connected in such a way that the modulation interval measurement circuit is connected to the subcarrier clock input of the RFID demodulation interpreter, the output of the modulation interval measurement circuit is connected to the modulation interval discriminator, and the output of the modulation interval discriminator is connected to an event detector, the first output of which is connected to the start-of-frame signal output of the RFID demodulation interpreter query, and the second output is connected to the decoded output of the RFID demodulation interpreter query via a frame decoding circuit. Furthermore, the RFID demodulation interpreter includes an input from the demodulated RFID demodulation interpreter signal, connected to the modulation interval measurement circuit and the modulation interval discriminator. This circuit is designed to process raw data from the demodulator into information about the structure and content of command frames. An additional technical effect of this design is asynchronous operation, which translates into a simplified system architecture, which allows for a reduction in surface area and power consumption.

Korzystnie, wejście sygnału zdemodulowanego dołączone jest do układu pomiaru interwałów modulacji i dyskryminatora interwałów modulacji poprzez przynajmniej jeden układ opóźniający. Dzięki temu układ pomiaru interwałów modulacji oraz dyskryminator interwałów modulacji mogą być zaimplementowane w uproszczony sposób, zmniejszając wymaganą liczbę elementów sekwencyjnych.Preferably, the input of the demodulated signal is connected to the modulation interval measurement circuit and the modulation interval discriminator via at least one delay circuit. This allows the modulation interval measurement circuit and the modulation interval discriminator to be implemented in a simplified manner, reducing the required number of sequential elements.

Korzystnie, interpreter demodulacji RFID zawiera synchronizator, poprzez który dołączony jest detektor zdarzeń do wyjścia sygnału początku ramki zapytania oraz poprzez który dołączony jest układ dekodujący ramek do wyjścia zdekodowanego zapytania. Ponadto, posiada dołączone do synchronizatora wejście zegara symboli ramki interpretera demodulacji RFID. Dzięki temu zmiany sygnałów na wyjściach interpretera demodulacji RFID są odpowiednio wyrównane w czasie, a przez to kompatybilne z dołączoną do nich logiką kolejnego układu.Preferably, the RFID demodulation interpreter includes a synchronizer, through which an event detector is connected to the query frame start signal output and through which a frame decoding circuit is connected to the decoded query output. Furthermore, the synchronizer includes a frame symbol clock input for the RFID demodulation interpreter. This ensures that signal changes at the RFID demodulation interpreter outputs are properly aligned in time, and therefore compatible with the logic of the subsequent circuit connected to them.

Korzystnie, układ dekodujący ramek zawiera dekoder symboli oraz dekoder ramki, sekwencyjnie połączone od wejścia do wyjścia tego układu. Dzięki temu dekodowanie zachodzi sekwencyjnie, przez co układ dekodujący ramek ulega uproszczeniu.Preferably, the frame decoding circuit comprises a symbol decoder and a frame decoder, sequentially connected from the input to the output of the circuit. This allows decoding to occur sequentially, thereby simplifying the frame decoding circuit.

Korzystnie, pojedynczy układ opóźniający włączony pomiędzy wejściem sygnału zdemodulowanego a układem pomiaru interwałów modulacji, albo połączenie różnych układów opóźniających, tworzy sekwencyjne połączenie 4 inwerterów. Dzięki temu układ opóźniający charakteryzuje się prostotą implementacji, a przez to małą zajętością powierzchni układu.Preferably, a single delay circuit connected between the demodulated signal input and the modulation interval measurement circuit, or a combination of different delay circuits, creates a sequential connection of four inverters. This allows the delay circuit to be simple to implement and therefore requires a small footprint.

Korzystnie, pojedynczy układ opóźniający włączony pomiędzy wejściem sygnału zdemodulowanego a dyskryminatorem interwałów modulacji, albo połączenie różnych układów opóźniających, tworzy sekwencyjne połączenie 5 inwerterów. Dzięki temu układ opóźniający charakteryzuje się prostotą implementacji, a przez to małą zajętością powierzchni układu.Preferably, a single delay circuit connected between the demodulated signal input and the modulation interval discriminator, or a combination of different delay circuits, creates a sequential connection of five inverters. This allows the delay circuit to be simple to implement and therefore requires a small footprint.

Korzystnie, interpreter demodulacji RFID posiada wejście podtrzymania dołączone do wejścia podtrzymania przynajmniej jednego układu opóźniającego. Dzięki temu chwilowe spadki amplitudy sygnału na wejściu antenowym, wywołane modulacją w trakcie komunikacji, lub spadki wywołane skokami napięcia zasilania, nie wpływają na pracę układu lub układów opóźniających.Preferably, the RFID demodulation interpreter has a hold input connected to the hold input of at least one delay circuit. This ensures that momentary signal amplitude drops at the antenna input, caused by modulation during communication, or drops caused by power supply voltage surges, do not affect the operation of the delay circuit(s).

Korzystnie, budowa układu pomiaru interwałów modulacji oparta jest na liczniku i rejestrze zatrzaskującym wartość tego licznika, wyzwalanym poprzez wejście sygnału zdemodulowanego. Dzięki temu pomiar interwałów modulacji odbywa się w sposób cyfrowy, przez co w minimalnym stopniu zależy od rozrzutów produkcyjnych układu.Advantageously, the modulation interval measurement circuit is based on a counter and a register that latches the counter's value, triggered by the demodulated signal input. This allows modulation interval measurement to be performed digitally, minimizing dependence on the system's manufacturing variations.

Korzystnie, dyskryminator interwałów modulacji jest wykonany jako komparator. Dzięki temu dyskryminator interwałów modulacji może być wykonany jako układ kombinacyjny, bez zaangażowania elementów sekwencyjnych, typu przerzutniki, przez co oszczędzana jest powierzchnia układu.Advantageously, the modulation interval discriminator is implemented as a comparator. This allows the modulation interval discriminator to be implemented as a combinational circuit, without the use of sequential elements such as flip-flops, thereby saving circuit space.

Korzystnie, dekoder symboli jest wykonany jako maszyna stanów. Dzięki temu możliwa jest bezstratna konwersja zmierzonych interwałów na symbole protokołu.Preferably, the symbol decoder is implemented as a state machine. This enables lossless conversion of measured intervals into protocol symbols.

Korzystnie, interpreter demodulacji RFID posiada wejście inicjalizacji dołączone do wejścia inicjalizacji detektora zdarzeń, do wejścia inicjalizacji dekodera symboli, do wejścia inicjalizacji dekodera ramki oraz do wejścia inicjalizacji synchronizatora. Dzięki temu możliwe jest ustawienie stanu początkowego w tych układach, a co za tym idzie implementacja nie wymaga zastosowania napięcia zasilania podtrzymującego stany rejestrów.Preferably, the RFID demodulation interpreter has an initialization input connected to the event detector initialization input, the symbol decoder initialization input, the frame decoder initialization input, and the synchronizer initialization input. This allows for setting the initial state in these circuits, and therefore, the implementation does not require the use of a supply voltage to maintain the register states.

Korzystnie, dekoder symboli jest wykonany jako układ kombinacyjny. Dzięki temu konwersja zmierzonych interwałów na symbole protokołu odbywa się w sposób heurystyczny, upraszczając znacznie implementację dekodera symboli, kosztem rozróżnialności niektórych ramek poleceń.Advantageously, the symbol decoder is implemented as a combinational circuit. This allows the conversion of measured intervals into protocol symbols to be performed heuristically, significantly simplifying the symbol decoder implementation, at the expense of distinguishing some command frames.

Korzystnie, dekoder ramki jest wykonany jako maszyna stanów. Dzięki temu możliwa jest identyfikacja ramek poleceń przed zakończeniem ich pełnej transmisji.Preferably, the frame decoder is implemented as a state machine. This allows for the identification of command frames before their full transmission is complete.

Korzystnie, synchronizator zawiera przynajmniej jeden łańcuch przerzutników taktowanych wspólnym zegarem. Dzięki temu zmiany sygnałów na wyjściach synchronizatora są wyrównane w czasie do zboczy zegara, przy użyciu bardzo prostej implementacji.Preferably, the synchronizer comprises at least one chain of flip-flops clocked by a common clock. This allows changes in the synchronizer output signals to be time-aligned to the clock edges, using a very simple implementation.

Przykład wykonania został uwidoczniony na rysunku, na którym fig. 1 przedstawia schemat ideowy niesynchronizowanego interpretera demodulacji RFID, a fig. 2 - schemat ideowy synchronizowanego interpretera demodulacji RFID.An example of an embodiment is shown in the drawing, where Fig. 1 shows a schematic diagram of a non-synchronized RFID demodulation interpreter, and Fig. 2 - a schematic diagram of a synchronized RFID demodulation interpreter.

Interpreter demodulacji RFID w przykładzie wykonania przedstawionym na fig. 1 posiada układ pomiaru interwałów modulacji IntM, dyskryminator interwałów modulacji IntD, detektor zdarzeń EvD oraz układ dekodujący ramek FDC. Interpreter demodulacji RFID Dl ponadto posiada wejście sygnału zdemodulowanego i-STR, wejście zegara podnośnej i-F16a, wyjście sygnału początku ramki zapytania o-CS oraz wyjście zdekodowanego zapytania o-Cmd.The RFID demodulation interpreter in the embodiment shown in Fig. 1 has a modulation interval measurement circuit IntM, a modulation interval discriminator IntD, an event detector EvD and a frame decoding circuit FDC. The RFID demodulation interpreter D1 also has a demodulated signal input i-STR, a subcarrier clock input i-F16a, a start-of-frame query signal output o-CS and a decoded query output o-Cmd.

Wejście sygnału zdemodulowanego i-STR dołączone jest do układu pomiaru interwałów modulacji IntM oraz do dyskryminatora interwałów modulacji IntD. Wejście zegara podnośnej i-F16a dołączone jest do układu pomiaru interwałów modulacji IntM. Wyjście układu pomiaru interwałów modulacji IntM dołączone jest do dyskryminatora interwałów modulacji IntD. Wyjście dyskryminatora interwałów modulacji IntD dołączone jest do detektora zdarzeń EvD. Pierwsze wyjście detektora zdarzeń EvD dołączone jest do wyjścia sygnału początku ramki zapytania o-CS. Drugie wyjście detektora zdarzeń EvD dołączone jest do układu dekodującego ramki FDC, a wyjście układu dekodującego ramki FDC dołączone jest do wyjścia zdekodowanego zapytania o-Cmd.The input of the demodulated i-STR signal is connected to the IntM modulation interval measurement circuit and to the IntD modulation interval discriminator. The input of the i-F16a subcarrier clock is connected to the IntM modulation interval measurement circuit. The output of the IntM modulation interval measurement circuit is connected to the IntD modulation interval discriminator. The output of the IntD modulation interval discriminator is connected to the EvD event detector. The first output of the EvD event detector is connected to the output of the start-of-frame signal o-CS. The second output of the EvD event detector is connected to the FDC frame decoding circuit, and the output of the FDC frame decoding circuit is connected to the output of the decoded o-Cmd query.

Interpreter demodulacji RFID w przykładzie wykonania przedstawionym na fig. 2 posiada pierwszy układ opóźniający Del1, drugi układ opóźniający Del2, układ pomiaru interwałów modulacji IntM, dyskryminator interwałów modulacji IntD, detektor zdarzeń EvD, synchronizator Sync oraz układ dekodujący ramek FDC, który posiada dekoder symboli SD oraz dekoder ramki FD. Interpreter demodulacji RFID Dl ponadto posiada wejście sygnału zdemodulowanego i-STR, wejście podtrzymania i-VHa, wejście zegara podnośnej i-F16a, wejście inicjalizacji i-lnta, wejście zegara symboli ramki i-F64a, wyjście sygnału początku ramki zapytania o-CS oraz wyjście zdekodowanego zapytania o-Cmd.The RFID demodulation interpreter in the embodiment shown in Fig. 2 has a first delay circuit Del1, a second delay circuit Del2, a modulation interval measurement circuit IntM, a modulation interval discriminator IntD, an event detector EvD, a synchronizer Sync, and a frame decoding circuit FDC, which has a symbol decoder SD and a frame decoder FD. The RFID demodulation interpreter D1 further has a demodulated signal input i-STR, a hold input i-VHa, a subcarrier clock input i-F16a, an initialization input i-lnta, a frame symbol clock input i-F64a, a start-of-frame query signal output o-CS, and a decoded query output o-Cmd.

Wejście sygnału zdemodulowanego i-STR dołączone jest do pierwszego układu opóźniającego Dell oraz do drugiego układu opóźniającego Del2. Wejście podtrzymania i-VHa dołączone jest do wejścia podtrzymania pierwszego układu opóźniającego Del1 oraz do wejścia podtrzymania drugiego układu opóźniającego Del2. Wejście zegara podnośnej i-F16a dołączone jest do układu pomiaru interwałów modulacji IntM. Wejście inicjalizacji i-lnta dołączone jest do detektora zdarzeń EvD, do dekodera symboli SD, do dekodera ramki FD oraz do synchronizatora Sync. Wejście zegara symboli ramki i-F64a dołączone jest do synchronizatora Sync. Wyjście pierwszego układu opóźniającego Del1 dołączone jest do układu pomiaru interwałów modulacji IntM. Wyjście drugiego układu opóźniającego Del2 dołączone jest do dyskryminatora interwałów modulacji IntD. Wyjście układu pomiaru interwałów modulacji IntM dołączone jest do dyskryminatora interwałów modulacji IntD. Wyjście dyskryminatora interwałów modulacji IntD dołączone jest do detektora zdarzeń EvD. Pierwsze wyjście detektora zdarzeń EvD dołączone jest do synchronizatora Sync. Drugie wyjście detektora zdarzeń EvD dołączone jest do dekodera symboli SD. Wyjście dekodera symboli SD dołączone jest do dekodera ramki FD. Wyjście dekodera ramki FD dołączone jest do synchronizatora Sync. Pierwsze wyjście synchronizatora Sync dołączone jest do wyjścia sygnału początku ramki zapytania o-CS, a drugie wyjście synchronizatora Sync dołączone jest do wyjścia zdekodowanego zapytania o-Cmd.The demodulated signal input i-STR is connected to the first delay circuit Dell and the second delay circuit Del2. The hold input i-VHa is connected to the hold input of the first delay circuit Del1 and to the hold input of the second delay circuit Del2. The subcarrier clock input i-F16a is connected to the IntM modulation interval measurement circuit. The i-lnta initialization input is connected to the EvD event detector, the SD symbol decoder, the FD frame decoder, and the sync synchronizer. The i-F64a frame symbol clock input is connected to the sync synchronizer. The output of the first delay circuit Del1 is connected to the IntM modulation interval measurement circuit. The output of the second delay circuit Del2 is connected to the IntD modulation interval discriminator. The output of the IntM modulation interval measurement circuit is connected to the IntD modulation interval discriminator. The output of the IntD modulation interval discriminator is connected to the EvD event detector. The first output of the EvD event detector is connected to the Sync synchronizer. The second output of the EvD event detector is connected to the SD symbol decoder. The output of the SD symbol decoder is connected to the FD frame decoder. The output of the FD frame decoder is connected to the Sync synchronizer. The first output of the Sync synchronizer is connected to the output of the start-of-frame signal of the o-CS query, and the second output of the Sync synchronizer is connected to the output of the decoded o-Cmd query.

Układ interpretera demodulacji RFID Dl został zaprojektowany do przetwarzania surowych danych z demodulatora w postaci cyfrowych, asynchronicznych impulsów skorelowanych z występowaniem modulacji od czytnika. Wynikiem działania interpretera demodulacji RFID Dl są informacje o strukturze i zawartości otrzymanych od czytnika ramek poleceń. Układ charakteryzuje się zasadniczo pracą asynchroniczną, co przekłada się na jego uproszczoną architekturę i realizację celu w postaci małej i wydajnej implementacji.The RFID D1 demodulation interpreter was designed to process raw data from the demodulator into digital, asynchronous pulses correlated with the modulation output from the reader. The output of the RFID D1 demodulation interpreter is information about the structure and content of command frames received from the reader. The system is characterized by asynchronous operation, which translates into a simplified architecture and the goal of a small and efficient implementation.

Układ pomiaru interwałów modulacji IntM mierzy czas pomiędzy następującymi po sobie modulacjami od czytnika, jako podstawę czasu wykorzystując zegar podnośnej z wejścia zegara podnośnej i-F16a. Implementacja układu pomiaru interwałów modulacji IntM zawiera licznik oraz rejestr zatrzaskujący wartość tego licznika w momencie wykrycia modulacji od czytnika. Informacja o wykryciu modulacji pochodzi z wejścia sygnału zdemodulowanego i-STR. Dodatkowe zastosowanie bloków pierwszego układu opóźniającego Del1 i drugiego układu opóźniającego Del2, asynchronicznie opóźniających zbocze sygnału pochodzącego z wejścia sygnału zdemodulowanego i-STR, korzystnie wpływa na złożoność konstrukcji układu pomiaru interwałów modulacji IntM oraz dyskryminatora interwałów modulacji IntD.The IntM modulation interval measurement circuit measures the time between successive modulations from the reader, using the subcarrier clock from the i-F16a subcarrier clock input as the time base. The implementation of the IntM modulation interval measurement circuit includes a counter and a register that latches the value of this counter upon detection of modulation from the reader. Information about the modulation detection comes from the i-STR demodulated signal input. The additional use of the first delay circuit Del1 and the second delay circuit Del2, which asynchronously delay the edge of the signal from the i-STR demodulated signal input, positively impacts the design complexity of the IntM modulation interval measurement circuit and the IntD modulation interval discriminator.

Czas odmierzony przez układ pomiaru interwałów modulacji IntM, w postaci liczby całkowitej, jest następnie interpretowany przez dyskryminator interwałów modulacji IntD, który kwalifikuje go do jednego z czterech zakresów czasowych, dzięki którym możliwe jest jednoznaczne określenie otrzymanych symboli definiowanych standardem NFC.The time measured by the IntM modulation interval measurement system, in the form of an integer, is then interpreted by the IntD modulation interval discriminator, which qualifies it to one of the four time ranges, thanks to which it is possible to unambiguously determine the received symbols defined by the NFC standard.

Detektor zdarzeń EvD, na podstawie informacji o otrzymanym zakresie czasowym, wykrywa zdarzenia: (a) przekroczenia maksymalnego dozwolonego czasu między modulacjami (tj. koniec ramki), (b) pierwszej modulacji po końcu ostatnio odebranej ramki, oraz (c) modulacji wewnątrz ramki. W drugim z tych przypadków (b), detektor zdarzeń EvD wskazuje zajście tego zdarzenia na wyjściu sygnału początku ramki zapytania o-CS, natomiast w pozostałych przypadkach informacja o wykrytym zdarzeniu jest przekazywana dalej do układu dekodującego ramek FDC. Dzięki temu implementację detektora zdarzeń EvD można ograniczyć do zaledwie trzech przerzutników typu „D” oraz dwóch bramek logicznych.The EvD event detector, based on the received time range information, detects the following events: (a) exceeding the maximum allowable time between modulations (i.e., end of frame), (b) the first modulation after the end of the last received frame, and (c) modulation within a frame. In the latter case (b), the EvD event detector indicates the occurrence of this event at the output of the start-of-frame signal o-CS, while in the remaining cases, the detected event is forwarded to the FDC frame decoding circuit. This allows the implementation of the EvD event detector to be reduced to just three D-type flip-flops and two logic gates.

Układ dekodujący ramek FDC przetwarza otrzymane informacje w dwóch stopniach - najpierw przetwarzając symbole modulacji na bity danych przy użyciu dekodera symboli SD, a następnie, przy pomocy dekodera ramki FD, dokonując konwersji otrzymanego ciągu bitów (którego struktura zdefiniowana jest w standardzie NFC) na wewnętrzną reprezentację ramki, optymalną dla zewnętrznych układów dołączonych do wyjścia zdekodowanego zapytania o-Cmd. Przy realizacji dekodera symboli SD jako maszyny stanów, możliwa jest bezstratna konwersja zmierzonych interwałów na symbole protokołu. Natomiast, przy realizacji dekodera symboli SD jako układu kombinacyjnego, konwersja zmierzonych interwałów na symbole protokołu odbywa się w sposób heurystyczny, co upraszcza znacznie implementację dekodera symboli SD. Dzieje się to jednak kosztem rozróżnialności niektórych ramek poleceń, ograniczając obsługiwany zestaw komend - jednak, nie zawsze interpretacja wszystkich komend jest konieczna, gdyż ze względów komercyjnego zastosowania docelowego produktu, niektóre komendy mogą nie być wykorzystywane. Realizacja dekodera ramki FD jako maszyny stanów pozwala na identyfikację ramek poleceń we wczesnym etapie odbioru ramki.The FDC frame decoder processes the received information in two stages: first, converting modulation symbols to data bits using an SD symbol decoder, and then, using an FD frame decoder, converting the received bit sequence (the structure of which is defined in the NFC standard) into an internal frame representation optimal for external circuits connected to the output of the decoded o-Cmd query. When the SD symbol decoder is implemented as a state machine, lossless conversion of measured intervals to protocol symbols is possible. However, when the SD symbol decoder is implemented as a combinational circuit, the conversion of measured intervals to protocol symbols is performed heuristically, significantly simplifying the SD symbol decoder implementation. However, this comes at the expense of the distinguishability of some command frames, limiting the supported command set. However, interpreting all commands is not always necessary, as the commercial application of the target product may not require some commands. Implementing the FD frame decoder as a state machine allows for the identification of command frames at an early stage of frame reception.

Opcjonalny blok synchronizatora Sync otrzymuje na wejściu asynchroniczne dane i bez modyfikowania samych informacji synchronizuje je do zboczy zegara otrzymywanego na wejściu zegara symboli ramki i-F64a. Zapewnia to kompatybilność z synchroniczną logiką kolejnego układu, dołączoną do wyjść interpretera demodulacji RFID Dl, które są wyjściami synchronizatora Sync.The optional Sync synchronizer block receives asynchronous data as input and, without modifying the information itself, synchronizes it to the clock edges received at the i-F64a frame symbol clock input. This ensures compatibility with the synchronous logic of the subsequent circuit connected to the outputs of the RFID demodulation interpreter DI, which are the Sync synchronizer outputs.

Zapewnienie dodatkowego wejścia inicjalizacji i-lnta pozwala na ustawienie stanu początkowego w detektorze zdarzeń EvD, dekoderze symboli SD, dekoderze ramki FD oraz synchronizatorze Sync. Inicjalizacja dekodera symboli SD odbywa się w przypadku, gdy został on zaimplementowany w formie maszyny stanów, gdyż w postaci układu kombinacyjnego inicjalizacja nie jest potrzebna. Dodatkowe wejście podtrzymania i-VHa dołączone do wejść podtrzymania obydwu układów opóźniających Del1 i Del2 powoduje, że chwilowe spadki amplitudy sygnału na wejściu antenowym, wywołane modulacją w trakcie komunikacji, lub spadki wywołane skokami napięcia zasilania, nie wpływają na pracę tych układów, które są wrażliwe na zakłócenia napięcia zasilania.Providing an additional initialization input, i-lnta, allows for initialization of the EvD event detector, SD symbol decoder, FD frame decoder, and Sync synchronizer. Initialization of the SD symbol decoder occurs when implemented as a state machine, as in a combinational circuit, initialization is not necessary. An additional hold input, i-VHa, connected to the hold inputs of both delay circuits Del1 and Del2 ensures that momentary signal amplitude drops at the antenna input, caused by modulation during communication, or drops caused by supply voltage surges, do not affect the operation of these circuits, which are sensitive to supply voltage disturbances.

Wynalazek pozwala na efektywną pod względem szybkości i powierzchni układu implementację. Przemysłowe zastosowanie wynalazku znajduje się w przemyśle i rynku produktów wymagających indywidualnych oznakowań elektronicznych.The invention allows for a speed- and space-efficient implementation. Industrial applications of the invention are found in the industry and market for products requiring individual electronic labeling.

Claims

1. RFID demodulation interpreter (D1) comprising a decoder, characterized in that the decoder is an event detector (EvD) and in that it comprises a modulation interval measuring circuit (IntM), a modulation interval discriminator (IntD) and a frame decoding circuit (FDC), wherein the modulation interval measuring circuit (IntM) is connected to the input of a subcarrier clock (i-F16a) of the RFID demodulation interpreter (D1), the output of the modulation interval measuring circuit (IntM) is connected to the modulation interval discriminator (IntD), the output of the modulation interval discriminator (IntD) is connected to an event detector (EvD), the first output of which is connected to the output of the start of frame signal (o-CS) of the RFID demodulation interpreter (D1), and the second output is connected to the output of the decoded query (o-Cmd) of the RFID demodulation interpreter (D1) via a frame decoding circuit (FDC), and in that it has an input demodulated signal (i-STR) of the RFID demodulation interpreter (D1) connected to the modulation interval measuring circuit (IntM) and to the modulation interval discriminator (IntD).

2. RFID demodulation interpreter according to claim 1, characterized in that the demodulated signal input (i-STR) is connected to the modulation interval measuring circuit (IntM) and the modulation interval discriminator (IntD) via at least one delay circuit (Del1, Del2).

3. RFID demodulation interpreter according to claim 1 or 2, characterized in that it comprises a synchronizer (Sync) through which an event detector (EvD) is connected to the output of the start of the interrogation frame signal (o-CS) and through which a frame decoding circuit (FDC) is connected to the output of the decoded interrogation (o-Cmd), and in that it comprises a frame symbol clock input (i-F64a) of the RFID demodulation interpreter (D1) connected to the synchronizer (Sync).

4. RFID demodulation interpreter according to claim 1, 2 or 3, characterized in that the frame decoding circuit (FDC) comprises a symbol decoder (SD) and a frame decoder (FD), sequentially connected from the input to the output of the circuit (FDC).

5. RFID demodulation interpreter according to claim 2, 3 or 4, characterized in that a single delay circuit (Del1) connected between the demodulated signal input (i-STR) and the modulation interval measurement circuit (IntM), or a combination of different delay circuits, forms a sequential connection of 4 inverters.

6. RFID demodulation interpreter according to any of claims 2 to 5, characterized in that a single delay circuit (Del2) connected between the demodulated signal input (i-STR) and the modulation interval discriminator (IntD), or a combination of different delay circuits, forms a sequential connection of 5 inverters.

7. RFID demodulation interpreter according to any of claims 2 to 6, characterized in that it has a hold input (i-VHa) connected to the hold input of at least one delay circuit (Del1, Del2).

8. RFID demodulation interpreter according to any of claims 1 to 7, characterized in that the structure of the modulation interval measurement circuit (IntM) is based on a counter and a register latching the value of this counter, triggered by the input of the demodulated signal.

9. RFID demodulation interpreter according to any one of claims 1 to 8, characterized in that the modulation interval discriminator (IntD) is implemented as a comparator.

10. RFID demodulation interpreter according to any one of claims 4 to 9, characterized in that the symbol decoder (SD) is implemented as a state machine.

11. RFID demodulation interpreter according to any of claims 4 to 10, characterized in that it has an initialization input (i-lnta) connected to an event detector initialization input (EvD), to a symbol decoder initialization input (SD), to a frame decoder initialization input (FD) and to a synchronizer initialization input (Sync).

12. RFID demodulation interpreter according to any of claims 4 to 9, characterized in that the symbol decoder (SD) is made as a combinational circuit.

13. RFID demodulation interpreter according to any of claims 4 to 12, characterized in that the frame decoder (FD) is implemented as a state machine.

14. RFID demodulation interpreter according to any one of claims 3 to 13, characterized in that the synchronizer (Sync) comprises at least one chain of flip-flops clocked with a common clock.