KR980012271A - Trench device isolation method - Google Patents
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Abstract
트렌치 소자분리방법이 개시되어 있다. 본 발명은 반도체기판 상에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계와, 상기 제2 절연막을 패터닝하여 상기 제1 절연막의 소정영역을 노출시키는 단계와, 상기 노출된 제1 절연막 아래의 반도체기판 및 상기 제2 절연막 패턴 가장자리 아래의 반도체기판에 이온주입공정 또는 식각 공정을 실시하여 다공질의 반도체기판을 형성하는 단계와, 상기 제2 절연막 패턴을 식각 마스크로하여 상기 노출된 제1 절연막 및 그 아래의 반도체기판을 식각하여 소정의 깊이를 갖는 트렌치 영역을 형성함과 동시에, 상기 제2 절연막 패턴 가장자리 아래의 반도체기판 표면에 다공질의 반도체기판을 남기는 단계와, 상기 결과물을 열산화시킴으로써, 상기 남겨진 다공질의 반도체기판 부분에 둥근 모서리를 형성하는 단계와, 상기 트렌치 영역을 채우는 제3 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 트렌치 영역의 측벽 상부에 트랜지스터의 기생 채널이 형성되는 것을 크게 억제시킬 수 있으므로, 문턱전압 이하의 게이트 전압이 가해질 경우에 소오스 영역과 드레인 영역 사이에 흐르는 누설전류를 크게 감소시킬 수 있다.A trench device isolation method is disclosed. A method of manufacturing a semiconductor device includes forming a first insulating film and a second insulating film on a semiconductor substrate in sequence, patterning the second insulating film to expose a predetermined region of the first insulating film, Forming a porous semiconductor substrate by performing an ion implantation process or an etching process on a substrate and a semiconductor substrate below the edge of the second insulating film pattern; and forming the first insulating film and the second insulating film pattern using the second insulating film pattern as an etching mask, Etching a lower semiconductor substrate to form a trench region having a predetermined depth and leaving a porous semiconductor substrate on a surface of the semiconductor substrate below the edge of the second insulating film pattern; and thermally oxidizing the resultant, Forming a rounded edge on a porous semiconductor substrate portion, and forming a third insulation A characterized in that it comprises forming. Accordingly, it is possible to greatly suppress formation of parasitic channel of the transistor above the sidewalls of the trench region, so that leakage current flowing between the source region and the drain region can be greatly reduced when a gate voltage of less than the threshold voltage is applied.
Description
본 발명은 트렌치 소자분리방법에 관한 것으로, 특히 반도체장치의 트랜지스터를 격리시키기 위한 트렌치 소자분리방법에 관한 것이다.The present invention relates to a trench device isolation method, and more particularly to a trench device isolation method for isolating a transistor of a semiconductor device.
최근 반도체장치의 집적도가 증가함에 따라 소자분리 영역이 차지하는 면적을 감소시키기 위한 연구가 활발해지고 있다. 소자분리 영역의 면적을 감소시키기 위한 대표적인 방법으로는 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고 상기 트렌치 영역을 절연막으로 채우는 트렌치 소자분리 방법이 널리 채택되고 있다. 이는, 트렌치 영역을 좁고 깊게 형성함으로써 소자분리 영역이 차지하는 면적을 작게 형성할 수 있음은 물론, 후속공정시 패턴형성을 용이하게 해주는 평탄화 특성이 우수하기 때문이다.Recently, as the degree of integration of a semiconductor device increases, studies for reducing the area occupied by the device isolation region have been actively conducted. As a typical method for reducing the area of the device isolation region, a trench isolation method is widely adopted in which a trench region is formed by etching a predetermined region of a semiconductor substrate and the trench region is filled with an insulation film. This is because not only the area occupied by the device isolation region can be reduced by forming the trench region narrow and deep, but also the planarization characteristic that facilitates pattern formation in the subsequent process is excellent.
그러나, 트랜지스터의 채널영역 가장자리 부분에 해당하는 트렌치 영역 측벽 상부의 코너부위는 90°에 가까운 뾰족한 형태를 가지므로 트랜지스터의 게이트 전극에 일정 전압이 가해질 경우에 강한 전계가 형성된다. 따라서, 게이트 전극에 문턱전압보다 낮은 전압이 가해지더라도 상기 트렌치 영역의 측벽 상부에 채널이 형성되어 원하지 않는 누설전류가 흐르게 된다. 이러한 현상은 채널 폭이 작은 트랜지스터에서 더욱 심하게 나타나므로 "반대의 좁은 폭 효과(inverse narrow width effect)"라 불리운다.However, since the corner portion on the sidewall of the trench region corresponding to the edge portion of the channel region of the transistor has a sharp point close to 90 degrees, a strong electric field is formed when a constant voltage is applied to the gate electrode of the transistor. Therefore, even if a voltage lower than the threshold voltage is applied to the gate electrode, a channel is formed above the sidewalls of the trench region, and unwanted leakage current flows. This phenomenon is referred to as "inverse narrow width effect" since it appears more severely in transistors with a small channel width.
상술한 반대의 좁은 폭 효과가 발생하게 되면, 트랜지스터의 전기적인 특성곡선, 예컨대 드레인 전류 대 게이트 전압 특성에서 험프 현상을 보이는 문제점이 나타난다.When the opposite narrow width effect described above occurs, there arises a problem that the electric characteristic curve of the transistor, for example, the hump phenomenon in the drain current vs. gate voltage characteristic appears.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여 측벽 상부를 둥근형태로 형성시킬 수 있는 트렌치 소자분리방법을 제공하는 데 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a trench device isolation method capable of forming an upper portion of a sidewall in a round shape in order to solve the above problems.
제1도 내지 제4도는 본 발명의 트렌치 소자분리방법을 설명하기 위한 단면도들이다.FIGS. 1 to 4 are cross-sectional views for explaining a trench device isolation method of the present invention.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계; 상기 제2 절연막을 패터닝하여 상기 제1 절연막의 소정영역을 노출시키는 단계; 상기 노출된 제1 절연막 아래의 반도체기판 및 상기 제2 절연막 패턴 가장자리 아래의 반도체기판에 이온주입공정 또는 식각공정을 실시하여 다공질의 반도체기판을 형성하는 단계; 상기 제2 절연막 패턴을 식각 마스크로하여 상기 노출된 제1 절연막 및 그 아래의 반도체기판을 식각하여 소정의 깊이를 갖는 트렌치 영역을 형성함과 동시에, 상기 제2 절연막 채턴 가장자리 아래의 반도체기판 표면에 다공질의 반도체기판을 남기는 단계; 상기 결과물을 열산화시킴으로써, 상기 남겨진 다공질의 반도체기판 부분에 둥근 모서리를 형성하는 단계; 및 상기 트렌치 영역을 채우는 제 3절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: sequentially forming a first insulating film and a second insulating film on a semiconductor substrate; Exposing a predetermined region of the first insulating film by patterning the second insulating film; Forming a porous semiconductor substrate by performing an ion implantation process or an etching process on the semiconductor substrate under the exposed first insulating film and the semiconductor substrate below the second insulating film pattern edge; Forming a trench region having a predetermined depth by etching the exposed first insulating film and the semiconductor substrate below the second insulating film pattern using the second insulating film pattern as an etching mask, Leaving a porous semiconductor substrate; Thermally oxidizing the resultant to form rounded corners on the remaining porous semiconductor substrate portion; And forming a third insulating film filling the trench region.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 다공질의 반도체기판(7)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 제1 절연막(3) 및 제2 절연막을 차례로 형성한다. 여기서, 상기 제1 절연막(3)은 열산화막으로 형성하는 것이 바람직하고, 상기 제2 절연막은 상기 제1 절연막에 대하여 식각 선택비가 높은 물질이면서 내산화성 물질인 질화막으로 형성하는 것이 바람직하다. 다음에, 상기 제2 절연막을 패터닝하여 상기 제1 절연막(3)의 소정영역을 노출시키는 제2 절연막 패턴(5)을 형성한다. 이어서, 상기 노출된 제1 절연막(3) 부분에 아르곤과 같은 이온을 주입하거나 아르곤 스퍼터 식각공정을 실시하여 그 아래에 다공질의 반도체기판(7)을 형성한다. 이때, 상기 이온주입 각도를 적절히 조절함으로써, 상기 제2 절연막 패턴(5) 가장자리 아래의 반도체기판(1) 표면에도 다공질의 반도체기판(7)이 형성되도록 한다.1 is a cross-sectional view for explaining a step of forming a porous semiconductor substrate 7. First, a first insulating film 3 and a second insulating film are sequentially formed on a semiconductor substrate 1. Preferably, the first insulating layer 3 is formed of a thermal oxide layer, and the second insulating layer is formed of a nitride layer that is a material having a high etching selectivity to the first insulating layer and is an oxidation-resistant material. Next, the second insulating film is patterned to form a second insulating film pattern 5 that exposes a predetermined region of the first insulating film 3. Then, an ion such as argon is implanted into the exposed first insulating film 3 or an argon sputter etching process is performed to form a porous semiconductor substrate 7 thereunder. At this time, by appropriately adjusting the ion implantation angle, a porous semiconductor substrate 7 is formed on the surface of the semiconductor substrate 1 under the edge of the second insulating film pattern 5.
도 2는 트렌치 영역을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 제2 절연막 패턴(5)을 식각 마스크로하여 상기 노출된 제1 절연막(3) 및 그 아래의 반도체기판(1)을 식각함으로써, 소정의 깊이를 갖는 트렌치 영역을 형성한다. 이때, 도시된 바와 같이 상기 제2 절연막 패턴(5) 가장자리 아래에 다공질의 반도체기판(7a)이 남겨진다.2 is a cross-sectional view for explaining a step of forming a trench region. Specifically, the exposed first insulating film 3 and the underlying semiconductor substrate 1 are etched using the second insulating film pattern 5 as an etching mask to form a trench region having a predetermined depth . At this time, as shown in the figure, the porous semiconductor substrate 7a is left under the edge of the second insulating film pattern 5.
도 3은 제3 절연막 패턴(9)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 트렌치 영역이 형성된 결과물을 열산화시키어 상기 트렌치 영역의 바닥 및 측벽에 얇은 열산화막을 형성한다. 이때, 상기 다공질의 반도체기판(7a) 부분은 산화속도가 빠르므로 다른 부분에 비하여 두꺼운 열산화막이 형성되며, 이로 인하여 둥근 형태의 코너부분(A)을 갖는 트렌치 측벽이 형성된다. 다음에, 상기 결과물 전면에 트렌치 영역을 채우는 제3 절연막, 예컨대 CVD 산화막을 형성하고, 이를 에치백 공정 또는 CMP 공정으로 평탄화시키어 트렌치 영역 내에 제3 절연막 패턴(9)을 형성한다.3 is a cross-sectional view for explaining the step of forming the third insulating film pattern 9. More specifically, the resultant with the trench region is thermally oxidized to form a thin thermal oxide film on the bottom and sidewalls of the trench region. At this time, since the porous semiconductor substrate 7a has a high oxidation rate, a thick thermal oxide film is formed as compared with the other portions, thereby forming a trench sidewall having a rounded corner portion (A). Next, a third insulating film (for example, a CVD oxide film) filling the trench region is formed on the entire surface of the resultant and planarized by an etch-back process or a CMP process to form a third insulating film pattern 9 in the trench region.
도 4는 소자분리막(9a)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제2 절연막 패턴(5)을 인산 용액으로 제거하고, 그 아래의 제1 절연막 패턴(3)을 제거한다. 이때, 상기 제3 절연막 패턴(9)은 제1 절연막 패턴(3)과 같은 산화막이므로 함께 식각되어 그 크기가 작아진 소자분리막(9a)이 형성된다.4 is a cross-sectional view for explaining the step of forming the element isolation film 9a. First, the second insulating film pattern 5 is removed with a phosphoric acid solution, and the first insulating film pattern 3 under the second insulating film pattern 5 is removed. At this time, since the third insulating film pattern 9 is the same oxide film as the first insulating film pattern 3, the third insulating film pattern 9 is etched to form the element isolation film 9a having a reduced size.
상술한 바와 같이 본 발명의 실시예에 의하면, 트렌치 영역의 측벽 상부의 코너부분을 둥근 형태로 형성함으로써, 그 위에 트랜지스터의 채널영역이 형성될 경우에 게이트 전극에 가해지는 전압에 의해 형성되는 전계를 크게 완화시킬 수 있다. 따라서, 게이트 전극에 문턱전압 이하의 전압이 가해질 경우에 트렌치 영역의 측벽 상부의 코너부분에 기생 채널이 형성되는 것을 방지할 수 있으므로 소오스 영역과 드레인 영역 사이에 누설전류가 발생하는 현상을 크게 개선시킬 수 있다.As described above, according to the embodiment of the present invention, by forming the corner portion on the upper side of the sidewall of the trench region in a round shape, an electric field formed by the voltage applied to the gate electrode when the channel region of the transistor is formed thereon Can greatly alleviate. Therefore, it is possible to prevent the parasitic channel from being formed in the corner portion above the sidewall of the trench region when a voltage equal to or lower than the threshold voltage is applied to the gate electrode, thereby greatly improving the phenomenon of leakage current between the source region and the drain region .
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031208A KR980012271A (en) | 1996-07-29 | 1996-07-29 | Trench device isolation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031208A KR980012271A (en) | 1996-07-29 | 1996-07-29 | Trench device isolation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980012271A true KR980012271A (en) | 1998-04-30 |
Family
ID=66249203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960031208A Withdrawn KR980012271A (en) | 1996-07-29 | 1996-07-29 | Trench device isolation method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980012271A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566305B1 (en) * | 1999-06-24 | 2006-03-30 | 주식회사 하이닉스반도체 | Trench type isolation layer formation method of semiconductor device |
-
1996
- 1996-07-29 KR KR1019960031208A patent/KR980012271A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566305B1 (en) * | 1999-06-24 | 2006-03-30 | 주식회사 하이닉스반도체 | Trench type isolation layer formation method of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19960729 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |