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KR987001135A - 전자 장치 제조 방법(Manufacture of Electric Devices Comprising Thin-Film Circuitry on an Organic Substrate) - Google Patents

전자 장치 제조 방법(Manufacture of Electric Devices Comprising Thin-Film Circuitry on an Organic Substrate) Download PDF

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KR987001135A
KR987001135A KR1019970704520A KR19970704520A KR987001135A KR 987001135 A KR987001135 A KR 987001135A KR 1019970704520 A KR1019970704520 A KR 1019970704520A KR 19970704520 A KR19970704520 A KR 19970704520A KR 987001135 A KR987001135 A KR 987001135A
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KR
South Korea
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insulating layer
semiconductor
polymer substrate
temperature
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Inventor
니겔 데이비드 영
Original Assignee
요트. 게. 아. 롤페즈
필립스 일렉트로닉스 엔, 브이.
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Publication date
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Abstract

편평한 패널 디스플레이 또는 다른 광범위 전자 장치는 중합체 기판(10)의 표면(15)에서 반도체 막(1)의 분리 반도체 아일랜드(1a,1b)로 형성된 박막 회로소자를 포함한다. 제조 동안 반도체 막(1)은 결정 성장과 같은 에너지 빔 처리를 거치거나 또는 이온 주입 아닐링을 거친다. 중합체 기판(10)은 기판 표면(15)상의 제 1 절연 층(11)의 마스킹 층(13)에 의해 에너지 빔(20,30)에 노출되는 것에 반하여 마스크된다. 다음 단계들은 중합체 기판(10)상의 막(1)과 층 구조(11 내지 13)의 부착을 개선하도록 실행된다.
a) 중합체 기판(10)은 장기의 가열 작용에 의해 미리 수축된다.
b) 제 1 절연층(11)은 단계(a)의 장기의 가열 온도 보다 더 낮은 온도에서 미리 수축된 중합체 기판(10)에 증착되며 마스킹 층(13)은 기판 표면(15) 위의 연속층으로서 제 1 절연층(11)상에 증착된다.
c) 반도체 막(1)은 마스킹 층(13)이 기판 표면(15) 위의 연속층으로서 존재하는 동안 에너지 빔 처리(도 3,4,8,9)를 거친다.
d) 그 후에 절연 및 마스킹 층 구조(11 내지 13)는 분리 반도체 아일랜드 (1a,1b)가 형성되는 곳을 제외하고 중합체 기판(10) 대부분의 표면(15)으로부터 제거된다.
낮은 온도에서 증착된 제 1 절연층(11)이 낮은 전기 절연 특성을 가지더라도 반도체 막(1)은 마스킹 층(13)상의 높은 온도에서 증착된 제 2 절연층(12)상에서 증착 될 수 있어 반도체 아일랜드(la,lb)미만의 매우 양호한 전기 절연을 이룰수 있다.

Description

전자 장치 제조 방법(Manufacture of Electric Devices Comprising Thinflim Circuitry on an Organic Substrate)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
대영역 전자 응용에 있어서 저렴한 절연 기판상에서 박막 트랜지스터(여기서 이후로는 TFTs로 칭함) 및 / 또는 다른 반도체 회로 소자를 갖는 박막 회로의 개발에 관심이 집중되고 있다. 비결정질 또는 다결정질 반도체 막의 개별의 반도체 아일랜드와 함께 제조되는 이들 회로는 스위칭 소자를 셀 매트릭스 형태로 형성 하는데, 예를 들면 미국 특허 출원 US-A-5, 130,829(레퍼런스 PHB 33646)호에 기재된 패널 디스플레이로 형성될 수 있으며 상기 문헌의 전체 내용은 본 문헌에 병합된다.
본 발명은 박막 회로를 포함하는 전자 장치 제조 방법에 관하며, 이 방법에서 중합체 기판상의 반도체 막은 상기 기판을 노출에 대해 마스킹을 하는 동안 에너지 빔 처리(예를 들어 막에서 결정 성장)를 받아야 한다. 상기 장치는 대영역 영상 감지기(large area image sensor), 또는 편평한 페널 디스플레이(flat panel display)(예를 들어 액정 디스플레이), 또는 몇몇 다른 형태의 대-영역 전자 장치(예를 들어 박막 데이터 저장 장치 또는 메모리 장치, 또는 열 영상 장치)가 될 수 있다. 본 발명은 또한 그러한 방법에 의해 제조되는 장치에 관한다.
제 1도는 기판을 200℃(섭씨)와 250℃에서 어닐하는 동안 시간당 어닐 시간에 대한 시간당 중합체 기판 쉬링 케이지 레이트(polymer substrate shrinkage rate) R을 ppm 단위로 도시한 그래프.
제 2도 내지 6은 본 발명에 따른 방법에 의해 제조시의 연속적인 단계에서 미리 쉬링크된 기판상에 전자 장치 구조의 일부를 도시한 단면도.
제 7도는 절연층에서 ㎛(마이크로미터)의 두께 t에 대한 ℃의 실리콘 막 T의 그래프.
제 8도와 제 9도는 제 2도 내지 제 6도와 유산 단면도로서 본 발명에 따른 두가지 상이한 변형을 도시한 단면도.
최근의 개발 동향을 보면 예를 들어 그러한 셀 매트릭스용 집적 구동 회로로서 박막 회로(종종 다결정 실리콘을 사용한다)의 제조와 집적에 집중되고 있다. 회로 속도를 증가시키기 위해서는 이들 회로의 TFTs의 박막 아일랜드를 위해 결정질이 좋고 이동도가 높은 반도체 재료를 사용하는 것이 유리하다. 그렇지만 이들 매트릭스 TFTs가 낮은 누설 전류를 갖게 하기 위해 결정이 모자라는 물질(less-crystalline material)(예를 들어 비결정질 실리콘)로 매트릭스 TFTs를 형성하는 것도 종종 양호하다. 사이항ㄴ 결정성을 갖는 두 반도체 막을 증착시키는 대신에, 에너지 빔으로, 일반적으로 레이저로부터 공통 막의 영역을 노출시킴으로서 결정성이 더 높은 영역을 형성하는 기술이 알려져있다. 박막 회로 제조에서 반도체 막의 첨가돤 도판트를 어닐링하기 위해 유사한 에너지 빔 처리를 행하는 것도 또한 알려져 있다. 이 반도체 막은 이들 에너지 빔 처리에서 매우 높은 온도(예를 들어 1200℃이상)에 이를 수 있다.
많은 이들 대영역 전자 장치에 있어서 중합체 재료를 기판으로서 사용하는 경향이 있는데 왜냐하면 가격이 싸고 중량 및 / 또는 물리적 유연성이 낮기 때문이다. 그렇지만 위에서 언급된 처리에서 사용된 에너지 빔과 얻어진 매우 높은 반도체 막 온도는 중합체 재료에 악영향을 줄 수 있는데 예를 들어 전기 절연성을 저하 시킬 수 있으며 또한 물리적으로 제거되거나 전소될 수도 있다.
영문 요약서 05-326402, 일본 특허 요약서 Vol 18, No 141, 및 공결된 일본 특허 출원 코카이 JP-A-05-326402의 특허 도면에는 해체 및 합성 변화를 피하기 위해 중합체 기판위의 두꺼운 세라믹 및 / 또는 삼투성막을 증착하는 레이저 결정화 처리가 기재되어 있다. 세라믹 또는 삼투성 막은 MgO, Al2O3, Cr2O3, NiO, UO2와 같은 재료를 포함하여 이들 재료들은 레이저 연마에 의해 증착되며 박막 회로에서 공통적으로 사용되는 것은 아니다.
중합체 기판상에 박막 회로를 포함하는 전자 장치의 제조에 관한 다른 방법은 영문 요약서 04-33213, 일본 특허 요약서 Vol 17 No 178, 및 공결된 일본 특허 출원 코카이 JP-A-04-332134에 기재되어 있다. 상기 중합체 기판의 표면에 있는 개개의 아일랜드에 반도체 막이 패턴화된다. 반도체 막은 상기 표면상의 제 1 절연층상의 마스킹 층에 의해 에너지 빔으로 노출되는 것에 대해 중합체 기판을 마스크 하는 동안 에너지 빔 처리가 실시된다.
이 공지된 방법에서, 반도체 막(JP-A-04-332134의 도2의 6)은 에너지 빔 처리가 실시되기 전에 개개의 반도체 아일랜드(20,21)로 패턴화된다. 상기 마스킹층(4)은 상기 기판 표면상의 제 1 절연층(2)우에 형성되는 상기 개별적인 아일랜드(20,21) 상기에 위치한다. 마스킹 층(4)은 Al, Cr, 또는 Ta와 같은 반사체로 구성된다. 에너지 빔(11)으로 처리는 단계 이전에, 상기 금속층은 패턴화되어 또한 아일랜드(20,21)에 형성되는 TFTs용 게이트 전극(3)을 형성한다. 제 2 절연층(5)은 에너지 빔 처리가 실시되는 동안 마스킹 층위에 제공된다. 이 제 2 절연층(5)이 TFTs의 게이트 절연막이 된다.
본 발명에 따라 개별의 반도체 아일랜드와 함께 형성된 박막 회로를 포함하는 전자 장치를 제조하는 방법이 제공되며 이 방법에서 중합체 기판의 표면에서 개별의 반도체 아일랜드로 반도체 막이 패턴화되며, 상기 반도체 막은 상기 표면상의 제 1 절연층 위의 마스킹 층에 의해 에너지 빔으로 노출되는 것에 대해 중합체 기판을 마스킹 하는 동안 에너지 빔 처리가 실시되며, 상기 방법은
a) 기판의 중합체 재료룰 위해 사용가능한 최대의 온도 이하의 온도로 더 오랫동안 가열함으로써 중합체 기판을 프리-쉬링킹(pre-shrinking)하는 단계,
b) 그 후 단계 (a)의 상기 더 길어진 가열 온도보다 더 낮은 온도로 상기 미리 수축된 기판상에 제 1 절연층을 증착하고 상기 표면의 전체 표면에 걸쳐 연속적인 층어로서 상기 제 1 절연층위에 마스킹 층을 증착하는, 상기 제 1 절연층 및 상기 마스킹 층을 순차적으로 증착하는 단계,
c) 상기 마스킹 층을 상기 중합체의 상기 전체 표면에 걸쳐 연속적인 층으로서 제공하는 동안 상기 반도체막에 에너지 빔 처리를 실시하는 단계,
d) 그후 상기 반도체 막의 개별적인 반도체 아일랜드가 제공되는 곳을 제외하고는 상기 중합체 기판의 상기 표면의 거의 모든 표면으로부터 상기 마스킹층과 상기 제 1 절연층을 제거하는 단계,
를 포함하는 것을 특징으로 한다.
본 발명은 중합체 기판상의 박막 회로와 함게 접착 문제에 대한 본 발명의 발명자에 의한 인식과 솔루션에 기초를 둔다. 그래서, 본 발명을 유도하는 작업에서, 본 발명자는 박막 회로가 중합체 기판에 약하게 접착되는 이유는 층 구조 형태에 의한 중합체 표면에서 발생된 스트레스 때문인 것을 발견했으며, 에너지 빔에 저항해서 또한 그 가열 효과에 저항해서 중합체 기판의 적절한 마스킹을 제공하여 또한 반도체 아일랜드의 적절한 전기 절연을 제공하는 것이 바람직하다. 본 발명의 발명자는 대부분의 문제가 되는 스트레스의 원인은 중합체와 마스킹 및 절연층 구조에 재료가 서로 상이하여 열 팽창이 상이하기 때문인 것으로 믿고 있다.
이들 스트레스는 (ⅰ) 가열을 더 오랫동안 하여 중합체 기판을 프리-쉬링킹 시키고, (ⅱ) 상기 더 길어진 가열 온도보다 더 낮은 온도로 미리 수축된 기판상에 제 1 절연층을 증착하고, (ⅲ) 반도체 막에 에너지 빔 처리를 실시하는 동안 마스킹 층을 연속적인 층으로서 유지하고, (ⅳ) 그 후 상기 반도체 막의 개별의 반도체 아일랜드가 있는 장소만을 제외하고는 중합체 기판의 상기 표면의 거의 대부분에서 상기 마스킹 및 절연층을 제거함으로써 본 발명에 따라 현저하게 감소된다. 기판의 상기 대부분의 표면으로부터 절연 및 마스킹 층을 제거함으로써 주된 스트레스원을 제거하며 그렇지 않으면 이것은 장치의 제조 및 장치의 동작 수명에서 연속적인 온도 사이클 동안 부착 문제를 야기할 수 있다. 제 1 절연층을 낮은 온도로 증착하면 상이한 열 팽창의 영향을 줄일 수 있으며(이것은 상기 층에서 스트레인(strain)을 야기한다), 그래서 기판과의 그 인터페이스상에 부과되는 스트레스를 감소시킨다. 이후에 서술될 바와 같이 절연 및 마스킹층은 박막 회로에서 이미 공통적으로 사용된 재료를 사용해서 형성될 수 있다.
한가지 형태에서, 반도체막 그 자체는 제 1 절연층 위에 증착되어 마스킹 층을 형성한다. 그래서, 본 발명의 한 관점에 따라, 개개의 반도체 아일랜드와 함께 형성된 박막 회로를 포함하는 전자 장치 제조 방법이 제공되는데, 이 방법에서 중합체 기판의 표면에서 개별의 반도체 아일랜드로 반도체 막이 패턴화되며 또한 상기 표면상의 제 1 절연층위에서 반도체 막에 의해 에너지 빔의 노출에 저항하여 중합체 기판을 마스킹하는 동안 상기 반도체막에 에너지 빔 처리가 실시되며, 또한 상기 방법은,
(a) 상기 기판의 중합체 재료를 위한 최대 사용가능한 온도 이하의 온도로 가열을 오랫동안 하여 상기 중합체 기판을 프리-쉬링킹하는 단계,
(b) 그 후, 제 1 절연층 및 반도체 막을 상기 중합체 기판위에 연속적으로 중착하는 단계, 상기 제 1 절연층은 단계 (a)의 더 길어진 가열 온도보다 더 낮은 온도에서 증착되며, 상기 반도체 막은 상기 표면의 전체 표면에서 걸쳐 연속적인 층으로서 증착되며,
(c) 중합체 기판의 상기 표면의 전 표면에 걸쳐 상기 반도체 막을 연속적인 층으로서 제공하는 동안 상기 반도체 막에 에너지 빔처리를 실시하는 단계,
(d) 그후, 개별의 반도체 아일랜드가 반도체 막으로부터 제공되는 곳을 제외하고는 중합게 기판의 상기 대부분의 표면으로부터 상기 반도체 막과 상기 제 1 절연층을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 형태의 방법에서 주압체 기판을 적절하게 보호하기 위해, 반도체 막은 단계 (c)의 에너지 빔 처리 동안 중합체 기판의 상기 전체 표면에 걸쳐 계속해서 유지되고 양호하게 적어도 반도체 재료의 에너지 빔의 흡수 깊이(absorption depth)보다 더 깊은 열 확산 길이인 두께를 갖는다. 통상적인 박막 실리콘 재료에서, 자외선 엑시머 레이저의 흡수 깊이는 통상적으로 0.01㎛이하이며 반면에 열 확산 길이는 더 큰 크기이다.
몇몇 장치 프로세상 시퀀스에서 에너지 빔 처리가 실시되기 전에 예를 들어 레이저 어닐링 도판트를 영역에 주입할 때 아일랜드를 형성하는 것이 바람직하다. 더 얇은 반도체 막, 예를 들어 약 0.05㎛이하의 반도체 막을 형성하는 것이 바람직하다. 또한 본 발명의 발명자는 스트레스 감소를 위해 낮은 온도에서 증착된 제 1 절연층이 좋지 않은 전기 절연 속성을 가질 수도 있으며 또한 박막 회로의 반도체 아일랜드 아래에 더 우수한 전기 절연이 필요하게 될 수도 있다는 사실을 알았다. 이 제 1 형태의 방법의 가능한 제한은 제 2 형태의 방법에 의해 피해질 수 있는데 반도체 막 아래에 개별의 마스킹 층을 제공함으로써 가능하다.
그래서 본 발명의 제 2 관전에 따라 개별의 반도체 아일랜드와 함께 형성된 회로를 포함하는 전자 장치를 제조하는 방법이 제공되는데, 이 방법에서 중합체 기판의 표면에서 개별의 반도체 아일랜드로 반도체 막이 패턴화되며, 또한 상기 반도체 막은 상기 표면의 제 1 절연층 위의 마스킹 층에 의해 에너지 빔으로 노출되는 것에 저항해서 중합체 기판을 마스킹하는 동안 에너지 빔 처리가 실시되며, 상기 방법은,
(a) 기판의 중합체 재료에 최대로 사용가능한 온도 이하의 온도로 가열을 더 오랫동안 함으로써 중합체 기판을 프리-쉬리킹하는 단계,
(b) 그후, 제 1 절연층, 마스킹 층, 제 2 절연층, 및 반도체 막을 연속적으로 증착하는 단계, 상기 제 1 절연층은 단계 (a)의 더 길어진 가열 온도보다 더 낮은 온도로 미리 수축된 중합체 기판상에 증착되며, 상기 마스킹 층은 상기 표면의 전체 표면에 걸쳐 연속적인 층으로서 증착되며, 제 2 절연층은 상기 연속적인 층상에 증착되는 상기 단계,
(c) 상기 중합체 기판의 상기 전체 표면에 걸쳐 마스킹 층이 연속적인 층으로서 제공되는 동안 반도체 막을 에너지 빔 처리하는 단계,
(d) 그후, 상기 반도체 막의 개별 반도체 아일랜드에 의해 덮혀진 곳을 제외하고는 상기 중합체 기판의 상기 표면의 거의 대부분으로부터 적어도 상기 제 2 절연층과 상기 마스킹 층을 제거한 단계,
를 포함하는 것을 특징으로 한다.
스트레스를 감소하기 위해, 단계 (a)의 더 길어진 가열 온도보다 더 낮은 온도로 상기 마스킹 층과 상기 제 2 절연층을 증착하는 것이 양호하다. 상기 제 1 절연층은 기판 표면에서의 스트레스를 최소화하기 위해 상기 제 2 절연층보다 더 낮은 온도로 증착될 수 있다. 이 경우에, 더 낮은 온도로 증착된 제 1 절연층은 제 2 절연층보다 열등한 전기 절연을 가질 수도 있는데, 그렇지만 제 2 절연층위에 반도체 아일랜드가 위치하게 되고 더 높은 온도로 증착된 이 제 2 절연층은 매우 우수한 전기 절연을 가질 수도 있다.
반도체 막에서 결정 성장의 질의 관점에서 보면, 통상적으로 상기 반도체 막이 반도체 재료에서의 에너지 빔의 흡수 깊이보다 더 큰 두게를 가지며 또한 반도체 재료의 열 확산 길이와 같은 동일한 등급의 크기로 되는 것이 이점이 있다. 이 상황에서 에너지 빔을 발생기 위해 엑시머 레이저를 사용하는 것이 이롭다. 그렇지만, 이 상황에서도 열 팽창이 상이하여 발생하는 스트레스가 기판 표면에 걸쳐 일정하게 되도록 또한 반도체 막 또는 아일랜드에 핀-홀 검출이 제공될 수 있는 중합체 기판에서 하부에 있는 마스킹 층이 보호될 수 있도록 마스킹 층이 메너지 빔 처리가 실시되는 동안 반도체 막 또는 아일랜드 아래의 연속적인 층으로서 연장되도록 하는 것이 이롭다.
마스킹 층이 단계(b) 발생된 에너지 빔을 반사하는 금속(예를 들어, 크로미움, 탄탈륨, 알루미늄, 텅스텐, 몰리부덴늄, 은 또는 티타늄)으로 구성될 수 있을지라도 반사된 빔이 반도체 막에 설치된 장치에 의해 재반사되지 않도록 하기 위해서는 장치의 설계시에 매우 세심한 배려를 해야만 한다. 그러한 재반사는 지역적으로 노출된 곳에서 생길 수 있으며, 그래서 마스킹 층의 반도체 막이나 또는 아일랜드에 지역적 핫-스폿을 야기할 수 있다. 이러한 이유로 반사적인 마스킹 층의 사용을 피하는 것이 이로우며 또한 마스킹 층에서 발생된 빔의 흡수를 최대로 하는 것이 이롭다. 이것은 발생된 에너지 빔을 흡수하고 반도체 재료에서 에너지 빔의 흡수 깊이보다 두게가 더 두꺼운 재료로 상기 마스킹 층이 구성되면 용이하게 달성될 수 있다. 반도체 마스킹을 사용하는 다른 이점은 연속적으로 증착된 절연층과 반도체 막으로서 동작하는 동일한 리앤터에서 증착될수 있다는 것이다. 그 스트레인을 감소하기 위해 이 반도체 마스킹 층은 반도체 막의 연속적인 증착 온도보다 더 낮은 온도로 증착될 수 있다.
반도체 마스킹 층의 영역은 발생된 에너지 빔을 흡수할 때 매우 뜨거울 수 있으며(예를 들어 1200℃이상), 그래서 양호하게 제 1 절연층은 이 상황에서 중합체 기판이 가열되지 않도록 하기 위해 열 장벽으로서 작용하도록 최적화 한다. 일반적으로 제 1 절연층은 겹치는 층과 막으로부터 열 확산 및 / 또는 불순물 확산의 악 영향에 저항해서 중합체 기판을 마스킹함으로서 확산 장벽으로서 작용할 수 있다.
제 1 및 제 2 절연층은 박막 회로 기술에서 이미 사용될 재료, 예를 들어 실리콘 산화물 및 / 또는 실리콘 질화물, 및 / 또는 실리콘 산화질화물과 같은 다양한 재료로 구성될 수 있다.
반도체 막은 단계 (b)의 에너지 빔 처리동안 중합체 기판의 상기 표면에 걸쳐 연속적인 막이 될 수 있으며, 상기 반도체 막의 영역은 에칭되어 단계 (b)의 에너지 빔 처리후 개별적인 반도체 아일랜드를 형성할 수 있다. 그렇지만 본 발명에 따라 제공된 절연 및 마스킹 층 구조는 아일랜드가 이미 형성되어 있는 중합체 기판을 보호하는데도 적합한데, 즉 단계 (b)의 에너지 빔 처리가 실시되기 전에 반도체 막 영역이 에칭되어 개별적인 반도체 아일랜드를 형성할 때 적합하다.
본 발명에 따른 상기 및 다른 특징들과 이점이 첨부된 표면을 참조하여 예를 들어 기술되는 본 발명의 실시에에서 상세하게 설명된다.
도 2 내지 도 6과 도 8과 도 9의 단면도는 축척대로 도시된 것이 아님을 이해해야 한다. 이들 단면도 일부의 관련 치수와 비례는 도면에서 설명의 편의상 크기를 확대하거나 축소하여 도시한 것이다. 일반적으로 상이한 도면에서 대응하는 부분 또는 유사한 부분을 나타내는데 동일한 참조 부호가 사용된다.
도 1 내지 도 6은 개별적인 반도체 아일랜드 1a, 1b와 함께 형성된 박막 회로를 포함하는 대-영역 전자 장치의 제조에서의 단계를 도시한다. 이 방법에서 반도체 막(1)은 중합체 기판(10)의 표면(15)에서 개별적인 반도체 아일랜드 1a, 1b(도4 참조)에 패턴화된다. 반도체 막(1)은 상기 표면(15)상의 제 1 절연층(11)상의 마스킹 층(13)에 의해 에너지 빔(20,30)으로 노출되는 것에 저항해서 상기 중합체 기판(10)을 마스킹 하는 동안 에너지 빔(20(도3) 및 / 또는 에너지 빔(30)(도 4)로 처리된다.
본 발명에 따른 그러한 방법은,
a) 기판(10)(도 1)의 중함체 재료를 위해 최대로 사용가능한 온도보다 낮은 온도로 더 오랫동안 가열함으로서 중함체 기판(10)을 프리-쉬링킹하는 단계,
b) 그후, 상기 미리 수축된 중합체 기판(10)상에 제 1 절연층(11), 마스킹 층(13), 제 2 절연층(12), 및 반도체 막(1)을 연속적으로 증착하는 단계(도 2 및 도 3 참조), 상기 제 1 절연층(11)은 단계 (a)의 더 길어진 가열 온도보다 더 낮은 온도로 증착되며, 상기 마스킹 층(13)은 기판 표면(15)의 전체 표면에 걸쳐 연속적인 층으로서 증착되며, 상기 제 2 절연층(12)은 상기 연속적인 마스킹 층(13)상에 증착되는 상기 단계,
c) 상기 중합체 기판(10)의 상기 전체 표면(15)에 걸쳐 연속적인 층으로서 상기 마스킹 층(13)이 제공되는 동안 상기 반도체 막(1, 1a, 1b)에 에너지 빔 처리(20, 30)를 실시하는 단계(도 3 및 도 4 참조).
를 포함하는 것을 특징으로 한다.
본 발명에 따른 그러한 방법은 중합체 기판(10)에 인접해 있는 절연 및 마스킹 층 구조(11내지 13)에서 생성된 스트레인을 감소시키며 또한 단계(d)후층구조(11내지 13)에 남아있는 것에 의해 기판 표면(15)에서 발생된 스트레스를 감소시킨다. 이 방법에서 중합체 기판(10)에 반도체 아일랜드(1a 및 1b)가 부착되는 것이 현저하게 향상된다.
그러한 실시예의 특정한 예를 도 1 내지 도 6을 참조해서 서술한다. 이 특정한 예에서, 박막 회로는 소위 자기-정합된형의 막막 트렌지스터를 포함하며 이 형태에서 드레인 전극 영역(22 및 23)이 TFTs의 채널 영역(21)과 함께 반도체 아일랜드(1a 및 1b)에 형성된다(도 4 내지 도 6 참조). 이들 소스와 드레인 전극 영역(22 및 23)은 도판트 이온 주입(35)에 의해 매우 요이하게 형성되며, 그후 주입된 도판트를 활성화 시키기 위해 레이저 빔(30)으로 어닐링 처리가 실행된다(도 4). 이들 TFTs 의 채널 영역(21)은 높은 이동도 다결정 재료를 포함하며 이것은 레이저 빔(30)을 사용해서 결정 성장에 의해 형성된다(도 3). 그래서 이 특정한 실시 예는 두 개의 에너지 빔 처리를 활용한다. 도 3과 도 4에 몇몇 화살표로 에너지 빔(20)과 에너지 빔(30)을 나타내지만 에너지 빔(20)은 단일 빔이고 또한 에너지 빔(30)도 단일 빔이며, 이 두가지 빔은 기판(10)을 따라 스캔된다. 통상적으로, 이들 단일 빔(20, 30)의 폭은 104㎛, 즉 1cm가 될 수 있다.
대부분에 있어서, 박막 회로의 TFTs는 개별적인 반도체 아일랜드(1a 및 1b)를 갖는다. 통상적으로 이들 TFT 아일랜드(1a 및 1b)는 측면 치수 예를 들어 약 30㎛ ×30㎛를 갖는다. 이들 개별적인 아일랜드(1a 및 1b)사이의 공간 폭은 통상적으로 예를 들어 5 내지 50㎛가 된다. 통상적인 대-영역 전자 장치에서, 실리콘 아일랜드(1a 및 1b)는 중합체 기판(10)의 전체 표면(15)의 50% 이하(예을 들어 1%와 25% 사이)를 덮을 수 있다. 그렇지만, 본 발명에 따라 스트레스가 감소됨으로써 기판 표면(15)상의 회로 밀도를 더 크게 하여 사용할 수 있다.
제조된 대-영역 전자 장치는 예를 들어 US-A-5, 130, 829호에 기재된 것과 유사한 박막 셀 매트릭스를 가지며 동일한 기판(10)상에 집적된 박막 구동 회로를 갖는 편평한 패널 디스플레이를 포함 할 수 있다. 대안적으로, 상기 장치는 대-영역 영상 감지기나 또는 데이터 저장 또는 메모리 장치를 포함할 수 있다. 장치 기판(10)은 상업적으로 유용한 다양한 중합체 기판으로 형성될 수 있다. 중합체 기판(10)은 스스로 지원하는(self supporting)중합체 막이 될 수 있으며 또는 다른 재료의 하부 지원상에 코팅된 두꺼운 중합체가 될 수도 있다.
폴리이미드(polyimaide)는 대-영역 전자 장치의 기판(10)용 중합체 재료증 인기있는 재료중의 한가지이다. 폴리이미드에서 사용가능한 최대 온도는 일반적으로 약 300℃이다. 중합체 재료에서 사용가능한 최대 온도는 최대로 유지되는 온도를 말하며 이 온도에서 중합체 재료는 더 오랫동안 유지될 수 있고 그 중합체 특성 예를 들어 그 유연성 및 전기적 절연 특성을 유지할 수 있다. 기판(10)용으로 사용될 수 있는 다른 적절한 중합체 재료와 이들 재료들의 사용가능한 최대 온도는 다음과 같다:
폴리에테르설폰(Polyethersulphone) (PES) 220℃
폴리아크릴레이트(Polyarcrylate) (PAR) 180℃
폴리에테프이미드(Polyetherimide) (PEI) 170℃
폴리에틸렌나프탈레이트(Polyethelenenapthalate) (PEN) 150℃
폴리에틸렌에테르에프탈레이트(Polyetheleneterepthalate) (PET) 130℃
중합체 기판(10)과 그 위에 형성된 박막 회로 사이의 접착은 중합체 기판(10)과 겹치는 층 구조(11, 13, 12, 1)사이의 스트레스에 의해 좋지 못한 영향을 받는다. 가장 안좋은 영향(본 발명이 적용되지 않을 시)은 (ⅰ) 상기 겹치는 층 구조(11, 13, 12, 1)를 증착하는 동안 기판(10)의 더 길어진 가열과 연속적인 식힘, (ⅱ)에너지 빔 처리를 실시하는 동안 반도체 막(1)과 마스킹 층(13)에 대한 순간적인 가열로부터 발생한다. 증착될 때 층구조(11, 13, 12, 1)는 이 증착 시간(통상적으로 한시간 이상) 동안 기판 표면(15)의 전체 표면에 걸쳐 연속이기 때문에 또한 이 중착 시퀀스의 몇명 단계에서의 기판 온도가 중합체의 사용가능한 최대 온도에서 가깝게 될 수 있기 때문에 상기 증착 단계를 갖는 잠재적인 문제가 일어난다. 빔에 노출될 때 반도체 막과 마스킹 층의 온도가 중합게 기판(10)의 사용가능한 최대온도와 층 구조(11, 13, 12, 1)의 증착 온도보다 더 높은 온도로 접근할 수도 있으며 또한 일단 다시 기판 표면(15)의 전체 표면에 걸쳐 연속적인 층 구조(적어도 11과 13)가 존재하기 때문에 에너지 빔 처리를 갖는 잠재적인 문제가 일어난다. 본 발명은 이들 스트레스를 현저하게 감소시킨다.
막(11, 13, 12, 1)을 연속적으로 증착시키기 전에, 중합체 기판(10)은 제 1 절연층(11)의 증착 온도보다 더 높지만 중합체의 사용가능한 최대 온도보다는 낮은 온도로 더 오랫동안 가열됨으로써 미리 수축된다. 양호하게 이 더 길어진 기판(10)에 대한 가열은 층구조(11 내지 13)가 표면(15)으로부터 거의 대부분 제거되기 전에 연속적인 제조 단계(b)와 (c)동안 기판(10)에 가해지는 최대 유지 온도와 비교될 말한 온도에서 가열된다. 도 1의 곡선 200℃ 내지 250℃는 시간 200℃ 및 250℃에서의 시간 t(시간상)동안 중합체 기판(10)의 두 가지 샘플에 대한 그러한 미리 수축 처리의 두가지 특정한 예를 각각 보여준다. 시간당 ppm(parts per million)의 쉬링 케이지 R은 레이트를 보여주는데 이 레이트에서 폴리이미드 기판(10)은 유지 어닐링 온도 200℃ 또는 250℃에서 어닐링 시간 t에 따라 더 콤팩트하게 된다. 다시 실내온도(20℃)로 식혀진 후 심플에서의 모든 치수 변화는 측정되지 않았는데 즉 상기 모든 변화는 가열 온도(200℃ 및 250℃)에서 측정된 것이 아니며, 그래서 폴리이미드 기판의 열 팽창과 관련이 있는 치수 변화는 도 1에 포함되어 있지 않다.
그래서 먼저 220℃ 및 250℃로 가열될 때, 도 1의 폴리이미드 기판(10)은 시간당 약 700ppm 과 2000ppm의 레이트로 각각 쉬링크되기 시작한다. 대각선 길이가 25cm인 기판 표면(15)에서, 103m의 그러한 치수변화는 250㎛에 해당하며 이 것은 (모든 다른 요소를 무시하되 본 발명은 포함하여) 이 온도에서 한시간 동안 증착된 기판(10)과 겹치는 층 구조 사이에 현저한 스트레인을 야기할수 있다. 200℃에서 5시간 및 10시간 동안 또한 250℃에서 약 10시간동안 어닐링한 후 쉬리케이지 레이트는 시간당 약 10ppm으로 떨어진다. 25cm의 표면 치수에서 10ppm의 치수변화는 2.5㎛에 해당한다. 연속적인 프로세싱동안 그러한 치수 변화로 인한 다른 잠재적인 스트레인을 줄이기 위해 또한 예를 들어 대각선 치수가 0.5cm 및 1.0cm인 더 큰 기판 표면(15)에서의 사용도 가능하게 하기 위해 양호하게 상기 어닐링 처리는 훨씬 더 오랫동안 계속된다. 그래서 200℃에서의 더 길어진 가열의 약 50 시간후 시간당 1ppm 이하(즉 1.0m에서 1㎛)로 떨어지게 된다. 250℃에서의 어닐링 처리가 200℃에서의 처리보다 덜 효과적인데 왜냐하면 레이트 R이 시간당 2ppm에서 떨어지기 때문이다. 그래서, 이 폴리이미트 재료의 특정한 예에서, 기판(10)은 약 100시간 동안 200℃에서 가열됨으로써 가장 이롭게 미리 수축 될 수 있다. 이것은 시간당 1ppm이하의 양호한 쉬링케이지 레이트를 유도한다.
반도체 막(1)을 증착하기 전에 또한 반도체 아일랜드(1a 및 1b)를 형성하기 전에, 절연 및 마스킹 구조(11 내지 13)는 도 1에 도시된 바와 같이 미리 수축 중합체 기판(10)상에 형성된다. 층 구조(11내지 13)는 공지된 방법으로 증착동안 기판 표면을 초기에 개끗이 닦은 다음 저온 예를 들어 100℃내지 200℃에서 공지된 플라즈마-인핸스도 화학 증기 증착(PECVD) 프로세스에 의해 증착될 수 있다.
도 2의 층 구조(11 내지 13)는 층(11 및 12)을 위한 절연체로서 산화물 및 / 또는 질화물과 층(13)을 위한 흡수 마스킹 물질로서 실리콘으로 형성될 수 있다. 폴리이미드 또는 PES 재료의 중합체 기판(10)에서, 절연층(11)은 100℃내지 200℃의 범위의 온도에서 증착될 수 있으며 예를 들어 약 0.2㎛의 두께로 될 수 있다. 증착 온도는 가열된 베이스 플레이트의 온도에 의해 결정되며 그 위에 기판(10)이 증착 리액터에서 장착된다. 그 기판(10)을 가는 베이스 플레이트는 리액터에 있는 상이한 리액션 챔버 사이에서 제거되어 층(11, 13, 12)과 막(1)이 증착동안 기판(10)이 외부로 노출됨이 없이 리액터의 동일한 동작으로 연속적으로 증착된다. 실리콘 마스킹 층(13)은 100℃내지 200℃의 온도 범위에서 증착되고 또는 250℃에서 미리 수축된 중합체 기판(10)의 경우에는 250℃), 예를 들어 0.1㎛의 두께가 된다. 층 (11과 13)을 층착하는 동안 저온을 사용하면 기판 (10)과 열 팽창과의 미스패치로 인해 발생하는 스트레인을 줄일 수 있으며 그래서 중합체 기판 표면(15)시에 주입되는 스트레스를 줄일 수 있다. 그렇지만 100℃내지 150℃ 범위의 온도로 증착된 절연층(11)은 더 삼투성이 있고 더 높은 H2O를 가질 가능성이 있기 때문에 전기 절연 특성이 나쁠 수가 있다. 그렇지만 이들 인자들은 층(11)의 열 절연 속성상에서 영향을 별로 받지 않는다. 제 2 절연층(12)을 위한 우수한 전기 절연속성을 얻기 위해 층(12)은 더 높은 온도 예를 들어 폴리이미드 기판(10)의 경우 적어도 200℃ 및 250℃에서도 증착될 수 있다. 층(12)은 층(11)보다 더 두꺼운 두께를 가질 수 있따. 그래서 폴리이미드 기판(10)에 인접하는 절연층(11)은 기판 표면(15)에서의 스트레스를 더 줄이기 위해 더 얇은 두께를 가지는 것이 유리하다. 절연층(11)을 위한 특정한 두께의 선택에 대해 도 7을 참조하여 계속해서 설명한다.
그런 다음 박막 회로 소자용 실리콘 막(1)을 중합체 기판(10)상의 층 구조(11 내지 13)에 걸쳐 공지된 방법으로 증착한다. 막(1)은 예를 들어 100℃내지 250℃의 저온에서 플라즈마-인핸스드 화학 증기 증착(PECVD) 프로세스에 의해 비결정질 실리콘 재료로서 증착될 수 있다. 통상적으로, 결과적인 실리콘 막(1)은 수소를 함유하며 즉 일반적으로-Si:H로 알려져 있다. 실리콘 막(1)의 두께는 통상적으로 0.1㎛보다 낮으며 예를 들어 약 0.05㎛이하이다. 마스킹 막(1)의 실리콘 재료는 실리콘 막(1)보다 더 두꺼운 두께를 가질 수 있어서 에너지 빔(20 및 30)의 더 우수한 흡수제가 될 수 있다.
도 3은 실리콘 막(1)의 적어도 일부를 결정화하는데 사용되는 레이저 처리 단계를 도시한다. 에너지 빔(20)은 엑시머 레이저에서 발생되는 자외선 파장의 퍼스형 레이저 빔이 될 수 있다. 자외선 파장의 레이저 빔(20)은 막(1) 및 / 또는막(13)의 반도체 재료의 그 흡수 깊이의 제어를 허용하는 종래의 이점이 있다. 실리콘 막(1)은 이 재료에서 빔(20)의 흡수 깊이보다 더 두꺼운 두께를 가지지만 열 팽창 길이는 약간 못하다. 실리콘 마스킹 층(13)의 두께는 열 확산 길이보다 더 크지만 막(1)을 통해 예를 들어 막의 핀-홀을 통과하는 레이저 광을 중합체 기판(10)의 효과적인 마스크에 제공한다.
도 3의 레이저 결정화 처리에 관한 특정예에서, 펄스 KrF 레이저로부터의 248nm파장이 사용될 수도 있으며, 이때 상기 막(1)에 입사한 레이저 에너지의 범위는 펄스당 100내지 300mJ.cm-1이다. 이 펄스 지속 기간은 나노초 정도일 수 있다. 단일 펄스 노출이 상기 막(1)의 결정화에 사용되거나, 즉 복수의 펄스(예컨데, 5 또는 10개의 펄스)에 대한 노출이 사용될 수도 있다. 도 3의 이 레이저 처리에 의해, 상기 막(1)의 비정질 실리콘 재료는 다결정 실리콘 재료로 변환된다. 일반적으로, 상기 다결정 재료는 0.1 내지 0.3㎛ 결정 크레인 크기를 가지고 있을 수 있다. n 채널 TFT에서 이 다결정 재료를 통한 전자 전계 효과 이동도는 일반적으로 예컨데 50 내지 200cm2·V-1·S-1의 범위를 가질 수 있다.
상기 레이저 빔(20)에 대한 도 3의 노출 동안에, 상기 노출 실리콘 막(1)은 대부분의 두께를 통해 용해될 수 있다. 이 용해된 실리콘의 온도는 대략 1250℃이다. 상기 제 1 및 제 2 절연층(11, 12)은 도 3의 상기 레이저 빔 처리 단계에서 상기 중합체 기판(10)이 가열되지 않도록 하는 열 장벽의 역할을 한다.
도 7에는 절연층(11 및 / 또는 12)의 두께(t)에 걸쳐서 온도의 감소가 예시되어 있으며, 이 때 레이저 펄스(20)는 20 나노초 이하의 지속기간을 가지고 있다. 도 7로부터 알 수 있는 바와 같이, 실리콘 산화막의 대략 200nm의 두께는 대략 1200℃에서부터 대략 일반적인 주위 온도, 즉 50℃이하의 온도까지 상기 온도(T)를 감소시킨다. 그러므로, 상기 중합체 기판(10)은 도 3에 예시된 상황에서 열 감소로부터 매우 양호하게 보호된다.
이 도 3의 상황에서, 상기 실리콘 막(1)은 상기 중합체 기판(10)의 전체 기판(15)상에 있는 연속적인 막인데, 즉 상기 아일랜드(1a 및 1b)는 제조시의 나중 단계까지는 형성되지 않는다. 상기 실리콘 막(1)이 핀홀 또는 상기 레이저 빔(20)을 전송하는 기타 다른 흠을 포함하고 있는 경우를 제외하고, 0.3㎛ 두께의 절연층(12)은 상기 실리콘 막(1)의 아래에서 양호한 열 장벽의 역할을 한다. 이러한 결함 영역을 제외하고, 상기 용해된 실리콘 막(1)의 아래의 바닥 절연층(11)의 스트레인은 증가되지 않는다. 상기 결함이 상기 막(1)에 존재하는 경우에는, 이제 상기 레이저 빔(20)은 밑에 있는 실리콘 마스킹 층(13)에 흡수하게 된다. 이들 결함 영역내의 레이저 빔(20)이 상기 실리콘 마스킹 층(13)의 상부를 국부적으로 용해시킬 수 있더라도, 0.2㎛ 두게의 절연층(11), 및 상기 실리콘 층(13)의 용해되지 않은 부분은 상기 아래에 있는 중합체 기판(10)을 보호하기 위해 양호한 열 장벽의 역할을 한다. 따라서, 상기 막(1)과 가능한 층(13)이 상기 레이저 빔(20)에 의해 상기 방축가공 열처리 온도(도 1의 200℃ 또는 250℃)보다 훨씬 높은 온도까지 가열되더라도, 상기 절연층(11, 12)은 각각 이 열처리 온도 이하로 상기 기판(10)의 온도를 유지하기 위한 열 장벽으로서 작용한다.
도 3에 예시된 결정 성장 단계 후에, 상기 기판(1)은 건조되고, 포토리소그래픽 및 에칭 단계가 공지된 방법으로 상기 실리콘 막을 각각의 회로 소자의 별개 아일랜드(1a 및 1b)로 분리하기 위해 실행된다. TFT의 경우에, 절연된 게이트 구조(24, 25)는 이제 각각의 실리콘 아일랜드(1a, 1b)상에 공지된 방법으로 형성된다. 상기 절연 게이트 구조(24, 25)는 절연막(24)상에 게이트 전극(25)을 구비하 고 있다. 상기 절연 게이트 구조(24, 25)의 패턴을 형성하는데 사용되는 포토리소그래픽 및 에칭 단계 동안에, 상기 절연층(12)은 상기 아일랜드(1a 및 1b) 사이로부터 에칭 될 수 있다.
자기 정렬된 TFT의 경우에, 이제 상기 절연 게이트 구조(24, 25)는 소오스 및 드레인 전극 영역(22, 23)을 형성하기 위해 사용되는 도펀트 이온(35)의 주입에 대해, 아래에 있는 채널 영역(21)을 마스크 하기 위해 공지된 방법으로 주입 마스크에서 사용될 수 있다. 상기 도펀트 이온(35)은 n채널 TFT의 경우에 인 또는 비소일 수 있다. 상기 막 영역(22, 23)의 상기 주입된 도펀트 이온은 후속되는 레이저 열 처리에 의해 활성화 된다. 편리를 위해, 도 4에는 레이저 빔(30)을 이용한 레이저 열처리와 도펀트 이온(35)을 이용한 이온 주입이 예시되어 있다. 하지만, 상기 디바이스 구조는 이온(35)주입 후에 주입장치로부터 제거된 후에, 상기 레이저 빔(30)에의 노출을 위해 레이저 처리 스테이션으로 이동하게 됨을 당업자는 알 수 있다.
도 4에 예시된 레이저 처리는 막/층 구조(1, 11, - 13)의 관점에서 그리고 상기 빔(20, 30)의 에너지 상태의 관점에서 도 3예 예시된 처리와는 다르다. 이와같이, 도 3의 실리콘 막(1)은 상기 기판(10)의 전체 표면(15)상에 있는 연속적인 막이고, 상기 막(1)이 영역들은 도 4의 레이저 처리 이전에 별도의 실리콘 아일랜드(1a, 1b)를 형성하기 위해 에칭되었다. 이 도 4의 상황에서, 상기 레이저 빔(30)은 상기 실리콘 아일랜드(1a, 1b)사이의 영역에서 상기 실리콘 마스크 층(13)을 노출시킨다. 이와 같이, 상기 실리콘 마스킹 층(13)은 이들 영역에서 상기 레이저 빔(30)에 대해 주요 흡수 층으로서 작용한다. 이제, 상기 바닥 절연층(11)은 이들 영역에서 상기 중합체 기판(10)을 보호하는 주요 열 확산 장벽으로서 작용한다. 하지만 도 4에서와 같이 주입물을 열처리 하는데 사용되는 빔(30)의 에너지는 일반적으로 도 3에서와 같이 결정 성장에 사용되는 빔(20)의 에너지보다 작다. 이와 같이, 일부 용해가 상기 실리콘 마스킹 층(13)의 레이저 흡수 영역과 상기 실리콘 아일랜드(1a 및 1b)의 레이저 흡수 영역에서 발생하지만, 상기 용해 깊이는 일반적으로 도 2의 실리콘 막(1)에서의 용해 깊이보다 작다.
실리콘층(13)에 대해 0.1㎛의 두께와 절연층(11)에 대해 0.02㎛의 두께를 가지고 있는 특정예에서, 상기 아일랜드(1a, 1b)사이의 영역의 중합체 기판(10)은 상기 바닥 절연층(13)과 상기 실리콘 마스킹 층(13)의 용해되지 않은 하부에 의해 열 감소로부터 보호된다. 상기 바닥 절연층(11)이 상기 절연층(12)보다 낮은 온도로 증착 되었다 하더라도, 그 열 절연 특성은 일반적으로 상기 층(12)의 특성보다 크게 떨어지는 것은 아니다. 상기 절연층(11)의 0.2㎛의 두께와 상기 실리콘 파스킹 패턴(13)의 용해되지 않는 두께는 통상적으로 150°C 이하의 온도에서, 따라서 상기 기판(10)의 방축 가공에 사용되는 열처리 온도의 이하의 온도로, 아일랜드(1a, 1b) 사이의 영역에서 기판표면(15)을 유지하기에 충분하다.
도 4에 예시되어 있는 레이저 열처리는 상기 디바이스의 제조 공정 동안의 마지막 레이저 처리이다. 그러므로, 도 5에 예시되어 있는 바와 같이, 절연 및 마스킹 층 구조(11-13)는 아일랜드(1a 및 1b)에 의해 덮인 부분을 제외하고 대부분의 상기 기관 표면(15)으로부터 에칭된다. 상기 기관(10)의 건조 후에, 상기 에칭은 포토리소그래픽 및 에칭 공정을 이용하여 행해지며, 이 때 상기 아일랜드(1a 및 1b)의 TFT구조는 포토레지스트 패턴(38)에 의해 에칭에 대해 마스크된다. 상기 중합체 기판(10)상에 남아있는 상기 마스킹 층 구조(11-13)의 영역은 상기 TFT 아일랜드(1a, 1b)를 지지하는 편평한폼 또는 받침대를 형성한다.
도 4에 예시된 기술에서, 실리콘 아일랜드(1a, 1b)에 의해 덮히지 않은 실리콘 마스킹 층(13)의 적어도 상부는 상기 층(13)에 대한 증착 온도 이상의 온도가 될 때까지 가열된다. 에너지 빔(30)에 의한 이 가열은 상기 실리콘 마스킹 층(13)에 상기 실리콘 아일랜드(1a 및 1b)에 의해 덮히지 않은 절연층(11)에 스트레인을 도입해 준다. 이들 영역의 층(11, 13)의 복합적인 변화는 또한 상기 가열로부터 생긴다. 하지만 상기 층(11, 13)의 이들 스트레인된 영역은 도 5에 예시된 편평한 폼/받침대 형성 단계에서 제거되며, 이에 따라 이들 영역은 최종 디바이스 구조로 유지되지 않는다.
이제, 막박 회로 소자의 제조는 추가적인 처리 단계에서 완료된다. 따라서, 예컨데 절연층(14)은 상기 중합체 기판(10)상의 받침대(11-13)에 있는 아일랜드(1a, 1b)상에 증착될 수 있다. 상기 기판(10)의 건조 후에, 포토리소그래픽 및 에칭 공정은 상기 TFT의 게이트 전극(25)과 소오스 및 드레인 전극 영역(22, 33) 상의 절연층(41)에 접촉 윈도우를 형성하기 위해 행해진다. 다음에, 개별적인 회로 소자의 접속 및 상호 접속(42-45)을 형성하기 위해, 금속막이 포토리소그래픽 및 에칭 공정에서 증착 및 패터닝 될 수 있다. 결과적으로 얻어진 구조에 대한 일예가 도 6에 예시되어 있다. 상기 절연층(41)은 최종 제조 단계중 한 단계에서 증착되기 때문에, 다중막 증착 단계, 레이저 결정화 단계, 도핑 및 레이저 열처리 단계와 관련된 온도 사이클링은 행해지지 않는다. 그러므로, 상기 연속층(41)은 상기 중합체 기판(10)의 그 영역에 충분한 저착을 가질 수 있다. 하지만, 제조 또는 동작 중에 후속되는 온도 변화로 인해 바람직해지면, 상기 접착을 개선하기 위해 특수한 조치가 취해질 수 있다. 이와 같이, 예컨데 상기 층(41)의 절연 재료는 저온에서 아래로 배치될 수 있으며, 그리고 금속 패턴(42-45)으로 도 6의 구조를 형성한 후에, 접속/상호접속에 의해 덮히지 않은 상기 층(41)의 영역은 받침대(11-13)사이의 기판(10)의 영역으로부터 에칭될 수 있다.
최종적인 TFT구조는 예컨데 수소 분위기에서 대략 1시간 동안 중합체의 거의 최대 사용가능 온도(폴리이미드의 경우 300℃)가 될 때까지 가열함으로써 다결정 실리콘 아일랜드(1a, 1b)를 피시베이팅하는 수소 첨가 처리가 행해지는 것이 바람직하다. 이 처리는 방축 가공 열처리 온도(도 1에서 200℃ 또는 250℃)보다 높은 온도가 될 때까지 열처리되는 기판(10)을 포함하고 있더라고, 이미 분리되어 있는 막(1)과 층 구조(11-13)에서 초과 스트레스 발생은 존재하지 않는다. 따라서 상기 분리된 부분은 상기 열 팽창을 수용하기 위해 서로 이동할 수 있다. 또한, 갑작스런 온도 변화는 수소 첨가 온도에 대해 상기 디바이스 온도를 적절히 조절함으로써 수소 첨가 처리에서 피할 수 있다.
본 발명의 범위 내에서 다수의 수정예 및 변경예가 가능함은 명백하다. 도 4의 절연 게이트 구조(24, 25)의 패턴을 형성할 때, 게이트 유전체(24)는 주입된 소오스 및 드레인 영역(22, 23)이 형성되어야 하는 영역으로부터 에칭되었으며, 상기 절연층(12)은 상기 아일랜드(1a 및 1b)사이로부터 에칭되었다. 도 8에는 절연층(12, 13)의 이들 영역이 에칭되지 않고 도펀트 주입(25) 및 레이저 열처리(30)를 위해 유지된 변경예가 예시되어 있다. 이들은 도 6에 예시되어 있는 최종 디바이스 구조를 제조할 때에 제거된다. 도 3에는 연속적인 실리콘 막(1)상에 레이저 빔(20)을 사용하는 결정 성장 단계가 예시되어 있다. 하지만, 상기 막(1)의 영역은 도 3의 결정 성장 단계 이전에 별개의 아일랜드(1a 및 1b)를 형성하기 위해 제거될 수 있다. 이 경우에, 바닥 절연층(11)의 두께를 늘리는 것이 유리할 수 있다.
도 2 내지 도 6의 실시예는 두 개의 레이저 처리, 즉 도 3의 레이저 빔(20)으로의 결정 성장 처리 및 도 4의 레이저 빔으로의 주입 어닐링 처리를 포함한다. 단지, 하나의 처리를 포함하는 실시예가 또한 본 발명에 따라서 가능하다. 따라서, 도 3의 결정 성장 처리를 생략함으로써, 자기 정렬된 TFTs는 비결정 실리콘 채널 영역(21) 및 주입된 소스 및 드레인 영역(22 및 23)과 더불어 형성되는데, 이들 영역(22 및 23)은 도 4에서 처럼 레이저 빔(30)에 의해 어닐링된다. 도 4의 주입 어닐 처리는 부가적으로 증착되어 도핑된 필름에 의해 형성되는 소스 및 드레인 영역(22 및 23)을 갖는 TFTs에 사용되지는 않지만 이들 TFTs는 레이저빔(20)으로 인한 도 3의 결정 성장 처리에 의해 형성되는 다결정 실리콘 채널 영역(21)을 갖을 수 있다.
도 2 내지 도 6 및 도 8에 도시된 실시예에서, 분리 마스킹층(13)은 반도체 필름(1)에 부가되어 사용된다. 이것은 매우 효율적이면서 다양한 마스킹 배열을 제공한다. 도 9는 반도체 필름(1) 자체가 제 1 절연층(11)상에 증착되어 마스킹 층을 형성하는 또다른 배열을 도시한 것이다. 따라서, 본 발명의 양상을 따르면, 분리 반도체 아이슬란드(1a 및 1b)로 형성된 박막 회로를 구비하는 전자 장치를 제조하는 방법이 제공되는데, 이 아이슬란드에서, 에너지 빔(20)에 노출되지 않도록 중합체 기판(10)의 표면(15)상의 제 1 절연층(11)상에 있는 반도체 필름(1)에 의해 상기 중합체 기판을 마스킹 하는 동안 상기 반도체 필름(1)의 에너지 빔 처리를 겪는다.
상기 방법은 :
(a) 도 1의 방식과 유사한 방식으로 상기 기판의 중합체 물질에 대해서 최대 사용가능한 온도 이하의 온도로 연장 가열함으로서 상기 중합체 기판을 미리 수축시키는 단계와,
(b) 상기 중합체 기판(10)상에 제 1 절연층(11) 및 반도체 필름(1)을 순차적으로 증착시키는 단계로서, 상기 제 1 절연층(11)은 단계(a)의 연장된 가열 온도보다 낮은 온도로 증착되며, 상기 반도체 필름(1)은 상기 표면 전체에 걸쳐서 연속적인 층으로서 증착되는 상기 층작 단계와,
(c) 반도체 필름(1)이 도 9에 도시된 바와 같이 중합체 기판(10)의 표면 전체에 걸쳐서 연속적인 층으로서 제공되는 동안 반도체 필름(1)이 에너지 빔 처리를 겪도록 하는 단계와,
(d) 분리 반도체 아이슬란드(1a 및 1b)가 제공되는 곳을 제외하고 상기 반도체 필름(2)으로부터 상기 중합체 기판의 상기 표면 대부분에서 상기 반도체 필름 및 상기 제 1 절연층(11)을 제거하는 단계를 포함한다.
상기 방법을 따른 도 9에서 중합체 기판(10)을 적절하게 보호하기 위하여, 반도체 필름(1)은 도 9의 에너지 빔 처리 단계(c)동안 중합체 기판의 표면 전체에 걸쳐서 연속적이 되도록 유지되고 바람직하게는 반도체 물질의 열 확산 길이보다 큰 두께를 갖는 것이다. 따라서, 도 9의 실시예에서 실리콘 필름(1)은 예를 들어 0.1㎛ 두께이고 상기 층(11)은 예를 들어 0.3㎛ 두께일 수 있다.
도 2내지 9를 참조하여 서술된 실시예에서, 레이저는 에너지 빔(20 및 30)을 발생시키기 위하여 사용된다. 레이저 빔(20)은 특히 결정화 및 가열 조건을 제어하는데 편리하다. 그러나, 에너지 빔의 다른 형태(예를 들어, 전자 빔 도는 고전력 램프 방사)는 도 3 내지 도 9 스테이지에서 결정 성장하는데 사용될 수 있고 특히 도 4 또는 도 8 스테이지에서 주입 어닐링하는데 사용될 수 있다. 따라서, 절연 및 마스킹 층 구조(11 내지 13)이 중합체 기판(10)을 보호하는 동안 도 3, 4, 8및 9의 에너지 빔 처리는 매우 높은 세기의 램프로 짧은 시간동안 노출됨으로써 실행될 수 있다.
다결정 실리콘 자기 정렬된 TFTs의 제조는 도 4내지 도 6 및 도 8과 관계하여 상술된다. 그러나, 다른 박막 회로 소자 타잎이 실리콘 필름(1)으로부터 형성된 실리콘 아이슬랜드와 더불어 제조될 수 있다는 것이 입증되었다. 따라서, 예를 들어 실리콘 아이슬랜드(1a 및 1b)에 소스 및 드레인 전극 영역(22 및 23)을 형성하는 대신에, 소스 및 드레인 전극 영역(22 및 23)은 도핑되지 않은 실리콘 아이슬랜드(1a 및 1b) 상에 증착되는 도핑된 필름에 의해 형성될 수 있다. 이 경우에, 소위 코-플래너 TFTs는 도한 제조될 수 있는데, 이 경우에 소스 및 드레인 전극 영역(22 및 23)은 실리콘 필름(1)앞의 절연층(12)상에 증착되는 도핑된 반도체 필름에 의해 형성된다. 본 발명은 또한 소위 반전된 스태거형의 TFTs를 제조하는데 사용될 수 있는데, 이 형태에서 절연된 게이트 구조(24, 25)는 반도체 필름(1)의 증착전 절연층(12)상에 형성되고 소스 및 드레인 영역(22 및 23)은 아이슬란드(1a 및 1b)상의 도핑된 반도체 필름에 의해 형성된다.
도 4에 표시된 아이슬란드(1a 및 1b) 둘다는 도 3의 결정 스테이지에서 성장된 다결정 실리콘 물질로 이루어지지만, 필름(1)의 선택된 에리어에 대해 국부적으로 도 3의 레이저 노출된다는 것이 입증되었다. 이 경우에, 비결정 실리콘 물질은 비선택된 에리어에 남아있게 되는데, 이로 인해서 비결정 실리콘 TFTs sms 이들 비선택된 에리어에 형성될 수 있다. 따라서 디바이스는 다결정 실리콘 TFTs 및 비결정 실리콘 TFTs 를 포함할 수 있다.
TFTs 이외의 박막 회로 소자는 디바이스로 제조 될 수 있다는 것이 입증되었다. 따라서, 예를 들어 실리콘 박막 다이오드는 예를 들어 비결정 실리콘 아이슬랜드에 형성될 수 있다. 이들 다이오드는 예를 들어 p-형 도핑된 필름 및 n-형 도핑된 필름간에 샌드위치된 도핑되지 않은(진성) 필름을 갖는 소위-siH PIN 형으로 이루어질 수 있다. 이와같은 다이오드는 예를 들어 대면적의 이미지 센서의 픽셀 광 다이오드를 형성 할 수 있다.
본 실시예를 토대로 당업자는 각종 수정 및 변경을 행할 수 있다. 이와 같은 변경 및 수정은 박막회로, 반도체 디바이스 이 디바이스의 구성부품을 포함하는 전자 디바이스의 설계, 제조 및 사용하는데 이미 널리 공지되어 있고 본원에 상술된 특성들 대신에 또는 이외에 사용될 수 있는 특성을 포함한다. 비록 본원이 상술된 실시예를 토대로 서술되었지만, 본원은 이에만 국한되지 않고 본원의 원리 및 영역간에서 각종 수정 및 변경된 것을 모두 포함한다는 것을 알 수 있을 것이다.

Claims (11)

  1. 분리 반도체 아일랜드로 형성된 박막 회로 소자를 포함하는 전자 장치를 제조하는 방법으로서 반도체 막은 중합체 기판의 표면에서 상기 분리 반도체 아일랜드 내로 피터닝되고 상기 반도체 막은 상기 표면상의 제 1 절연층상의 마스킹 층에 의해 상기 에너지 빔에 노출되는 것에 반하도록 상기 중합체 기판을 마스킹하는 동안 에너지 빔 처리를 거치는 전자 장치 제조 방법에 있어서,
    (a) 상기 기판의 상기 중합체 재료를 위해 사용 가능한 최대 온도 미만의 온도에서 장기의 가열 작용에 의해 상기 중합체 기판을 미리 수축하는 단계와,
    (b) 그 후에 상기 제 1 절연층 및 상기 마스킹 층을 연속적으로 증착하는 단계와-여기서 상기 제 1 절연층은 단계(a)의 장기의 가열 온도 보다 더 낮은 온도에서 상기 미리 수축된 중합체 기판상에 증착되며, 상기 마스킹 층은 상기 전체 표면 위에 연속층으로서 상기 제 1 절연층에 중작되며,
    (c) 상기 마스킹 층이 상기 중합체 기판의 상기 전체 표면위에 상기 연속 층으로서 존재하는 동안 상기 반도체 막을 상기 에너지 빔 처리하는 단계와,
    (d) 그 후에 상기 반도체 막의 상기 분리 반도체 반도체 아일랜드가 존재하는 것을 제외하고 상기 중합체 기판의 상기 대부분의 표면으로부터 상기 마스킹 층 및 상기 제 1 절연층을 제거하는 단계를 포함하는 것을 특징으로 하는 전자 장치 제조 방법.
  2. 제 1항에 있어서, 상기 반도체 막은 상기 마스킹 층을 형성하도록 상기 제 1 절연층상에 증착되고, 상기 에너지 빔 처리 단계(c)동안 상기 중합체 기판의 상기 전체 표면 위에서 계속 되고 상기 반도체 재료내의 상기 에너지 빔의 상기 흡수 깊이 보다 다 큰 두께를 갖는 것을 특징으로 하는 전자 장치 제조 방법.
  3. 제 1항에 있어서, 상기 단계(b)는 상기 제 1 절연층, 상기 마스킹 층, 제 2 절연층, 상기 중합체 기판상의 상기 반도체 막을 연속적으로 증착하는 단계를 포함하며, 상기 단계(d)는 상기 반도체 막의 상기 분리 반도체 아일랜드에 의해 덮힌 곳을 제외하고 상기 중합체 기판의 상기 표면 대부분으로부터 상기 제 2 절연층, 상기 마스킹 층, 상기 제 1 절연층을 제거하는 단계를 포함하는 것을 특징으로 하는 전자 장치 제조 방법.
  4. 제 3항에 있어서, 상기 제 2 절연층은 상기 제 1 절연층보다 더 높은 온도에서 증착되는 것을 특징으로 하는 전자 장치 제조 방법.
  5. 제 3항 또는 제 4항에 있어서, 상기 마스킹 층은 단계(c)의 상기 입사 에너지 빔을 반사하는 금속으로 이루어진 것을 특징으로 하는 전자 장치 제조 방법.
  6. 제 3항 또는 제 4항에 있어서, 상기 마스킹 층은 단계(c)에서 상기 입사 에너지 빔을 흡수하는 반도체 재료로 이루어지고 상기 반도체 재료내의 상기 에너지 빔의 흡수 깊이보다 더 큰 두께를 갖는 것을 특징으로 하는 전자 장치 제조 방법.
  7. 제 6항에 있어서, 상기 마스킹 층은 상기 반도체 막과 동일한 반도체 재료로 이루어지고 낮은 온도에서 증착되며 상기 반도체 막보다 더 큰 두께인 것을 특징으로 하는 전자 장치 제조 방법.
  8. 제 3항 내지 제 7항중 어느 한 항에 있어서, 상기 마스킹 층 및 상기 제 2 절연층은 단계 (a)의 상기 장기 가열 온도를 초과하지 않는 온도에서 증착되는 것을 특징으로 하는 전자 장치 제조 방법.
  9. 선행항 중 어느 한 항에 있어서, 상기 반도체 막은 상기 에너지 빔처리 단계(c)동안 상기 중합체 기판의 상기 표면 위의 연속 막이며, 상기 반도체 막의 영역은 상기 에너지 빔 처리 단계(c)이후 상기 분리 반도체 아일랜드를 형성하도록 에칭되는 것을 또한 특징으로 하는 전자 장치 제조 방법.
  10. 제 3항 내지 제 8항 중 어느 한 항에 있어서, 상기 반도체막의 영역은 상기 에너지 빔 처리 단계(c)전에 상기 분리 반도체 아일랜드를 형성하도록 에칭되는 것을 특징으로 하는 전자 장치 제조 방법.
  11. 선행 항 중 어느 한 항에 있어서, 상기 마스킹 층은 단계(c)에서 상기 입사 에너지 빔을 흡수하며 단계(a)의 상기 장기 가열 온도보다 더 높은 온도까지 가열되며 상기 제 1 절연 층은 단계(a)의 상기 장기 가열온도 미만으로 단계(c)의 상기 중합체 기판의 상기 온도를 유지하도록 상기 중합체 기판 및 상기 가열된 마스킹 층 사이의 열 장막으로서 작용하는 것을 특징으로 하는 전자 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2900229B2 (ja) 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
US5994174A (en) * 1997-09-29 1999-11-30 The Regents Of The University Of California Method of fabrication of display pixels driven by silicon thin film transistors
US6444487B1 (en) * 1998-07-28 2002-09-03 Rosemount Aerospace Inc. Flexible silicon strain gage
US20020167500A1 (en) * 1998-09-11 2002-11-14 Visible Techknowledgy, Llc Smart electronic label employing electronic ink
US6924781B1 (en) * 1998-09-11 2005-08-02 Visible Tech-Knowledgy, Inc. Smart electronic label employing electronic ink
US20040229412A1 (en) * 1999-05-10 2004-11-18 Sigurd Wagner Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film
US6780687B2 (en) * 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
JP4605554B2 (ja) * 2000-07-25 2011-01-05 独立行政法人物質・材料研究機構 ドライエッチング用マスク材
US20020060322A1 (en) * 2000-11-20 2002-05-23 Hiroshi Tanabe Thin film transistor having high mobility and high on-current and method for manufacturing the same
GB0108309D0 (en) * 2001-04-03 2001-05-23 Koninkl Philips Electronics Nv Matrix array devices with flexible substrates
WO2003046964A1 (en) * 2001-11-21 2003-06-05 Visible Tech-Knowledgy, Inc. Active matrix thin film transistor array backplane
US6885032B2 (en) * 2001-11-21 2005-04-26 Visible Tech-Knowledgy, Inc. Display assembly having flexible transistors on a flexible substrate
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US6841797B2 (en) * 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
US6847050B2 (en) 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
JP4403354B2 (ja) * 2002-09-11 2010-01-27 ソニー株式会社 薄膜回路基板
US20040110326A1 (en) * 2002-11-20 2004-06-10 Charles Forbes Active matrix thin film transistor array backplane
US6759277B1 (en) * 2003-02-27 2004-07-06 Sharp Laboratories Of America, Inc. Crystalline silicon die array and method for assembling crystalline silicon sheets onto substrates
WO2005024595A2 (en) 2003-09-03 2005-03-17 Visible Tech-Knowledgy, Inc. Electronically updateable label and display
US7297414B2 (en) 2003-09-30 2007-11-20 Fujifilm Corporation Gas barrier film and method for producing the same
KR20050073855A (ko) * 2004-01-12 2005-07-18 삼성전자주식회사 플렉셔블 디스플레이 및 그 제조 방법
US7316942B2 (en) * 2005-02-14 2008-01-08 Honeywell International, Inc. Flexible active matrix display backplane and method
JP4892894B2 (ja) * 2005-08-31 2012-03-07 株式会社島津製作所 光または放射線検出ユニットの製造方法、およびその製造方法で製造された光または放射線検出ユニット
EP1958981B1 (en) 2007-02-15 2018-04-25 FUJIFILM Corporation Barrier laminate, barrier film substrate, methods for producing them, and device
US20090075034A1 (en) 2007-09-19 2009-03-19 Nobuhiro Nishita Patterning method and display device
US8033882B2 (en) 2007-09-19 2011-10-11 Fujifilm Corporation Light-emitting device or display device, and method for producing them
JP2009076232A (ja) 2007-09-19 2009-04-09 Fujifilm Corp 環境感受性デバイス、環境感受性素子の封止方法
EP2050780A3 (en) 2007-10-16 2009-12-16 Fujifilm Corporation Barrier laminate, barrier film substrate, device, and method for producing barrier laminate
US8047442B2 (en) * 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2009224190A (ja) 2008-03-17 2009-10-01 Fujifilm Corp バリア性積層体とその製造方法、デバイスおよび光学部材
JP4912344B2 (ja) 2008-03-21 2012-04-11 富士フイルム株式会社 バリア性積層体とその製造方法、バリア性フィルム基板、デバイスおよび光学部材
US8187718B2 (en) 2008-04-14 2012-05-29 Fujifilm Corporation Barrier laminate, barrier film substrate and device
JP5373479B2 (ja) 2008-05-29 2013-12-18 富士フイルム株式会社 バリア性積層体、ガスバリアフィルムおよびこれらを用いたデバイス
JP5320167B2 (ja) 2008-05-30 2013-10-23 富士フイルム株式会社 バリア性積層体、ガスバリアフィルム、デバイスおよび積層体の製造方法
JP5432602B2 (ja) 2008-06-25 2014-03-05 富士フイルム株式会社 バリア性積層体、ガスバリアフィルム、デバイス
JP5281964B2 (ja) 2008-06-26 2013-09-04 富士フイルム株式会社 バリア性積層体、ガスバリアフィルム、デバイスおよび積層体の製造方法
JP5270469B2 (ja) 2008-06-30 2013-08-21 富士フイルム株式会社 バリア性積層体、ガスバリアフィルムおよびこれらを用いたデバイス、ならびに、バリア性積層体の製造方法
US8457013B2 (en) 2009-01-13 2013-06-04 Metrologic Instruments, Inc. Wireless dual-function network device dynamically switching and reconfiguring from a wireless network router state of operation into a wireless network coordinator state of operation in a wireless communication network
US8234507B2 (en) 2009-01-13 2012-07-31 Metrologic Instruments, Inc. Electronic-ink display device employing a power switching mechanism automatically responsive to predefined states of device configuration
US8329306B2 (en) 2009-03-03 2012-12-11 Fujifilm Corporation Barrier laminate, gas barrier film, and device using the same
JP5414426B2 (ja) 2009-09-01 2014-02-12 富士フイルム株式会社 複合フィルム
JP5216724B2 (ja) 2009-09-01 2013-06-19 富士フイルム株式会社 ガスバリアフィルムおよびデバイス
JP5414639B2 (ja) 2009-09-08 2014-02-12 富士フイルム株式会社 ガスバリアフィルムの巻き癖を直す方法、ガスバリアフィルムの製造方法および電子素子の製造方法
JP5485624B2 (ja) 2009-09-14 2014-05-07 富士フイルム株式会社 バリア性積層体およびこれを用いたガスバリアフィルム
JP5247641B2 (ja) 2009-09-18 2013-07-24 富士フイルム株式会社 ガスバリアフィルムと電子素子の貼り合わせ方法、電子素子およびその製造方法
KR101125567B1 (ko) * 2009-12-24 2012-03-22 삼성모바일디스플레이주식회사 고분자 기판 및 그 제조 방법과 상기 고분자 기판을 포함하는 표시 장치 및 그 제조 방법
JP5523382B2 (ja) 2010-03-19 2014-06-18 富士フイルム株式会社 ガスバリアフィルムの製造方法及びガスバリアフィルム
JP2011202129A (ja) 2010-03-26 2011-10-13 Fujifilm Corp ポリエステル樹脂、並びに、これを用いた光学材料、フィルムおよび画像表示装置
JP5631822B2 (ja) 2011-08-24 2014-11-26 富士フイルム株式会社 バリア性積層体およびガスバリアフィルム

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4514583A (en) * 1983-11-07 1985-04-30 Energy Conversion Devices, Inc. Substrate for photovoltaic devices
JP2751237B2 (ja) * 1988-09-07 1998-05-18 ソニー株式会社 集積回路装置及び集積回路装置の製造方法
GB2245741A (en) * 1990-06-27 1992-01-08 Philips Electronic Associated Active matrix liquid crystal devices
US5254208A (en) * 1990-07-24 1993-10-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US5093279A (en) * 1991-02-01 1992-03-03 International Business Machines Corporation Laser ablation damascene process
AU652220B2 (en) * 1991-02-15 1994-08-18 Toray Industries, Inc. Plastic optical articles
JPH05315361A (ja) * 1992-05-12 1993-11-26 Ricoh Co Ltd 半導体薄膜の製造方法及び半導体素子
JPH05326966A (ja) * 1992-05-15 1993-12-10 Ricoh Co Ltd 薄膜半導体装置およびその製造方法
US5346850A (en) * 1992-10-29 1994-09-13 Regents Of The University Of California Crystallization and doping of amorphous silicon on low temperature plastic
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
US5523587A (en) * 1993-06-24 1996-06-04 At&T Corp. Method for low temperature growth of epitaxial silicon and devices produced thereby
US5456763A (en) * 1994-03-29 1995-10-10 The Regents Of The University Of California Solar cells utilizing pulsed-energy crystallized microcrystalline/polycrystalline silicon

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Publication number Publication date
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